JP2008160024A

JP2008160024A - Semiconductor device

Info

Publication number: JP2008160024A
Application number: JP2006349970A
Authority: JP
Inventors: Misako Honaga; 美紗子穂永; Yasuo Namikawa; 靖生並川
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2006-12-26
Filing date: 2006-12-26
Publication date: 2008-07-10

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device, in which breakdown voltage can be elevated while reducing the on-state voltage. <P>SOLUTION: A Schottky barrier diode 1 is provided with an n-type substrate 3 and an n<SP>+</SP>epitaxial layer 5; an anode electrode 9 formed on the upper surface 5a of the n<SP>+</SP>epitaxial layer 5; a cathode electrode 7 formed on the lower surface 3b of the n-type substrate 3; and a p-type impurity region 13 formed in the n<SP>+</SP>epitaxial layer 5. The n<SP>+</SP>epitaxial layer 5 has a projection part 19 on the upper surface 5a, contacting the anode electrode 9, and the p-type impurity region 13 is formed to reach a region R closer to the lower surface 3b side of the n-type substrate 3 than to the tip of the projection part 19. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は半導体装置に関し、より特定的には、ショットキー接合を有し、かつワイドギャップ半導体よりなる半導体層を備えた半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a semiconductor layer having a Schottky junction and made of a wide gap semiconductor.

炭化ケイ素（ＳｉＣ）などのワイドバンドギャップ半導体は、ケイ素（Ｓｉ）に比べてバンドギャップが大きいため、高い絶縁耐圧を有し、また高温においても安定である。このため、ワイドバンドギャップ半導体を用いたパワーデバイスは、たとえばハイブリッド自動車の制御装置、家電、または電力などの高耐圧・低損失、高温動作が必要な分野への応用が期待されている。ここでパワーデバイスとは、大電力の変換や制御を行なうデバイスの総称である。今後もパワーデバイスの応用分野はさらに拡大するものと考えられる。 A wide band gap semiconductor such as silicon carbide (SiC) has a higher band breakdown voltage than silicon (Si), and thus has a high withstand voltage and is stable even at high temperatures. For this reason, power devices using wide band gap semiconductors are expected to be applied to fields requiring high withstand voltage / low loss and high temperature operation, such as control devices for hybrid vehicles, home appliances, or electric power. Here, the power device is a generic term for devices that perform conversion and control of large power. The application field of power devices is expected to expand further in the future.

パワーデバイスとしての整流素子には、大きく分類してｐｎ接合ダイオードと、ショットキー接合を有するショットキーバリアダイオード（ＳＢＤ）とがある。ｐｎ接合ダイオードは、電流通電時に半導体内部に蓄積される少数キャリアによってターンオフ過渡時に大きな逆電流が流れる性質がある。このため、スイッチング素子のターンオン時に過大な損失を発生させるだけでなく、過大なノイズの発生源となっており、整流素子の高速化を阻害する主要な要因になっている。一方、ＳＢＤでは、半導体内部で電流を運ぶ担体が多数キャリアのみであり、電流通電時においても少数キャリアの注入や蓄積がないので、ターンオフ時の逆電流を極めて小さくすることができる。このため、一般に、ｐｎ接合ダイオードと比較してＳＢＤは高周波領域で動作することができる。 Rectifying elements as power devices are roughly classified into pn junction diodes and Schottky barrier diodes (SBD) having Schottky junctions. A pn junction diode has a property that a large reverse current flows during a turn-off transition due to minority carriers accumulated in a semiconductor when a current is applied. For this reason, not only an excessive loss is generated when the switching element is turned on, but it is a source of excessive noise, which is a major factor that hinders the speeding up of the rectifying element. On the other hand, in SBD, the carrier that carries current inside the semiconductor is only the majority carrier, and there is no injection or accumulation of minority carriers even when the current is applied. Therefore, the reverse current at turn-off can be made extremely small. Therefore, in general, the SBD can operate in a high frequency region as compared with the pn junction diode.

以上により、ワイドバンドギャップ半導体を用いたＳＢＤは、高耐圧、高温動作、および高周波動作を実現し得る整流素子として期待されている。 As described above, the SBD using a wide band gap semiconductor is expected as a rectifying element capable of realizing high breakdown voltage, high temperature operation, and high frequency operation.

ここで、たとえば特開平１１−２５１６０５号公報（特許文献１）には、従来のＳＢＤが開示されている。特許文献１には、上面に複数の凹部（トレンチ）を有する半導体基板と、複数の凹部の各々の側面および底面に沿って形成された第１電極と、第１電極および半導体基板の上面を覆うように形成された第２電極と、半導体基板の下面に形成されたオーミック電極とを備えるＳＢＤが開示されている。第１電極のショットキー障壁高さは第２電極のショットキー障壁高さよりも低い。特許文献１においては、逆方向電圧の印加時に第２電極から延びる空乏層によって耐圧を向上している。 Here, for example, Japanese Patent Laid-Open No. 11-251605 (Patent Document 1) discloses a conventional SBD. In Patent Document 1, a semiconductor substrate having a plurality of recesses (trench) on the top surface, a first electrode formed along the side surface and the bottom surface of each of the plurality of recesses, and the top surface of the first electrode and the semiconductor substrate are covered. An SBD comprising a second electrode formed in this manner and an ohmic electrode formed on the lower surface of a semiconductor substrate is disclosed. The Schottky barrier height of the first electrode is lower than the Schottky barrier height of the second electrode. In Patent Document 1, the breakdown voltage is improved by a depletion layer extending from the second electrode when a reverse voltage is applied.

なお、特許文献１と同様にドリフト領域の表面にトレンチ構造を有する半導体装置は、たとえば特表平８−５１２４３０号公報（特許文献２）、特開平６−１１２２１６号公報（特許文献３）、および特開２００２−２６３４１号公報（特許文献４）にも開示されている。
特開平１１−２５１６０５号公報特表平８−５１２４３０号公報特開平６−１１２２１６号公報特開２００２−２６３４１号公報 Similar to Patent Document 1, a semiconductor device having a trench structure on the surface of the drift region is disclosed in, for example, JP-T 8-512430 (Patent Document 2), JP-A-6-112216 (Patent Document 3), and It is disclosed also in Unexamined-Japanese-Patent No. 2002-26341 (patent document 4).
Japanese Patent Laid-Open No. 11-251605 JP-T 8-512430 JP-A-6-112216 Japanese Patent Laid-Open No. 2002-26341

しかしながら、従来のＳＢＤにおいては、オン電圧（順方向電流を流すために必要な最小の電圧）を低下しつつ耐圧を向上することは困難であった。以下、そのことを説明する。 However, in the conventional SBD, it is difficult to improve the breakdown voltage while lowering the on-voltage (minimum voltage necessary for flowing a forward current). This will be described below.

オン電圧はショットキー障壁高さφＢｎによって決まり、ショットキー電極と接触する半導体層の不純物濃度を高濃度にしたり、ショットキー電極として仕事関数の小さい材料を選択したりすれば、ショットキー障壁高さφＢｎが低くなり、オン電圧を低下することができる。しかし、ショットキー障壁高さφＢｎが低くなると、逆方向電圧の印加時において、漏れ電流が増大し、耐圧も低下する。一方、耐圧を向上するためにショットキー電極の障壁高さφＢｎを高くすると、オン電圧が大きくなり、定常損失が増加する。このように、従来のＳＢＤにおいては、オン電圧を低下しつつ耐圧を向上することはできなかった。 The on-voltage is determined by the Schottky barrier height φBn. If the impurity concentration of the semiconductor layer in contact with the Schottky electrode is increased or a material having a low work function is selected as the Schottky electrode, the Schottky barrier height is increased. φBn is lowered, and the on-voltage can be lowered. However, when the Schottky barrier height φBn is lowered, the leakage current increases and the breakdown voltage also decreases when the reverse voltage is applied. On the other hand, when the barrier height φBn of the Schottky electrode is increased in order to improve the breakdown voltage, the on-voltage increases and the steady loss increases. Thus, in the conventional SBD, the breakdown voltage cannot be improved while the on-voltage is reduced.

したがって、本発明の目的は、オン電圧を低下しつつ耐圧を向上することのできる半導体装置を提供することである。 Therefore, an object of the present invention is to provide a semiconductor device capable of improving the breakdown voltage while reducing the on-voltage.

本発明の半導体装置は、第１導電型の半導体層と、半導体層の一方の主面に形成されたアノード電極と、半導体層の他方の主面に形成されたカソード電極と、半導体層中に形成された第２導電型の不純物領域とを備えている。半導体層はアノード電極と接触する一方の主面に突起部を有しており、不純物領域は突起部の先端よりも他方の主面側に達するように形成されている。 A semiconductor device of the present invention includes a first conductivity type semiconductor layer, an anode electrode formed on one main surface of the semiconductor layer, a cathode electrode formed on the other main surface of the semiconductor layer, and a semiconductor layer And an impurity region of the second conductivity type formed. The semiconductor layer has a protrusion on one main surface in contact with the anode electrode, and the impurity region is formed so as to reach the other main surface side from the tip of the protrusion.

本発明の半導体装置によれば、順方向電圧印加時に突起部に電界集中が起こり、突起部の電圧が局所的に高くなる。これにより、順方向電流が流れやすくなり、オン電圧を低下することができる。また、逆方向電圧印加時には、不純物領域との境界から半導体層内へ延びる空乏層によってアノード電極とカソード電極との間の電流経路が遮断される。これにより、耐圧を向上することができる。 According to the semiconductor device of the present invention, electric field concentration occurs in the protrusion when a forward voltage is applied, and the voltage of the protrusion is locally increased. Thereby, the forward current can easily flow and the on-voltage can be lowered. In addition, when a reverse voltage is applied, the current path between the anode electrode and the cathode electrode is blocked by a depletion layer extending from the boundary with the impurity region into the semiconductor layer. Thereby, the breakdown voltage can be improved.

本発明の半導体装置において好ましくは、突起部の幅が半導体層の他方の主面に向かって単調減少している。 In the semiconductor device of the present invention, preferably, the width of the protruding portion monotonously decreases toward the other main surface of the semiconductor layer.

これにより、突起部の先端に電界が集中しやすくなるので、順方向電流がさらに流れやすくなり、オン電圧を一層低下することができる。 As a result, the electric field is easily concentrated on the tip of the protrusion, so that the forward current is more likely to flow and the on-voltage can be further reduced.

本発明の半導体装置において好ましくは、半導体層はその一方の主面に複数の凹部を有しており、突起部は複数の凹部の間に形成されており、不純物領域は複数の凹部の各々の内部表面に形成されている。 Preferably, in the semiconductor device of the present invention, the semiconductor layer has a plurality of recesses on one main surface thereof, the protrusion is formed between the plurality of recesses, and the impurity region is formed in each of the plurality of recesses. It is formed on the inner surface.

これにより、凹部同士の間にある半導体層内が電流経路となり、逆方向電圧印加時にこの電流経路を空乏層化することによって電流経路を遮断することができる。 Thereby, the inside of the semiconductor layer between the recesses becomes a current path, and when the reverse voltage is applied, the current path can be cut off by depleting the current path.

本発明の半導体装置において好ましくは、不純物領域と接触し、かつアノード電極と同一電位にされた他の電極が凹部内にさらに備えられている。 Preferably, in the semiconductor device of the present invention, another electrode that is in contact with the impurity region and has the same potential as the anode electrode is further provided in the recess.

これにより、アノード電極に印加された電圧に応じて半導体層内の空乏層が伸縮するので、半導体装置の制御性が向上する。 Thereby, the depletion layer in the semiconductor layer expands and contracts according to the voltage applied to the anode electrode, so that the controllability of the semiconductor device is improved.

本発明の半導体装置において好ましくは、不純物領域は半導体層の内部に埋め込まれている。 In the semiconductor device of the present invention, the impurity region is preferably embedded in the semiconductor layer.

これにより、逆方向電圧印加時に半導体層の内部を空乏層化することにより電流経路を遮断することができる。 As a result, the current path can be cut off by depleting the inside of the semiconductor layer when a reverse voltage is applied.

本発明の半導体装置によれば、オン電圧を低下しつつ耐圧を向上することができる。 According to the semiconductor device of the present invention, the breakdown voltage can be improved while reducing the on-voltage.

以下、本発明の実施の形態について、図面に基づいて説明する。
（実施の形態１）
図１は本発明の実施の形態１におけるＳＢＤの構成を示す平面図であり、図２は本発明の実施の形態１におけるＳＢＤの他の構成を示す平面図であり、図３は本発明の実施の形態１におけるＳＢＤのさらに他の構成を示す平面図である。図１においては、複数のアノード電極９およびトレンチ１１が図中横方向に交互に形成されている。アノード電極９およびトレンチ１１の各々は、図中縦方向に線状に延びている。図２においては、アノード電極９が格子状に形成されており、アノード電極９の間には複数のトレンチ１１が矩形状で形成されている。図３においては、トレンチ１１が格子状に形成されており、トレンチ１１の間には複数のアノード電極９が矩形状で形成されている。図１および図２においては複数のアノード電極９が形成されているが、複数のアノード電極９の各々はたとえば図示しない配線によって互いに電気的に接続されており、同一電位とされている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 is a plan view showing the configuration of the SBD according to Embodiment 1 of the present invention, FIG. 2 is a plan view showing another configuration of the SBD according to Embodiment 1 of the present invention, and FIG. FIG. 10 is a plan view showing still another configuration of the SBD in the first embodiment. In FIG. 1, a plurality of anode electrodes 9 and trenches 11 are alternately formed in the horizontal direction in the figure. Each of the anode electrode 9 and the trench 11 extends linearly in the vertical direction in the drawing. In FIG. 2, the anode electrodes 9 are formed in a lattice shape, and a plurality of trenches 11 are formed between the anode electrodes 9 in a rectangular shape. In FIG. 3, trenches 11 are formed in a lattice shape, and a plurality of anode electrodes 9 are formed in a rectangular shape between the trenches 11. 1 and 2, a plurality of anode electrodes 9 are formed. Each of the plurality of anode electrodes 9 is electrically connected to each other, for example, by a wiring (not shown), and has the same potential.

図４は図１〜図３のＩＶ−ＩＶ線に沿った断面図である。図４を参照して、本実施の形態における半導体装置としてのＳＢＤ１は、ｎ型基板３と、ｎ⁺エピタキシャル層５と、アノード電極９と、カソード電極７と、ｐ型不純物領域１３と、絶縁層１５とを備えている。ｎ型基板３上にはｎ⁺エピタキシャル層５が形成されており、ｎ型基板３およびｎ⁺エピタキシャル層５によってｎ型の半導体層が構成されている。ｎ⁺エピタキシャル層５はその上面５ａに複数のトレンチ１１（凹部）を有しており、複数のトレンチ１１同士の間におけるｎ⁺エピタキシャル層５の上面５ａにアノード電極９が形成されている。アノード電極９はｎ⁺エピタキシャル層５とショットキー接触している。またｎ⁺エピタキシャル層５は、複数のトレンチ１１同士の間の上面５ａに突起部１９を有している。突起部１９はｎ型基板３の下面３ｂの方へ突出しており、アノード電極９と接触している。トレンチ１１の底面におけるｎ⁺エピタキシャル層５中にはｐ型不純物領域１３が形成されている。ｐ型不純物領域１３は突起部１９の先端よりもｎ型基板３の下面３ｂ側の領域Ｒに達するように形成されている。トレンチ１１の側面には絶縁層１５が形成されている。ｎ型基板３の下面３ｂにはカソード電極７が形成されている。カソード電極７はｎ型基板３とオーミック接触している。 FIG. 4 is a cross-sectional view taken along line IV-IV in FIGS. Referring to FIG. 4, SBD 1 as a semiconductor device in the present embodiment includes n-type substrate 3, n ⁺ epitaxial layer 5, anode electrode 9, cathode electrode 7, p-type impurity region 13, and insulation. Layer 15. An n ⁺ epitaxial layer 5 is formed on the n-type substrate 3, and the n-type substrate 3 and the n ⁺ epitaxial layer 5 constitute an n-type semiconductor layer. The n ⁺ epitaxial layer 5 has a plurality of trenches 11 (concave portions) on the upper surface 5 a thereof, and an anode electrode 9 is formed on the upper surface 5 a of the n ⁺ epitaxial layer 5 between the plurality of trenches 11. The anode electrode 9 is in Schottky contact with the n ⁺ epitaxial layer 5. The n ⁺ epitaxial layer 5 has a protrusion 19 on the upper surface 5 a between the plurality of trenches 11. The protrusion 19 protrudes toward the lower surface 3 b of the n-type substrate 3 and is in contact with the anode electrode 9. A p-type impurity region 13 is formed in the n ⁺ epitaxial layer 5 on the bottom surface of the trench 11. The p-type impurity region 13 is formed so as to reach the region R on the lower surface 3 b side of the n-type substrate 3 from the tip of the protrusion 19. An insulating layer 15 is formed on the side surface of the trench 11. A cathode electrode 7 is formed on the lower surface 3 b of the n-type substrate 3. The cathode electrode 7 is in ohmic contact with the n-type substrate 3.

図５は図４における突起部の拡大図である。図５を参照して、突起部１９は三角錐の形状であり、突起部１９の幅Ｄはｎ型基板３の下面３ｂ（図中下方）に向かって単調減少している。突起部１９の最大幅Ｄは０．５μｍ以上１μｍ以下であり、ｎ⁺エピタキシャル層５の上面５ａから頂点までの突起部１９の高さ（深さ）Ｈは０．２μｍ以上０．５μｍ以下である。また、突起部１９は図５の形状を有している場合の他、たとえば図６に示すように深さ方向に沿って一定の幅を有するような矩形の断面形状を有していてもよいし、図７に示すような上面５ａを半球状に掘り込んだ形状を有していてもよい。さらに、図示しないが、トレンチ１１同士の間の上面５ａに複数の突起部１９が形成されていてもよい。 FIG. 5 is an enlarged view of the protrusion in FIG. Referring to FIG. 5, the protrusion 19 has a triangular pyramid shape, and the width D of the protrusion 19 decreases monotonously toward the lower surface 3 b (downward in the drawing) of the n-type substrate 3. The maximum width D of the protrusion 19 is 0.5 μm or more and 1 μm or less, and the height (depth) H of the protrusion 19 from the upper surface 5a to the apex of the n ⁺ epitaxial layer 5 is 0.2 μm or more and 0.5 μm or less. is there. Further, the protrusion 19 may have a rectangular cross-sectional shape having a certain width along the depth direction as shown in FIG. 6, for example, in addition to the shape shown in FIG. However, the upper surface 5a as shown in FIG. 7 may have a hemispherical shape. Further, although not shown, a plurality of protrusions 19 may be formed on the upper surface 5a between the trenches 11.

図４を参照して、ｎ型基板３およびｎ⁺エピタキシャル層５はたとえばＳｉＣ、窒化ガリウム（ＧａＮ）、またはダイヤモンドなどのワイドバンドギャップ半導体よりなっている。アノード電極９はたとえばタングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、または白金（Ｐｔ）などよりなっている。カソード電極７はたとえばアルミニウム（Ａｌ）などよりなっている。また、ＳＢＤ１の具体的寸法の一例を示すと、トレンチ１１の幅（図中横方向の長さ）は３μｍであり、トレンチ１１の深さ（図中縦方向の長さ）は３μｍであり、トレンチ１１同士の間隔は２μｍである。 Referring to FIG. 4, n type substrate 3 and n ⁺ epitaxial layer 5 are made of a wide band gap semiconductor such as SiC, gallium nitride (GaN), or diamond. The anode electrode 9 is made of, for example, tungsten (W), titanium (Ti), nickel (Ni), molybdenum (Mo), or platinum (Pt). The cathode electrode 7 is made of, for example, aluminum (Al). An example of specific dimensions of the SBD 1 is as follows. The width of the trench 11 (the length in the horizontal direction in the figure) is 3 μm, and the depth of the trench 11 (the length in the vertical direction in the figure) is 3 μm. The interval between the trenches 11 is 2 μm.

なお、図４においてｐ型不純物領域１３はトレンチ１１の底面のみに形成されているが、本発明の不純物領域は複数の凹部の各々の内部表面に形成されていればよく、たとえば図４においてトレンチ１１の底面ではなく側面のみに形成されていてもよい。 In FIG. 4, the p-type impurity region 13 is formed only on the bottom surface of the trench 11, but the impurity region of the present invention may be formed on the inner surface of each of the plurality of recesses. For example, in FIG. 11 may be formed only on the side surface instead of the bottom surface.

ＳＢＤ１は、アノード電極９とカソード電極７との電位が変化することにより、アノード電極９とカソード電極７との間に電流を流す状態と、アノード電極９とカソード電極７との間に存在するｎ⁺エピタキシャル層５を空乏層化することによってアノード電極９とカソード電極７との間の電流経路を遮断する状態とを選択可能である。続いて、本実施の形態におけるＳＢＤ１の具体的な動作原理について、図８〜図１０を用いて説明する。 The SBD 1 has a state in which a current flows between the anode electrode 9 and the cathode electrode 7 due to a change in potential between the anode electrode 9 and the cathode electrode 7, and n existing between the anode electrode 9 and the cathode electrode 7. ^The state in which the current path between the anode electrode 9 and the cathode electrode 7 is cut off by making the epitaxial layer 5 depleted can be selected. Subsequently, a specific operation principle of the SBD 1 in the present embodiment will be described with reference to FIGS.

図８は、アノード電極とカソード電極とが同電位の状態におけるＳＢＤを説明するための図である。図８を参照して、アノード電極９とカソード電極７とが同電位であると、アノード電極９とｎ⁺エピタキシャル層５と間のショットキー障壁によって、アノード電極９との境界からｎ⁺エピタキシャル層５内に空乏層３１が形成される。また、ｐ型不純物領域１３の各々との境界からｎ⁺エピタキシャル層５内に空乏層３３ａ、３３ｂの各々が形成される。なお、空乏層３３ａ、３３ｂの各々は、図示しない位置において繋がっていてもよい。ここで、空乏層３１の大きさはアノード電極９とｎ⁺エピタキシャル層５との材料の組合せにより規定可能である。また空乏層３３ａ、３３ｂの大きさは、ｐ型不純物領域１３の各々の不純物濃度およびｎ⁺エピタキシャル層５の不純物濃度により規定可能である。 FIG. 8 is a diagram for explaining SBD in a state where the anode electrode and the cathode electrode are at the same potential. Referring to FIG. 8, when anode electrode 9 and cathode electrode 7 are at the same potential, a Schottky barrier between anode electrode 9 and n ⁺ epitaxial layer 5 causes an n ⁺ epitaxial layer from the boundary with anode electrode 9. A depletion layer 31 is formed in 5. Depletion layers 33 a and 33 b are formed in n ⁺ epitaxial layer 5 from the boundary with each of p type impurity regions 13. Each of the depletion layers 33a and 33b may be connected at a position not shown. Here, the size of the depletion layer 31 can be defined by a combination of materials of the anode electrode 9 and the n ⁺ epitaxial layer 5. The size of the depletion layers 33 a and 33 b can be defined by the impurity concentration of each of the p-type impurity regions 13 and the impurity concentration of the n ⁺ epitaxial layer 5.

図９は、順方向電圧が印加された場合におけるＳＢＤを説明するための図である。図９を参照して、アノード電極９の電位がカソード電極７の電位よりも高いと（順方向電圧が印加されると）、空乏層３１は図８の状態よりも図中上方向に収縮し、空乏層３３ａ、３３ｂの各々は図８の状態よりも図中横方向（幅方向）および図中上下方向に収縮する。 FIG. 9 is a diagram for explaining SBD when a forward voltage is applied. Referring to FIG. 9, when the potential of anode electrode 9 is higher than the potential of cathode electrode 7 (when a forward voltage is applied), depletion layer 31 contracts upward in the figure from the state of FIG. Each of the depletion layers 33a and 33b contracts in the horizontal direction (width direction) in the drawing and the vertical direction in the drawing from the state of FIG.

ここで、突起部１９には電界集中が起こるため、アノード電極９とｎ⁺エピタキシャル層５との境界のうち、突起部１９において電圧が局所的に高くなる。これにより、突起部１９の真下のｎ⁺エピタキシャル層５に空乏層化されていない部分（電流経路）ができる。この電流経路を介して、アノード電極９とカソード電極７との間に電流Ｉが流れる。 Here, since electric field concentration occurs in the protrusion 19, the voltage locally increases at the protrusion 19 in the boundary between the anode electrode 9 and the n ⁺ epitaxial layer 5. As a result, a non-depleted portion (current path) is formed in the n ⁺ epitaxial layer 5 immediately below the protrusion 19. A current I flows between the anode electrode 9 and the cathode electrode 7 through this current path.

図１０は、逆方向電圧が印加される場合におけるＳＢＤを説明するための図である。図１０を参照して、カソード電極７の電位がアノード電極９の電位よりも高いと（逆方向電圧が印加されると）、空乏層３１は図８の状態よりも図中上下方向に延び、空乏層３３ａと空乏層３３ｂとは一体化し、空乏層３３となって図中下方向に延びる。これにより、トレンチ１１の各々に挟まれたｎ⁺エピタキシャル層５内は空乏化され、アノード電極９とカソード電極７との間の電流経路は空乏層３１および３３により遮断される。また、逆方向電圧がさらに大きくなると、空乏層３１および３３が一体化した空乏層がさらにその厚みを増す。これによりパンチスルー電流が抑止される。 FIG. 10 is a diagram for explaining SBD when a reverse voltage is applied. Referring to FIG. 10, when the potential of cathode electrode 7 is higher than the potential of anode electrode 9 (when a reverse voltage is applied), depletion layer 31 extends in the vertical direction in the figure from the state of FIG. The depletion layer 33a and the depletion layer 33b are integrated to form the depletion layer 33 and extend downward in the figure. As a result, the n ⁺ epitaxial layer 5 sandwiched between the trenches 11 is depleted, and the current path between the anode electrode 9 and the cathode electrode 7 is blocked by the depletion layers 31 and 33. Further, when the reverse voltage is further increased, the depletion layer in which the depletion layers 31 and 33 are integrated further increases its thickness. Thereby, the punch-through current is suppressed.

続いて、本実施の形態におけるＳＢＤ１の製造方法について、図１１〜図１４を用いて説明する。始めに図１１を参照して、たとえばＳｉＣよりなるｎ型基板３を準備する。そして、たとえばＳｉＣよりなるｎ⁺エピタキシャル層５をｎ型基板３の上面３ａにエピタキシャル成長させる。ｎ⁺エピタキシャル層５はたとえばＣＶＤ（Chemical Vapor Deposition）法によって形成され、原料ガスとしてＳｉＨ₄とＣ₃Ｈ₈とを用い、不純物ガスとして窒素ガスを用いて行なわれる。次に、ｎ⁺エピタキシャル層５の上面５ａにレジスト８０を形成する。レジスト８０は、所定位置に開口部８０ａを有するようにパターニングされる。ここで、開口部８０ａは深さ方向（図中下方向）に向かってその幅が減少するように、テーパ状で形成される。そして、レジスト８０をマスクとしてｎ⁺エピタキシャル層５の上面５ａをエッチングする。これにより、ｎ⁺エピタキシャル層５の上面５ａに、図５に示す形状を有する複数の突起部１９が形成される。このように、テーパ状の開口部を有するレジストを用いてテーパ形状にエッチングする手法を「テーパエッチング」という。また、レジスト８０の開口部８０ａの形状を変えることによって突起部１９の形状および大きさを調節することができる。その後レジスト８０を除去する。 Then, the manufacturing method of SBD1 in this Embodiment is demonstrated using FIGS. First, referring to FIG. 11, n-type substrate 3 made of, for example, SiC is prepared. Then, an n ⁺ epitaxial layer 5 made of SiC, for example, is epitaxially grown on the upper surface 3 a of the n-type substrate 3. The n ⁺ epitaxial layer 5 is formed by, for example, a CVD (Chemical Vapor Deposition) method, and is performed using SiH ₄ and C ₃ H ₈ as source gases and nitrogen gas as impurity gases. Next, a resist 80 is formed on the upper surface 5 a of the n ⁺ epitaxial layer 5. The resist 80 is patterned so as to have an opening 80a at a predetermined position. Here, the opening 80a is formed in a tapered shape so that its width decreases in the depth direction (downward in the figure). Then, the upper surface 5a of the n ⁺ epitaxial layer 5 is etched using the resist 80 as a mask. As a result, a plurality of protrusions 19 having the shape shown in FIG. 5 are formed on the upper surface 5 a of the n ⁺ epitaxial layer 5. In this manner, a method of etching into a tapered shape using a resist having a tapered opening is referred to as “taper etching”. Further, the shape and size of the protrusion 19 can be adjusted by changing the shape of the opening 80 a of the resist 80. Thereafter, the resist 80 is removed.

次に図１２を参照して、トレンチ１１を形成する領域が露出するように、ｎ⁺エピタキシャル層５の上面５ａにレジスト８１を形成する。そして、このレジスト８１をマスクとしてｎ⁺エピタキシャル層５の上面５ａをエッチングする。これにより、複数の突起部１９の各々の間にトレンチ１１が形成される。続いて、ｎ⁺エピタキシャル層５を５００℃まで加熱し、レジスト８１をマスクとしてたとえばＡｌ、ボロン（Ｂ）などの不純物をトレンチ１１の底面１１ａにイオン注入する。これにより、トレンチ１１の底面１１ａにおけるｎ⁺エピタキシャル層５中にｐ型不純物領域１３が形成される。その後レジスト８１を除去する。 Next, referring to FIG. 12, a resist 81 is formed on upper surface 5a of n ⁺ epitaxial layer 5 so that the region for forming trench 11 is exposed. Then, the upper surface 5a of the n ⁺ epitaxial layer 5 is etched using the resist 81 as a mask. Thereby, the trench 11 is formed between each of the plurality of protrusions 19. Subsequently, n ⁺ epitaxial layer 5 is heated to 500 ° C., and impurities such as Al and boron (B) are ion-implanted into bottom surface 11 a of trench 11 using resist 81 as a mask. Thereby, p-type impurity region 13 is formed in n ⁺ epitaxial layer 5 on bottom surface 11 a of trench 11. Thereafter, the resist 81 is removed.

次に図１３を参照して、たとえばＣＶＤ法を用いて絶縁層１５を形成する。絶縁層１５はトレンチの底面１１ａおよび側面１１ｂと、ｎ⁺エピタキシャル層５の上面５ａとに形成される。 Next, referring to FIG. 13, an insulating layer 15 is formed using, for example, a CVD method. The insulating layer 15 is formed on the bottom surface 11 a and the side surface 11 b of the trench and the upper surface 5 a of the n ⁺ epitaxial layer 5.

次に図１４を参照して、図１０において形成された絶縁層１５をエッチバックする。これにより、トレンチ１１の底面１１ａとｎ⁺エピタキシャル層５の上面５ａとが再び露出し、トレンチ１１の側面１１ｂにのみ絶縁層１５が残る。 Next, referring to FIG. 14, the insulating layer 15 formed in FIG. 10 is etched back. As a result, the bottom surface 11 a of the trench 11 and the upper surface 5 a of the n ⁺ epitaxial layer 5 are exposed again, and the insulating layer 15 remains only on the side surface 11 b of the trench 11.

その後図４を参照して、たとえば蒸着法を用いて、Ａｌなどよりなるカソード電極７をｎ型基板３の下面３ｂに形成し、Ｗ、Ｔｉ、Ｎｉ、Ｍｏ、またＰｔなどよりなるアノード電極９をｎ⁺エピタキシャル層５の上面５ａに形成する。以上の工程により、ＳＢＤ１が完成する。 Thereafter, referring to FIG. 4, cathode electrode 7 made of Al or the like is formed on lower surface 3b of n-type substrate 3 by using, for example, vapor deposition, and anode electrode 9 made of W, Ti, Ni, Mo, Pt or the like. Is formed on the upper surface 5 a of the n ⁺ epitaxial layer 5. The SBD 1 is completed through the above steps.

本実施の形態におけるＳＢＤ１によれば、順方向電圧印加時に突起部１９に電界集中が起こり、突起部１９の電圧が局所的に高くなる。これにより、順方向電流が流れやすくなり、オン電圧を低下することができる。また、逆方向電圧印加時には、ｐ型不純物領域１３との境界からｎ⁺エピタキシャル層５内へ延びる空乏層３３ａ、３３ｂによって突起部１９の真下の電流経路が遮断される。これにより、耐圧を向上することができる。 According to the SBD 1 in the present embodiment, electric field concentration occurs in the protrusion 19 when a forward voltage is applied, and the voltage of the protrusion 19 increases locally. Thereby, the forward current can easily flow and the on-voltage can be lowered. In addition, when a reverse voltage is applied, the current path directly below the protrusion 19 is blocked by the depletion layers 33 a and 33 b extending from the boundary with the p-type impurity region 13 into the n ⁺ epitaxial layer 5. Thereby, the breakdown voltage can be improved.

また、突起部１９の幅Ｄがｎ型基板３の下面３ｂに向かって単調減少しているので、突起部１９の先端に電界が集中しやすくなり、オン電圧を一層低下することができる。 Further, since the width D of the protrusion 19 monotonously decreases toward the lower surface 3 b of the n-type substrate 3, the electric field is easily concentrated on the tip of the protrusion 19, and the on-voltage can be further reduced.

さらに、ｎ⁺エピタキシャル層５はその上面５ａに複数のトレンチ１１を有しており、突起部１９はトレンチ１１同士の間に形成されており、ｐ型不純物領域１３はトレンチ１１の各々の底面１１ａに形成されている。これにより、トレンチ１１同士の間にあるｎ⁺エピタキシャル層５内が電流経路となり、逆方向電圧印加時にこの電流経路を空乏層化することによって電流経路を遮断することができる。 Further, the n ⁺ epitaxial layer 5 has a plurality of trenches 11 on the upper surface 5 a, the protrusions 19 are formed between the trenches 11, and the p-type impurity region 13 has a bottom surface 11 a of each of the trenches 11. Is formed. Thereby, the inside of the n ⁺ epitaxial layer 5 between the trenches 11 becomes a current path, and the current path can be cut off by forming the current path into a depletion layer when a reverse voltage is applied.

なお、本実施の形態においては、突起部１９を形成した後でトレンチ１１およびｐ型不純物領域１３を形成する場合について示したが、トレンチ１１およびｐ型不純物領域１３を形成した後で突起部１９を形成してもよい。またｐ型不純物領域１３を形成した後でトレンチ１１を形成してもよい。これについて図１５および図１６を用いて以下に説明する。 In the present embodiment, the case where the trench 11 and the p-type impurity region 13 are formed after the protrusion 19 is formed is shown. However, the protrusion 19 after the trench 11 and the p-type impurity region 13 are formed. May be formed. Alternatively, the trench 11 may be formed after the p-type impurity region 13 is formed. This will be described below with reference to FIGS. 15 and 16.

図１５を参照して、図１１に示す製造方法と同様の製造方法により複数の突起部１９を形成し、レジスト８０を除去した後、ｎ⁺エピタキシャル層５の上面５ａにレジスト８２を形成する。ここでレジスト８２は、トレンチ１１を形成する領域よりも広い領域が露出するように、ｎ⁺エピタキシャル層５の上面５ａに形成される。続いて、ｎ⁺エピタキシャル層５を５００℃まで加熱し、レジスト８２をマスクとしてｎ⁺エピタキシャル層５の上面５ａに不純物をイオン注入する。このとき、後に形成されるトレンチ１１の深さよりも深い領域まで不純物が到達するように、イオンの加速電圧を調節する。これにより、ｎ⁺エピタキシャル層５の上面５ａにｐ型不純物領域１３が形成される。その後レジスト８２を除去する。 Referring to FIG. 15, a plurality of protrusions 19 are formed by a manufacturing method similar to the manufacturing method shown in FIG. 11, resist 80 is removed, and then resist 82 is formed on upper surface 5 a of n ⁺ epitaxial layer 5. Here, the resist 82 is formed on the upper surface 5a of the n ⁺ epitaxial layer 5 so that a region wider than the region where the trench 11 is formed is exposed. Subsequently, n ⁺ epitaxial layer 5 is heated to 500 ° C., and impurities are ion-implanted into upper surface 5 a of n ⁺ epitaxial layer 5 using resist 82 as a mask. At this time, the ion acceleration voltage is adjusted so that the impurity reaches a region deeper than the depth of the trench 11 to be formed later. Thereby, p-type impurity region 13 is formed on upper surface 5 a of n ⁺ epitaxial layer 5. Thereafter, the resist 82 is removed.

次に図１６を参照して、ｎ⁺エピタキシャル層５の上面５ａにおけるトレンチ１１を形成する領域が露出するようにレジスト８３を形成する。そして、このレジスト８３をマスクとしてｎ⁺エピタキシャル層５の上面５ａをエッチングする。これにより、複数の突起部１９の各々の間にトレンチ１１が形成される。このとき、トレンチ１１の底面１１ａおよび側面１１ｂにはｐ型不純物領域１３の一部が残る。その後レジスト８３を除去する。 Next, referring to FIG. 16, a resist 83 is formed so that a region for forming trench 11 on upper surface 5a of n ⁺ epitaxial layer 5 is exposed. Then, the upper surface 5a of the n ⁺ epitaxial layer 5 is etched using the resist 83 as a mask. Thereby, the trench 11 is formed between each of the plurality of protrusions 19. At this time, a part of the p-type impurity region 13 remains on the bottom surface 11 a and the side surface 11 b of the trench 11. Thereafter, the resist 83 is removed.

さらに本実施の形態のＳＢＤ１の他の例として、図１７に示すように、ＳＢＤ１が電極２１をさらに備えていてもよい。電極２１は、ｐ型不純物領域１３と接触するようにトレンチ１１内の底面１１ａに形成されている。電極２１は図示しない配線によってアノード電極９と電気的に接続されており、これにより電極２１とアノード電極９とは同一電位にされている。電極２１を形成することにより、アノード電極９に印加された電圧に応じてｎ⁺エピタキシャル層５内の空乏層が伸縮するので、ＳＢＤ１の制御性が向上する。 Furthermore, as another example of the SBD 1 of the present embodiment, the SBD 1 may further include an electrode 21 as shown in FIG. The electrode 21 is formed on the bottom surface 11 a in the trench 11 so as to be in contact with the p-type impurity region 13. The electrode 21 is electrically connected to the anode electrode 9 by a wiring (not shown), so that the electrode 21 and the anode electrode 9 are at the same potential. By forming the electrode 21, the depletion layer in the n ⁺ epitaxial layer 5 expands and contracts according to the voltage applied to the anode electrode 9, so that the controllability of the SBD 1 is improved.

（実施の形態２）
図１８は、本発明の実施の形態２におけるＳＢＤの構成を示す断面図である。図１８を参照して、本実施の形態におけるＳＢＤ１は、以下の点において実施の形態１におけるＳＢＤと異なっている。 (Embodiment 2)
FIG. 18 is a cross-sectional view showing the configuration of the SBD according to Embodiment 2 of the present invention. Referring to FIG. 18, SBD 1 in the present embodiment is different from SBD in Embodiment 1 in the following points.

本実施の形態のＳＢＤ１において、ｎ⁺エピタキシャル層５の上面にはトレンチが形成されておらず、ｎ⁺エピタキシャル層５の上面５ａ全面にアノード電極９が形成されている。ｎ⁺エピタキシャル層５の上面５ａには一定の間隔で複数の突起部１９が形成されており、突起部１９同士の間にはｐ型不純物領域１３が形成されている。ｐ型不純物領域１３は突起部１９の先端よりもｎ型基板３の下面３ｂ側の領域Ｒに達するように形成されている。 In SBD1 of this embodiment, the upper surface of n ⁺ epitaxial layer 5 is not formed trench, n ⁺ anode electrode 9 on the upper surface 5a entire surface of the epitaxial layer 5 is formed. A plurality of protrusions 19 are formed at regular intervals on the upper surface 5 a of the n ⁺ epitaxial layer 5, and a p-type impurity region 13 is formed between the protrusions 19. The p-type impurity region 13 is formed so as to reach the region R on the lower surface 3 b side of the n-type substrate 3 from the tip of the protrusion 19.

なお、これ以外のＳＢＤ１の構成および動作は、実施の形態１におけるＳＢＤの構成および動作とほぼ同様であるので、同一の構成要素には同一の符号を付し、その説明は繰り返さない。 Since the other configurations and operations of SBD 1 are substantially the same as the configurations and operations of SBD in the first embodiment, the same components are denoted by the same reference numerals, and description thereof will not be repeated.

続いて、本実施の形態におけるＳＢＤ１の製造方法について説明する。始めに、図１１に示す製造方法と同様の製造方法を経て、ｎ⁺エピタキシャル層５の上面５ａに複数の突起部１９を形成し、レジスト８０を除去する。次に図１９を参照して、ｎ⁺エピタキシャル層５の上面５ａに所定形状のレジスト８４を形成する。そして、ｎ⁺エピタキシャル層５を５００℃まで加熱し、レジスト８４をマスクとして不純物をｎ⁺エピタキシャル層５の上面５ａにイオン注入する。これにより、ｎ⁺エピタキシャル層５の上面にｐ型不純物領域１３が形成される。その後レジスト８４を除去する。 Then, the manufacturing method of SBD1 in this Embodiment is demonstrated. First, through a manufacturing method similar to the manufacturing method shown in FIG. 11, a plurality of protrusions 19 are formed on the upper surface 5a of the n ⁺ epitaxial layer 5, and the resist 80 is removed. Next, referring to FIG. 19, a resist 84 having a predetermined shape is formed on upper surface 5 a of n ⁺ epitaxial layer 5. Then, n ⁺ epitaxial layer 5 is heated to 500 ° C., and impurities are ion-implanted into upper surface 5 a of n ⁺ epitaxial layer 5 using resist 84 as a mask. Thereby, p-type impurity region 13 is formed on the upper surface of n ⁺ epitaxial layer 5. Thereafter, the resist 84 is removed.

その後図１８に示すように、カソード電極７をｎ型基板３の下面３ｂに形成し、アノード電極９をｎ⁺エピタキシャル層５の上面５ａに形成する。以上の工程により、ＳＢＤ１が完成する。 Thereafter, as shown in FIG. 18, the cathode electrode 7 is formed on the lower surface 3 b of the n-type substrate 3, and the anode electrode 9 is formed on the upper surface 5 a of the n ⁺ epitaxial layer 5. The SBD 1 is completed through the above steps.

本実施の形態におけるＳＢＤ１によれば、実施の形態１のＳＢＤとほぼ同様の効果を得ることができる。加えて、トレンチを形成しない分だけ製造工程を簡略化することができる。 According to the SBD 1 in the present embodiment, substantially the same effect as that of the SBD of the first embodiment can be obtained. In addition, the manufacturing process can be simplified to the extent that no trench is formed.

なお、本実施の形態においてはｎ⁺エピタキシャル層５の上面５ａにｐ型不純物領域１３が形成される場合について示したが、このような場合の他、たとえば図２０に示すように、ｐ型不純物領域１３を形成する際のイオン注入エネルギを図１９の場合のエネルギよりも高くすることにより、ｐ型不純物領域１３がｎ⁺エピタキシャル層５の内部に埋め込まれるように形成されてもよい。図２０のＳＢＤ１に逆方向電圧が印加されると、ｐ型不純物領域１３との境界からｎ⁺エピタキシャル層５の内部へ空乏層３３ａ、３３ｂが延び、ｎ⁺エピタキシャル層５の内部が空乏層化される。これにより、アノード電極９とカソード電極７との間の電流経路が遮断される。 In the present embodiment, the case where p type impurity region 13 is formed on upper surface 5a of n ⁺ epitaxial layer 5 has been described. In addition to this case, for example, as shown in FIG. The p-type impurity region 13 may be formed so as to be embedded in the n ⁺ epitaxial layer 5 by making the ion implantation energy for forming the region 13 higher than the energy in the case of FIG. When a reverse voltage is applied to SBD 1 in FIG. 20, depletion layers 33 a and 33 b extend from the boundary with p-type impurity region 13 into n ⁺ epitaxial layer 5, and the inside of n ⁺ epitaxial layer 5 becomes a depletion layer. Is done. As a result, the current path between the anode electrode 9 and the cathode electrode 7 is interrupted.

本実施例では、以下の方法により本発明例のＳＢＤを製造した。始めに厚さ４００μｍ、抵抗率０．０２２Ω・ｃｍ、（０００１）面のオフ角が８°の４Ｈ型ＳｉＣ基板を準備した。次に、厚さ１０μｍ、濃度５×１０¹⁵ｃｍ^-3のｎ型ＳｉＣ層をＳｉＣ基板上に形成した。ＳｉＣ層はＣＶＤエピタキシャル法を用いて形成した。次に、所定の形状のレジストをパターニングし、このレジストをマスクとしてＲＩＥ（Reactive Ion Etching）によりＳｉＣ層をドライエッチングした。その結果、幅３μｍ、深さ３μｍ、間隔２μｍのトレンチを形成した。続いて、イオン注入により、濃度２×１０¹⁷ｃｍ^-3、深さ１μｍのｐ型不純物領域をトレンチの底面に形成した。次に、所定位置にテーパ状の開口部を有するレジストをＳｉＣ層の上面に形成し、このレジストをマスクとしてＳｉＣ層の上面をエッチングした。これにより、図５の形状を有する突起部をトレンチ同士の間におけるＳｉＣ層の上面に形成した。突起部の幅Ｄは０．５μｍであり、深さＨは１μｍであった。その後、ＳｉＣ基板の下面にＡｌよりなるカソード電極を形成し、ＳｉＣ層の上面にＮｉよりなるアノード電極を形成した。 In the present example, the SBD of the present invention example was manufactured by the following method. First, a 4H type SiC substrate having a thickness of 400 μm, a resistivity of 0.022 Ω · cm, and a (0001) plane off-angle of 8 ° was prepared. Next, an n-type SiC layer having a thickness of 10 μm and a concentration of 5 × 10 ¹⁵ cm ⁻³ was formed on the SiC substrate. The SiC layer was formed using a CVD epitaxial method. Next, a resist having a predetermined shape was patterned, and the SiC layer was dry etched by RIE (Reactive Ion Etching) using this resist as a mask. As a result, trenches having a width of 3 μm, a depth of 3 μm, and an interval of 2 μm were formed. Subsequently, a p-type impurity region having a concentration of 2 × 10 ¹⁷ cm ⁻³ and a depth of 1 μm was formed on the bottom surface of the trench by ion implantation. Next, a resist having a tapered opening at a predetermined position was formed on the upper surface of the SiC layer, and the upper surface of the SiC layer was etched using this resist as a mask. Thereby, the protrusion part which has the shape of FIG. 5 was formed in the upper surface of the SiC layer between trenches. The width D of the protrusion was 0.5 μm and the depth H was 1 μm. Thereafter, a cathode electrode made of Al was formed on the lower surface of the SiC substrate, and an anode electrode made of Ni was formed on the upper surface of the SiC layer.

また、比較例１として、突起部を形成しない以外は本発明例の製造方法と同様の製造方法でＳＢＤを製造した。さらに、比較例２として、ｐ型不純物領域を形成しない以外は本発明例の製造方法と同様の製造方法でＳＢＤを製造した。 Further, as Comparative Example 1, an SBD was manufactured by a manufacturing method similar to the manufacturing method of the present invention example except that no protrusion was formed. Furthermore, as Comparative Example 2, an SBD was manufactured by the same manufacturing method as the manufacturing method of the present invention except that the p-type impurity region was not formed.

このようにして得られた３つのＳＢＤの特性を調べた。その結果、本発明例では比較例１よりもオン電圧が低かった。また、本発明例では比較例２に比べて逆方向電圧に対する耐圧が向上した。具体的には、比較例２の耐圧が９００Ｖであったのに対して、本発明例の耐圧は１．２ｋＶであった。以上により、本発明例ではオン電圧を低下させつつ耐圧を向上できることが確認された。 The characteristics of the three SBDs thus obtained were examined. As a result, the on-voltage was lower in the inventive example than in Comparative Example 1. Further, in the inventive example, the withstand voltage against the reverse voltage was improved as compared with Comparative Example 2. Specifically, the breakdown voltage of Comparative Example 2 was 900 V, whereas the breakdown voltage of the present invention example was 1.2 kV. From the above, it was confirmed that the breakdown voltage can be improved while lowering the on-voltage in the example of the present invention.

以上に開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態および実施例ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。 The embodiments and examples disclosed above are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is shown not by the above embodiments and examples but by the scope of claims, and is intended to include all modifications and variations within the meaning and scope equivalent to the scope of claims. .

本発明の半導体装置は、パワーデバイスに適用されるＳＢＤに適している。 The semiconductor device of the present invention is suitable for SBD applied to a power device.

本発明の実施の形態１におけるＳＢＤの構成を示す平面図である。It is a top view which shows the structure of SBD in Embodiment 1 of this invention. 本発明の実施の形態１におけるＳＢＤの他の構成を示す平面図である。It is a top view which shows the other structure of SBD in Embodiment 1 of this invention. 本発明の実施の形態１におけるＳＢＤのさらに他の構成を示す平面図である。It is a top view which shows other structure of SBD in Embodiment 1 of this invention. 図１〜図３のＩＶ−ＩＶ線に沿った断面図である。FIG. 4 is a cross-sectional view taken along line IV-IV in FIGS. 1 to 3. 図４における突起部の拡大図である。It is an enlarged view of the projection part in FIG. 突起部の形状の他の例を示す拡大断面図である。It is an expanded sectional view showing other examples of the shape of a projection part. 突起部の形状のさらに他の例を示す拡大断面図である。It is an expanded sectional view showing other examples of the shape of a projection part. アノード電極とカソード電極とが同電位である場合におけるＳＢＤを説明するための図である。It is a figure for demonstrating SBD in case an anode electrode and a cathode electrode are the same electric potential. 順方向電圧が印加された場合におけるＳＢＤを説明するための図である。It is a figure for demonstrating SBD in case a forward voltage is applied. 逆方向電圧が印加される場合におけるＳＢＤを説明するための図である。It is a figure for demonstrating SBD in case a reverse direction voltage is applied. 本発明の実施の形態１におけるＳＢＤの製造方法の第１工程を示す断面図である。It is sectional drawing which shows the 1st process of the manufacturing method of SBD in Embodiment 1 of this invention. 本発明の実施の形態１におけるＳＢＤの製造方法の第２工程を示す断面図である。It is sectional drawing which shows the 2nd process of the manufacturing method of SBD in Embodiment 1 of this invention. 本発明の実施の形態１におけるＳＢＤの製造方法の第３工程を示す断面図である。It is sectional drawing which shows the 3rd process of the manufacturing method of SBD in Embodiment 1 of this invention. 本発明の実施の形態１におけるＳＢＤの製造方法の第４工程を示す断面図である。It is sectional drawing which shows the 4th process of the manufacturing method of SBD in Embodiment 1 of this invention. 本発明の実施の形態１におけるＳＢＤの他の製造方法の第１工程を示す断面図である。It is sectional drawing which shows the 1st process of the other manufacturing method of SBD in Embodiment 1 of this invention. 本発明の実施の形態１におけるＳＢＤの他の製造方法の第２工程を示す断面図である。It is sectional drawing which shows the 2nd process of the other manufacturing method of SBD in Embodiment 1 of this invention. 本発明の実施の形態１におけるＳＢＤの他の構成を示す断面図である。It is sectional drawing which shows the other structure of SBD in Embodiment 1 of this invention. 本発明の実施の形態２におけるＳＢＤの構成を示す断面図である。It is sectional drawing which shows the structure of SBD in Embodiment 2 of this invention. 本発明の実施の形態２におけるＳＢＤの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of SBD in Embodiment 2 of this invention. 本発明の実施の形態２におけるＳＢＤの他の構成を示す断面図である。It is sectional drawing which shows the other structure of SBD in Embodiment 2 of this invention.

符号の説明Explanation of symbols

１ＳＢＤ、３ｎ型基板、３ａｎ型基板上面、３ｂｎ型基板下面、５ｎ⁺エピタキシャル層、５ａｎ⁺エピタキシャル層上面、７カソード電極、９アノード電極、１１トレンチ、１１ａトレンチ底面、１１ｂトレンチ側面、１３ｐ型不純物領域、１５絶縁層、１９突起部、２１電極、３１，３３，３３ａ，３３ｂ空乏層、８０〜８４レジスト、８０ａレジスト開口部。 1 SBD, 3 n-type substrate, 3a n-type substrate upper surface, 3b n-type substrate lower surface, 5 n ⁺ epitaxial layer, 5a n ⁺ epitaxial layer upper surface, 7 cathode electrode, 9 anode electrode, 11 trench, 11a trench bottom surface, 11b trench Side surface, 13 p-type impurity region, 15 insulating layer, 19 protrusion, 21 electrode, 31, 33, 33a, 33b depletion layer, 80-84 resist, 80a resist opening.

Claims

第１導電型の半導体層と、
前記半導体層の一方の主面に形成されたアノード電極と、
前記半導体層の他方の主面に形成されたカソード電極と、
前記半導体層中に形成された第２導電型の不純物領域とを備え、
前記半導体層は前記アノード電極と接触する前記一方の主面に突起部を有し、前記不純物領域は前記突起部の先端よりも前記他方の主面側に達するように形成されていることを特徴とする、半導体装置。 A first conductivity type semiconductor layer;
An anode electrode formed on one main surface of the semiconductor layer;
A cathode electrode formed on the other main surface of the semiconductor layer;
An impurity region of a second conductivity type formed in the semiconductor layer,
The semiconductor layer has a protrusion on the one main surface in contact with the anode electrode, and the impurity region is formed so as to reach the other main surface from the tip of the protrusion. A semiconductor device.

前記突起部の幅が前記他方の主面に向かって単調減少していることを特徴とする。請求項１に記載の半導体装置。 The width of the protrusion is monotonously decreasing toward the other main surface. The semiconductor device according to claim 1.

前記半導体層は前記一方の主面に複数の凹部を有し、前記突起部は前記複数の凹部の間に形成されており、前記不純物領域は前記複数の凹部の各々の内部表面に形成されていることを特徴とする、請求項１または２に記載の半導体装置。 The semiconductor layer has a plurality of recesses on the one main surface, the protrusion is formed between the plurality of recesses, and the impurity region is formed on an inner surface of each of the plurality of recesses. The semiconductor device according to claim 1, wherein the semiconductor device is provided.

前記不純物領域と接触し、かつ前記アノード電極と同一電位にされた他の電極を前記凹部内にさらに備えることを特徴とする、請求項３に記載の半導体装置。 4. The semiconductor device according to claim 3, further comprising another electrode in contact with the impurity region and having the same potential as the anode electrode in the recess.

前記不純物領域は前記半導体層の内部に埋め込まれていることを特徴とする、請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1, wherein the impurity region is embedded in the semiconductor layer.