JP2006352006A - Rectifier element and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a rectifier element capable of improving breakdown voltage while reducing stationary loss, and a manufacturing method thereof. <P>SOLUTION: This rectifier element 10 includes an n<SP>-</SP>semiconductor 2 layer consisting of a wide band gap semiconductor; p-type semiconductor layers 5a, 5b formed in the n<SP>-</SP>semiconductor layer 2 and formed so as to surround the n<SP>-</SP>semiconductor layer 2 in plan view; a Shottky electrode 3 forming Shottky contact with the n<SP>-</SP>semiconductor layer 2 and electrically connected to the p-type semiconductor layers 5a, 5b; and a cathode electrode 4 capable of applying potential different from that of the Shottky electrode 3 and electrically connected to the n<SP>-</SP>semiconductor layer 2. The rectifier element 10 can selects a state where the difference in potential between the Shottky electrode 3 and the cathode electrode 4 changes to apply a current between the Shottky electrode 3 and the cathode electrode 4 and a state where the n<SP>-</SP>semiconductor layer 2 surrounded by the p-type semiconductor layers 5a, 5b is made into a depletion layer to disconnect a current path between the Shottky electrode 3 and the cathode electrode 4. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、整流素子およびその製造方法に関し、より特定的には、パワーデバイスに適用される整流素子およびその製造方法に関する。   The present invention relates to a rectifying element and a manufacturing method thereof, and more specifically to a rectifying element applied to a power device and a manufacturing method thereof.

炭化ケイ素（ＳｉＣ）などのワイドバンドギャップ半導体は、ケイ素（Ｓｉ）に比べてバンドギャップが大きいため、高い絶縁耐圧を有し、また高温においても安定である。このため、ワイドバンドギャップ半導体を用いたパワーデバイスは、たとえばハイブリッド自動車の制御装置、家電、または電力などの高耐圧・低損失、高温動作が必要な分野への応用が期待されている。ここでパワーデバイスとは、大電力の変換や制御を行なうデバイスの総称である。今後もパワーデバイスの応用分野はさらに拡大するものと考えられる。   A wide band gap semiconductor such as silicon carbide (SiC) has a higher band breakdown voltage than silicon (Si), and thus has a high withstand voltage and is stable even at high temperatures. For this reason, power devices using wide band gap semiconductors are expected to be applied to fields requiring high withstand voltage / low loss and high temperature operation, such as control devices for hybrid vehicles, home appliances, or electric power. Here, the power device is a generic term for devices that perform conversion and control of large power. The application field of power devices is expected to expand further in the future.

パワーデバイスとしての整流素子には、大きく分類してｐｎ接合ダイオードとショットキーバリアダイオード（ＳＢＤ）とがある。ｐｎ接合ダイオードは、電流通電時に半導体内部に蓄積される少数キャリアによってターンオフ過渡時に大きな逆電流が流れる性質がある。このため、スイッチング素子のターンオン時に過大な損失を発生させるだけでなく、過大なノイズの発生源となっており、整流素子の高速化を阻害する主要な要因になっている。一方、ＳＢＤでは、半導体内部で電流を運ぶ担体が多数キャリアのみであり、電流通電時においても少数キャリアの注入や蓄積がなく、ターンオフ時の逆電流を極めて小さくすることができる。このため、一般に、ｐｎ接合ダイオードと比較してＳＢＤは高周波領域で動作することができる。   Rectifying elements as power devices are roughly classified into pn junction diodes and Schottky barrier diodes (SBD). A pn junction diode has a property that a large reverse current flows during a turn-off transition due to minority carriers accumulated in a semiconductor when a current is applied. For this reason, not only an excessive loss is generated when the switching element is turned on, but it is a source of excessive noise, which is a major factor that hinders the speeding up of the rectifying element. On the other hand, in SBD, the carrier that carries current inside the semiconductor is only the majority carrier, and there is no injection or accumulation of minority carriers even when current is applied, and the reverse current at turn-off can be extremely small. Therefore, in general, the SBD can operate in a high frequency region as compared with the pn junction diode.

以上により、ワイドバンドギャップ半導体を用いたＳＢＤは、高耐圧、高温動作、および高周波動作を実現し得る整流素子として期待されている。   As described above, the SBD using a wide band gap semiconductor is expected as a rectifying element capable of realizing high breakdown voltage, high temperature operation, and high frequency operation.

図２９は、従来のＳｉＣ−ＳＢＤ（整流素子）の構成を示す断面図である。図２９を参照して、整流素子１１０は、ｎ型のＳｉＣ基板１０１と、ＳｉＣ基板１０１の主表面上に形成され、ＳｉＣ基板１０１よりも不純物濃度の低いｎ型のドリフト層１０２と、ドリフト層１０２の表面上に形成されたアノード電極１０３と、ＳｉＣ基板１０１の裏面上に形成されたカソード電極１０４とを有している。整流素子１１０においては、アノード電極１０３とドリフト層１０２とによってショットキー障壁が構成され、この障壁によって整流特性が実現される。   FIG. 29 is a cross-sectional view showing a configuration of a conventional SiC-SBD (rectifier element). Referring to FIG. 29, rectifying element 110 includes an n-type SiC substrate 101, an n-type drift layer 102 formed on the main surface of SiC substrate 101 and having a lower impurity concentration than SiC substrate 101, and a drift layer. An anode electrode 103 formed on the front surface of 102 and a cathode electrode 104 formed on the back surface of SiC substrate 101 are included. In the rectifying element 110, a Schottky barrier is configured by the anode electrode 103 and the drift layer 102, and rectification characteristics are realized by this barrier.

また、図３０は、従来のケイ素系ｐｎ接合ダイオード（整流素子）の構成を示す断面図である。図３０を参照して、整流素子１２０は、ｎ型のＳｉ基板１１１と、Ｓｉ基板１１１の主表面上に形成され、Ｓｉ基板１１１よりも不純物濃度の低いｎ型のドリフト層１１２と、ドリフト層１１２の表面に形成されたｐ型不純物領域１１５と、ｐ型不純物領域１１５の表面上に形成されたアノード電極１１３と、Ｓｉ基板１１１の裏面に形成されたカソード電極１１４とを有している。整流素子１２０においては、アノード電極１１３とｐ型不純物領域１１５とは電気的に（オーミック）接続され、ｐ型不純物領域１１５とｎ型のドリフト層１１２で構成されるｐｎ接合によって整流特性が実現される。   FIG. 30 is a cross-sectional view showing a configuration of a conventional silicon-based pn junction diode (rectifier element). Referring to FIG. 30, rectifying element 120 includes an n-type Si substrate 111, an n-type drift layer 112 formed on the main surface of Si substrate 111 and having an impurity concentration lower than that of Si substrate 111, and a drift layer. P-type impurity region 115 formed on the surface of 112, anode electrode 113 formed on the surface of p-type impurity region 115, and cathode electrode 114 formed on the back surface of Si substrate 111. In the rectifying element 120, the anode electrode 113 and the p-type impurity region 115 are electrically (ohmically) connected, and a rectifying characteristic is realized by a pn junction including the p-type impurity region 115 and the n-type drift layer 112. The

なお、従来の整流素子の構成は、たとえば特開２００１−５３２９３号公報（特許文献１）にも開示されている。
特開２００１−５３２９３号公報（特許文献１） The configuration of the conventional rectifying element is also disclosed in, for example, Japanese Patent Application Laid-Open No. 2001-53293 (Patent Document 1).
JP 2001-53293 A (Patent Document 1)

しかしながら、従来のＳＢＤにおいては、定常損失を低減しつつ耐圧を向上することは困難であった。以下、そのことを説明する。   However, in the conventional SBD, it is difficult to improve the breakdown voltage while reducing the steady loss. This will be described below.

定常損失を低減するためには、順方向電流の立ち上がり電圧（ＶＦ）を小さくすれば良い。立ち上がり電圧ＶＦはショットキー障壁高さφＢｎによって決まるので、半導体層（ドリフト層１０２またはドリフト層１１２）の不純物濃度を高濃度にしたり、ショットキー電極（アノード電極１０３またはアノード電極１１３）として仕事関数の小さい材料を選択したりすれば、ショットキー障壁高さφＢｎが低くなり、定常損失を低減することができる。しかし、ショットキー障壁高さφＢｎが低くなると、逆方向電圧の印加時において、漏れ電流が増大し、耐圧も低下する。一方、耐圧を向上するためにショットキー電極の障壁高さφＢｎを高くすると、順方向電流の立ち上がり電圧が大きくなり、定常損失が増加する。   In order to reduce the steady loss, the forward current rising voltage (VF) may be reduced. Since the rising voltage VF is determined by the Schottky barrier height φBn, the impurity concentration of the semiconductor layer (drift layer 102 or drift layer 112) is increased, or the work function of the Schottky electrode (anode electrode 103 or anode electrode 113) is increased. If a small material is selected, the Schottky barrier height φBn becomes low, and the steady loss can be reduced. However, when the Schottky barrier height φBn is lowered, the leakage current increases and the breakdown voltage also decreases when the reverse voltage is applied. On the other hand, when the barrier height φBn of the Schottky electrode is increased in order to improve the breakdown voltage, the rising voltage of the forward current increases and the steady loss increases.

したがって、本発明の目的は、定常損失を低減しつつ耐圧を向上することのできる整流素子およびその製造方法を提供することである。   Accordingly, an object of the present invention is to provide a rectifying element capable of improving a withstand voltage while reducing a steady loss and a manufacturing method thereof.

本発明の整流素子は、ワイドバンドギャップ半導体よりなる第１導電型の第１不純物領域と、第１不純物領域内に形成され、かつ平面的に見て第１不純物領域を囲むように形成された第２導電型の第２不純物領域と、第１不純物領域とショットキー接触し、かつ第２不純物領域と電気的に接続された第１電極と、第１電極とは異なる電位を印加可能であり、かつ第１不純物領域に電気的に接続された第２電極とを備えている。第１電極と第２電極との電位差が変化することにより、第１電極と第２電極との間に電流を流す状態と、第２不純物領域に囲まれる第１不純物領域を空乏層化させて第１電極と第２電極との間の電流経路を遮断する状態とを選択可能である。   The rectifying element of the present invention is formed in a first impurity region of a first conductivity type made of a wide band gap semiconductor, and in the first impurity region, and so as to surround the first impurity region in plan view. A potential different from the first electrode can be applied to the second impurity region of the second conductivity type, the first electrode in Schottky contact with the first impurity region, and electrically connected to the second impurity region. And a second electrode electrically connected to the first impurity region. By changing the potential difference between the first electrode and the second electrode, a state in which a current flows between the first electrode and the second electrode, and the first impurity region surrounded by the second impurity region is depleted. A state in which the current path between the first electrode and the second electrode is blocked can be selected.

本発明の整流素子の製造方法は、ワイドバンドギャップ半導体よりなる第１不純物領域の表面に、平面的に見て第１不純物領域を囲むように第１不純物領域とは異なる導電型の第２不純物領域を形成する工程と、第１不純物領域とショットキー接触し、かつ第２不純物領域と電気的に接続された第１電極を形成する工程と、第１電極とは異なる電位を印加可能であり、かつ第１不純物領域に電気的に接続された第２電極を形成する工程とを備えている。第１電極と第２電極との電位差が変化することにより、第１電極と第２電極との間に電流を流す状態と、第２不純物領域に囲まれる第１不純物領域を空乏層化させて第１電極と第２電極との間の電流経路を遮断する状態とを選択可能であるように、第１不純物領域の不純物濃度が調整される。   According to the rectifying device manufacturing method of the present invention, a second impurity having a conductivity type different from that of the first impurity region so as to surround the first impurity region in a plan view on the surface of the first impurity region made of a wide band gap semiconductor. The step of forming the region, the step of forming the first electrode in Schottky contact with the first impurity region and electrically connected to the second impurity region, and a potential different from the first electrode can be applied. And forming a second electrode electrically connected to the first impurity region. By changing the potential difference between the first electrode and the second electrode, a state in which a current flows between the first electrode and the second electrode, and the first impurity region surrounded by the second impurity region is depleted. The impurity concentration of the first impurity region is adjusted so that the state of blocking the current path between the first electrode and the second electrode can be selected.

本発明の整流素子およびその製造方法によれば、第１電極の電位が第２電極の電位よりも高い場合（順方向電圧が印加された場合）には、第２不純物領域に囲まれる第１不純物領域に空乏層化されていない部分ができるので、この部分を介して第１電極と第２電極との間に電流が流れる。一方、第２電極の電位が第１電極の電位よりも高い場合（逆方向電圧が印加された場合）には、第２の不純物領域に囲まれる第１の不純物領域が空乏層化することにより第１電極と第２電極との間の電流経路が遮断される。   According to the rectifying device and the manufacturing method thereof of the present invention, when the potential of the first electrode is higher than the potential of the second electrode (when a forward voltage is applied), the first impurity surrounded by the second impurity region is provided. Since there is a portion that is not depleted in the impurity region, a current flows between the first electrode and the second electrode through this portion. On the other hand, when the potential of the second electrode is higher than the potential of the first electrode (when a reverse voltage is applied), the first impurity region surrounded by the second impurity region is depleted. The current path between the first electrode and the second electrode is interrupted.

このように、本発明においては、ショットキー障壁によって電流が制御されるのではなく、第２不純物領域に囲まれる第１不純物領域の空乏層によって電流が制御される。したがって、小さい順方向電圧で上記電流経路が形成されるように空乏層を調整することで、定常損失を低減することができる。また、第１不純物領域の不純物濃度は低いので、逆方向電圧印加時には大きな空乏層が第１不純物領域に形成される。これにより、整流素子の耐圧を向上することができる。   Thus, in the present invention, the current is not controlled by the Schottky barrier, but the current is controlled by the depletion layer of the first impurity region surrounded by the second impurity region. Therefore, the steady loss can be reduced by adjusting the depletion layer so that the current path is formed with a small forward voltage. Further, since the impurity concentration of the first impurity region is low, a large depletion layer is formed in the first impurity region when a reverse voltage is applied. Thereby, the breakdown voltage of the rectifying element can be improved.

また、第１電極と第１不純物領域とがショットキー接合しているので、第１電極と第１不純物領域とで構成されるショットキー障壁による耐圧向上の効果も得られる。   In addition, since the first electrode and the first impurity region are in Schottky junction, the effect of improving the breakdown voltage due to the Schottky barrier formed by the first electrode and the first impurity region can also be obtained.

本発明の整流素子において好ましくは、第１不純物領域は凸部を有しており、凸部の上面において第１不純物領域と第１電極とがショットキー接触しており、かつ凸部の側面において第２不純物領域と第１電極とが接触している。   In the rectifying device of the present invention, preferably, the first impurity region has a convex portion, the first impurity region and the first electrode are in Schottky contact on the upper surface of the convex portion, and on the side surface of the convex portion. The second impurity region and the first electrode are in contact.

上記製造方法において好ましくは、第１不純物領域に凸部を形成する工程をさらに備えている。第２不純物領域を形成する工程において、凸部の側面に第２不純物領域を形成する。   Preferably, the manufacturing method further includes a step of forming a convex portion in the first impurity region. In the step of forming the second impurity region, the second impurity region is formed on the side surface of the convex portion.

これにより、凸部の内部が第１電極と第２電極との間の電流経路として規定される。逆方向電圧印加時には、凸部の側面の第２不純物領域との境界から凸部の内部へ空乏層が延び、凸部の内部が空乏層化される。したがって、上記電流経路を容易に遮断することができ、電流を制御し易くなる。また耐圧を向上することができる。   Thereby, the inside of the convex portion is defined as a current path between the first electrode and the second electrode. When a reverse voltage is applied, the depletion layer extends from the boundary with the second impurity region on the side surface of the projection to the inside of the projection, and the inside of the projection becomes a depletion layer. Therefore, the current path can be easily interrupted, and the current can be easily controlled. In addition, the breakdown voltage can be improved.

本発明の整流素子において好ましくは、凸部における第１不純物領域の不純物濃度が凸部以外の第１不純物領域の不純物濃度よりも低い。これにより、逆方向電圧印加時に凸部内部へ空乏層が延びやすくなる。   In the rectifying device of the present invention, preferably, the impurity concentration of the first impurity region in the convex portion is lower than the impurity concentration of the first impurity region other than the convex portion. As a result, the depletion layer easily extends into the convex portion when the reverse voltage is applied.

本発明の整流素子において好ましくは、第１不純物領域は凸部を有しており、凸部の上面および側面において第１不純物領域と第１電極とがショットキー接触している。   In the rectifying device of the present invention, preferably, the first impurity region has a convex portion, and the first impurity region and the first electrode are in Schottky contact on the upper surface and side surfaces of the convex portion.

上記製造方法において好ましくは、第１不純物領域に凸部を形成する工程をさらに備えている。第２不純物領域を形成する工程において、凸部の肩部に第２不純物領域を形成する。   Preferably, the manufacturing method further includes a step of forming a convex portion in the first impurity region. In the step of forming the second impurity region, the second impurity region is formed on the shoulder of the convex portion.

これにより、凸部の上面および側面に第１不純物領域が形成されるので、凸部の上面にのみ第１不純物領域を形成する場合に比べて第１不純物領域の表面積を増加することができる。したがって、順方向電流の電流量を増加することができる。   Thereby, since the first impurity region is formed on the upper surface and the side surface of the convex portion, the surface area of the first impurity region can be increased compared to the case where the first impurity region is formed only on the upper surface of the convex portion. Therefore, the amount of forward current can be increased.

本発明の整流素子において好ましくは、上記のいずれかの整流素子を複数備えている。複数の整流素子における第１不純物領域の各々は、平面的に見てマトリクス状あるいはストライプ状に形成されている。これにより、複数の上記整流素子が均一に形成される。   The rectifying element of the present invention preferably includes a plurality of any of the rectifying elements described above. Each of the first impurity regions in the plurality of rectifying elements is formed in a matrix shape or a stripe shape in plan view. Thereby, the plurality of rectifying elements are uniformly formed.

本発明の整流素子において好ましくは、第１不純物領域は相対的に不純物濃度の高い第１導電型の高濃度不純物領域を有しており、かつ高濃度不純物領域と第１電極とがショットキー接触している。   In the rectifying device of the present invention, preferably, the first impurity region has a high-concentration impurity region of a first conductivity type having a relatively high impurity concentration, and the high-concentration impurity region and the first electrode are in Schottky contact. is doing.

これにより、第１不純物領域全体の不純物濃度を高濃度にすることなく、第１不純物領域と第１電極とのショットキー障壁を低下させることができる。   Thereby, the Schottky barrier between the first impurity region and the first electrode can be lowered without increasing the impurity concentration of the entire first impurity region.

上記製造方法において好ましくは、第１不純物領域および第２不純物領域の表面を熱酸化することにより熱酸化膜を形成する工程と、熱酸化膜を除去する工程とをさらに備えている。   Preferably, the manufacturing method further includes a step of forming a thermal oxide film by thermally oxidizing the surfaces of the first impurity region and the second impurity region, and a step of removing the thermal oxide film.

これにより、第１不純物領域および第２不純物領域の表面の損傷部分を熱酸化膜とともに除去することができるので、第１不純物領域および第２不純物領域と、第１電極との接触性が向上する。   Thereby, the damaged portions on the surfaces of the first impurity region and the second impurity region can be removed together with the thermal oxide film, so that the contact between the first impurity region and the second impurity region and the first electrode is improved. .

本発明の整流素子およびその製造方法によれば、定常損失を低減しつつ耐圧を向上することができる。   According to the rectifying element and the manufacturing method thereof of the present invention, the breakdown voltage can be improved while reducing the steady loss.

以下、本発明の実施の形態について、図を用いて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における整流素子の構成を示す断面図である。なお、図１は、後述する図２および図３におけるＩ−Ｉ線に沿う断面図である。図１を参照して、整流素子１０は、ｎ+半導体基板２０と、第１不純物領域としてのｎ-半導体層２と、第２不純物領域としてのｐ型半導体層５ａ、５ｂと、アノード電極８と、第２電極としてのカソード電極４とを備えている。アノード電極８は、第１電極としてのショットキー電極３とＡｌ（アルミニウム）電極７とを有している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 is a cross-sectional view showing a configuration of a rectifying element according to Embodiment 1 of the present invention. 1 is a cross-sectional view taken along the line II in FIGS. 2 and 3 to be described later. Referring to FIG. 1, a rectifying element 10 includes an n + semiconductor substrate 20, an n − semiconductor layer 2 as a first impurity region, p-type semiconductor layers 5a and 5b as second impurity regions, and an anode electrode 8. And a cathode electrode 4 as a second electrode. The anode electrode 8 includes a Schottky electrode 3 as a first electrode and an Al (aluminum) electrode 7.

ｎ+半導体基板２０上にはｎ-半導体層２が形成されている。ｎ-半導体層２の主表面１ａにはｐ型半導体層５ａ、５ｂの各々が形成されている。ｐ型半導体層５ａ、５ｂの各々は平面的に（図２および図３参照）見ると同一の領域であり、ｎ-半導体層２は、主表面１ａにおいてｐ型半導体層５ａ、５ｂの各々に囲まれている。ｎ-半導体層２およびｐ型半導体層５ａ、５ｂの主表面１ａにはショットキー電極３が形成されている。ショットキー電極３は、ｎ-半導体層２とショットキー接触しており、かつｐ型半導体層５ａ、５ｂの各々と電気的に接続されている。ショットキー電極３上にはＡｌ電極７が形成されており、ショットキー電極３と電気的に接続されている。ｎ+半導体基板２０の裏面１ｂにはカソード電極４が形成されている。カソード電極４とｎ+半導体基板２０とはオーミック接触している。 An n − semiconductor layer 2 is formed on the n + semiconductor substrate 20. Each of p-type semiconductor layers 5 a and 5 b is formed on main surface 1 a of n − semiconductor layer 2. Each of p-type semiconductor layers 5a and 5b is the same region as viewed in plan (see FIGS. 2 and 3), and n − semiconductor layer 2 is formed on each of p-type semiconductor layers 5a and 5b on main surface 1a. being surrounded. Schottky electrode 3 is formed on main surface 1a of n − semiconductor layer 2 and p-type semiconductor layers 5a and 5b. Schottky electrode 3 is in Schottky contact with n − semiconductor layer 2 and is electrically connected to each of p-type semiconductor layers 5a and 5b. An Al electrode 7 is formed on the Schottky electrode 3 and is electrically connected to the Schottky electrode 3. A cathode electrode 4 is formed on the back surface 1 b of the n + semiconductor substrate 20. The cathode electrode 4 and the n + semiconductor substrate 20 are in ohmic contact.

ｎ+半導体基板２０およびｎ-半導体層２は、ＳｉＣ、窒化ガリウム（ＧａＮ）、またはダイヤモンドなどのワイドバンドギャップ半導体よりなっている。ショットキー電極３はたとえばＷ（タングステン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、またはＭｏ（モリブデン）などよりなっている。 The n + semiconductor substrate 20 and the n − semiconductor layer 2 are made of a wide band gap semiconductor such as SiC, gallium nitride (GaN), or diamond. The Schottky electrode 3 is made of, for example, W (tungsten), Ti (titanium), Ni (nickel), or Mo (molybdenum).

図２は、本発明の実施の形態１における整流素子の構成を示す平面図である。図１および図２を参照して、ｎ+半導体基板２０上にｎ-半導体層２とｐ型半導体層５ａ、５ｂとが形成されており、矩形の平面形状を有する複数のｎ-半導体層２がマトリクス状に配列している。ｎ-半導体層２を取り囲むようにｐ型半導体層５ａ、５ｂが形成されている。ｎ-半導体層２とｐ型半導体層５ａ、５ｂとの双方の表面に接触するようにアノード電極８が形成されている。ｎ-半導体層２の平面形状は、矩形である場合の他、多角形でもよいし、円であってもよい。また、図３は、本発明の実施の形態１における他の整流素子の構成を示す平面図である。図１および図３を参照して、ｎ+半導体基板２０上にｎ-半導体層２とｐ型半導体層５ａ、５ｂが形成されており、細長い矩形の平面形状を有する複数のｎ-半導体層２がストライプ状に配列している。ｎ-半導体層２を取り囲むようにｐ型半導体層５ａ、５ｂが形成されている。ｎ-半導体層２とｐ型半導体層５ａ、５ｂとの双方の表面に接触するようにアノード電極８が形成されていてもよい。 FIG. 2 is a plan view showing the configuration of the rectifying element according to Embodiment 1 of the present invention. Referring to FIGS. 1 and 2, n − semiconductor layer 2 and p-type semiconductor layers 5a and 5b are formed on n + semiconductor substrate 20, and have a plurality of n − semiconductor layers 2 having a rectangular planar shape. Are arranged in a matrix. P-type semiconductor layers 5 a and 5 b are formed so as to surround n − semiconductor layer 2. An anode electrode 8 is formed so as to be in contact with the surfaces of both n − semiconductor layer 2 and p-type semiconductor layers 5a and 5b. The planar shape of the n − semiconductor layer 2 may be a polygon or a circle in addition to a rectangle. FIG. 3 is a plan view showing the configuration of another rectifying element according to Embodiment 1 of the present invention. Referring to FIGS. 1 and 3, n − semiconductor layer 2 and p-type semiconductor layers 5a and 5b are formed on n + semiconductor substrate 20, and a plurality of n − semiconductor layers 2 having an elongated rectangular planar shape are formed. Are arranged in stripes. P-type semiconductor layers 5 a and 5 b are formed so as to surround n − semiconductor layer 2. An anode electrode 8 may be formed so as to be in contact with the surfaces of both n − semiconductor layer 2 and p-type semiconductor layers 5a and 5b.

なお、図１〜図３を参照して、整流素子１０の具体的寸法はたとえば以下の通りである。ｎ+半導体基板２０の厚さｄ1は約０．３８ｍｍであり、ｎ-半導体層２の厚さｄ2は１３μｍ以下である。また、ｐ型半導体層５ａ、５ｂの各々の厚さｄ4は約１．０μｍであり、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ-半導体層２の幅ｄ3は約０．５μｍである。また、ｐ型半導体層５ａ、５ｂの各々の幅は約１．０μｍである。ｐ型半導体層５ａ、５ｂの各々の幅ｄ5は３μｍ以下である。また、ｎ+半導体基板２０の不純物濃度は約１×１０19／ｃｍ3である。ｎ-半導体層２の不純物濃度は１×１０16／ｃｍ3以下であり、１×１０１６／ｃｍ3程度であることが好ましい。 In addition, with reference to FIGS. 1-3, the specific dimension of the rectifier 10 is as follows, for example. The thickness d 1 of the n + semiconductor substrate 20 is about 0.38 mm, and the thickness d 2 of the n − semiconductor layer 2 is 13 μm or less. The thickness d 4 of each of the p-type semiconductor layers 5a and 5b is about 1.0 μm, and the width d 3 of the n − semiconductor layer 2 surrounded by each of the p-type semiconductor layers 5a and 5b is about 0.5 μm. It is. The width of each of the p-type semiconductor layers 5a and 5b is about 1.0 μm. The width d 5 of each of the p-type semiconductor layers 5a and 5b is 3 μm or less. The impurity concentration of the n + semiconductor substrate 20 is about 1 × 10 19 / cm 3 . The impurity concentration of the n − semiconductor layer 2 is 1 × 10 16 / cm 3 or less, preferably about 1 × 10 16 / cm 3 .

また、ｎ-半導体層２とショットキー電極３との間のショットキー障壁φＢｎ1の好ましい範囲は、ｎ-半導体層２の不純物濃度、使用温度によって以下のように変化する。ｎ-半導体層２の不純物濃度がたとえば１×１０14／ｃｍ3〜１×１０18／ｃｍ3である場合、ショットキー障壁φＢｎが０．６８ｅＶ＜φＢｎ1＜１．０５ｅＶであることが好ましい。０．６８ｅＶ＜φＢｎ1とすることで、２５０℃の温度でもｎ-半導体層２とショットキー電極３とのショットキー接触を確保することができる。また、φＢｎ1＜１．０５ｅＶとすることで、１Ａ／ｃｍ3の電流を流すのに必要な電圧を０．３Ｖ以下にすることができる。ショットキー障壁φＢｎ1が上記範囲となることが期待できるショットキー電極３の材料としては、たとえばＣｕ（銅）、Ｍｏ（モリブデン）、Ｗ（タングステン）、またはＲｕ（ルテニウム）などが挙げられる。 Further, the preferred range of the Schottky barrier φBn 1 between the n − semiconductor layer 2 and the Schottky electrode 3 varies as follows depending on the impurity concentration of the n − semiconductor layer 2 and the operating temperature. When the impurity concentration of n − semiconductor layer 2 is, for example, 1 × 10 14 / cm 3 to 1 × 10 18 / cm 3 , Schottky barrier φBn is preferably 0.68 eV <φBn 1 <1.05 eV. By setting 0.68 eV <φBn 1 , Schottky contact between the n − semiconductor layer 2 and the Schottky electrode 3 can be secured even at a temperature of 250 ° C. In addition, by setting φBn 1 <1.05 eV, the voltage required to flow a current of 1 A / cm 3 can be reduced to 0.3 V or less. Examples of the material of the Schottky electrode 3 that can be expected to have the Schottky barrier φBn 1 in the above range include Cu (copper), Mo (molybdenum), W (tungsten), and Ru (ruthenium).

また、ｎ-半導体層２の不純物濃度がたとえば１×１０15／ｃｍ3〜１×１０18／ｃｍ3である場合、ショットキー障壁φＢｎ1が０．５８ｅＶ＜φＢｎ1＜０．９５ｅＶであることが好ましい。０．５８ｅＶ＜φＢｎ1とすることで、２５０℃の温度でもｎ-半導体層２とショットキー電極３とのショットキー接触を確保することができる。また、φＢｎ1＜０．９５ｅＶとすることで、１Ａ／ｃｍ3の電流を流すのに必要な電圧を０．２Ｖ以下にすることができる。ショットキー障壁φＢｎ1が上記範囲となることが期待できるショットキー電極３の材料としては、たとえばＣｒ（クロム）、Ｆｅ（鉄）、Ｃｕ、Ｍｏ、またはＷなどが挙げられる。 When the impurity concentration of the n − semiconductor layer 2 is, for example, 1 × 10 15 / cm 3 to 1 × 10 18 / cm 3 , the Schottky barrier φBn 1 is 0.58 eV <φBn 1 <0.95 eV. Is preferred. By setting 0.58 eV <φBn 1 , Schottky contact between the n − semiconductor layer 2 and the Schottky electrode 3 can be ensured even at a temperature of 250 ° C. In addition, by setting φBn 1 <0.95 eV, the voltage required to flow a current of 1 A / cm 3 can be 0.2 V or less. Examples of the material of the Schottky electrode 3 that can be expected to have the Schottky barrier φBn 1 in the above range include Cr (chromium), Fe (iron), Cu, Mo, or W.

さらに、ｎ-半導体層２の不純物濃度がたとえば１×１０16／ｃｍ3〜１×１０18／ｃｍ3である場合、ショットキー障壁φＢｎ1が０．４８ｅＶ＜φＢｎ1＜０．８４ｅＶであることが好ましい。０．４８ｅＶ＜φＢｎ1とすることで、２５０℃の温度でもｎ-半導体層２とショットキー電極３とのショットキー接触を確保することができる。また、φＢｎ1＜０．８４ｅＶとすることで、１Ａ／ｃｍ3の電流を流すのに必要な電圧を０．１Ｖ以下にすることができる。ショットキー障壁φＢｎ1が上記範囲となることが期待できるショットキー電極３の材料としては、たとえばＴｉ（チタン）、Ｃｒ、Ｆｅ、Ｃｕ、Ｚｎ（亜鉛）、Ｍｏ、Ｔｅ（テルル）、Ｓｎ（スズ）、Ｐｂ（鉛）、またはＷなどが挙げられる。 Further, when the impurity concentration of n − semiconductor layer 2 is, for example, 1 × 10 16 / cm 3 to 1 × 10 18 / cm 3 , Schottky barrier φBn 1 is 0.48 eV <φBn 1 <0.84 eV. Is preferred. By setting 0.48 eV <φBn 1 , Schottky contact between the n − semiconductor layer 2 and the Schottky electrode 3 can be secured even at a temperature of 250 ° C. In addition, by setting φBn 1 <0.84 eV, the voltage required to flow a current of 1 A / cm 3 can be reduced to 0.1 V or less. Examples of the material of the Schottky electrode 3 that can be expected to have the Schottky barrier φBn 1 within the above range include Ti (titanium), Cr, Fe, Cu, Zn (zinc), Mo, Te (tellurium), and Sn (tin). ), Pb (lead), or W.

次に、半導体層と電極との間のショットキー障壁φＢｎの測定方法について説明する。始めに、ショットキー障壁φＢｎの大きさを測定したい半導体の材料とショットキー電極の材料とを組合せたＳＢＤを作製する。そして、このＳＢＤに順方向および逆方向のアノード電圧をそれぞれ印加してその時に流れるアノード電流の大きさを測定し、アノード電圧とアノード電流との関係を調べる。この測定結果のうち、順方向のアノード電圧とアノード電流との関係は、通常、図４に示すようになる。図４を参照して、アノード電圧の大きい領域である領域Ｉでは、ＳＢＤ自体の抵抗成分によってアノード電圧およびアノード電流が律則される。また、アノード電圧の小さい領域である領域ＩＩでは、ショットキー障壁φＢｎによってアノード電圧およびアノード電流が律則される。以上のようなアノード電圧とアノード電流との関係を、望ましくは２つ以上の温度で調べる。本実施の形態では、−４０℃、２５℃（室温）、８５℃、１５０℃、２００℃、２５０℃、および３００℃の７つの温度でアノード電圧とアノード電流との関係を調べる。   Next, a method for measuring the Schottky barrier φBn between the semiconductor layer and the electrode will be described. First, an SBD is manufactured by combining a semiconductor material whose Schottky barrier φBn is to be measured and a Schottky electrode material. Then, forward and reverse anode voltages are respectively applied to the SBD, the magnitude of the anode current flowing at that time is measured, and the relationship between the anode voltage and the anode current is examined. Of these measurement results, the relationship between the forward anode voltage and the anode current is normally as shown in FIG. Referring to FIG. 4, in region I, which is a region where the anode voltage is large, the anode voltage and the anode current are regulated by the resistance component of SBD itself. In the region II where the anode voltage is small, the anode voltage and the anode current are regulated by the Schottky barrier φBn. The relationship between the anode voltage and the anode current as described above is preferably examined at two or more temperatures. In this embodiment, the relationship between the anode voltage and the anode current is examined at seven temperatures of −40 ° C., 25 ° C. (room temperature), 85 ° C., 150 ° C., 200 ° C., 250 ° C., and 300 ° C.

次に図５に示すように、領域ＩＩにおける各温度での測定結果について、アノード電圧をアノード電流に対してセミログ（Semi-Log）プロットする。続いて、線形近似にて、アノード電圧とアノード電流との関係を近似する直線を引く。そして、この直線から、理想因子ｎおよび逆方向飽和電流Ｊsを規定する。ここで、ＳＢＤのアノード電圧とアノード電流との関係は、式（１）で表わされる。 Next, as shown in FIG. 5, with respect to the measurement results at each temperature in the region II, the anode voltage is semi-log plotted against the anode current. Subsequently, a straight line approximating the relationship between the anode voltage and the anode current is drawn by linear approximation. From this straight line, the ideal factor n and the reverse saturation current J s are defined. Here, the relationship between the anode voltage of the SBD and the anode current is expressed by Expression (1).

Figure 2006352006
Figure 2006352006

式（１）においてＪnはアノード電流であり、Ｊsは逆方向飽和電流であり、ｑは電子素量であり、Ｖはアノード電圧であり、ｎは理想因子であり、ｋBはボルツマン定数であり、Ｔは絶対温度である。式（１）を変形して式（２）が得られる。 In equation (1), J n is the anode current, J s is the reverse saturation current, q is the electron elementary quantity, V is the anode voltage, n is the ideal factor, and k B is the Boltzmann constant. And T is the absolute temperature. Equation (1) is transformed to obtain equation (2).

Figure 2006352006
Figure 2006352006

式（２）より、図５で得られた直線の傾きが理想因子ｎとなり、直線の外挿の切片（Ｖ＝０の場合のアノード電流Ｊn）が逆方向飽和電流Ｊsとなることが分かる。したがって、図５で得られた直線から、理想因子ｎおよび逆方向飽和電流Ｊsが規定される。 From equation (2), the slope of the straight line obtained in FIG. 5 is the ideal factor n, and the intercept of the straight line (the anode current J n when V = 0) is the reverse saturation current J s. I understand. Therefore, the ideal factor n and the reverse saturation current J s are defined from the straight line obtained in FIG.

次に図６に示すように、逆方向飽和電流Ｊsを温度（ｑ／ｋBＴ）に対してセミログプロットする。そして、線形近似にて、逆方向飽和電流Ｊsと温度（ｑ／ｋBＴ）との関係を近似する直線を引き、ショットキー障壁φＢｎを規定する。ここで、ＳＢＤに関する理論（Thermionic Emission Theory）によれば、ＳＢＤのアノード電圧とアノード電流との関係は、式（３）で表わされる。 Next, as shown in FIG. 6, the reverse saturation current J s is semi-log plotted against the temperature (q / k B T). Then, by linear approximation, a straight line approximating the relationship between the reverse saturation current J s and the temperature (q / k B T) is drawn to define the Schottky barrier φBn. Here, according to the theory relating to SBD (Thermionic Emission Theory), the relationship between the anode voltage and the anode current of the SBD is expressed by Expression (3).

Figure 2006352006
Figure 2006352006

式（３）において、Ａ*はリチャードソン定数である。式（３）より、図６で得られた直線の傾きがショットキー障壁φＢｎとなることが分かる。したがって、図６で得られた直線から、ショットキー障壁φＢｎが規定される。 In equation (3), A * is a Richardson constant. From the equation (3), it can be seen that the slope of the straight line obtained in FIG. 6 becomes the Schottky barrier φBn. Therefore, the Schottky barrier φBn is defined from the straight line obtained in FIG.

整流素子１０は、アノード電極８とカソード電極４との電位が変化することにより、ショットキー電極３とカソード電極４との間に電流を流す状態と、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ-半導体層２を空乏層化させてショットキー電極３とカソード電極４との間の電流経路を遮断する状態とを選択可能である。続いて、本実施の形態における整流素子１０の具体的な動作原理について、図７〜図９を用いて説明する。 The rectifying element 10 is surrounded by a state in which a current flows between the Schottky electrode 3 and the cathode electrode 4 by changing the potential of the anode electrode 8 and the cathode electrode 4, and each of the p-type semiconductor layers 5a and 5b. It is possible to select a state in which the n − semiconductor layer 2 is depleted and the current path between the Schottky electrode 3 and the cathode electrode 4 is cut off. Next, a specific operation principle of the rectifying element 10 in the present embodiment will be described with reference to FIGS.

図７は、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。図７を参照して、アノード電極８とカソード電極４とが同電位であると、ｎ-半導体層２とｐ型半導体層５ａ、５ｂの各々との境界に、空乏層９ａ、９ｂの各々が形成される。空乏層９ａは、ｐ型半導体層５ａとｎ-半導体層２との境界からｎ-半導体層２内へ延びて、空乏層９ｂは、ｐ型半導体層５ｂとｎ-半導体層２との境界からｎ-半導体層２内へ延びる。なお、空乏層９ａ、９ｂの各々は、図示しない位置において繋がっていてもよい。 FIG. 7 is a diagram for explaining the rectifying element in a state where the anode electrode and the cathode electrode are at the same potential. Referring to FIG. 7, when anode electrode 8 and cathode electrode 4 are at the same potential, each of depletion layers 9a and 9b is at the boundary between n − semiconductor layer 2 and p-type semiconductor layers 5a and 5b. It is formed. Depletion layer 9 a extends from the boundary between p-type semiconductor layer 5 a and n − semiconductor layer 2 into n − semiconductor layer 2, and depletion layer 9 b extends from the boundary between p-type semiconductor layer 5 b and n − semiconductor layer 2. It extends into the n − semiconductor layer 2. Each of the depletion layers 9a and 9b may be connected at a position not shown.

ここで、アノード電極８とカソード電極４とが同電位の場合、空乏層９ａと空乏層９ｂとは、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ-半導体層２における交差部分Ｃにおいてわずかに交差するように延びる。これにより、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ-半導体層２が空乏層化される。その結果、アノード電極８とカソード電極４との間の電流経路が遮断される。アノード電極８とカソード電極４との間の電流経路とは、アノード電極８からｎ-半導体層２およびｎ+半導体基板２０を介してカソード電極４へ延びる電流経路である。 Here, when the anode electrode 8 and the cathode electrode 4 are at the same potential, the depletion layer 9a and the depletion layer 9b are slightly at the intersection C in the n − semiconductor layer 2 surrounded by each of the p-type semiconductor layers 5a and 5b. It extends to intersect. As a result, the n − semiconductor layer 2 surrounded by each of the p-type semiconductor layers 5a and 5b is depleted. As a result, the current path between the anode electrode 8 and the cathode electrode 4 is interrupted. The current path between the anode electrode 8 and the cathode electrode 4 is a current path extending from the anode electrode 8 to the cathode electrode 4 through the n − semiconductor layer 2 and the n + semiconductor substrate 20.

整流素子１０においては、アノード電極８とカソード電極４とが同電位の状態で空乏層９ａと空乏層９ｂとがわずかに交差するように延びるように、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ-半導体層２の幅ｄ3と、空乏層９ａ、９ｂの大きさとが規定されている。空乏層９ａ、９ｂの大きさは、ｐ型半導体層５ａ、５ｂの各々の不純物濃度およびｎ-半導体層２の不純物濃度により規定可能である。 In the rectifying element 10, the anode electrode 8 and the cathode electrode 4 are surrounded by each of the p-type semiconductor layers 5a and 5b so as to extend so that the depletion layer 9a and the depletion layer 9b slightly intersect with each other with the same potential. The width d 3 of the n − semiconductor layer 2 and the size of the depletion layers 9a and 9b are defined. The size of the depletion layers 9a and 9b can be defined by the impurity concentration of each of the p-type semiconductor layers 5a and 5b and the impurity concentration of the n − semiconductor layer 2.

図８は、順方向電圧が印加された場合における整流素子を説明するための図である。図８を参照して、アノード電極８の電位がカソード電極４の電位よりも高いと（順方向電圧が印加されると）、空乏層９ａ、９ｂの各々は、図７の状態よりも図中横方向（幅方向）および図中上方向に収縮する。空乏層９ａ、９ｂが収縮すると、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ-半導体層２に空乏層化されていない部分（電流経路）ができる。図８において電流経路は幅ｄを有している。この電流経路を介して、アノード電極８とカソード電極４との間に電流Ｉが流れる。言い換えれば、ｎ-半導体層２およびｎ+半導体基板２０を介して、アノード電極８とカソード電極４との間に電流が流れる。 FIG. 8 is a diagram for explaining the rectifying element when a forward voltage is applied. Referring to FIG. 8, when the potential of anode electrode 8 is higher than the potential of cathode electrode 4 (when a forward voltage is applied), each of depletion layers 9a and 9b is in the drawing more than the state of FIG. Shrink in the horizontal direction (width direction) and upward in the figure. When the depletion layers 9a and 9b contract, a portion (current path) that is not depleted is formed in the n − semiconductor layer 2 surrounded by each of the p-type semiconductor layers 5a and 5b. In FIG. 8, the current path has a width d. A current I flows between the anode electrode 8 and the cathode electrode 4 through this current path. In other words, a current flows between the anode electrode 8 and the cathode electrode 4 via the n − semiconductor layer 2 and the n + semiconductor substrate 20.

順方向電圧が大きくなる程、空乏層９ａ、９ｂの各々は収縮するので、電流経路の幅ｄは大きくなり、流れる電流の量が増加する。さらに順方向電圧が大きくなると、ｎ-半導体層２とｐ型半導体層５ａ、５ｂとのｐｎ接合が順方向にされているので、ｐｎ接合による電流も加わり、さらに電流の量が増加する。 As the forward voltage increases, each of the depletion layers 9a and 9b contracts, so that the width d of the current path increases and the amount of current flowing increases. When the forward voltage further increases, since the pn junction between the n − semiconductor layer 2 and the p-type semiconductor layers 5a and 5b is in the forward direction, a current due to the pn junction is also added, and the amount of current further increases.

上述のように整流素子１０においては、整流素子１０のアノード電極８とカソード電極４とが同電位の状態で、空乏層９ａと空乏層９ｂとはわずかに交差するように延びている。このため、空乏層９ａ、９ｂが少しでも収縮すると、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ-半導体層２に電流経路ができて電流が流れる。したがって、整流素子１０に印加される順方向電圧が小さくてもアノード電極８とカソード電極４との間に電流が流れる。 As described above, in the rectifying element 10, the depletion layer 9 a and the depletion layer 9 b extend so as to slightly intersect with the anode electrode 8 and the cathode electrode 4 of the rectifying element 10 being at the same potential. For this reason, when the depletion layers 9a and 9b contract even a little, a current path is formed in the n − semiconductor layer 2 surrounded by each of the p-type semiconductor layers 5a and 5b, and a current flows. Therefore, even if the forward voltage applied to the rectifying element 10 is small, a current flows between the anode electrode 8 and the cathode electrode 4.

図９は、逆方向電圧が印加される場合における整流素子を説明するための図である。図９を参照して、カソード電極４の電位がアノード電極８の電位よりも高いと（逆方向電圧が印加されると）、空乏層９ａと空乏層９ｂとが一体化した空乏層９が深さ方向に延びる。このとき、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ-半導体層２は空乏化されており、アノード電極８とカソード電極４との間の電流経路は空乏層９により遮断されている。また、逆方向電圧がさらに大きくなると、カソード電極４とｐ型半導体層５ａ、５ｂの各々との間のｎ-半導体層２の厚さＷが厚くなり、漏れ電流も減少する。 FIG. 9 is a diagram for explaining a rectifying element when a reverse voltage is applied. Referring to FIG. 9, when the potential of cathode electrode 4 is higher than the potential of anode electrode 8 (when a reverse voltage is applied), depletion layer 9 in which depletion layer 9a and depletion layer 9b are integrated becomes deep. It extends in the vertical direction. At this time, the n − semiconductor layer 2 surrounded by each of the p-type semiconductor layers 5 a and 5 b is depleted, and the current path between the anode electrode 8 and the cathode electrode 4 is blocked by the depletion layer 9. When the reverse voltage is further increased, the thickness W of the n − semiconductor layer 2 between the cathode electrode 4 and each of the p-type semiconductor layers 5a and 5b is increased, and the leakage current is also reduced.

上述のように整流素子１０においては、アノード電極８とカソード電極４とが同電位の状態で、空乏層９ａと空乏層９ｂとはわずかに交差するように延びている。このため、アノード電極８とカソード電極４とが同電位の状態で既にアノード電極８とカソード電極４との間の電流経路が遮断されているので、印加される逆方向電圧が小さくても整流素子１０には電流が流れない。   As described above, in the rectifying element 10, the depletion layer 9a and the depletion layer 9b extend so as to slightly intersect with the anode electrode 8 and the cathode electrode 4 being at the same potential. For this reason, since the current path between the anode electrode 8 and the cathode electrode 4 is already cut off while the anode electrode 8 and the cathode electrode 4 are at the same potential, the rectifier element can be applied even if the applied reverse voltage is small. No current flows through 10.

続いて、本実施の形態における整流素子の製造方法について、図１０〜図１３を用いて説明する。始めに図１０を参照して、ＳｉＣよりなるｎ+半導体基板２０を準備する。ｎ+半導体基板２０は、Ｎ（窒素）を不純物として１×１０19／ｃｍ3の不純物濃度を有する。そして、たとえば厚さ１２μｍ程度のＳｉＣよりなるｎ-半導体層２をｎ+半導体基板２０上にエピタキシャル成長させる。ｎ-半導体層２の成長は、たとえばＣＶＤ（Chemical Vapor Deposition）法によって行なわれ、原料ガスとしてＳｉＨ4とＣ3Ｈ8とを用い、不純物ガスとして窒素ガスを用いて行なわれる。これにより、ｎ-半導体層２の不純物濃度がたとえば１×１０15／ｃｍ3とされる。次に、ドライ酸素を供給して、ｎ-半導体層の主表面１ａを１２００℃以下の温度で熱酸化することによって、たとえば厚さ５０ｎｍの熱酸化膜２３をｎ-半導体層２の主表面１ａ上に形成する。そして、たとえばＣＶＤ法を用いて、厚さ１μｍ以下のＳｉＯ2よりなる酸化膜２４を熱酸化膜２３上に形成する。 Then, the manufacturing method of the rectifier in this Embodiment is demonstrated using FIGS. First, referring to FIG. 10, an n + semiconductor substrate 20 made of SiC is prepared. The n + semiconductor substrate 20 has an impurity concentration of 1 × 10 19 / cm 3 with N (nitrogen) as an impurity. Then, for example, n − semiconductor layer 2 made of SiC having a thickness of about 12 μm is epitaxially grown on n + semiconductor substrate 20. The growth of the n − semiconductor layer 2 is performed, for example, by a CVD (Chemical Vapor Deposition) method, using SiH 4 and C 3 H 8 as source gases and nitrogen gas as impurity gases. Thereby, the impurity concentration of n − semiconductor layer 2 is set to 1 × 10 15 / cm 3 , for example. Next, dry oxygen is supplied and the main surface 1a of the n − semiconductor layer is thermally oxidized at a temperature of 1200 ° C. or less, so that, for example, the thermal oxide film 23 having a thickness of 50 nm is converted to the main surface 1a of the n − semiconductor layer 2. Form on top. Then, an oxide film 24 made of SiO 2 having a thickness of 1 μm or less is formed on the thermal oxide film 23 by using, for example, a CVD method.

次に図１１を参照して、酸化膜２４上に所定パターンのレジスト（図示なし）を形成し、このレジストをマスクとして、ＲＩＥ（Reactive Ion Etching）により熱酸化膜２３および酸化膜２４をエッチングする。これにより所定の領域に孔２４ａが開口され、孔２４ａの底部にはｎ-半導体層２の主表面１ａが露出する。続いて、ｎ-半導体層２を５００℃まで加熱し、酸化膜２４をマスクとしてたとえばＡｌ、Ｂ（ボロン）などの不純物をｎ-半導体層２へイオン注入する。これにより、ｎ-半導体層２の主表面１ａにｐ型半導体層５ａ、５ｂの各々が形成される。ｐ型半導体層５ａ、５ｂの各々の深さはたとえば１．０μｍとされ、不純物濃度はたとえば１×１０18／ｃｍ3とされる。 Next, referring to FIG. 11, a resist (not shown) having a predetermined pattern is formed on oxide film 24, and thermal oxide film 23 and oxide film 24 are etched by RIE (Reactive Ion Etching) using this resist as a mask. . Thereby, hole 24a is opened in a predetermined region, and main surface 1a of n − semiconductor layer 2 is exposed at the bottom of hole 24a. Subsequently, n − semiconductor layer 2 is heated to 500 ° C., and impurities such as Al and B (boron) are ion-implanted into n − semiconductor layer 2 using oxide film 24 as a mask. Thereby, each of p-type semiconductor layers 5a and 5b is formed on main surface 1a of n − semiconductor layer 2. The depth of each of p-type semiconductor layers 5a and 5b is, for example, 1.0 μm, and the impurity concentration is, for example, 1 × 10 18 / cm 3 .

次に図１２を参照して、フッ酸などの溶液を用いて、酸化膜２４および熱酸化膜２３を除去する。これにより、ｎ-半導体層２の主表面１ａ全面が露出される。そして、たとえば１７００℃程度の温度で２０分間、ｎ-半導体層２をアニールし、ｐ型半導体層５ａ，５ｂに注入した不純物を電気的に活性化する。続いて、ドライ酸素を供給して、ｎ-半導体層２を１２００℃以下の温度で熱酸化することによって、ｎ-半導体層２の主表面１ａ上に厚さ５０ｎｍの熱酸化膜２５を形成する。 Next, referring to FIG. 12, oxide film 24 and thermal oxide film 23 are removed using a solution such as hydrofluoric acid. As a result, the entire main surface 1a of the n − semiconductor layer 2 is exposed. Then, for example, n − semiconductor layer 2 is annealed at a temperature of about 1700 ° C. for 20 minutes, and the impurities implanted into p-type semiconductor layers 5a and 5b are electrically activated. Subsequently, dry oxygen is supplied, and the n − semiconductor layer 2 is thermally oxidized at a temperature of 1200 ° C. or lower to form a thermal oxide film 25 having a thickness of 50 nm on the main surface 1a of the n − semiconductor layer 2. .

次に図１３を参照して、フッ酸などの溶液を用いて熱酸化膜２５を除去する。そして、たとえば蒸着法などを用いて、Ｗ、Ｔｉ、Ｎｉ、またはＭｏなどよりなる厚さ０．１μｍ程度のショットキー電極３をｎ-半導体層２の主表面１ａ上に形成する。これにより、所定形状のショットキー電極３が形成される。 Next, referring to FIG. 13, thermal oxide film 25 is removed using a solution such as hydrofluoric acid. Then, Schottky electrode 3 made of W, Ti, Ni, Mo or the like and having a thickness of about 0.1 μm is formed on main surface 1a of n − semiconductor layer 2 by using, for example, an evaporation method. Thereby, the Schottky electrode 3 having a predetermined shape is formed.

ここで、熱酸化膜２５を形成してこの熱酸化膜２５を除去することにより、上述のイオン注入やアニールにより損傷したｎ-半導体層２およびｐ型半導体層５ａ、５ｂの表面を熱酸化膜２５とともに除去し、ショットキー電極３を清浄な表面上に形成することができる。 Here, by forming the thermal oxide film 25 and removing the thermal oxide film 25, the surfaces of the n − semiconductor layer 2 and the p-type semiconductor layers 5a and 5b damaged by the above-described ion implantation and annealing are thermally oxidized. 25 and the Schottky electrode 3 can be formed on a clean surface.

その後、たとえば蒸着法などを用いて、ショットキー電極３上に厚さ３〜５μｍのＡｌ電極７を形成し、ｎ+半導体基板２０の裏面１ｂにカソード電極４を形成する。以上の工程により、図３に示す整流素子１０が完成する。 Thereafter, the Al electrode 7 having a thickness of 3 to 5 μm is formed on the Schottky electrode 3 by using, for example, vapor deposition, and the cathode electrode 4 is formed on the back surface 1 b of the n + semiconductor substrate 20. The rectifying device 10 shown in FIG. 3 is completed through the above steps.

本実施の形態の整流素子１０によれば、ショットキー障壁によっても電流が制御されるが、主にｐ型半導体層５ａ、５ｂの各々に囲まれるｎ-半導体層２の空乏層によって電流が制御される。したがって、小さい順方向電圧で上記電流経路が形成されるように空乏層を調整することで、定常損失を低減することができる。また、ｎ-半導体層２の不純物濃度は低いので、逆方向電圧印加時には大きな空乏層がｎ-半導体層２に形成される。これにより、漏れ電流が減少し、整流素子の耐圧を向上することができる。 According to the rectifying element 10 of the present embodiment, the current is also controlled by the Schottky barrier, but the current is controlled mainly by the depletion layer of the n − semiconductor layer 2 surrounded by each of the p-type semiconductor layers 5a and 5b. Is done. Therefore, the steady loss can be reduced by adjusting the depletion layer so that the current path is formed with a small forward voltage. Further, since the impurity concentration of n − semiconductor layer 2 is low, a large depletion layer is formed in n − semiconductor layer 2 when a reverse voltage is applied. As a result, the leakage current is reduced, and the breakdown voltage of the rectifying element can be improved.

また、ショットキー電極３とｎ-半導体層２とがショットキー接合しているので、ショットキー電極３とｎ-半導体層２とで構成されるショットキー障壁による耐圧向上の効果も得られる。 Further, since the Schottky electrode 3 and the n − semiconductor layer 2 are in Schottky junction, the effect of improving the breakdown voltage due to the Schottky barrier formed by the Schottky electrode 3 and the n − semiconductor layer 2 is also obtained.

（実施の形態２）
図１４は、本発明の実施の形態２における整流素子の構成を示す断面図である。図１４を参照して、本実施の形態の整流素子１０ａにおいて、ｎ-半導体層２はその表面に凸部１２を有している。凸部１２は、ｎ+半導体基板２０の表面に均一にエピタキシャル成長されたｎ-半導体層２において、凸部１２以外の領域に溝１３を形成することによって形成されている。凸部１２の側面１２ｂおよび溝１３の底面にはｐ型半導体層５ａ、５ｂの各々が形成されており、凸部１２内においてｎ-半導体層２はｐ型半導体層５ａ、５ｂの各々に囲まれている。そして、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とを覆うように、ショットキー電極３が形成されている。これにより、ショットキー電極３は、凸部１２の上面１２ａにおいてｎ-半導体層２にショットキー接触し、凸部１２の側面１２ｂおよび溝１３の底面においてｐ型半導体層５ａ、５ｂに電気的に接触している。ショットキー電極３の上にはＡｌ電極７が形成されている。 (Embodiment 2)
FIG. 14 is a cross-sectional view showing the configuration of the rectifying element according to Embodiment 2 of the present invention. Referring to FIG. 14, in rectifying element 10a of the present embodiment, n − semiconductor layer 2 has a convex portion 12 on the surface thereof. The protrusion 12 is formed by forming a groove 13 in a region other than the protrusion 12 in the n − semiconductor layer 2 uniformly epitaxially grown on the surface of the n + semiconductor substrate 20. Each of the p-type semiconductor layers 5a and 5b is formed on the side surface 12b of the convex portion 12 and the bottom surface of the groove 13, and the n − semiconductor layer 2 is surrounded by each of the p-type semiconductor layers 5a and 5b in the convex portion 12. It is. The Schottky electrode 3 is formed so as to cover the upper surface 12 a and the side surface 12 b of the convex portion 12 and the bottom surface of the groove 13. As a result, the Schottky electrode 3 is in Schottky contact with the n − semiconductor layer 2 on the upper surface 12a of the convex portion 12, and is electrically connected to the p-type semiconductor layers 5a and 5b on the side surface 12b of the convex portion 12 and the bottom surface of the groove 13. In contact. An Al electrode 7 is formed on the Schottky electrode 3.

整流素子１０ａの具体的寸法はたとえば以下の通りである。凸部１２の高さｄ6は１μｍであり、幅ｄ7は１μｍである。ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ-半導体層２の幅ｄ8は０．６５μｍである。ｎ-半導体層２の下面から溝１３の底面までの厚さｄ9は１２μｍ以下であり、ｐ型半導体層５ａ、５ｂの各々の厚さｄ10は０．３μｍである。 Specific dimensions of the rectifying element 10a are as follows, for example. The height d 6 of the convex portion 12 is 1 μm, and the width d 7 is 1 μm. The width d 8 of the n − semiconductor layer 2 surrounded by each of the p-type semiconductor layers 5a and 5b is 0.65 μm. The thickness d 9 from the lower surface of the n − semiconductor layer 2 to the bottom surface of the groove 13 is 12 μm or less, and the thickness d 10 of each of the p-type semiconductor layers 5a and 5b is 0.3 μm.

なお、これ以外の構成は実施の形態１における整流素子１０の構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。   The other configuration is substantially the same as the configuration of the rectifying element 10 in the first embodiment. Therefore, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.

続いて、本実施の形態における整流素子１０ａの動作原理について、図１５〜図１７を用いて説明する。図１５は、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。図１５を参照して、アノード電極８とカソード電極４とが同電位であると、ｎ-半導体層２とｐ型半導体層５ａ、５ｂの各々との境界に空乏層９ａ、９ｂの各々が形成される。空乏層９ａは、図中左側の側面１２ｂから凸部１２の内部へ（図中右方向へ）延び、かつ図中左側の溝１３の底面から下方向へ延びる。空乏層９ｂは、図中右側の側面１２ｂから凸部１２の内部へ（図中左方向へ）延び、かつ図中左側の溝１３の底面から下方向へ延びる。 Next, the operating principle of the rectifying element 10a in the present embodiment will be described with reference to FIGS. FIG. 15 is a diagram for explaining the rectifying element in a state where the anode electrode and the cathode electrode are at the same potential. Referring to FIG. 15, when anode electrode 8 and cathode electrode 4 are at the same potential, depletion layers 9a and 9b are formed at the boundaries between n − semiconductor layer 2 and p-type semiconductor layers 5a and 5b. Is done. The depletion layer 9a extends from the side surface 12b on the left side in the figure to the inside of the convex portion 12 (to the right side in the figure) and extends downward from the bottom surface of the groove 13 on the left side in the figure. The depletion layer 9b extends from the side surface 12b on the right side in the drawing to the inside of the convex portion 12 (to the left side in the drawing) and extends downward from the bottom surface of the groove 13 on the left side in the drawing.

ここで、アノード電極８とカソード電極４とが同電位の場合、空乏層９ａと空乏層９ｂとは、凸部１２における交差部分Ｃにおいてわずかに交差するように延びる。これにより、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ-半導体層２、言い換えれば凸部１２のｎ-半導体層２が空乏層化される。その結果、アノード電極８、ｎ-半導体層２、およびカソード電極４と繋がる電流経路が遮断される。加えて、アノード電極８、ｐ型半導体層５ａまたは５ｂ、およびｎ-半導体層２と繋がる電流経路は、ｐｎ接合により電流が流れない状態であるため、アノード電極８とカソード電極４との間に電流は流れない。 Here, when the anode electrode 8 and the cathode electrode 4 are at the same potential, the depletion layer 9 a and the depletion layer 9 b extend so as to slightly intersect at the intersection C of the convex portion 12. Thus, p-type semiconductor layer 5a, n surrounded by each 5b - semiconductor layer 2, n of the convex portion 12 in other words - the semiconductor layer 2 is depleted. As a result, the current path connected to the anode electrode 8, the n − semiconductor layer 2, and the cathode electrode 4 is blocked. In addition, since the current path connected to the anode electrode 8, the p-type semiconductor layer 5 a or 5 b, and the n − semiconductor layer 2 is in a state in which no current flows due to the pn junction, it is between the anode electrode 8 and the cathode electrode 4. No current flows.

図１６は、順方向電圧が印加された場合における整流素子を説明するための図である。図１６を参照して、アノード電極８の電位がカソード電極４の電位よりも高いと（順方向電圧が印加されると）、空乏層９ａ、９ｂの各々は図１５の状態よりも図中横方向（幅方向）および図中上方向に収縮する。特に空乏層９ａ、９ｂが図中横方向に収縮すると、凸部１２の内部に空乏層化されていない部分（電流経路）ができる。図１６において電流経路は幅ｄを有している。この電流経路を介して、アノード電極８とカソード電極４との間に電流Ｉが流れる。   FIG. 16 is a diagram for explaining a rectifying element when a forward voltage is applied. Referring to FIG. 16, when the potential of anode electrode 8 is higher than the potential of cathode electrode 4 (when a forward voltage is applied), each of depletion layers 9a and 9b is lateral to the state of FIG. Shrink in the direction (width direction) and upward in the figure. In particular, when the depletion layers 9a and 9b contract in the lateral direction in the figure, a portion (current path) that is not depleted is formed inside the convex portion 12. In FIG. 16, the current path has a width d. A current I flows between the anode electrode 8 and the cathode electrode 4 through this current path.

図１７は、逆方向電圧が印加される場合における整流素子を説明するための図である。図１７を参照して、カソード電極４の電位がアノード電極８の電位よりも高いと（逆方向電圧が印加されると）、空乏層９ａと空乏層９ｂとが一体化した空乏層９が下方向に延びる。このとき、凸部１２内は空乏層化されており、アノード電極８とカソード電極４との間の電流経路は空乏層９により遮断されている。   FIG. 17 is a diagram for explaining a rectifying element when a reverse voltage is applied. Referring to FIG. 17, when the potential of cathode electrode 4 is higher than the potential of anode electrode 8 (when a reverse voltage is applied), depletion layer 9 in which depletion layer 9a and depletion layer 9b are integrated becomes lower. Extend in the direction. At this time, the convex portion 12 is depleted and the current path between the anode electrode 8 and the cathode electrode 4 is blocked by the depletion layer 9.

続いて、本実施の形態における整流素子１０ａの製造方法について、図１８〜図２１を用いて説明する。始めに実施の形態１と同様の製造工程を経て、図１０に示す構造を得る。   Then, the manufacturing method of the rectifier 10a in this Embodiment is demonstrated using FIGS. First, the manufacturing process similar to that of the first embodiment is performed to obtain the structure shown in FIG.

なお、ｎ-半導体層２のエピタキシャル成長の際、ＣＶＤ法に用いる不純物ガスの割合を減らすことで、凸部１２とされる部分（ｎ-半導体層２の上部）の不純物濃度をそれ以外の部分（ｎ-半導体層２の下部）の不純物濃度よりも低くして、逆方向電圧印加の際に凸部１２内部へ空乏層が延びやすくしてもよい。この場合、たとえばｎ-半導体層２の上部の不純物濃度は１×１０15／ｃｍ3程度とされ、たとえばｎ-半導体層２の下部の不純物濃度は１×１０16／ｃｍ3程度とされる。また、図１０におけるｎ-半導体層２の厚さは１３μｍ以下であることが好ましい。 Incidentally, n - during epitaxial growth of the semiconductor layer 2, by reducing the proportion of the impurity gas used in the CVD method, the portion that is convex portion 12 - impurity concentration other portions of the (n top of the semiconductor layer 2) ( It may be lower than the impurity concentration in the lower part of the n − semiconductor layer 2 so that the depletion layer can easily extend into the convex portion 12 when the reverse voltage is applied. In this case, for example, the impurity concentration in the upper portion of n − semiconductor layer 2 is set to about 1 × 10 15 / cm 3, and the impurity concentration in the lower portion of n − semiconductor layer 2 is set to about 1 × 10 16 / cm 3 , for example. In addition, the thickness of the n − semiconductor layer 2 in FIG. 10 is preferably 13 μm or less.

次に図１８を参照して、酸化膜２４上に所定パターンのレジスト（図示なし）を形成する。そして、このレジストをマスクとして、酸化膜２４、熱酸化膜２３、およびｎ-半導体層２の上部をたとえばＲＩＥを用いてエッチングする。これにより、ｎ-半導体層２内に溝１３が形成され、エッチングされなかった部分に凸部１２が形成される。酸化膜２４および熱酸化膜２３のエッチングにはたとえばＣＦ4系ガスが用いられ、ｎ-半導体層２のエッチングにはたとえばＳＦ6とＯ2との混合ガスが用いられる。ｎ-半導体層２はたとえば１μｍの深さだけエッチングされる。 Next, referring to FIG. 18, a resist (not shown) having a predetermined pattern is formed on oxide film 24. Then, using this resist as a mask, the oxide film 24, the thermal oxide film 23, and the upper portion of the n − semiconductor layer 2 are etched using, for example, RIE. As a result, a groove 13 is formed in the n − semiconductor layer 2, and a convex portion 12 is formed in a portion not etched. For example, a CF 4 gas is used for etching the oxide film 24 and the thermal oxide film 23, and a mixed gas of SF 6 and O 2 is used for etching the n − semiconductor layer 2, for example. The n − semiconductor layer 2 is etched by a depth of 1 μm, for example.

次に図１９を参照して、ｎ-半導体層２を５００℃まで加熱し、酸化膜２４をマスクとしてたとえばＡｌ、Ｂなどの不純物をｎ-半導体層２へイオン注入する。これにより、凸部１２の上面１２ａおよび側面１２ｂにｐ型半導体層５ａ、５ｂが形成される。ｐ型半導体層５ａ、５ｂの深さはたとえば０．３μｍとされ、不純物濃度はたとえば１×１０18／ｃｍ3とされる。 Referring to FIG. 19, n − semiconductor layer 2 is heated to 500 ° C., and impurities such as Al and B are ion-implanted into n − semiconductor layer 2 using oxide film 24 as a mask. Thereby, the p-type semiconductor layers 5a and 5b are formed on the upper surface 12a and the side surface 12b of the convex portion 12. The depth of the p-type semiconductor layers 5a and 5b is, for example, 0.3 μm, and the impurity concentration is, for example, 1 × 10 18 / cm 3 .

次に図２０を参照して、フッ酸などの溶液を用いて、酸化膜２４および熱酸化膜２３を除去する。これにより、凸部１２の上面１２ａ、側面１２ｂ、および溝１３の底面が露出される。そして、たとえば１７００℃以下の温度で２０分間、ｎ-半導体層２をアニールし、ｐ型半導体層５ａ，５ｂに注入した不純物を電気的に活性化する。続いて、ドライ酸素を供給して、ｎ-半導体層２およびｐ型半導体層５ａ，５ｂを１２００℃以下の温度で熱酸化することによって、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とに、厚さ５０ｎｍの熱酸化膜２５を形成する。 Next, referring to FIG. 20, oxide film 24 and thermal oxide film 23 are removed using a solution such as hydrofluoric acid. Thereby, the upper surface 12a of the convex part 12, the side surface 12b, and the bottom face of the groove | channel 13 are exposed. Then, for example, n − semiconductor layer 2 is annealed at a temperature of 1700 ° C. or lower for 20 minutes, and the impurities implanted into p-type semiconductor layers 5a and 5b are electrically activated. Subsequently, dry oxygen is supplied, and the n − semiconductor layer 2 and the p-type semiconductor layers 5a and 5b are thermally oxidized at a temperature of 1200 ° C. or lower, whereby the upper surface 12a and the side surface 12b of the convex portion 12 and the groove 13 A thermal oxide film 25 having a thickness of 50 nm is formed on the bottom surface.

次に図２１を参照して、フッ酸などの溶液により熱酸化膜２５を除去し、ｎ-半導体層２の表面を清浄な表面にする。続いて、たとえば蒸着法などを用いて、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とに、厚さ０．１μｍのショットキー電極３となる膜を形成する。 Next, referring to FIG. 21, thermal oxide film 25 is removed with a solution of hydrofluoric acid or the like to make the surface of n − semiconductor layer 2 a clean surface. Subsequently, a film to be the Schottky electrode 3 having a thickness of 0.1 μm is formed on the top surface 12 a and the side surface 12 b of the convex portion 12 and the bottom surface of the groove 13 by using, for example, vapor deposition.

その後、実施の形態１と同様の方法により、ショットキー電極３上にＡｌ電極７を形成し、ｎ+半導体基板２０の裏面１ｂにカソード電極４を形成する。以上の工程により、図１４に示す整流素子１０ａが完成する。 Thereafter, the Al electrode 7 is formed on the Schottky electrode 3 and the cathode electrode 4 is formed on the back surface 1b of the n + semiconductor substrate 20 by the same method as in the first embodiment. The rectifying element 10a shown in FIG. 14 is completed through the above steps.

本実施の形態の整流素子１０ａによれば、凸部１２の内部が電流経路として規定される。逆方向電圧印加時には、凸部１２の側面１２ｂから内部へ空乏層９ａ、９ｂが延び、凸部１２の内部が空乏層化される。したがって、電流経路を容易に遮断することができ、電流を制御し易くなる。また耐圧を向上することができる。   According to the rectifying element 10a of the present embodiment, the inside of the convex portion 12 is defined as a current path. When a reverse voltage is applied, the depletion layers 9a and 9b extend from the side surface 12b of the convex portion 12 to the inside, and the inside of the convex portion 12 becomes a depletion layer. Therefore, the current path can be easily interrupted, and the current can be easily controlled. In addition, the breakdown voltage can be improved.

（実施の形態３）
図２２は、本発明の実施の形態３における整流素子の構成を示す断面図である。図２２を参照して、本実施の形態の整流素子１０ｂは、実施の形態２の整流素子１０ａの構成と比較して、ｐ型半導体層５ａ、５ｂの各々の位置が異なる。ｐ型半導体層５ａ、５ｂの各々は、凸部１２の側面１２ｂには形成されておらず、溝１３の底面のみに形成されている。また、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とを覆うようにショットキー電極３が形成されている。これにより、ショットキー電極３は、凸部１２の上面１２ａおよび側面１２ｂにおいてｎ-半導体層２にショットキー接触し、溝１３の底部においてｐ型半導体層５ａ、５ｂの各々に電気的に接触している。 (Embodiment 3)
FIG. 22 is a cross-sectional view showing the configuration of the rectifying element according to Embodiment 3 of the present invention. Referring to FIG. 22, rectifying element 10b of the present embodiment is different in position of p-type semiconductor layers 5a and 5b from the configuration of rectifying element 10a of the second embodiment. Each of the p-type semiconductor layers 5 a and 5 b is not formed on the side surface 12 b of the convex portion 12, but is formed only on the bottom surface of the groove 13. Further, the Schottky electrode 3 is formed so as to cover the upper surface 12 a and the side surface 12 b of the convex portion 12 and the bottom surface of the groove 13. As a result, Schottky electrode 3 is in Schottky contact with n − semiconductor layer 2 on top surface 12a and side surface 12b of convex portion 12, and is in electrical contact with each of p-type semiconductor layers 5a and 5b at the bottom of trench 13. ing.

整流素子１０ｂの具体的寸法はたとえば以下の通りである。凸部１２の幅ｄ7は０．６５μｍであり、ｐ型拡散層５ａ、５ｂの各々の厚さｄ10は、たとえば０．５μｍである。 Specific dimensions of the rectifying element 10b are as follows, for example. The width d 7 of the convex portion 12 is 0.65 μm, and the thickness d 10 of each of the p-type diffusion layers 5a and 5b is, for example, 0.5 μm.

なお、これ以外の構成は実施の形態２における整流素子１０ａの構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。   Other configurations are almost the same as the configuration of the rectifying element 10a in the second embodiment. Therefore, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.

本実施の形態の整流素子１０ｂは、ｐ型半導体層５ａ、５ｂから延びる空乏層９ａ、９ｂによって、アノード電極８とカソード電極４との間に電流を流す状態と、アノード電極８とカソード電極４との間の電流経路を遮断する状態とを選択可能である。図２２では、空乏層９ａ、９ｂの各々が凸部１２の下部へ延びて交差部分Ｃにて互いに交差し、これにより電流経路が遮断された状態を示している。   In the rectifying element 10b of the present embodiment, the depletion layers 9a and 9b extending from the p-type semiconductor layers 5a and 5b allow a current to flow between the anode electrode 8 and the cathode electrode 4, and the anode electrode 8 and the cathode electrode 4 Can be selected. FIG. 22 shows a state in which each of the depletion layers 9a and 9b extends to the lower part of the convex portion 12 and intersects with each other at the intersection C, thereby interrupting the current path.

続いて、本実施の形態における整流素子１０ｂの製造方法について、図２３〜図２６を用いて説明する。始めに、実施の形態２の製造工程と同様の製造工程を経て、図１８の構造を得る。   Then, the manufacturing method of the rectifier 10b in this Embodiment is demonstrated using FIGS. 23-26. First, the structure shown in FIG. 18 is obtained through the same manufacturing process as that of the second embodiment.

次に図２３を参照して、たとえばＬＰ（Low Pressure）ＣＶＤ法を用いて、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）よりなる厚さ０．５μｍ以下の酸化膜２６を形成する。酸化膜２６は、酸化膜２４上と、凸部１２の側面１２ｂと、溝１３の底面上とに形成される。   Next, referring to FIG. 23, an oxide film 26 of TEOS (Tetra Ethyl Ortho Silicate) having a thickness of 0.5 μm or less is formed by using, for example, LP (Low Pressure) CVD method. The oxide film 26 is formed on the oxide film 24, the side surface 12 b of the convex portion 12, and the bottom surface of the groove 13.

次に図２４を参照して、たとえばＲＩＥなどを用いて、酸化膜２６を均一にエッチバックする。これにより、酸化膜２４上および溝１３の底面上に存在する酸化膜２６が完全に除去され、凸部１２の側面１２ｂにのみ酸化膜２６が残る。これにより、溝１３の底面が露出し、凸部１２が酸化膜２４および２６で完全に覆われた状態になる。続いて、ｎ-半導体層２を５００℃まで加熱し、酸化膜２４および２６をマスクとしてたとえばＡｌ、Ｂ（ボロン）などの不純物をｎ-半導体層２へイオン注入する。これにより、溝１３の底面にｐ型半導体層５ａ、５ｂの各々が形成される。ｐ型半導体層５ａ、５ｂの各々の深さはたとえば０．５〜１．０μｍとされ、不純物濃度はたとえば１×１０18／ｃｍ3とされる。 Next, referring to FIG. 24, oxide film 26 is uniformly etched back using, for example, RIE. As a result, the oxide film 26 existing on the oxide film 24 and on the bottom surface of the groove 13 is completely removed, and the oxide film 26 remains only on the side surface 12 b of the convex portion 12. As a result, the bottom surface of the groove 13 is exposed, and the convex portion 12 is completely covered with the oxide films 24 and 26. Subsequently, n − semiconductor layer 2 is heated to 500 ° C., and impurities such as Al and B (boron) are ion-implanted into n − semiconductor layer 2 using oxide films 24 and 26 as a mask. As a result, each of the p-type semiconductor layers 5 a and 5 b is formed on the bottom surface of the groove 13. The depth of each of p-type semiconductor layers 5a and 5b is, for example, 0.5 to 1.0 μm, and the impurity concentration is, for example, 1 × 10 18 / cm 3 .

次に図２５を参照して、フッ酸などの溶液を用いて、熱酸化膜２３、酸化膜２４および２６を除去する。続いて、たとえば１７００℃以下の温度で２０分間、ｎ-半導体層２をアニールし、ｐ型半導体層５ａ，５ｂに注入した不純物を電気的に活性化する。次に、ドライ酸素を供給して、ｎ-半導体層２およびｐ型半導体層５ａ，５ｂを１２００℃程度の温度で熱酸化することによって、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とに、厚さ５０ｎｍの熱酸化膜２３を形成する。 Next, referring to FIG. 25, thermal oxide film 23 and oxide films 24 and 26 are removed using a solution such as hydrofluoric acid. Subsequently, for example, the n − semiconductor layer 2 is annealed at a temperature of 1700 ° C. or lower for 20 minutes, and the impurities implanted into the p-type semiconductor layers 5a and 5b are electrically activated. Next, dry oxygen is supplied and the n − semiconductor layer 2 and the p-type semiconductor layers 5a and 5b are thermally oxidized at a temperature of about 1200 ° C., whereby the upper surface 12a and the side surface 12b of the convex portion 12 and the groove 13 are A thermal oxide film 23 having a thickness of 50 nm is formed on the bottom surface.

次に図２６を参照して、フッ酸などの溶液により熱酸化膜２３を除去し、ｎ-半導体層２とｐ型半導体層５ａ，５ｂの表面を清浄な表面にする。続いて、たとえば蒸着法などを用いて、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とに、厚さ０．１μｍのショットキー電極３となる膜を形成する。 Next, referring to FIG. 26, thermal oxide film 23 is removed with a solution such as hydrofluoric acid, and the surfaces of n − semiconductor layer 2 and p-type semiconductor layers 5a and 5b are cleaned. Subsequently, a film to be the Schottky electrode 3 having a thickness of 0.1 μm is formed on the top surface 12 a and the side surface 12 b of the convex portion 12 and the bottom surface of the groove 13 by using, for example, vapor deposition.

その後、実施の形態１と同様の方法により、ショットキー電極３上にＡｌ電極７を形成し、半導体基板２０の裏面１ｂにカソード電極４を形成する。以上の工程により、図２２に示す整流素子１０ｂが完成する。   Thereafter, the Al electrode 7 is formed on the Schottky electrode 3 and the cathode electrode 4 is formed on the back surface 1 b of the semiconductor substrate 20 by the same method as in the first embodiment. The rectifying element 10b shown in FIG. 22 is completed through the above steps.

本実施の形態の整流素子１０ｂによれば、凸部１２の上面１２ａに加えて側面１２ｂにもｎ-半導体層２が形成されるので、凸部の上面にのみｎ-半導体層２を形成する場合に比べてショットキー電極３と接触するｎ-半導体層２の表面積を増加することができる。したがって、順方向電流の電流量を増加することができる。 According to the rectifying element 10b of the present embodiment, the n − semiconductor layer 2 is formed not only on the upper surface 12a of the convex portion 12 but also on the side surface 12b. Therefore, the n − semiconductor layer 2 is formed only on the upper surface of the convex portion. Compared to the case, the surface area of the n − semiconductor layer 2 in contact with the Schottky electrode 3 can be increased. Therefore, the amount of forward current can be increased.

また、溝１３の底面にあるｐ型半導体層５ａ，５ｂからｎ-半導体層２に空乏層９ａ、９ｂが縦方向と横方向に延びることで凸部１２の底面（側面１２ｂの下方）部分のｎ-半導体層を空乏層化して、電流経路を容易に遮断することができるので、電流を制御し易くなる。また耐圧を向上することができる。 Further, the depletion layers 9a and 9b extend in the vertical and horizontal directions from the p-type semiconductor layers 5a and 5b on the bottom surface of the groove 13 to the n − semiconductor layer 2 so that the bottom surface of the convex portion 12 (below the side surface 12b) Since the n − semiconductor layer is depleted and the current path can be easily cut off, the current can be easily controlled. In addition, the breakdown voltage can be improved.

（実施の形態４）
図２７は、本発明の実施の形態４における整流素子の構成を示す断面図である。図２７を参照して、本実施の形態の整流素子１０ｃは、実施の形態２の整流素子１０ａの構成と比較して、高濃度不純物領域としてのｎ型半導体層６が形成されている点において異なる。ｎ型半導体層６は凸部１２の上面１２ａに形成されており、ショットキー電極３とショットキー接触している。またｎ型半導体層６は、凸部１２においてその周囲をｎ-半導体層２に取り囲まれている。ｎ型半導体層６の不純物濃度はｎ-半導体層２の不純物濃度よりも高い。 (Embodiment 4)
FIG. 27 is a cross-sectional view showing a configuration of a rectifying element according to Embodiment 4 of the present invention. Referring to FIG. 27, rectifying element 10c of the present embodiment is different from the configuration of rectifying element 10a of the second embodiment in that n-type semiconductor layer 6 is formed as a high concentration impurity region. Different. The n-type semiconductor layer 6 is formed on the upper surface 12 a of the convex portion 12 and is in Schottky contact with the Schottky electrode 3. Further, the n-type semiconductor layer 6 is surrounded by the n − semiconductor layer 2 at the convex portion 12. The impurity concentration of n-type semiconductor layer 6 is higher than the impurity concentration of n − semiconductor layer 2.

なお、これ以外の構成は実施の形態２における整流素子１０ａの構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。   Other configurations are almost the same as the configuration of the rectifying element 10a in the second embodiment. Therefore, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.

本実施の形態の整流素子１０ｃによれば、ｎ-半導体層２の不純物濃度を高濃度にすることなく、ｎ型半導体層６とショットキー電極３とのショットキー障壁φＢｎ1を低下させることができる。 According to the rectifying element 10c of the present embodiment, the Schottky barrier φBn 1 between the n-type semiconductor layer 6 and the Schottky electrode 3 can be reduced without increasing the impurity concentration of the n − semiconductor layer 2. it can.

図２８は、本発明の実施の形態４における他の整流素子の構成を示す断面図である。図２８を参照して、本実施の形態の整流素子１０ｄは、実施の形態３の整流素子１０ｂの構成と比較して、高濃度不純物領域としてのｎ型半導体層６が形成されている点において異なる。ｎ型半導体層６は凸部１２の上面１２ａに形成されており、ショットキー電極３とショットキー接触している。またｎ型半導体層６は、凸部１２の内部においてその周囲をｎ-半導体層２に取り囲まれている。ｎ型半導体層６の不純物濃度はｎ-半導体層２の不純物濃度よりも高い。 FIG. 28 is a cross-sectional view showing a configuration of another rectifying element according to Embodiment 4 of the present invention. Referring to FIG. 28, the rectifying element 10d of the present embodiment is different from the configuration of rectifying element 10b of the third embodiment in that n-type semiconductor layer 6 is formed as a high concentration impurity region. Different. The n-type semiconductor layer 6 is formed on the upper surface 12 a of the convex portion 12 and is in Schottky contact with the Schottky electrode 3. Further, the n-type semiconductor layer 6 is surrounded by the n − semiconductor layer 2 around the inside of the convex portion 12. The impurity concentration of n-type semiconductor layer 6 is higher than the impurity concentration of n − semiconductor layer 2.

なお、これ以外の構成は実施の形態３における整流素子１０ｂの構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。   Other configurations are almost the same as the configuration of the rectifying element 10b in the third embodiment. Therefore, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.

図２８の整流素子１０ｄにおいても、図２７の整流素子と同様の効果を得ることができる。   In the rectifying device 10d of FIG. 28, the same effect as that of the rectifying device of FIG. 27 can be obtained.

以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。   The embodiment disclosed above should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above embodiments but by the scope of claims, and is intended to include all modifications and variations within the scope and meaning equivalent to the scope of claims.

本発明の整流素子は、パワーデバイスに適用される整流素子に適している。   The rectifying element of the present invention is suitable for a rectifying element applied to a power device.

本発明の実施の形態１における整流素子の構成を示す断面図であって、図２および図３のＩ−Ｉ線に沿う断面図である。It is sectional drawing which shows the structure of the rectifier in Embodiment 1 of this invention, Comprising: It is sectional drawing which follows the II line | wire of FIG. 2 and FIG. 本発明の実施の形態１における整流素子の構成を示す平面図である。It is a top view which shows the structure of the rectifier in Embodiment 1 of this invention. 本発明の実施の形態１における他の整流素子の構成を示す平面図である。It is a top view which shows the structure of the other rectifier in Embodiment 1 of this invention. ショットキーダイオードにおける順方向のアノード電圧とアノード電流との関係を模式的に示す図である。It is a figure which shows typically the relationship between the forward anode voltage and anode current in a Schottky diode. 図４のアノード電圧をアノード電流に対してセミログプロットした図である。FIG. 5 is a semi-log plot of the anode voltage of FIG. 4 against the anode current. 逆方向飽和電流Ｊsを温度（ｑ／ｋBＴ）に対してセミログプロットした図である。FIG. 6 is a semi-log plot of reverse saturation current J s against temperature (q / k B T). 本発明の実施の形態１において、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。In Embodiment 1 of this invention, it is a figure for demonstrating the rectifier in the state in which an anode electrode and a cathode electrode are the same electric potential. 本発明の実施の形態１において、順方向電圧が印加された場合における整流素子を説明するための図である。In Embodiment 1 of this invention, it is a figure for demonstrating the rectifier element in case a forward voltage is applied. 本発明の実施の形態１において、逆方向電圧が印加される場合における整流素子を説明するための図である。In Embodiment 1 of this invention, it is a figure for demonstrating the rectifier in the case where a reverse voltage is applied. 本発明の実施の形態１における整流素子の製造方法の第１工程を示す断面図である。It is sectional drawing which shows the 1st process of the manufacturing method of the rectifier in Embodiment 1 of this invention. 本発明の実施の形態１における整流素子の製造方法の第２工程を示す断面図である。It is sectional drawing which shows the 2nd process of the manufacturing method of the rectifier in Embodiment 1 of this invention. 本発明の実施の形態１における整流素子の製造方法の第３工程を示す断面図である。It is sectional drawing which shows the 3rd process of the manufacturing method of the rectifier in Embodiment 1 of this invention. 本発明の実施の形態１における整流素子の製造方法の第４工程を示す断面図である。It is sectional drawing which shows the 4th process of the manufacturing method of the rectifier in Embodiment 1 of this invention. 本発明の実施の形態２における整流素子の構成を示す断面図である。It is sectional drawing which shows the structure of the rectifier in Embodiment 2 of this invention. 本発明の実施の形態２において、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。In Embodiment 2 of this invention, it is a figure for demonstrating the rectifier in the state in which an anode electrode and a cathode electrode are the same electric potential. 本発明の実施の形態２において、順方向電圧が印加された場合における整流素子を説明するための図である。In Embodiment 2 of this invention, it is a figure for demonstrating the rectifier in the case where a forward voltage is applied. 本発明の実施の形態２において、逆方向電圧が印加される場合における整流素子を説明するための図である。In Embodiment 2 of this invention, it is a figure for demonstrating the rectification element in case a reverse direction voltage is applied. 本発明の実施の形態２における整流素子の製造方法の第１工程を示す断面図である。It is sectional drawing which shows the 1st process of the manufacturing method of the rectifier in Embodiment 2 of this invention. 本発明の実施の形態２における整流素子の製造方法の第２工程を示す断面図である。It is sectional drawing which shows the 2nd process of the manufacturing method of the rectifier in Embodiment 2 of this invention. 本発明の実施の形態２における整流素子の製造方法の第３工程を示す断面図である。It is sectional drawing which shows the 3rd process of the manufacturing method of the rectifier in Embodiment 2 of this invention. 本発明の実施の形態２における整流素子の製造方法の第４工程を示す断面図である。It is sectional drawing which shows the 4th process of the manufacturing method of the rectifier in Embodiment 2 of this invention. 本発明の実施の形態３における整流素子の構成を示す断面図である。It is sectional drawing which shows the structure of the rectifier in Embodiment 3 of this invention. 本発明の実施の形態３における整流素子の製造方法の第１工程を示す断面図である。It is sectional drawing which shows the 1st process of the manufacturing method of the rectifier in Embodiment 3 of this invention. 本発明の実施の形態３における整流素子の製造方法の第２工程を示す断面図である。It is sectional drawing which shows the 2nd process of the manufacturing method of the rectifier in Embodiment 3 of this invention. 本発明の実施の形態３における整流素子の製造方法の第３工程を示す断面図である。It is sectional drawing which shows the 3rd process of the manufacturing method of the rectifier in Embodiment 3 of this invention. 本発明の実施の形態３における整流素子の製造方法の第４工程を示す断面図である。It is sectional drawing which shows the 4th process of the manufacturing method of the rectifier in Embodiment 3 of this invention. 本発明の実施の形態４における整流素子の構成を示す断面図である。It is sectional drawing which shows the structure of the rectifier in Embodiment 4 of this invention. 本発明の実施の形態４における他の整流素子の構成を示す断面図である。It is sectional drawing which shows the structure of the other rectifier in Embodiment 4 of this invention. 従来のＳｉＣ−ＳＢＤ（整流素子）の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional SiC-SBD (rectifier element). 従来のケイ素系ｐｎ接合ダイオード（整流素子）の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional silicon-type pn junction diode (rectifier element).

符号の説明Explanation of symbols

１ａ 主表面、１ｂ 裏面、２，１０２，１１２ ｎ-半導体層（ドリフト層）、３ ショットキー電極、４，１０４，１１４ カソード電極、５ａ，５ｂ ｐ型半導体層、６ ｎ型半導体層、７ Ａｌ電極、８，１０３，１１３ アノード電極、９，９ａ，９ｂ 空乏層、１０，１０ａ〜１０ｄ，１１０，１２０ 整流素子、１２ 凸部、１２ａ 上面、１２ｂ 側面、１３ 溝、２０ ｎ+半導体基板、２３，２５ 熱酸化膜、２４，２６ 酸化膜、２４ａ 孔、１０１ ＳｉＣ基板、１１１ Ｓｉ基板、１１５ ｐ型不純物領域。 1a major surface, 1b rear surface, 2,102,112 n - semiconductor layer (drift layer), 3 Schottky electrode, 4,104,114 cathode electrode, 5a, 5b p-type semiconductor layer, 6 n-type semiconductor layer, 7 Al Electrode, 8, 103, 113 anode electrode, 9, 9a, 9b depletion layer, 10, 10a to 10d, 110, 120 rectifying element, 12 convex portion, 12a upper surface, 12b side surface, 13 groove, 20 n + semiconductor substrate, 23 , 25 Thermal oxide film, 24, 26 Oxide film, 24a hole, 101 SiC substrate, 111 Si substrate, 115 p-type impurity region.

Claims (10)

ワイドバンドギャップ半導体よりなる第１導電型の第１不純物領域と、
前記第１不純物領域内に形成され、かつ平面的に見て前記第１不純物領域を囲むように形成された第２導電型の第２不純物領域と、
前記第１不純物領域とショットキー接触し、かつ前記第２不純物領域と電気的に接続された第１電極と、
前記第１電極とは異なる電位を印加可能であり、かつ前記第１不純物領域に電気的に接続された第２電極とを備え、
前記第１電極と前記第２電極との電位差が変化することにより、前記第１電極と前記第２電極との間に電流を流す状態と、前記第２不純物領域に囲まれる前記第１不純物領域を空乏層化させて前記第１電極と前記第２電極との間の電流経路を遮断する状態とを選択可能な、整流素子。 A first impurity region of a first conductivity type made of a wide band gap semiconductor;
A second impurity region of a second conductivity type formed in the first impurity region and formed so as to surround the first impurity region in plan view;
A first electrode in Schottky contact with the first impurity region and electrically connected to the second impurity region;
A second electrode capable of applying a potential different from that of the first electrode and electrically connected to the first impurity region;
A state in which a current flows between the first electrode and the second electrode due to a change in potential difference between the first electrode and the second electrode, and the first impurity region surrounded by the second impurity region A rectifying element capable of selecting a state in which a current path between the first electrode and the second electrode is cut off by depleting the layer. 前記第１不純物領域は凸部を有し、
前記凸部の上面において前記第１不純物領域と前記第１電極とがショットキー接触し、かつ前記凸部の側面において前記第２不純物領域と前記第１電極とが接触することを特徴とする、請求項１に記載の整流素子。 The first impurity region has a convex portion,
The first impurity region and the first electrode are in Schottky contact on the upper surface of the convex portion, and the second impurity region and the first electrode are in contact on the side surface of the convex portion, The rectifying device according to claim 1. 前記凸部における第１不純物領域の不純物濃度が前記凸部以外の前記第１不純物領域の不純物濃度よりも低いことを特徴とする、請求項２に記載の整流素子。   The rectifying device according to claim 2, wherein an impurity concentration of the first impurity region in the convex portion is lower than an impurity concentration of the first impurity region other than the convex portion. 前記第１不純物領域は凸部を有し、
前記凸部の上面および側面において前記第１不純物領域と前記第１電極とがショットキー接触することを特徴とする、請求項１に記載の整流素子。 The first impurity region has a convex portion,
2. The rectifying device according to claim 1, wherein the first impurity region and the first electrode are in Schottky contact on an upper surface and a side surface of the convex portion. 請求項１〜４に記載の整流素子を複数備え、
複数の前記整流素子における前記第１不純物領域の各々は、平面的に見てマトリクス状あるいはストライプ状に形成されていることを特徴とする、整流素子。 A plurality of rectifying elements according to claims 1 to 4,
Each of the first impurity regions in the plurality of rectifying elements is formed in a matrix shape or a stripe shape in plan view. 前記第１不純物領域は相対的に不純物濃度の高い第１導電型の高濃度不純物領域を有し、かつ前記高濃度不純物領域と前記第１電極とがショットキー接触することを特徴とする、請求項１〜５のいずれかに記載の整流素子。   The first impurity region includes a high-concentration impurity region of a first conductivity type having a relatively high impurity concentration, and the high-concentration impurity region and the first electrode are in Schottky contact. Item 6. The rectifying device according to any one of Items 1 to 5. ワイドバンドギャップ半導体よりなる第１不純物領域の表面に、平面的に見て前記第１不純物領域を囲むように前記第１不純物領域とは異なる導電型の第２不純物領域を形成する工程と、
前記第１不純物領域とショットキー接触し、かつ前記第２不純物領域と電気的に接続された第１電極を形成する工程と、
前記第１電極とは異なる電位を印加可能であり、かつ前記第１不純物領域に電気的に接続された第２電極を形成する工程とを備え、
前記第１電極と前記第２電極との電位差が変化することにより、前記第１電極と前記第２電極との間に電流を流す状態と、前記第２不純物領域に囲まれる前記第１不純物領域を空乏層化させて前記第１電極と前記第２電極との間の電流経路を遮断する状態とを選択可能であるように、前記第１不純物領域の不純物濃度が調整される、整流素子の製造方法。 Forming a second impurity region having a conductivity type different from that of the first impurity region so as to surround the first impurity region in plan view on a surface of the first impurity region made of a wide band gap semiconductor;
Forming a first electrode in Schottky contact with the first impurity region and electrically connected to the second impurity region;
Forming a second electrode capable of applying a potential different from that of the first electrode and electrically connected to the first impurity region,
A state in which a current flows between the first electrode and the second electrode due to a change in potential difference between the first electrode and the second electrode, and the first impurity region surrounded by the second impurity region Of the rectifying element in which the impurity concentration of the first impurity region is adjusted so that a state in which a current path between the first electrode and the second electrode is cut off can be selected. Production method. 前記第１不純物領域に凸部を形成する工程をさらに備え、
前記第２不純物領域を形成する工程において、前記凸部の側面に前記第２不純物領域を形成することを特徴とする、請求項７に記載の整流素子の製造方法。 Further comprising forming a convex portion in the first impurity region,
8. The method of manufacturing a rectifying device according to claim 7, wherein, in the step of forming the second impurity region, the second impurity region is formed on a side surface of the convex portion. 前記第１不純物領域に凸部を形成する工程をさらに備え、
前記第２不純物領域を形成する工程において、前記凸部の肩部に前記第２不純物領域を形成することを特徴とする、請求項７に記載の整流素子の製造方法。 Further comprising forming a convex portion in the first impurity region,
8. The method of manufacturing a rectifying device according to claim 7, wherein in the step of forming the second impurity region, the second impurity region is formed on a shoulder portion of the convex portion. 前記第１不純物領域および前記第２不純物領域の表面を熱酸化することにより熱酸化膜を形成する工程と、
前記熱酸化膜を除去する工程とをさらに備える、請求項７〜９のいずれかに記載の整流素子の製造方法。 Forming a thermal oxide film by thermally oxidizing the surfaces of the first impurity region and the second impurity region;
The method for manufacturing a rectifying device according to claim 7, further comprising a step of removing the thermal oxide film.
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