JP2008145993A - 液晶表示装置 - Google Patents

Abstract

【課題】液晶の起立状態を所望の状態により一層早く移行させることができる液晶表示装置を得る。
【解決手段】本発明は、所定方向に沿って配列され、各々が薄膜トランジスタを有する複数の画素と、前記複数の画素の各薄膜トランジスタのゲートに駆動信号を供給するゲート線と、各々の前記画素中に設けられ、当該画素にある薄膜トランジスタの一端子に接続された液晶容量と、前記ゲート線と並んで配置された補助容量線と、各々の前記画素中に設けられ、当該画素にある薄膜トランジスタの一端子と前記補助容量線間に接続された補助容量と、少なくとも４値の電圧が設定され、前記少なくとも４値の電圧の中から１つの電圧値を選択して前記選択された電圧値の電圧を前記補助容量線に供給することで前記液晶容量と前記補助容量とを容量結合させた状態で駆動する駆動回路と、を具備することを特徴とする。
【選択図】図１

Description

本発明は、アクティブマトリクス型の液晶表示装置に関する。

各画素に設けられた薄膜トランジスタ（ＴＦＴ）を駆動させて各画素中の液晶の起立状態（配向状態）を制御する液晶表示装置が提案されており、その一例が下記特許文献１に開示されている。

このような液晶表示装置は、複数の画素を備えており、複数の画素は、所定方向に沿って配列されている。各画素は薄膜トランジスタを有しており、薄膜トランジスタは、ゲート電極にゲート線（ゲート電極に信号を伝達する信号ライン）から伝達された駆動信号が供給されて駆動する。ゲート線は、上記の所定方向に配列された複数の画素に亘って架け渡されている。また、各画素中には、液晶容量が設けられており、液晶容量の一端子は、薄膜トランジスタの一端子に接続されている。また、各画素には、補助容量線（補助容量素子に信号を伝達する信号ライン）がゲート線と平行に複数の画素に亘って架け渡されている。補助容量線と各薄膜トランジスタの一端子との間には補助容量素子がそれぞれ接続されている。補助容量線には駆動回路が接続されており、この駆動回路は、補助容量線に電圧を印加する。駆動回路によって補助容量線に電圧が印加されると、補助容量素子が蓄電してこの補助容量素子と液晶容量とが容量結合し、この結果、各画素中の液晶の起立状態（配向状態）が制御（維持）される仕組みである。

しかしながら、このような液晶表示装置では、一般に、補助容量線に印加される電圧として、液晶が所望の起立位置（配向位置）で静止状態となるための２値の電圧が設定されており、これらの２値の電圧を利用して液晶の起立状態（配向状態）が所望の状態となるように補助容量線に電圧が印加された場合には、この液晶が配向する力（トルク）が十分ではない。このため、液晶の起立状態（配向状態）を所望の起立状態に移行させる速度の向上が難しい（液晶の応答速度を向上させることが難しい）。
特開平７−２０４９４号公報

本発明は、上記事実を考慮し、液晶の起立状態を所望の状態により一層早く移行させることができる液晶表示装置を得ることを目的とする。

請求項１に記載の発明は、所定方向に沿って配列され、各々が薄膜トランジスタを有する複数の画素と、前記複数の画素の各薄膜トランジスタのゲートに駆動信号を供給するゲート線と、各々の前記画素中に設けられ、当該画素にある薄膜トランジスタの一端子に接続された液晶容量と、前記ゲート線と並んで配置された補助容量線と、各々の前記画素中に設けられ、当該画素にある薄膜トランジスタの一端子と前記補助容量線間に接続された補助容量と、少なくとも４値の電圧が設定され、前記少なくとも４値の電圧の中から１つの電圧値を選択して前記選択された電圧値の電圧を前記補助容量線に供給することで前記液晶容量と前記補助容量とを容量結合させた状態で駆動する駆動回路と、を具備することを特徴とする。

また、請求項２に記載の発明は、請求項１記載の発明において、前記駆動回路では、第１、第２、第３及び第４の電圧（ただし、第１の電圧＞第２の電圧＞第３の電圧＞第４の電圧）が設定され、前記駆動回路は、前記第３の電圧、前記第４の電圧、第２の電圧、第１の電圧の順に繰り返し前記補助容量線に供給することを特徴とする。

また、請求項３に記載の発明は、請求項２記載の発明において、前記第１及び第２の電圧は正極性を有し、前記第３及び第４の電圧は負極性を有することを特徴とする。

また、請求項４に記載の発明は、請求項２記載の発明において、前記駆動回路は、前記第４の電圧又は前記第１の電圧を供給している場合に、前記ゲート線に駆動電圧を印加して前記薄膜トランジスタを導通させることを特徴とする。

また、請求項５に記載の発明は、請求項１記載の発明において、前記駆動回路では、第１、第２、第３及び第４の電圧（ただし、第１の電圧＞第２の電圧＞第３の電圧＞第４の電圧）が設定され、前記駆動回路は、前記第３の電圧、前記第１の電圧、第２の電圧、第４の電圧の順に繰り返し前記補助容量線に供給することを特徴とする。

また、請求項６に記載の発明は、請求項５記載の発明において、前記第１及び第２の電圧は正極性を有し、前記第３及び第４の電圧は負電極を有することを特徴とする。

また、請求項７に記載の発明は、請求項５記載の発明において、前記駆動回路は、前記第３の電圧又は前記第２の電圧を供給している場合に、前記ゲート線に駆動電圧を印加して前記各薄膜トランジスタを導通させることを特徴とする。

また、請求項８に記載の発明は、請求項７記載の発明において、前記駆動回路は、前記ゲート線の前記駆動電圧の印加が終了した直後に前記第１の電圧又は前記第４の電圧を印加することを特徴とする。

また、請求項９に記載の発明は、所定方向に沿って配列され、各々が薄膜トランジスタを有する複数の画素と、前記複数の画素の各薄膜トランジスタのゲートに駆動信号を供給するゲート線と、各々の前記画素中に設けられ、当該画素にある薄膜トランジスタの一端子に接続された液晶容量と、前記ゲート線に対して一側に配置された第１の補助容量線と、前記ゲート線に対して他側に配置された第２の補助容量線とを含む補助容量線と、前記複数の画素のうちの第１群の画素中に設けられ、当該画素にある薄膜トランジスタの一端子と前記第１の補助容量線間に接続された複数の第１の補助容量と、前記複数の画素のうちの第２群の画素中に設けられ、当該画素にある薄膜トランジスタの一端子と前記第２の補助容量線間に接続された複数の第２の補助容量と、少なくとも４値の電圧が設定され、前記少なくとも４値の電圧の中から１つの電圧値を選択して前記選択された電圧値の電圧を前記第１の補助容量線及び前記第２の補助容量線に供給することで、前記第１群の画素中の液晶容量と前記第１の補助容量とを容量結合させた状態で駆動すると共に前記第２群の画素中の液晶容量と第２の補助容量とを容量結合させた状態で駆動する駆動回路と、を具備することを特徴とする。

また、請求項１０に記載の発明は、請求項９記載の発明において、前記駆動回路は、前記少なくとも４値の電圧を発生する電圧発生回路と、前記少なくとも４値の電圧を前記第１の補助容量線に順に供給する第１のスイッチ群と、前記少なくとも４値の電圧を前記第２の補助容量線に順に供給する第２のスイッチ群と、を具備することを特徴とする。

また、請求項１１に記載の発明は、請求項１０記載の発明において、前記駆動回路は、互いに異なる周期の複数の入力信号を所定時間保持して出力するゲートシフトレジスタと、前記ゲートシフトレジスタから出力された信号に基づいて、前記第１のスイッチ群及び第２のスイッチ群の各スイッチを切り替えるスイッチ切替タイミングジェネレータと、を有することを特徴とする。

また、請求項１２に記載の発明は、請求項１１記載の発明において、前記ゲートシフトレジスタは、前記互いに異なる周期の複数の入力信号を所定時間保持して出力するフリップフロップ回路を有することを特徴とする。

また、請求項１３に記載の発明は、請求項１２記載の発明において、前記フリップフロップ回路は、各補助容量線に対応して複数設けられていることを特徴とする。

また、請求項１４に記載の発明は、請求項１３記載の発明において、前記各補助容量線に対応した前記複数のフリップフロップ回路は、互いに直列接続されて、前記複数のフリップフロップ回路間で一方向にデータが転送されることを特徴とする。

また、請求項１５に記載の発明は、請求項１２記載の発明において、前記スイッチ切替タイミングジェネレータは、前記フリップフロップ回路から出力された信号に応じて、前記第１のスイッチ群及び第２のスイッチ群のスイッチの切替えを実行することを特徴とする。

また、請求項１６に記載の発明は、請求項１５記載の発明において、前記フリップフロップ回路は、各補助容量線毎に複数設けられ、前記補助容量線毎の複数のフリップフロップ回路からの出力信号により、前記スイッチ切替えタイミングジェネレータが前記第１のスイッチ群及び第２のスイッチ群のスイッチの切替えを実行することを特徴とする。

また、請求項１７に記載の発明は、請求項１６記載の発明において、前記補助容量線毎に設けられたフリップフロップ回路は、少なくとも２個以上からなることを特徴とする。

また、請求項１８に記載の発明は、請求項１１記載の発明において、前記ゲートシフトレジスタに入力される信号の周期は、垂直同期開始信号の周期のＮ倍（ただし、Ｎは１以上の自然数）であることを特徴とする。

また、請求項１９に記載の発明は、請求項１１記載の発明において、前記ゲートシフトレジスタから出力される信号の周期は、垂直同期開始信号の周期のＮ倍（ただし、Ｎは１以上の自然数）であることを特徴とする。

また、請求項２０に記載の発明は、請求項１０記載の発明において、前記スイッチ切替タイミングジェネレータは、垂直同期開始信号に同期して動作することを特徴とする。

また、請求項２１に記載の発明は、請求項１１記載の発明において、前記スイッチ切替タイミングジェネレータは、前記ゲートシフトレジスタから出力される信号が切り替えられるまでは、第１のスイッチ群及び第２のスイッチ群のスイッチに与えるスイッチ選択情報を出力し続けることを特徴とする。

また、請求項２２に記載の発明は、請求項１１記載の発明において、前記第１のスイッチ群及び第２のスイッチ群のスイッチは、前記スイッチ切替タイミングジェネレータによって選択されている場合に導通することを特徴とする。

また、請求項２３に記載の発明は、請求項９記載の発明において、前記補助容量線は前記隣接する画素の間に配置されることを特徴とする。

この液晶表示装置１０は、表示パネル１１を備えている。この表示パネル１１は、基板１１Ａを有しており、表示パネル１１は、この基板１１Ａ上に複数の画素１２を有している。各画素１２は、矩形状に形成されている。これらの画素１２は、長手方向を列方向としてこの列方向に沿って配列されると共に、長手直交方向を行方向としてこの行方向に沿って配列されており、これらの画素１２は、全体としてマトリクス状に配列されている。

これらの複数の画素１２は、各々が薄膜トランジスタ１４を有している。また、各々の画素１２中には、液晶容量１５が設けられており、各薄膜トランジスタ１４の一端子には、液晶容量１５の一端子が接続されている。また、各画素１２は、図示しない画素電極を有している。

以上説明したような画素１２には、第１群に属するものと、第２群に属するものとがあり、以下、第１群に属する画素１２と第２群に属する画素１２とを区別する場合には、第１群に属する画素１２を第１群の画素１２Ａ、第２群に属する画素１２を第２群の画素１２Ｂということとする。これらの第１群の画素１２Ａと、第２群の画素１２Ｂとは、行方向並びに列方向において、交互に配列されている。

また、複数の画素１２の中心部には、ゲート線１６が配置されている。ゲート線１６は、複数の画素１２の中心軸を貫通している（画素１２の行方向に沿って形成されている）。ゲート線１６には、複数の薄膜トランジスタ１４のゲート１８が接続されており、ゲート線１６は、複数の画素１２の各薄膜トランジスタ１４のゲート１８に駆動信号を供給する。これにより、各薄膜トランジスタ１４は、対応する画素１２を駆動する。

また、表示パネル１１は、第１の補助容量線２０を有している。第１の補助容量線２０は、ゲート線１６と平行に並んで（画素１２の行方向に沿って）複数の画素１２の列方向一端（複数の画素１２の一端）に沿って配置（形成）されている（第１の補助容量線２０は、ゲート線１６に対して一側に配置されている）。ここで、第１の補助容量線２０についての「平行」とは、第１の補助容量線２０の中心線が画素１２の中心軸に沿った状態で第１の補助容量線２０が形成されていることをいい、例えば、第１の補助容量線２０がその途中でジグザグ状に折れ曲がっている場合も含まれる。

また、表示パネル１１は、第２の補助容量線２２を有している。第２の補助容量線２２は、ゲート線１６と平行に並んで（画素１２の行方向に沿って）、第１の補助容量線２０とは反対側に、複数の画素１２の列方向他端（複数の画素１２の他端）に沿って配置（形成）されている（第２の補助容量線２２は、ゲート線１６に対して他側に配置されている）。ここで、第２の補助容量線２２についての「平行」とは、第２の補助容量線２２の中心線が画素１２の中心軸に沿った状態で第２の補助容量線２２が形成されていることをいい、例えば、第２の補助容量線２２がその途中でジグザグ状に折れ曲がっている場合も含まれる。

このように、画素１２の透過部には、第１の補助容量線２０及び第２の補助容量線２２が架け渡されることがない。このため、画素１２の開口率を向上できる。

これらの複数の画素１２のうちの第１群の画素１２Ａ中には、複数の補助容量２４を構成する複数の第１の補助容量２４Ａが設けられている。これら複数の第１の補助容量２４Ａは、第１群の画素１２Ａにある薄膜トランジスタ１４の一端子と第１の補助容量線２０間に接続されている。

一方、複数の画素１２のうちの第２群の画素１２Ｂ中には、複数の第１の補助容量２４Ａと共に複数の補助容量２４を構成する複数の第２の補助容量２４Ｂが設けられている。これら複数の第２の補助容量２４Ｂは、第２群の画素１２Ｂにある薄膜トランジスタ１４の一端子と第２の補助容量線２２間に接続されている。

複数の第１の補助容量２４Ａと複数の第２の補助容量２４Ｂとは、それぞれ、画素１２の行方向並びに列方向（所定方向）に沿って交互に配置されている。これらの複数の第１の補助容量２４Ａと、複数の第２の補助容量２４Ｂとは、ほぼ同一のキャパシタンスを有している。

第１の補助容量２４Ａは、第１群の画素１２Ａと隣接する第２群の画素１２Ｂとの境界部２６に沿って形成されている。一方、第２の補助容量２４Ｂは、第２群の画素１２Ｂと隣接する第１群の画素１２Ａとの境界部２６に沿って形成されている。

さらに、複数の画素１２上には、図５に示されるカラーフィルタ２８が配置されており、カラーフィルタ２８は、それぞれの画素１２に対応している。このカラーフィルタ２８の隣接する境界部２６に対応して、複数の遮光部３０が形成されている。

図５に示されるように、最下層はガラス４８となっており、その上には、ゲート絶縁膜５０が形成されている。ゲート絶縁膜５０の下部では、図５の左右方向中心線（赤色のカラーフィルタ２８と青色のカラーフィルタ２８との左右方向境界位置）から右側に離間して半導体層５６が形成されている。

このゲート絶縁膜５０の上には、層間絶縁膜５２が形成されている。層間絶縁膜５２の下部では、図５の左右方向中心線から互いに離間した一対のゲート線層５８が形成されている。
このゲート線層５８と上記の半導体層５６との間には、前述の補助容量２４（第１群の画素１２Ａにおいては第１の補助容量２４Ａ、第２群の画素１２Ｂにおいては第２の補助容量２４Ｂ）が形成されている。

また、層間絶縁膜５２の上には、保護膜５４が形成されている。保護膜５４の下部では、図５の左右方向中心線の位置に信号線層６０が形成されている。この信号線層６０の左右方向両端部は、一対のゲート線層５８が互いに対向している側の端部の上方に位置している。

この保護膜５４の上方には、図５の左右方向中心線から互いに離間した一対の表示電極層６２が形成されている。この一対の表示電極層６２が互いに対向している側の端部は、信号線層６０の左右方向両端部の上方に位置している。

図４に示されるように、複数の第１の補助容量２４Ａ及び複数の第２の補助容量２４Ｂとは、それぞれが、対応する上記複数の遮光部３０の下に形成されている。このように、画素１２の透過部ではない遮光部３０に複数の第１の補助容量２４Ａ及び複数の第２の補助容量２４Ｂとが形成されているため、画素１２の開口率をより一層向上できる。

ここで、第１の補助容量２４Ａ及び第２の補助容量２４Ｂは、第１群の画素１２Ａと第２群の画素１２Ｂとの列方向境界位置に設けられている遮光部３０（図４においては、符号を３０Ａと示している）に形成してもよい。また、第１群の画素１２Ａと第２群の画素１２Ｂとの行方向境界位置に設けられている遮光部３０（図４においては、符号を３０Ｂ、３０Ｃ、３０Ｄ、３０Ｅと示している）に形成してもよい。またさらに、第１群の画素１２Ａと第２群の画素１２Ｂとの行方向境界位置に設けられている遮光部３０（図４における遮光部３０Ａ）だけでなく、第１群の画素１２Ａと第２群の画素１２Ｂとの列方向境界位置に設けられている遮光部３０（図４における遮光部３０Ｂ、３０Ｃ、３０Ｄ、３０Ｅ）の少なくとも１つと組み合わせた領域で一体に形成してもよい。

また、表示パネル１１は、前述の基板１１Ａと対向して配置された図示しない対向基板を有している。この対向基板には、前述の液晶容量１５の他端子に接続された共通電極３１が設けられている。

このような液晶表示装置１０は、駆動回路３２を有している。駆動回路３２は、電圧発生回路３４と、第１のスイッチ群３６と、第２のスイッチ群３８と、を有している。

この駆動回路３２は、少なくとも４値の電圧が設定されており、電圧発生回路３４は、少なくとも４値の電圧を発生する。本実施の形態では、電圧発生回路３４は、第１、第２、第３及び第４の電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４（４値の電圧）が設定されており、電圧発生回路３４は、これらの第１、第２、第３及び第４の電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を発生する。

第１のスイッチ群３６は、第１の補助容量線２０に、少なくとも４値の電圧（本実施の形態では、４値の電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４）の中から１つの電圧値を選択してこの選択された電圧値の電圧を供給する。本実施の形態では、第１のスイッチ群３６は、第１、第２、第３及び第４の電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を選択して第１の補助容量線２０に順に供給する。第１のスイッチ群３６が第１、第２、第３及び第４の電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を選択して第１の補助容量線２０に供給することで、駆動回路３２は、第１群の画素１２Ａ中の液晶容量１５と第１の補助容量２４Ａとを容量結合させた状態で駆動する。このため、液晶の所望の起立状態に合わせた電圧値の電圧を第１の補助容量線２０に供給させることで、液晶の起立状態を所望の状態により一層早く移行させることができる。

第２のスイッチ群３８は、第２の補助容量線２２に、少なくとも４値の電圧（本実施の形態では、４値の電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４）の中から１つの電圧値を選択してこの選択された電圧値の電圧を供給する。本実施の形態では、第２のスイッチ群３８は、第１、第２、第３及び第４の電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を選択して第２の補助容量線２２に順に供給する。第２のスイッチ群３８が第１、第２、第３及び第４の電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を選択して第２の補助容量線２２に供給することで、駆動回路３２は、第２群の画素１２Ｂ中の液晶容量１５と第２の補助容量２４Ｂとを容量結合させた状態で駆動する。このため、液晶の所望の起立状態に合わせた電圧値の電圧を第２の補助容量線２２に供給させることで、液晶の起立状態を所望の状態により一層早く移行させることができる。

第１のスイッチ群３６及び第２のスイッチ群３８には、電圧発生回路３４、第１のスイッチ群３６、及び第２のスイッチ群３８と共に駆動回路３２を構成するスイッチ切替タイミングジェネレータとしてのＳＣタイミングジェネレータ４０が接続されており、このＳＣタイミングジェネレータ４０によって、第１のスイッチ群３６及び第２のスイッチ群３８のスイッチ動作タイミングが制御される。このＳＣタイミングジェネレータ４０は、図６及び図７に示される垂直同期開始信号ＳＴＶに同期して動作する。

このＳＣタイミングジェネレータ４０には、電圧発生回路３４、第１のスイッチ群３６、第２のスイッチ群３８、及びＳＣタイミングジェネレータ４０と共に駆動回路３２を構成するゲートシフトレジスタ４２が接続されている。このゲートシフトレジスタ４２は、ビデオ同期信号ＣＫＶ、ＳＴＡ信号、及びＳＴＢ信号に基づいて動作し、ゲートシフトレジスタ４２は、ＳＣタイミングジェネレータ４０によって選択されるゲート線１６に関する命令信号をＳＣタイミングジェネレータ４０に出力する。

また、ゲート線１６には、電圧発生回路３４、第１のスイッチ群３６、第２のスイッチ群３８、ＳＣタイミングジェネレータ４０、及びゲートシフトレジスタ４２と共に駆動回路３２を構成するゲートドライバ４４が接続されており、ゲートドライバ４４は、垂直同期開始信号ＳＴＶ及びビデオ同期信号ＣＫＶに基づいて、駆動させる行の画素１２に対応したゲート線１６にゲート駆動信号を供給（出力）する。

以上説明したような電圧発生回路３４、第１のスイッチ群３６、第２のスイッチ群３８、ＳＣタイミングジェネレータ４０、ゲートシフトレジスタ４２、及びゲートドライバ４４は、これらの電圧発生回路３４、第１のスイッチ群３６、第２のスイッチ群３８、ＳＣタイミングジェネレータ４０、ゲートシフトレジスタ４２、及びゲートドライバ４４と共に駆動回路３２を構成するタイミングコントローラ４６に接続されており、このタイミングコントローラ４６は、垂直同期開始信号ＳＴＶ、ビデオ同期信号ＣＫＶ、ＳＴＡ信号、及びＳＴＢ信号を出力し、電圧発生回路３４、第１のスイッチ群３６、第２のスイッチ群３８、ＳＣタイミングジェネレータ４０、ゲートシフトレジスタ４２、及びゲートドライバ４４の各動作を制御する。

さらに詳細に言えば、図６及び図７に示されるように、タイミングコントローラ４６は、ビデオ同期信号ＣＫＶ、ＳＴＡ信号、及びＳＴＢ信号をゲートシフトレジスタ４２へ出力する。ゲートシフトレジスタ４２に入力されるＳＴＡ信号及びＳＴＢ信号の周期は、垂直同期開始信号ＳＴＶの周期のＮ倍（ただし、Ｎは１以上の自然数）である。そして、ゲートシフトレジスタ４２から出力されるＳＲＡ信号（ＳＲＡ１信号、ＳＲＡ２信号）及びＳＲＢ信号（ＳＲＢ１信号、ＳＲＢ２信号）の周期は、垂直同期開始信号ＳＴＶの周期のＮ倍（ただし、Ｎは１以上の自然数）である。ゲートシフトレジスタ４２では、ＳＴＡ信号線上とＳＴＢ信号線上とのそれぞれにおいて、各補助容量線（第１の補助容量線２０又は第２の補助容量線２２）に対応して１個のインバータ６４Ａ、６４Ｂ、７２Ａ、７２Ｂが設けられている。インバータ６４Ａ、６４Ｂは、第１の補助容量線２０に対応しており、インバータ７２Ａ、７２Ｂは、第２の補助容量線２２に対応している。

さらに、このインバータ６４Ａ、６４Ｂの後段には、インバータ６６Ａとインバータ６８Ａとから成るフリップフロップ回路７０Ａと、インバータ６６Ｂとインバータ６８Ｂとから成るフリップフロップ回路７０Ｂが設けられており、インバータ６４Ａ、６４Ｂからの出力信号がそれぞれフリップフロップ回路７０Ａ、７０Ｂに入力される。

フリップフロップ回路７０Ａ、７０Ｂは、補助容量線２０に対応して設けられている。フリップフロップ回路７０Ａ、７０Ｂは、互いに異なる周期の複数の入力信号を所定時間保持して出力する。各補助容量線２０毎に設けられたフリップフロップ回路７０Ａ、７０Ｂは、少なくとも２個以上（本実施の形態では、２個）から成り、本実施の形態では、フリップフロップ回路７０Ａとフリップフロップ回路７０Ｂとの２個から成る。フリップフロップ回路７０Ａは、出力信号としてＳＲＡ１信号を出力すると共に、フリップフロップ回路７０Ｂは、出力信号としてＳＲＢ１信号を出力する。

フリップフロップ回路７０Ａ、７０Ｂのインバータ６６Ａ、６６Ｂの出力端子は、それぞれ次の段の補助容量線（ここでは、第２の補助容量線２２）に対応した１個のインバータ７２Ａ、７２Ｂの入力端子に接続されており、インバータ６６Ａ、６６Ｂから出力された信号は、それぞれインバータ７２Ａ、７２Ｂに入力される。

また、フリップフロップ回路７０Ａのインバータ６６Ａからの出力信号であるＳＲＡ１信号、及びフリップフロップ回路７０Ｂのインバータ６６Ｂからの出力信号であるＳＲＢ１信号は、ＳＣタイミングジェネレータ４０にも入力される。ＳＣタイミングジェネレータ４０は、前述の垂直同期開始信号ＳＴＶに同期して動作する。

ＳＣタイミングジェネレータ４０は、第１のスイッチ群３６の各スイッチ３６Ａ、３６Ｂ、３６Ｃ、３６Ｄに対応した信号線を有しており、これらの各スイッチ３６Ａ、３６Ｂ、３６Ｃ、３６Ｄに対応した信号線上には、ＮＡＮＤゲート７４Ａ、７４Ｂ、７４Ｃ、７４Ｄ、インバータ７６Ａ、７６Ｂ、７６Ｃ、７６Ｄ、インバータ７８Ａ、７８Ｂ、７８Ｃ、７８Ｄが設けられている。ＳＣタイミングジェネレータ４０は、フリップフロップ回路７０Ａ、７０Ｂからそれぞれ出力されたＳＲＡ１信号、ＳＲＢ１信号に応じて、第１のスイッチ群３６のスイッチ３６Ａ、３６Ｂ、３６Ｃ、３６Ｄの切替えを実行する。

フリップフロップ回路７０Ａのインバータ６６Ａの出力端子は、スイッチ３６Ａに対応したＮＡＮＤゲート７４Ａの一方の入力端子に接続されると共にスイッチ３６Ｃに対応したＮＡＮＤゲート７４Ｃの一方の端子に接続されており、フリップフロップ回路７０Ｂのインバータ６８Ａの出力端子は、スイッチ３６Ｂに対応したＮＡＮＤゲート７４Ｂの一方の入力端子に接続されると共にスイッチ３６Ｄに対応したＮＡＮＤゲート７４Ｄの一方の入力端子に接続されている。

また、フリップフロップ回路７０Ｂのインバータ６６Ｂの出力端子は、スイッチ３６Ａに対応したＮＡＮＤゲート７４Ａの他方の入力端子に接続されると共にスイッチ３６Ｂに対応したＮＡＮＤゲート７４Ｂの他方の入力端子に接続されており、フリップフロップ回路７０Ｂのインバータ６８Ｂの出力端子は、スイッチ３６Ｃに対応したＮＡＮＤゲート７４Ｃの他方の入力端子に接続されると共にスイッチ３６Ｄに対応したＮＡＮＤゲート７４Ｄの他方の入力端子に接続されている。

ＮＡＮＤゲート７４Ａの出力端子には、インバータ７６Ａの入力端子が接続されており、このインバータ７６Ａの出力端子には、さらにインバータ７８Ａの入力端子が接続されている。このインバータ７８Ａの出力端子には、スイッチ３６Ａの一方の端子が接続されている。また、インバータ７６Ａとインバータ７８Ａとの間では、信号線が分岐しており、この分岐した信号線がスイッチ３６Ａの他方の端子に接続されている。

また、ＮＡＮＤゲート７４Ｂの出力端子には、インバータ７６Ｂの入力端子が接続されており、このインバータ７６Ｂの出力端子には、さらにインバータ７８Ｂの入力端子が接続されている。このインバータ７８Ｂの出力端子には、スイッチ３６Ｂの一方の端子が接続されている。また、インバータ７６Ｂとインバータ７８Ｂとの間では、信号線が分岐しており、この分岐した信号線がスイッチ３６Ｂの他方の端子に接続されている。

また、ＮＡＮＤゲート７４Ｃの出力端子には、インバータ７６Ｃの入力端子が接続されており、このインバータ７６Ｃの出力端子には、さらにインバータ７８Ｃの入力端子が接続されている。このインバータ７８Ｃの出力端子には、スイッチ３６Ｃの一方の端子が接続されている。また、インバータ７６Ｃとインバータ７８Ｃとの間では、信号線が分岐しており、この分岐した信号線がスイッチ３６Ｃの他方の端子に接続されている。

また、ＮＡＮＤゲート７４Ｄの出力端子には、インバータ７６Ｄの入力端子が接続されており、このインバータ７６Ｄの出力端子には、さらにインバータ７８Ｄの入力端子が接続されている。このインバータ７８Ｄの出力端子には、スイッチ３６Ｄの一方の端子が接続されている。また、インバータ７６Ｄとインバータ７８Ｄとの間では、信号線が分岐しており、この分岐した信号線がスイッチ３６Ｄの他方の端子に接続されている。

以上説明したような第１の補助容量線２０に対応する各スイッチ３６Ａ、３６Ｂ、３６Ｃ、３６Ｄのそれぞれの出力端子は、第１の補助容量線２０に並列に接続されている。

一方、第２の補助容量線２２に対応したインバータ７２Ａ、７２Ｂの後段には、インバータ８０Ａとインバータ８２Ａとから成るフリップフロップ回路８４Ａと、インバータ８０Ｂとインバータ８２Ｂとから成るフリップフロップ回路８４Ｂが設けられており、インバータ７２Ａ、７２Ｂからの出力信号がそれぞれフリップフロップ回路８４Ａ、８４Ｂに入力される。

フリップフロップ回路８４Ａ、８４Ｂは、補助容量線２２に対応して設けられている。フリップフロップ回路８４Ａ、８４Ｂは、互いに異なる周期の複数の入力信号を所定時間保持して出力する。各補助容量線２２毎に設けられたフリップフロップ回路８４Ａ、８４Ｂは、少なくとも２個以上（本実施の形態では、２個）から成り、本実施の形態では、フリップフロップ回路８４Ａとフリップフロップ回路８４Ｂとの２個から成る。フリップフロップ回路８４Ａは、出力信号としてＳＲＡ２信号を出力すると共に、フリップフロップ回路８４Ｂは、出力信号としてＳＲＢ２信号を出力する。

フリップフロップ回路８４Ａ、８４Ｂのインバータ８０Ａ、８０Ｂの出力端子は、それぞれ次の段の補助容量線（ここでは、第１の補助容量線２０）に対応した１個のインバータ６４Ａ、６４Ｂの入力端子に接続されており、インバータ８０Ａ、８０Ｂから出力された信号は、それぞれインバータ６４Ａ、６４Ｂに入力される。

また、フリップフロップ回路８４Ａのインバータ８０Ａからの出力信号であるＳＲＡ２信号、及びフリップフロップ回路８４Ｂのインバータ８０Ｂからの出力信号であるＳＲＢ２信号は、ＳＣタイミングジェネレータ４０にも入力される。ＳＣタイミングジェネレータ４０は、前述の垂直同期開始信号ＳＴＶに同期して動作する。

ＳＣタイミングジェネレータ４０は、第２のスイッチ群３８の各スイッチ３８Ａ、３８Ｂ、３８Ｃ、３８Ｄに対応した信号線を有しており、これらの各スイッチ３８Ａ、３８Ｂ、３８Ｃ、３８Ｄに対応した信号線上には、ＮＡＮＤゲート８６Ａ、８６Ｂ、８６Ｃ、８６Ｄ、インバータ８８Ａ、８８Ｂ、８８Ｃ、８８Ｄ、インバータ９０Ａ、９０Ｂ、９０Ｃ、９０Ｄが設けられている。ＳＣタイミングジェネレータ４０は、フリップフロップ回路８４Ａ、８４Ｂからそれぞれ出力されたＳＲＡ２信号、ＳＲＢ２信号に応じて、第２のスイッチ群３８のスイッチ３８Ａ、３８Ｂ、３８Ｃ、３８Ｄの切替えを実行する。

フリップフロップ回路８４Ａのインバータ８０Ａの出力端子は、スイッチ３８Ａに対応したＮＡＮＤゲート８６Ａの一方の入力端子に接続されると共にスイッチ３８Ｃに対応したＮＡＮＤゲート８６Ｃの一方の端子に接続されており、フリップフロップ回路８４Ａのインバータ８２Ａの出力端子は、スイッチ３８Ｂに対応したＮＡＮＤゲート８６Ｂの他方の入力端子に接続されると共にスイッチ３８Ｄに対応したＮＡＮＤゲート８６Ｄの一方の入力端子に接続されている。

また、フリップフロップ回路８４Ｂのインバータ８０Ｂの出力端子は、スイッチ３６Ｃに対応したＮＡＮＤゲート７４Ｃの他方の入力端子に接続されると共にスイッチ３６Ｄに対応したＮＡＮＤゲート７４Ｄの他方の入力端子に接続されており、フリップフロップ回路８４Ｂのインバータ８２Ｂの出力端子は、スイッチ３６Ａに対応したＮＡＮＤゲート７４Ａの他方の入力端子に接続されると共にスイッチ３６Ｂに対応したＮＡＮＤゲート７４Ｂの他方の入力端子に接続されている。

ＮＡＮＤゲート８６Ａの出力端子には、インバータ８８Ａの入力端子が接続されており、このインバータ８８Ａの出力端子には、さらにインバータ９０Ａの入力端子が接続されている。このインバータ９０Ａの出力端子には、スイッチ３８Ａの一方の端子が接続されている。また、インバータ８８Ａとインバータ９０Ａとの間では、信号線が分岐しており、この分岐した信号線がスイッチ３６Ａの他方の端子に接続されている。

また、ＮＡＮＤゲート８６Ｂの出力端子には、インバータ８８Ｂの入力端子が接続されており、このインバータ８８Ｂの出力端子には、さらにインバータ９０Ｂの入力端子が接続されている。このインバータ９０Ｂの出力端子には、スイッチ３８Ｂの一方の端子が接続されている。また、インバータ８８Ｂとインバータ９０Ｂとの間では、信号線が分岐しており、この分岐した信号線がスイッチ３６Ｂの他方の端子に接続されている。

また、ＮＡＮＤゲート８６Ｃの出力端子には、インバータ８８Ｃの入力端子が接続されており、このインバータ８８Ｃの出力端子には、さらにインバータ９０Ｃの入力端子が接続されている。このインバータ９０Ｃの出力端子には、スイッチ３８Ｃの一方の端子が接続されている。また、インバータ８８Ｃとインバータ９０Ｃとの間では、信号線が分岐しており、この分岐した信号線がスイッチ３６Ｃの他方の端子に接続されている。

また、ＮＡＮＤゲート８６Ｄの出力端子には、インバータ８８Ｄの入力端子が接続されており、このインバータ８８Ｄの出力端子には、さらにインバータ９０Ｄの入力端子が接続されている。このインバータ９０Ｄの出力端子には、スイッチ３８Ｄの一方の端子が接続されている。また、インバータ８８Ｄとインバータ９０Ｄとの間では、信号線が分岐しており、この分岐した信号線がスイッチ３６Ｄの他方の端子に接続されている。

以上説明したような第２の補助容量線２２に対応する各スイッチ３８Ａ、３８Ｂ、３８Ｃ、３８Ｄのそれぞれの出力端子は、第２の補助容量線２２に並列に接続されている。

このような構成の液晶表示装置１０では、各補助容量線２０、２２に対応した複数のフリップフロップ回路７０Ａ、８４Ａは、インバータ６４Ａ、７２Ａを介した状態で互いに直列に接続されて、これらの複数のフリップフロップ回路７０Ａ、８４Ａ間で一方向にデータが転送される。また、各補助容量線２０、２２に対応した複数のフリップフロップ回路７０Ｂ、８４Ｂは、インバータ６４Ｂ、７２Ｂを介した状態で互いに直列に接続されて、これらの複数のフリップフロップ回路７０Ｂ、８４Ｂ間で一方向にデータが転送される。

図７には、駆動回路３２の動作のタイミングチャートが示されている。

垂直同期開始信号ＳＴＶがタイミングコントローラ４６からゲートドライバ４４に入力されると、ビデオ同期信号ＣＫＶに同期して、全てのゲート線１６にゲート駆動信号が供給されて各ゲート線１６に接続された各薄膜トランジスタ１４のゲート１８がオンとされると共に、ゲートシフトレジスタ４２に上記のビデオ同期信号ＣＫＶ、ＳＴＡ信号、及びＳＴＢ信号が入力される。

ゲートシフトレジスタ４２にビデオ同期信号ＣＫＶ、ＳＴＡ信号、及びＳＴＢ信号が入力されると、これらのビデオ同期信号ＣＫＶ、ＳＴＡ信号、及びＳＴＢ信号に応じて、フリップフロップ回路７０Ａ、７０Ｂからは、それぞれＳＲＡ１信号、ＳＲＢ１信号がＳＣタイミングジェネレータ４０へ出力される。
このとき、フリップフロップ回路７０Ａ、７０Ｂから出力されたＳＲＡ１信号、ＳＲＢ１信号に応じて、フリップフロップ回路８４Ａ、８４Ｂからは、それぞれＳＲＡ２信号、ＳＲＢ２信号がＳＣタイミングジェネレータ４０へ出力される。

ＳＲＡ１信号及びＳＲＢ１信号がＳＣタイミングジェネレータ４０に入力されると、これらのＳＲＡ１信号及びＳＲＢ１信号の双方に応じて、スイッチ３６Ａ、３６Ｂ、３６Ｃ、３６Ｄのうち何れか１つのスイッチが選択されて、第１の補助容量線２０に駆動信号が供給される。これと同様に、ＳＲＡ２信号及びＳＲＢ２信号がＳＣタイミングジェネレータ４０に入力されると、ＳＣタイミングジェネレータ４０では、ＳＲＡ２信号及びＳＲＢ２信号の双方に応じて、スイッチ３８Ａ、３８Ｂ、３８Ｃ、３８Ｄのうち何れか１つのスイッチが選択されて、第２の補助容量線２２に駆動信号が供給される。このように、ＳＣタイミングジェネレータ４０は、ゲートシフトレジスタ４２から出力された信号に基づいて、第１のスイッチ群３６及び第２のスイッチ群３８の各スイッチ３６Ａ、３６Ｂ、３６Ｃ、３６Ｄ、３８Ａ、３８Ｂ、３８Ｃ、３８Ｄを切り替える。ＳＣタイミングジェネレータ４０は、ゲートシフトレジスタ４２から出力される信号が切り替えられるまでは、第１のスイッチ群３６及び第２のスイッチ群３８のスイッチ３６Ａ、３６Ｂ、３６Ｃ、３６Ｄ、３８Ａ、３８Ｂ、３８Ｃ、３８Ｄに与えるスイッチ選択信号（スイッチ選択情報）を出力し続ける。ゲートシフトレジスタ４２は、互いに異なる周期の複数の入力信号を所定時間保持して出力する。

以上説明したような駆動回路３２は、ゲート線１６に所定の周期のゲート駆動信号を供給すると共に、第１の補助容量線２０にゲート駆動信号と同期した第１の信号Ｓ１を供給し、第２の補助容量線２２に第１の信号Ｓ１とほぼ逆相の第２の信号Ｓ２（さらに詳しく言えば、例えば、第２の信号Ｓ２は、第１の信号Ｓ１よりもタイミングが１水平期間遅れるが、第２の信号Ｓ２と第１の信号Ｓ１との供給タイミングのずれは、これに限らない）を供給する。駆動回路３２は、補助容量線（第１の補助容量線２０、第２の補助容量線２２）に、第１、第２、第３及び第４の電圧（ただし、第１の電圧Ｖ１＞第２の電圧Ｖ２＞第３の電圧Ｖ３＞第４の電圧Ｖ４）を供給する。

図３に示されるように、駆動回路３２は、第３の電圧Ｖ３、第１の電圧Ｖ１、第２の電圧Ｖ２、第４の電圧Ｖ４の順に繰り返し補助容量線（第１の補助容量線２０、第２の補助容量線２２）に供給する。

ここで、駆動回路３２は、薄膜トランジスタ１４のゲート１８をオンにした直後に（さらに言えば、画素１２の電圧（画素電圧）のシフトタイミングで）第１の補助容量線２０、第２の補助容量線２２に供給する電圧をオーバードライブさせる設定とされている。

第１群の画素１２Ａの電位が（−）電位から（＋）電位に切り替えられると共に第２群の画素１２Ｂの電位が（＋）電位から（−）電位に切り替えられる場合には、駆動回路３２は、第３の電圧Ｖ３を第１の補助容量線２０に供給すると共に第２の電圧Ｖ２を第２の補助容量線２２に供給している時に、ゲート線１６に駆動電圧（ゲート駆動信号）を印加して対応する画素１２の薄膜トランジスタ１４のゲート１８をオンにしこの薄膜トランジスタ１４を導通させた直後に、オーバードライブ期間に移行する。
ここで、駆動回路３２は、第３の電圧Ｖ３から第２の電圧Ｖ２よりも電圧の高い第１の電圧Ｖ１を第１の補助容量線２０に印加する。従って、第３の電圧Ｖ３から第２の電圧Ｖ２を第１の補助容量線２０に印加する構成（電圧（Ｖ２−Ｖ３）を第１の補助容量線２０に印加する構成）と比べて、より大きな電圧（Ｖ１−Ｖ３）を第１の補助容量線２０に印加することができる。
またここで、駆動回路３２は、第２の電圧Ｖ２から第３の電圧Ｖ３よりも電圧の低い第４の電圧Ｖ４を第２の補助容量線２２に印加する。従って、第２の電圧Ｖ２から第３の電圧Ｖ３を第２の補助容量線２２に印加する構成（電圧（Ｖ３−Ｖ２）を第２の補助容量線２２に印加する構成）と比べて、より大きな電圧（Ｖ４−Ｖ２）を第２の補助容量線２２に印加することができる。

またさらに、第１群の画素１２Ａの電位が（＋）電位から（−）電位に切り替えられると共に第２群の画素１２Ｂの電位が（−）電位から（＋）電位に切り替えられる場合には、駆動回路３２は、第２の電圧Ｖ２を第１の補助容量線２０に供給すると共に第３の電圧Ｖ３を第２の補助容量線２２に供給している時に、ゲート線１６に駆動電圧（ゲート駆動信号）を印加して対応する画素１２の薄膜トランジスタ１４のゲート１８をオンにしこの薄膜トランジスタ１４を導通させた直後に、オーバードライブ期間に移行する。
ここで、駆動回路３２は、第２の電圧Ｖ２から第３の電圧Ｖ３よりも電圧の低い第４の電圧Ｖ４を第１の補助容量線２０に印加する。従って、第２の電圧Ｖ２から第３の電圧Ｖ３を第１の補助容量線２０に印加する構成（電圧（Ｖ３−Ｖ２）を第１の補助容量線２０に印加する構成）と比べて、より大きな電圧（Ｖ４−Ｖ２）を第１の補助容量線２０に印加することができる。
またここで、駆動回路３２は、第３の電圧Ｖ３から第２の電圧Ｖ２よりも電圧の高い第１の電圧Ｖ１を第２の補助容量線２２に印加する。従って、第３の電圧Ｖ３から第２の電圧Ｖ２を第２の補助容量線２２に印加する構成（電圧（Ｖ２−Ｖ３）を第２の補助容量線２２に印加する構成）と比べて、より大きな電圧（Ｖ１−Ｖ３）を第２の補助容量線２２に印加することができる。

以上説明したように、液晶容量１５に電圧を印加する際に、従来よりも大きな電圧を補助容量２４に供給する構成であるので、液晶の起立状態（配向状態）を従来よりも早く所望の起立状態にすることができるだけでなく、画素１２の電圧（画素電圧）をより長く適正範囲内に維持できる。

なお、本実施の形態では、駆動回路３２が、第３の電圧Ｖ３、第１の電圧Ｖ１、第２の電圧Ｖ２、第４の電圧Ｖ４の順に電圧を繰り返し各補助容量線２０、２２に供給する構成としたが、本発明はこれに代えて、駆動回路３２が、第３の電圧Ｖ３、第４の電圧Ｖ４、第２の電圧Ｖ２、第１の電圧Ｖ１の順に電圧を繰り返し各補助容量線２０、２２に供給する構成としてもよい。このように、駆動回路３２が、第３の電圧Ｖ３、第４の電圧Ｖ４、第２の電圧Ｖ２、第１の電圧Ｖ１の順に電圧を繰り返し各補助容量線２０、２２に供給する構成の場合、駆動回路３２は、第４の電圧Ｖ４又は第１の電圧Ｖ１を供給しているときに、ゲート線１６にゲート駆動信号（駆動電圧）を印加して薄膜トランジスタ１４を導通させるようにしてもよい。

本発明の実施の形態に係る液晶表示装置の要部を示すブロック図である。 図１に示される液晶表示装置の表示パネルの拡大図である。 ＬＣＤの駆動方法を示す信号の波形図である。 画素において補助容量が形成される位置を示す概略図である。 図４における５−５断面図である。 本発明の実施の形態に係る駆動回路の詳細な構成を示す回路図である。 図６に示される駆動回路の動作を示すタイミングチャートである。

符号の説明

１０ 液晶表示装置
１２ 画素
１１Ａ 基板
１２Ａ 第１群の画素
１２Ｂ 第２群の画素
１４ 薄膜トランジスタ
１５ 液晶容量
１６ ゲート線
１８ ゲート
２０ 第１の補助容量線
２２ 第２の補助容量線
２４ 補助容量
２４Ａ 第１の補助容量
２４Ｂ 第２の補助容量
２６ 境界部
２８ カラーフィルタ
３０ 遮光部
３２ 駆動回路
３４ 電圧発生回路
３６ 第１のスイッチ群
３８ 第２のスイッチ群
４０ ＳＣタイミングジェネレータ（スイッチ切替タイミングジェネレータ）
４２ ゲートシフトレジスタ
４４ ゲートドライバ
４６ タイミングコントローラ（駆動回路）
７０Ａ フリップフロップ回路
７０Ｂ フリップフロップ回路
Ｖ１ 第１の電圧
Ｖ２ 第２の電圧
Ｖ３ 第３の電圧
Ｖ４ 第４の電圧

Claims (23)

1. 所定方向に沿って配列され、各々が薄膜トランジスタを有する複数の画素と、
   前記複数の画素の各薄膜トランジスタのゲートに駆動信号を供給するゲート線と、
   各々の前記画素中に設けられ、当該画素にある薄膜トランジスタの一端子に接続された液晶容量と、
   前記ゲート線と並んで配置された補助容量線と、
   各々の前記画素中に設けられ、当該画素にある薄膜トランジスタの一端子と前記補助容量線間に接続された補助容量と、
   少なくとも４値の電圧が設定され、前記少なくとも４値の電圧の中から１つの電圧値を選択して前記選択された電圧値の電圧を前記補助容量線に供給することで前記液晶容量と前記補助容量とを容量結合させた状態で駆動する駆動回路と、
   を具備することを特徴とする液晶表示装置。
2. 前記駆動回路では、第１、第２、第３及び第４の電圧（ただし、第１の電圧＞第２の電圧＞第３の電圧＞第４の電圧）が設定され、
   前記駆動回路は、前記第３の電圧、前記第４の電圧、第２の電圧、第１の電圧の順に繰り返し前記補助容量線に供給することを特徴とする請求項１記載の液晶表示装置。
3. 前記第１及び第２の電圧は正極性を有し、前記第３及び第４の電圧は負極性を有することを特徴とする請求項２に記載の液晶表示装置。
4. 前記駆動回路は、前記第４の電圧又は前記第１の電圧を供給している場合に、前記ゲート線に駆動電圧を印加して前記薄膜トランジスタを導通させることを特徴とする請求項２記載の液晶表示装置。
5. 前記駆動回路では、第１、第２、第３及び第４の電圧（ただし、第１の電圧＞第２の電圧＞第３の電圧＞第４の電圧）が設定され、
   前記駆動回路は、前記第３の電圧、前記第１の電圧、第２の電圧、第４の電圧の順に繰り返し前記補助容量線に供給することを特徴とする請求項１記載の液晶表示装置。
6. 前記第１及び第２の電圧は正極性を有し、前記第３及び第４の電圧は負極性を有することを特徴とする請求項５に記載の液晶表示装置。
7. 前記駆動回路は、前記第３の電圧又は前記第２の電圧を供給している場合に、前記ゲート線に駆動電圧を印加して前記各薄膜トランジスタを導通させることを特徴とする請求項５記載の液晶表示装置。
8. 前記駆動回路は、前記ゲート線の前記駆動電圧の印加が終了した直後に前記第１の電圧又は前記第４の電圧を印加することを特徴とする請求項７記載の液晶表示装置。
9. 所定方向に沿って配列され、各々が薄膜トランジスタを有する複数の画素と、
   前記複数の画素の各薄膜トランジスタのゲートに駆動信号を供給するゲート線と、
   各々の前記画素中に設けられ、当該画素にある薄膜トランジスタの一端子に接続された液晶容量と、
   前記ゲート線に対して一側に配置された第１の補助容量線と、前記ゲート線に対して他側に配置された第２の補助容量線を含む補助容量線と、
   前記複数の画素のうちの第１群の画素中に設けられ、当該画素にある薄膜トランジスタの一端子と前記第１の補助容量線間に接続された複数の第１の補助容量と、
   前記複数の画素のうちの第２群の画素中に設けられ、当該画素にある薄膜トランジスタの一端子と前記第２の補助容量線間に接続された複数の第２の補助容量と、
   少なくとも４値の電圧が設定され、前記少なくとも４値の電圧の中から１つの電圧値を選択して前記選択された電圧値の電圧を前記第１の補助容量線及び前記第２の補助容量線に供給することで、前記第１群の画素中の液晶容量と前記第１の補助容量とを容量結合させた状態で駆動すると共に前記第２群の画素中の液晶容量と第２の補助容量とを容量結合させた状態で駆動する駆動回路と、
   を具備することを特徴とする液晶表示装置。
10. 前記駆動回路は、
    前記少なくとも４値の電圧を発生する電圧発生回路と、
    前記少なくとも４値の電圧を前記第１の補助容量線に順に供給する第１のスイッチ群と、
    前記少なくとも４値の電圧を前記第２の補助容量線に順に供給する第２のスイッチ群と、
    を具備することを特徴とする請求項９記載の液晶表示装置。
11. 前記駆動回路は、
    互いに異なる周期の複数の入力信号を所定時間保持して出力するゲートシフトレジスタと、
    前記ゲートシフトレジスタから出力された信号に基づいて、前記第１のスイッチ群及び第２のスイッチ群の各スイッチを切り替えるスイッチ切替タイミングジェネレータと、
    を有することを特徴とする請求項１０記載の液晶表示装置。
12. 前記ゲートシフトレジスタは、前記互いに異なる周期の複数の入力信号を所定時間保持して出力するフリップフロップ回路を有することを特徴とする請求項１１記載の液晶表示装置。
13. 前記フリップフロップ回路は、各補助容量線に対応して複数設けられていることを特徴とする請求項１２記載の液晶表示装置。
14. 前記各補助容量線に対応した前記複数のフリップフロップ回路は、互いに直列接続されて、前記複数のフリップフロップ回路間で一方向にデータが転送されることを特徴とする請求項１３記載の液晶表示装置。
15. 前記スイッチ切替タイミングジェネレータは、前記フリップフロップ回路から出力された信号に応じて、前記第１のスイッチ群及び第２のスイッチ群のスイッチの切替えを実行することを特徴とする請求項１２記載の液晶表示装置。
16. 前記フリップフロップ回路は、各補助容量線毎に複数設けられ、前記補助容量線毎の複数のフリップフロップ回路からの出力信号により、前記スイッチ切替えタイミングジェネレータが前記第１のスイッチ群及び第２のスイッチ群のスイッチの切替えを実行することを特徴とする請求項１５記載の液晶表示装置。
17. 前記補助容量線毎に設けられたフリップフロップ回路は、少なくとも２個以上からなることを特徴とする請求項１６記載の液晶表示装置。
18. 前記ゲートシフトレジスタに入力される信号の周期は、垂直同期開始信号の周期のＮ倍（ただし、Ｎは１以上の自然数）であることを特徴とする請求項１１記載の液晶表示装置。
19. 前記ゲートシフトレジスタから出力される信号の周期は、垂直同期開始信号の周期のＮ倍（ただし、Ｎは１以上の自然数）であることを特徴とする請求項１１記載の液晶表示装置。
20. 前記スイッチ切替タイミングジェネレータは、垂直同期開始信号に同期して動作することを特徴とする請求項１０記載の液晶表示装置。
21. 前記スイッチ切替タイミングジェネレータは、前記ゲートシフトレジスタから出力される信号が切り替えられるまでは、第１のスイッチ群及び第２のスイッチ群のスイッチに与えるスイッチ選択情報を出力し続けることを特徴とする請求項１１記載の液晶表示装置。
22. 前記第１のスイッチ群及び第２のスイッチ群のスイッチは、前記スイッチ切替タイミングジェネレータによって選択されている場合に導通することを特徴とする請求項１１記載の液晶表示装置。
23. 前記補助容量線は前記隣接する画素の間に配置されることを特徴とする請求項９に記載の液晶表示装置。