JP2008140925A - 半導体装置、その製造方法及び表示装置 - Google Patents

半導体装置、その製造方法及び表示装置 Download PDF

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Abstract

【課題】優れた信頼性を有する半導体装置、その製造方法及び表示装置を提供する。
【解決手段】基板上に配線パターンが形成された配線基板に、素子バンプを有する半導体素子が実装された構造を有する半導体装置であって、上記配線基板は、配線パターンの端子部に端子バンプを有し、上記半導体装置は、端子バンプ及び素子バンプが電気的に接続された構造を有する半導体装置であり、好ましくは、上記素子バンプ及び／又は端子バンプは、金及び／又は錫を含む。
【選択図】図１

Description

本発明は、半導体装置、その製造方法及び表示装置に関する。より詳しくは、ＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）方式、ＣＯＢ（Ｃｈｉｐ ｏｎ Ｂｏａｒｄ）方式等の実装方式により、バンプを有する半導体集積回路等の半導体素子が配線基板にフリップチップ実装された半導体装置、その製造方法及び表示装置に関するものである。
近年、基板上に半導体集積回路（以下、「ＩＣチップ」ともいう。）を実装する方法として、フリップチップ実装が用いられている。フリップチップ実装によれば、ＩＣチップのバンプ（突起状電極）によってＩＣチップ表面と基板とを電気的に接続するため、ワイヤーボンディング等に比べて実装面積を小さくすることができる。したがって、フリップチップ実装の技術は、小型化及び薄型化への要求の強い携帯機器、薄型表示装置等に備えられた半導体装置に広く利用されている。
図７は、従来の半導体装置を示す断面模式図であり、（ａ）は、ＩＣチップ実装領域及びその近傍を示し、（ｂ）は、ＩＣチップ及び配線基板の接続領域近傍を示す拡大図である。従来の半導体装置１２０は、図７（ａ）に示すように、基板１４１上に配線パターン１４２及びレジスト１４５が形成された配線基板１４０上に、ＩＣチップ１３１がフリップチップ実装されている。なお、ＩＣチップ１３１及び配線基板１４０とは、接着層１２２により固着され、また、ＩＣチップ１３１に形成された素子バンプ１３２と配線パターン１４２が延伸された端子部１４３とが電気的に接続されることよって、ＩＣチップ１３１と配線基板１４０とが導通されている。しかしながら、このようなＩＣチップ１３１がフリップチップ実装された従来の半導体装置１２０においては、ＩＣチップ１３１と配線基板１４０との間で接続不良が発生することがあった。
なお、バンプを有するＩＣチップを基板にフリップチップ実装する場合の接着方法としては、基板に接着剤を塗布した後、ＩＣチップの圧着と接着剤の硬化とを行う先塗布工法、ＩＣチップを基板に圧着してＩＣチップのバンプと基板に設けられた端子部とを金属接合した後、接着剤をＩＣチップと基板との間に流し込む後塗布工法等が挙げられる。後塗布工法としては、配線基板の実装領域にベアチップＩＣのバンプ電極側を対向させ、バンプ電極それぞれと対応するインナーリード又は配線パターンと金属接合させる工程と、ベアチップＩＣと実装領域の間に樹脂を流し込む樹脂封止工程と、樹脂を硬化させる工程とを含む半導体装置の製造方法が開示されている（例えば、特許文献１参照。）。
また、基板のＩＣチップ実装部の構造としては、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式のように、基板開口部に突出した端子（フライングリード）を有する構造、ＣＯＦ方式及びＣＯＢ方式のように、端子部が全面にわたって基板に支持された構造（ＩＣチップ実装部に基板開口部がない構造）等がある。
ＴＡＢ方式によってＩＣチップがフリップチップ実装される技術としては、半導体素子に設けられた多数の電極と、フレキシブル回路基板に形成されたインナーリードの先端付近を加熱、加圧等により接続するＴＡＢ型半導体装置において、半導体素子の電極及びインナーリードの双方に突起（バンプ）を有さないＴＡＢ型半導体装置が開示されている（例えば、特許文献２参照。）。これによれば、低コストかつ高信頼な半導体装置を製造することができると記載されている。
しかしながら、この半導体装置は、ＴＡＢ方式よりＩＣチップがフリップチップ実装されたものであり、特許文献１には、ＣＯＦ方式及びＣＯＢ方式については一切記載されていない。したがって、ＣＯＦ方式及びＣＯＢ方式のように、端子部が全面にわたって基板に支持された構造を有する配線基板にＩＣチップがフリップチップ実装された半導体装置において、優れた信頼性を実現するという点で工夫の余地があった。
それに対して、液晶表示パネルと端子の表面に微細な凹凸が形成されたフレキシブルプリント基板とが導電性粒子を含まない異方性導電膜を用いて接合された液晶表示装置が開示されている（例えば、特許文献３参照。）。
また、フレキシブル基板の接続部にある各端子の端子面に、端子を斜めに横切る溝を、配列させて設ける技術が開示されている（例えば、特許文献４参照。）。
しかしながら、これらの技術においても、優れた信頼性を実現するという点で改善の余地があった。なお、これらの技術は、基板に設けられた端子自身を加工する技術である。
特開２００６−１４７９３４号公報 特開平１０−３３５３７６号公報 特開２００３−１５６７５９号公報 特開２００４−４７３５５号公報
本発明は、上記現状に鑑みてなされたものであり、優れた信頼性を有する半導体装置、その製造方法及び表示装置を提供することを目的とするものである。
本発明者らは、優れた信頼性を有する半導体装置、その製造方法及び表示装置について種々検討したところ、ＩＣチップ等の半導体素子に形成されたバンプ（素子バンプ）と配線基板に形成された配線パターンの端子部との接続形態に着目した。そして、従来のＣＯＦ方式やＣＯＢ方式の構造では、端子部は、基板上に形成されているため、ＩＣチップ圧着時の加温及び加圧によって、端子部の素子バンプにより加圧されている領域は、局所的に沈み込むことを見いだした。またこの時、端子部は、素子バンプに押されている領域全体が均一に沈み込むのではなくて、端子部が断面視略Ｖ字状（Ｕ字状）に折れ曲がって沈み込むことを見いだした。更にそのため、ＩＣチップ圧着後においては、図１（ｂ）に示すように、素子バンプ１３２及び端子部１４３は、素子バンプ１３２の周辺部付近のみで接触し、素子バンプ１３２の中央部において、素子バンプ１３２と端子部１４３の間の空隙（以下、単に「ギャップ」ともいう。）１６０が発生することを見いだした。
そこで、更に検討したところ、配線パターンの端子部に端子バンプを形成し、この端子バンプと素子バンプとを電気的に接続することにより、素子バンプ及び端子部間にギャップが発生するのを抑制でき、その結果、接続不良の発生を効果的に抑制できることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、基板上に配線パターンが形成された配線基板に、素子バンプを有する半導体素子が実装された構造を有する半導体装置であって、上記配線基板は、配線パターンの端子部に端子バンプを有し、上記半導体装置は、端子バンプ及び素子バンプが電気的に接続された構造を有する半導体装置である。このように、素子バンプと配線パターンの端子部との間に端子バンプが介在されることによって、素子バンプと端子部との間にギャップが発生するのを抑制することができる。したがって、素子バンプ及び端子部の接触面積が増大し、素子バンプ及び端子部の間における接触不良の発生を効果的に抑制することができる。その結果、優れた信頼性を有する半導体装置を実現することができる。
本発明の半導体装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
なお、特許文献３及び４に記載のように、端子部自身を加工して端子部に溝や凹凸を形成したとしても、このギャップが埋まることはなく、ギャップに起因する接続不良の発生を抑制することはできない。
また、特許文献２に記載の半導体装置は、半導体素子の電極及びインナーリードの双方に突起（バンプ）を有さないＴＡＢ型半導体装置であり、半導体素子と配線パターンの端子部との双方にバンプが形成された本発明とは明確に区別されるものである。更に、特許文献２には、従来のＴＡＢ型半導体装置の課題として、ＩＣエッヂとインナーリードとの電気的短絡（エッヂショート）及びインナーリード先端が半導体素子の回路部分へ接触する事による損傷を避けるため、半導体素子の電極又はフレキシブル回路基板のインナーリード先端のどちらかへバンプを設ける必要がある、とのみ記載されおり、半導体素子と配線パターンの端子部との双方にバンプを形成することについての記載は一切ない。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。
上記端子バンプは、金（Ａｕ）及び／又は錫（Ｓｎ）を含むことが好ましく、また、上記素子バンプは、Ａｕ及び／又はＳｎを含むことが好ましい。このように、端子バンプ及び／又は素子バンプが、端子部等の材質に比べて、比較的柔らかい金属を含むことよって、ギャップが発生するのをより効果的に抑制することができる。したがって、半導体装置の信頼性をより向上させることができる。また、上記端子バンプ及び／又は素子バンプは、端子部構成材料よりも柔らかい金属から形成されることが好ましいとも言える。
なお、半導体装置の信頼性を更に向上する観点からは、上記端子バンプ及び素子バンプは、Ａｕ及び／又はＳｎを含むことがより好ましく、また、端子部構成材料よりも柔らかい金属から形成されることが好ましい。また、Ａｕ及びＳｎはそれぞれ、単体であってもよいし、化合物（合金）であってもよい。すなわち、上記端子バンプ及び／又は素子バンプは、Ａｕ及び／若しくはＳｎの単体金属、又は、化合物（合金）であることが好適である。化合物（合金）としては、例えば、Ｓｎ合金であるはんだ等が挙げられる。
上記半導体装置は、端子バンプ及び素子バンプが金属接合されている形態、又は、端子バンプと素子バンプとの間に合金層を有する形態が好ましい。これにより、素子バンプと端子バンプとの接続をより強固なものにできるので、半導体装置の信頼性をより向上させることができる。
上記合金層は、端子バンプと素子バンプとを金属接合する際に形成されたものであることが好ましい。すなわち、上記半導体装置は、端子バンプと素子バンプとの間に金属接合により形成された合金層を有する形態、及び、端子バンプと素子バンプとの間に端子バンプ構成材料と素子バンプ構成材料とから形成された合金層を有する形態が好適である。また、合金層を構成する合金の材質としては特に限定されず、Ａｕ−Ｓｎ共晶物、Ａｕ／Ｓｎ合金、Ａｕ／Ｓｎ２合金、Ａｕ／Ｓｎ４合金等が挙げられる。
上記素子バンプは、端子バンプ側の面に凹部（凹凸）を有してもよい。素子バンプが凹部を有する場合、従来では特にギャップが大きくなりやすく、接続不良となることが多かった。しかしながら、本発明の半導体装置によれば、端子バンプによりこの凹部内の空間は効果的に埋められており、確実に素子バンプと端子バンプとを接続することができる。したがって、素子バンプが凹部を有する形態において、本発明の効果をより奏することができる。
本発明はまた、基板上に配線パターンが形成された配線基板に、素子バンプを有する半導体素子が実装された構造を有する半導体装置の製造方法であって、上記製造方法は、配線パターンの端子部に端子バンプを形成する工程と、半導体素子を配線基板に圧着し、端子バンプ及び素子バンプを電気的に接続する工程とを含む半導体装置の製造方法でもある。これにより、半導体素子を配線基板に圧着したときに、ギャップが発生するのを抑制することができる。したがって、本発明の半導体装置と同様に、優れた信頼性を有する半導体装置を容易に作製することができる。
本発明の半導体装置の製造方法は、これらの工程を有するものである限り、その他の工程により特に限定されるものではないが、通常、素子バンプ及び端子バンプを位置合わせする工程を含む。
本発明の半導体装置の製造方法における好ましい態様について以下に詳しく説明する。
上記素子バンプは、端子バンプ側の面に凹部（凹凸）を有してもよい。このように、半導体素子の圧着前に、素子バンプが凹部を有する場合、従来では特にギャップが大きくなりやすく、接続不良となることが多かった。しかしながら、本発明の半導体装置の製造方法によれば、本発明の半導体装置と同様に、端子バンプによりこの凹部内の空間を効果的に埋め、確実に素子バンプと端子バンプとを接続することができる。したがって、素子バンプが凹部を有する形態において、本発明の効果をより奏することができる。
なお、本発明の半導体装置の製造方法における半導体装置の構成要素の形態については、本発明の半導体装置で述べた各種形態を適宜適用することができる。
本発明は更に、本発明の半導体装置を含んで構成される表示装置、又は、本発明の半導体装置の製造方法により製造された半導体装置を含んで構成される表示装置でもある。本発明によれば、半導体装置の信頼性の向上が可能であるので、表示装置の信頼性の向上が可能となる。
本発明の半導体装置によれば、配線基板が端子部上に端子バンプを有し、かつ端子バンプ及び素子バンプが電気的に接続されているため、半導体装置の信頼性の向上が可能である。
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。なお、以下の実施形態では、液晶表示装置を例にして、本発明を説明する。しかしながら、本発明の表示装置は、液晶表示装置のみならず種々の表示装置、例えば、有機エレクトロルミネッセンス（ＥＬ）表示装置、無機ＥＬ表示装置、プラズマディスプレイパネル（ＰＤＰ）、真空蛍光表示（ＶＦＤ）装置、電子ペーパー等の各種表示装置に適用することができる。また、本発明は、表示装置のみならず種々の電子機器、例えば携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＯＡ機器等にも適用することができる。
（実施形態１）
図１は、実施形態１の半導体装置を示す断面模式図であり、（ａ）は、ＩＣチップ実装領域及びその近傍を示し、（ｂ）は、ＩＣチップ及び配線基板の接続領域近傍を示す拡大図である。
液晶表示装置１００は、図２に示すように、液晶表示パネル１０と、液晶表示パネル１０に接続された半導体装置２０とを有する。
液晶表示パネル１０は、スイッチング素子が形成された素子基板１１と、素子基板１１に対向して配置された対向基板１２と、その両基板間に介在する液晶層とを有する。対向基板１２は、基板上に表示領域のほぼ全面に設けられた共通電極と、カラーフィルター層とを有する。液晶層は、電気光学特性を有するネマチック液晶材料で構成されている。
素子基板１１は、基板上に相互に並行に延びるように設けられた複数本のゲート配線と、それらのゲート配線に直交する方向に相互に並行に延びるように設けられたソース配線と、ゲート配線及びソース配線の各交差部に設けられたＴＦＴと、各ＴＦＴに対応して設けられた画素電極とを有する。
また、液晶表示パネル１０は、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によって基板上にフリップチップ実装されたドライバＩＣ１３を有する。
半導体装置２０は、配線基板４０と、配線基板４０に接続されたＩＣチップ３１と、コンデンサ、抵抗等の受動素子２１とを有する。
ＩＣチップ３１は、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式又はＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）方式によって配線基板４０上にフリップチップ実装され、液晶表示装置１００のコントローラＩＣ、電源ＩＣ等として機能する。ＩＣチップ３１の外寸は、例えば、縦５ｍｍ、横５ｍｍ、高さ４００μｍである。また、ＩＣチップ３１は、図１に示すように、接着層２２により配線基板４０上に固定されている。更に、ＩＣチップ３１は、配線基板４０側に突起状のバンプ電極である素子バンプ３２を有する。なお、ＩＣチップ３１及びドライバＩＣ１３は、もちろんＬＳＩチップ（大規模集積回路）であってもよい。
素子バンプ３２は、ＩＣチップ３１の底面（配線基板４０側の面）の外周部に、ＩＣチップ３１の底面の法線方向に突出するように複数本設けられている。この素子バンプ３２は、ＩＣチップ３１の入出力端子となる。素子バンプ３２の形状としては特に限定されず、図１に示すような略直方体の他、略立方体、略円柱体、略球体、略楕円球体等であってもよい。なお、本実施形態においては、素子バンプ３２は、形状が略直方体のいわゆるストレートメッキバンプであり、その外寸は、例えば、縦横各６０μｍ、高さ１５〜１９μｍであり、各素子バンプ３２のピッチは、例えば、８０μｍである。これより、素子バンプ３２のファインピッチ化が可能である。また、素子バンプ３２の形状としては、上述の各形状が上下方向から（ＩＣチップ３１側と配線基板４０側とから）押しつぶされた形状であってもよい。
配線基板４０は、絶縁性の基板（基材）４１の主面上に厚さ１５μｍの配線パターン４２が形成されている。配線パターン４２は、ＩＣチップ３１と、入力信号用コネクタ（図示せず）、液晶表示パネル１０等とを接続している。また、基板４１の主面上には、配線パターン４２を覆うように、開口領域を有する厚さ２５μｍのレジスト４５が設けられている。このレジスト４５の開口領域に延伸された配線パターン４２の末端露出部が、ＩＣチップ３１の素子バンプ３２と接続される端子部４３となる。また、レジスト４５の開口領域がＩＣチップ実装領域となる。
そして、端子部４３上（端子部４３のＩＣチップ側）には、突起状のバンプ電極である端子バンプ４４が形成されている。これより、ＩＣチップ３１の圧着時に、素子バンプ３２のみならず、素子バンプ３２及び端子バンプ４４の両方が変形することとなる。したがって、半導体装置２０では、図１（ｂ）に示すように、素子バンプ３２と端子部４３との間に端子バンプ４４が介在するため、ギャップがほとんど発生しない。このように、素子バンプ３２及び端子バンプ４４は、対向する面同士が略全面で接触している。
端子バンプ４４の形状としては特に限定されず、図１（ａ）に示すような略直方体の他、略立方体、略円柱体、略球体、略楕円球体等であってもよい。なお、本実施形態においては、端子バンプ４４の形状は、例えば、縦横各６０μｍ、高さ１５〜１９μｍ程度の略直方体である。このように、例えば、端子バンプ４４と素子バンプ３２との形状及び／又はサイズを略同一とすることによって、ギャップの発生を充分に抑制することができる。なお、端子バンプ４４の形状としては、上述の各形状が上下方向から（ＩＣチップ３１側と配線基板４０側とから）押しつぶされた形状であってもよい。
以下に、実施形態１の液晶表示装置の製造方法について説明する。図３は、ＩＣチップ実装領域及びその近傍における実施形態１の配線基板を示す平面模式図である。また、図４は、接着層の供給工程における実施形態１の配線基板及び貼付装置の斜視模式図である。更に、図５は、ＩＣチップの位置合わせ工程及び圧着工程における実施形態１の半導体装置の断面模式図である。
まず、配線基板４０を従来の方法により作製する。より具体的には、サブトラクティブ法、アディティブ法等により、基板４１上に配線パターン４２を形成した後、印刷法等により、ＩＣチップ実装領域を除いて、配線パターン４２を覆うように、基板４１にレジスト４５を塗布することによって、端子部４３を有する配線基板４０を形成する。このように、配線基板４０は、プリント配線基板である。
なお、端子部４３の表面には、レジスト４５の形成後、Ｎｉメッキ処理及びＡｕメッキ処理が施されてもよい。また、配線基板４０は、フレキシブルプリント基板（ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）基板）であってもよいし、ＰＷＢ（Ｐｒｉｎｔｅｄ Ｗｉｒｉｎｇ Ｂｏａｒｄ）であってもよい。
次に、端子バンプ４４の形成工程を行う。より具体的には、例えば、ワイヤーボンディング、マスクを用いたエッチング又は鍍金（めっき）等により、図３に示すように、端子バンプ４４を端子部４３上に形成する。このとき、端子バンプ４４は、ＩＣチップ３１の素子バンプ３２に対応する位置に形成される。なお、マスクを用いたエッチングとは、より詳細には、めっき等により端子部４３の表面に端子バンプ４４の構成材料からなる金属層を形成した後、金属層上に所望の開口を有するマスクを形成し、そして、金属層をエッチングする方法である。端子バンプ４４の材質としては、Ａｕ、Ｓｎ又ははんだを用いる。これらの材質は、配線パターン４２の材質（通常、銅）に比べて、比較的柔らかいため、後のＩＣチップ圧着時に、容易に変形し、素子バンプ３２と端子バンプ４４との間にギャップが発生することをより効果的に抑制することができる。なお、ＩＣチップ圧着前の端子バンプ４４の形状は、図１に示すような略直方体の他、略立方体、略円柱体、略球体、略楕円球体等であってもよい。
次に、受動素子２１の実装工程を行う。より具体的には、回路基板２０ａ上に設けている受動素子２１搭載用の接続端子（図示せず）にスクリーン印刷法、ディスペンサ法等によってクリームはんだを塗布した後、受動素子２１を搭載する。そして、２３０〜２６０℃程度のリフロー炉にてはんだを溶融させることによって、受動素子２１を回路基板２０ａに接続する。
次に、接着層の供給工程とＩＣチップ（半導体素子）の実装工程とを行う。より具体的には、まず、図４に示すように、受動素子２１が実装された配線基板４０を、フィルム状接着剤の貼着装置５０の加圧部（圧着ヘッド）５１の下方に位置するステージ５５上に配置する。なお、貼着装置５０としては、一般に市販されているＡＣＦ熱圧着機を用いることができる。
次に、接着層２２として機能する厚さ２０〜５０μｍのＮＣＦ（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）と、保護層として機能する厚さ８０μｍのセパレータとの２層構造を有する厚さ１００〜１３０μｍの接着フィルム５４を供給リール５２から配線基板４０と加圧部５１の間に送る。供給リール５２から加圧部５１までの間を走行する接着フィルム５４の下方には、ＮＣＦを設定寸法に切断するカッタ５３が配置されている。このカッタは、ＮＣＦのみを切断し、セパレータを切断しないように設定されている。
なお、接着フィルム５４は、エポキシ樹脂等の熱硬化樹脂の溶液をセパレータに塗布し、塗布した溶液を乾燥させることによって作製することができる。セパレータとしては、膜厚８０μｍのＰＥＴ（ポリエチレンテレフタレート）を用いる。また、接着層材料としては、ＮＣＦ等の非導電材料に限定されず、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等の異方性導電材料であってもよい。更に、接着層材料としては、フィルムに限定されず、ペーストであってもよい。
次に、５０〜７０℃に加熱した加圧部５１を下降させ、接着フィルム５４を配線基板４０に１〜４秒間、圧力１〜５ＭＰａで押圧し、ＮＣＦを配線基板４０に転写する。このとき、ＮＣＦは、６０℃程度となるが、完全には流動しない。
次に、素子バンプ３２が形成されたＩＣチップを準備する。素子バンプ３２の材質としては、端子バンプ４４と同様に、Ａｕ、Ｓｎ又ははんだが好ましい。これにより、後のＩＣチップ圧着時において、素子バンプ３２と端子バンプ４４との間にギャップが発生することをより効果的に抑制することができる。このように、端子バンプ４４及び素子バンプ３２の材質としては、それぞれ、Ａｕ、Ｓｎ及びはんだのうちのいずれかであることが好ましい。なお、ＩＣチップ圧着前の素子バンプ３２の形状は、図１に示すような略直方体の他、略立方体、略円柱体、略球体、略楕円球体等であってもよい。また、素子バンプ３２は、その表面にＡｕメッキが施されてもよい。
次に、ＩＣチップ３１の圧着を行う。より具体的には、まず、図５に示すように、素子バンプ３２及び端子バンプ４４が接触するようにアライメントを行う。次に、１８０〜２５０℃に加熱した加圧部５１を５〜２０秒間、圧力６０〜２００ＭＰａで押圧する。このとき、端子部４３は、図１（ａ）に示したように、湾曲するが、端子バンプ４４があるために、素子バンプ３２と端子バンプ４４との間にギャップがほとんど発生しない。したがって、素子バンプ３２及び端子バンプ４４同士が略全面で接触している状態で、接着層２２は、硬化されることとなる。その結果、接触不良の発生を効果的に抑制することができる。
以上のようにして作製された半導体装置２０を、例えば、ＡＣＦ等により液晶表示パネル１０に接続する。このようにして、本実施形態の液晶表示装置１００を容易に製造することができる。
なお、本実施形態において、素子バンプ３２と端子バンプ４４とは、金属接合されていてもよい。この場合、素子バンプ３２及び端子バンプ４４の材質としては、Ａｕ及びＳｎ、又は、Ａｕ及びＡｕの組み合わせであることが好ましい。なお、金属接合を行う場合には、例えば、３５０〜４００℃に加熱した加圧部５１を用いて、ＩＣチップ３１を配線基板４０に２〜５秒間、圧力１０〜１００ＭＰａで押圧すればよい。
また、本実施形態において、素子バンプ３２及び端子バンプ４４の間には合金層が形成されてもよい。合金層を構成する合金種としては特に限定されず、Ａｕ−Ｓｎ共晶物、Ａｕ／Ｓｎ合金、Ａｕ／Ｓｎ２合金、Ａｕ／Ｓｎ４合金等が挙げられる。このように、合金層を構成する合金種としては、素子バンプ３２及び端子バンプ４４の材料から形成された合金であることが好ましい。この場合、素子バンプ３２及び端子バンプ４４の材質としては、Ａｕ及びＳｎの組み合わせであることが好ましい。なお、合金層を形成する場合には、例えば、１８０℃以上に加熱した加圧部５１を用いて、ＩＣチップ３１を配線基板４０に５〜２０秒間、圧力６０〜２００ＭＰａで押圧すればよい。
このように、金属接合により、及び／又は、合金層を介して素子バンプ３２及び端子バンプ４４を接続することによって、素子バンプ３２及び端子バンプ４４を原子レベルで融合一体化させることができる。したがって、接続不良の発生をより効果的に抑制することができる。
なお、金属接合を行う方法としては、超音波接合を用いてもよい。また、合金層を形成する場合には、ＩＣチップ３１の圧着時に、ＩＣチップ３１を機械的に、又は、超音波により振動させてもよい。
また、本実施形態において、素子バンプ３２は、図６に示すように、端子バンプ４４側の面に凹部（凹凸）３３を有してもよい。このような場合でも、端子バンプ４４がこの凹部３３内部の空間を効果的に埋めるので、接触不良の発生を抑制することができる。
更に、本実施形態において、接着層２２は、後塗布工法により形成されてもよい。ただし、この場合には、ＩＣチップ圧着時に、素子バンプ３２と端子バンプ４４とが確実に固着される必要があるため、素子バンプ及び端子バンプの材質としては、Ａｕ及びＳｎの組み合わせであることが好ましい。なお、このときの圧着条件としては、例えば、１８０℃以上に加熱した加圧部５１を用いて、押圧時間５〜２０秒間、圧力６０〜２００ＭＰａとすればよい。
そして、上述の製造方法では、受動素子２１の実装工程の後、ＩＣチップ３１（半導体素子）の実装工程を行った。しかしながら、半導体素子の実装工程は、受動素子の実装工程よりも先に行ってもよい。ただし、半導体素子と受動素子との距離をより狭くするという観点からは、上述のように、受動素子の実装工程を行った後に、半導体素子の実装工程を行う態様が好ましい。これにより、半導体素子と受動素子との距離を例えば０．５ｍｍ程度まで狭くすることが可能となる。
実施形態１の半導体装置を示す断面模式図であり、（ａ）は、ＩＣチップ実装領域及びその近傍を示し、（ｂ）は、ＩＣチップ及び配線基板の接続領域近傍を示す拡大図である。 実施形態１の液晶表示装置の平面模式図である。 ＩＣチップ実装領域及びその近傍における実施形態１の配線基板を示す平面模式図である。 接着層の供給工程における実施形態１の配線基板及び貼付装置の斜視模式図である。 ＩＣチップの位置合わせ工程及び圧着工程における実施形態１の半導体装置の断面模式図である。 ＩＣチップ及び配線基板の接続領域近傍における実施形態１の半導体装置の変形例を示す断面模式図である。 従来の半導体装置を示す断面模式図であり、（ａ）は、ＩＣチップ実装領域及びその近傍を示し、（ｂ）は、ＩＣチップ及び配線基板の接続領域近傍を示す拡大図である。
符号の説明
１０：液晶表示パネル
１１：素子基板
１２：対向基板
１３：ドライバＩＣ
２０、１２０：半導体装置
２１：受動素子
２２、１２２：接着層
３１、１３１：ＩＣチップ
３２、１３２：素子バンプ
３３：凹部
４０、１４０：配線基板
４１、１４１：基板
４２、１４２：配線パターン
４３、１４３：端子部
４４：端子バンプ
４５、１４５：レジスト
５０：貼着装置
５１：加圧部
５２：供給リール
５３：カッタ
５４：接着フィルム
５５：ステージ
１００：液晶表示装置
１６０：素子バンプと端子部の間の空隙（ギャップ）

Claims (10)

  1. 基板上に配線パターンが形成された配線基板に、素子バンプを有する半導体素子が実装された構造を有する半導体装置であって、
    該配線基板は、配線パターンの端子部に端子バンプを有し、
    該半導体装置は、端子バンプ及び素子バンプが電気的に接続された構造を有することを特徴とする半導体装置。
  2. 前記端子バンプは、金及び／又は錫を含むことを特徴とする請求項１記載の半導体装置。
  3. 前記素子バンプは、金及び／又は錫を含むことを特徴とする請求項１記載の半導体装置。
  4. 前記半導体装置は、端子バンプ及び素子バンプが金属接合されていることを特徴とする請求項１記載の半導体装置。
  5. 前記半導体装置は、端子バンプと素子バンプとの間に合金層を有することを特徴とする請求項１記載の半導体装置。
  6. 前記素子バンプは、端子バンプ側の面に凹部を有することを特徴とする請求項１記載の半導体装置。
  7. 基板上に配線パターンが形成された配線基板に、素子バンプを有する半導体素子が実装された構造を有する半導体装置の製造方法であって、
    該製造方法は、配線パターンの端子部に端子バンプを形成する工程と、
    半導体素子を配線基板に圧着し、端子バンプ及び素子バンプを電気的に接続する工程とを含むことを特徴とする半導体装置の製造方法。
  8. 前記素子バンプは、端子バンプ側の面に凹部を有することを特徴とする請求項７記載の半導体装置の製造方法。
  9. 請求項１〜６のいずれかに記載の半導体装置を含んで構成されることを特徴とする表示装置。
  10. 請求項７又は８記載の半導体装置の製造方法により製造された半導体装置を含んで構成されることを特徴とする表示装置。
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