JP2008135415A - Electronic device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、電子装置及びその製造方法に関し、特に、カーボンナノチューブによる半導体装置を用いた電子装置及びその製造方法に関する。 The present invention relates to an electronic device and a manufacturing method thereof, and more particularly to an electronic device using a semiconductor device made of carbon nanotubes and a manufacturing method thereof.
相補型の論理回路を用いた電子装置が多くの分野において使用されている。相補型の論理回路は、Ｐ型半導体素子とＮ型半導体素子とを組み合わせて実現されている。より具体的には、相補型の論理回路は、Ｐ型半導体素子及びＮ型半導体素子の特性を利用して、相補接続されたＰ型半導体素子とＮ型半導体素子とに同じ入力信号を入力することで、一方の半導体素子をオン状態、他方の半導体素子をオフ状態にすることで所望の機能を実現するようになっている。相補型の論理回路では、必ず一方のトランジスタが非道通状態になるので、静的な消費電力が少なくなり、低消費電力の電子装置が実現される。 Electronic devices using complementary logic circuits are used in many fields. The complementary logic circuit is realized by combining a P-type semiconductor element and an N-type semiconductor element. More specifically, the complementary logic circuit inputs the same input signal to the complementary P-type semiconductor element and N-type semiconductor element using the characteristics of the P-type semiconductor element and the N-type semiconductor element. Thus, a desired function is realized by turning on one semiconductor element and turning off the other semiconductor element. In the complementary logic circuit, one of the transistors is always out of circuit, so that static power consumption is reduced and an electronic device with low power consumption is realized.
近年、カーボンナノチューブを用いた新たなトランジスタ（以下、「ＣＮＴトランジスタ」という）が研究、開発されている。
カーボンナノチューブの電気的特性は、直径や螺旋度（chirality：カイラリティ）によって変化する。つまり、直径や、グラファイトシートを巻く際に、円筒の軸に対してグラファイトシートをまっすぐ巻くか傾けて巻くかにより、カーボンナノチューブの導電性が大きく変化する。このような直径及びカイラリティの組み合わせにより、カーボンナノチューブは、金属、Ｎ型半導体、或いはＰ型半導体と同じ電気的特性を有することができる。また、カーボンナノチューブは、熱伝導性に優れている。そのために、電子デバイスにカーボンナノチューブに用いた場合、熱特性の優れた動作を示すことを期待されている。
In recent years, new transistors using carbon nanotubes (hereinafter referred to as “CNT transistors”) have been researched and developed.
The electrical properties of carbon nanotubes vary depending on the diameter and chirality. That is, when the graphite sheet is wound, the conductivity of the carbon nanotube varies greatly depending on whether the graphite sheet is wound straight or inclined with respect to the cylinder axis. Due to such a combination of diameter and chirality, the carbon nanotube can have the same electrical characteristics as a metal, an N-type semiconductor, or a P-type semiconductor. Carbon nanotubes are excellent in thermal conductivity. Therefore, when it is used for a carbon nanotube in an electronic device, it is expected to show an operation with excellent thermal characteristics.
これらのＣＮＴトランジスタは、従来からあるシリコンのトランジスタと同様の構成である。
ＣＮＴトランジスタが従来のトランジスタと同様の構成を持つので、ＣＮＴトランジスタを用いた電子装置も従来の電子装置と基本的な構成に変わりがない。例えば、ＣＮＴトランジスタを用いてインバータ回路を構成する場合、Ｐ型トランジスタの特性を有するＣＮＴトランジスタと、Ｎ型トランジスタの特性を有するＣＮＴトランジスタとをそれぞれ１個ずつ用いて、従来と同様の相補型の回路として構成することで実現できる。
These CNT transistors have the same configuration as conventional silicon transistors.
Since the CNT transistor has the same configuration as that of the conventional transistor, the electronic device using the CNT transistor is not different from the basic configuration of the conventional electronic device. For example, when an inverter circuit is configured using CNT transistors, each of the CNT transistors having the characteristics of a P-type transistor and one CNT transistor having the characteristics of an N-type transistor are used, respectively. This can be realized by configuring as a circuit.
ＣＮＴトランジスタを用いた電子装置を従来の電子装置と同じ構成にすると、従来からの技術の蓄積を有効に利用できるという点では優れている。また、トランジスタのサイズがカーボンナノチューブを用いることにより小さくなるので、電子装置全体の小型化、動作速度の向上、省電力化が容易に実現される。しかし、所定の機能を実現するために必要な素子数は、従来のトランジスタを用いる場合とさほど変わらない。
集積回路等の電子装置では、それを構成する論理回路が、通常複数の素子により構成される。複数の素子の接続、印加する電圧により、所望の機能が実現できるようになっている。論理回路をできるだけ少ない素子で実現することができれば、回路全体の小型化を図ることができるようになる。
If an electronic device using a CNT transistor has the same configuration as a conventional electronic device, it is excellent in that the accumulated technology can be used effectively. In addition, since the size of the transistor is reduced by using the carbon nanotube, it is possible to easily reduce the size of the entire electronic device, improve the operation speed, and save power. However, the number of elements necessary for realizing a predetermined function is not so different from that in the case of using a conventional transistor.
In an electronic device such as an integrated circuit, a logic circuit constituting the electronic device is usually composed of a plurality of elements. A desired function can be realized by connecting a plurality of elements and applying a voltage. If the logic circuit can be realized with as few elements as possible, the entire circuit can be miniaturized.
本発明は、所定の機能をできるだけ少ない素子で実現することで、従来よりも小型化した電子装置及びその製造方法を提供することを課題とする。 An object of the present invention is to provide an electronic device and a method for manufacturing the same that are smaller than conventional devices by realizing a predetermined function with as few elements as possible.
上記の課題を解決する本発明の電子装置は、それぞれ、第１の半導体の特性を有する１以上の第１ナノチューブと第２の半導体の特性を有する２以上の第２ナノチューブとが１つずつ隣り合った構造を有して、両端に電極が設けられたナノチューブを含み、更にこのナノチューブには、これを挟んで対向する２種類の導体からなる導体対が複数組設けられている第１及び第２半導体装置と、前記第１半導体装置の前記電極の一方に第１電圧を印加するとともに、前記第２半導体装置の前記電極の一方に第２電圧を印加するための端子と、を備えて構成されている。この電子装置は、前記第１半導体装置及び前記第２半導体装置のいずれか一方の、少なくとも１組の導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、前記第１半導体装置及び前記第２半導体装置の前記一方の前記電極間が導通して、前記第１電圧又は前記第２電圧のいずれかが出力されるように構成されている。 In the electronic device of the present invention that solves the above problems, one or more first nanotubes having the characteristics of the first semiconductor and two or more second nanotubes having the characteristics of the second semiconductor are adjacent to each other. The first and second elements include a nanotube having a combined structure and having electrodes provided at both ends, and the nanotube further includes a plurality of pairs of conductors composed of two kinds of conductors facing each other across the nanotube. And a terminal for applying a first voltage to one of the electrodes of the first semiconductor device and applying a second voltage to one of the electrodes of the second semiconductor device. Has been. The electronic device applies different voltages to one conductor and the other conductor constituting at least one pair of conductors of any one of the first semiconductor device and the second semiconductor device. The one semiconductor device and the one of the second semiconductor devices are electrically connected to each other, and either the first voltage or the second voltage is output.
第１及び第２半導体装置は、それぞれ、１個のナノチューブ及び複数の導体対により形成された半導体素子により構成されている。第１ナノチューブが有する第１の半導体の特性及び第２ナノチューブが有する第２の半導体の特性は、例えば、それぞれＮ型半導体の特性及びＰ型半導体の特性のいずれかである。第１の半導体の特性と第２の半導体の特性とは異なるものである。 Each of the first and second semiconductor devices includes a semiconductor element formed by one nanotube and a plurality of conductor pairs. The characteristic of the first semiconductor that the first nanotube has and the characteristic of the second semiconductor that the second nanotube has are, for example, one of the characteristic of the N-type semiconductor and the characteristic of the P-type semiconductor, respectively. The characteristics of the first semiconductor and the characteristics of the second semiconductor are different.
導体対には、一方の導体と他方の導体とに、異なる電圧或いは同じ電圧を印加することができる。これにより、第１ナノチューブにチャネルが形成されるか否かが決まり、この半導体装置は所定の機能を実現することができる。例えば、第１ナノチューブが複数ある場合には、チャネルが形成されるものとされないものとが出現し、この組み合わせにより、所定の機能を実現することができる。また、第１ナノチューブが１個の場合でも、例えば複数の導体対にどのような電圧を印加するかにより、所定の機能を実現することができる。 A different voltage or the same voltage can be applied to one conductor and the other conductor to the conductor pair. Thus, it is determined whether or not a channel is formed in the first nanotube, and this semiconductor device can realize a predetermined function. For example, when there are a plurality of first nanotubes, a channel is not formed and a channel is not formed, and a predetermined function can be realized by this combination. Further, even when there is one first nanotube, a predetermined function can be realized depending on, for example, what voltage is applied to a plurality of conductor pairs.
このように、第１及び第２半導体装置はそれぞれ所定の機能を実現できるようになっている。そのために、２個の半導体装置を用いた本発明の電子装置では、従来のＣＭＯＳ回路のように２個の半導体装置を用いた電子装置よりも、多くの機能を実現することができるようになっている。 Thus, each of the first and second semiconductor devices can realize a predetermined function. Therefore, the electronic device of the present invention using two semiconductor devices can realize more functions than an electronic device using two semiconductor devices like a conventional CMOS circuit. ing.
このような電子装置は、例えば、前記第１半導体装置のすべての導体対の一方に第３電圧を印加するとともに、前記第２半導体装置のすべての導体対の一方に前記第３電圧とは異なる電圧値の第４電圧を印加するための端子と、前記第１半導体装置のいずれか１組の導体対の他方及び前記第２半導体装置のいずれか１組の導体対の他方に第５電圧を印加するための端子と、を更に備えて構成してもよい。
このような構成の電子装置では、例えば、前記第５電圧の電圧値が前記第３電圧の電圧値と等しい場合に、前記第２半導体装置の前記電極間が導通して前記第２電圧が出力され、前記第５電圧の電圧値が前記第４電圧の電圧値と等しい場合に、前記第１半導体装置の前記電極間が導通して前記第１電圧が出力されるように構成される。
Such an electronic device, for example, applies a third voltage to one of all the conductor pairs of the first semiconductor device and is different from the third voltage to one of all the conductor pairs of the second semiconductor device. A fifth voltage is applied to a terminal for applying a fourth voltage of the voltage value, the other of any one conductor pair of the first semiconductor device, and the other one of the conductor pair of the second semiconductor device. And a terminal for applying the voltage.
In the electronic device having such a configuration, for example, when the voltage value of the fifth voltage is equal to the voltage value of the third voltage, the electrodes of the second semiconductor device are conducted and the second voltage is output. When the voltage value of the fifth voltage is equal to the voltage value of the fourth voltage, the electrodes of the first semiconductor device are electrically connected to output the first voltage.
また、この電子装置は、前記第１半導体装置の前記ナノチューブ及び前記第２半導体装置の前記ナノチューブの少なくとも一方は、前記電極が前記第２ナノチューブにより形成されて、当該電極と一体に構成されていてもよい。このような構成では、ナノチューブと電極とを一体に形成することができる。 Further, in this electronic device, at least one of the nanotube of the first semiconductor device and the nanotube of the second semiconductor device has the electrode formed by the second nanotube and is configured integrally with the electrode. Also good. In such a configuration, the nanotube and the electrode can be formed integrally.
本発明の他の電子装置は、第１の半導体の特性を有する第１ナノチューブの両端に第２の半導体の特性を有する電極が隣接する構造を有するナノチューブを含み、更にこのナノチューブを挟んで対向する２種類の導体からなる導体対が２組設けられている第１半導体装置と、第２の半導体の特性を有する第２ナノチューブの両端に第１の半導体の特性を有する第１ナノチューブが隣接し、両端に第２の半導体の特性を有する電極が隣接する構造を有するナノチューブを含み、更にこのナノチューブを挟んで対向する２種類の導体からなる導体対が２組設けられている第２半導体装置と、前記第１半導体装置の前記電極の一方に第１電圧を印加するとともに、前記第２半導体装置の前記電極の一方に第２電圧を印加するための端子と、を備えて構成されている。この電子装置は、前記第１半導体装置の少なくとも１組の導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、前記第１半導体装置の前記電極間が導通して、前記第１電圧が出力され、前記第２半導体装置のすべての導体対の各々で、導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、前記第２半導体装置の前記電極間が導通して、前記第２電圧が出力されるように構成されている。 Another electronic device of the present invention includes a nanotube having a structure in which an electrode having a second semiconductor characteristic is adjacent to both ends of a first nanotube having a first semiconductor characteristic, and is further opposed across the nanotube. A first semiconductor device in which two pairs of conductors composed of two kinds of conductors are provided, and a first nanotube having the characteristics of the first semiconductor is adjacent to both ends of the second nanotube having the characteristics of the second semiconductor; A second semiconductor device including a nanotube having a structure in which electrodes having characteristics of a second semiconductor are adjacent to both ends, and two conductor pairs each including two kinds of conductors facing each other with the nanotube interposed therebetween; And a terminal for applying a first voltage to one of the electrodes of the first semiconductor device and applying a second voltage to one of the electrodes of the second semiconductor device. It has been made. In the electronic device, the electrodes of the first semiconductor device are electrically connected by applying different voltages to one conductor and the other conductor constituting at least one pair of conductors of the first semiconductor device. The first semiconductor device outputs the first voltage, and applies a different voltage to one conductor and the other conductor constituting each conductor pair in each of the conductor pairs of the second semiconductor device. The electrodes are electrically connected, and the second voltage is output.
この電子装置は、前記第１半導体装置のすべての導体対の一方に第３電圧を印加するとともに、前記第２半導体装置のすべての導体対の一方に前記第３電圧とは異なる電圧値の第４電圧を印加するための端子と、前記第１半導体装置の一方の組の導体対の他方及び前記第２半導体装置の一方の組の導体対の他方に第５電圧を印加するとともに、前記第１半導体装置の他方の組の導体対の他方及び前記第２半導体装置の他方の組の導体対の他方に第６電圧を印加するための端子と、を更に備えるようにしてもよい。
このような構成の電子装置は、前記第５電圧の電圧値及び前記第６電圧の電圧値が前記第３電圧の電圧値と等しい場合には、前記第２半導体装置の前記電極間が導通して前記第２電圧が出力され、前記第５電圧の電圧値が前記第３電圧の電圧値と等しく、前記第６電圧の電圧値が前記第４電圧の電圧値と等しい場合には、前記第１半導体装置の前記電極間が導通して前記第１電圧が出力され、前記第５電圧の電圧値が前記第４電圧の電圧値と等しく、前記第６電圧の電圧値が前記第３電圧の電圧値と等しい場合には、前記第１半導体装置の前記電極間が導通して前記第１電圧が出力され、前記第５電圧の電圧値及び前記第６電圧の電圧値が前記第４電圧の電圧値と等しい場合には、前記第１半導体装置の前記電極間が導通して前記第１電圧が出力されるようになる。
The electronic device applies a third voltage to one of all the conductor pairs of the first semiconductor device, and applies a third voltage having a voltage value different from the third voltage to one of all the conductor pairs of the second semiconductor device. A fifth voltage is applied to a terminal for applying four voltages, the other of the pair of conductors of the first semiconductor device and the other of the pair of conductors of the second semiconductor device; And a terminal for applying a sixth voltage to the other of the other pair of conductor pairs of the first semiconductor device and the other of the second pair of conductor pairs of the second semiconductor device.
In the electronic device having such a configuration, when the voltage value of the fifth voltage and the voltage value of the sixth voltage are equal to the voltage value of the third voltage, the electrodes of the second semiconductor device are electrically connected. The second voltage is output, the voltage value of the fifth voltage is equal to the voltage value of the third voltage, and the voltage value of the sixth voltage is equal to the voltage value of the fourth voltage. The semiconductor device is electrically connected to output the first voltage, the voltage value of the fifth voltage is equal to the voltage value of the fourth voltage, and the voltage value of the sixth voltage is equal to the voltage of the third voltage. When the voltage value is equal, the electrodes of the first semiconductor device are electrically connected to output the first voltage, and the voltage value of the fifth voltage and the voltage value of the sixth voltage are the same as those of the fourth voltage. When the voltage value is equal, the electrodes of the first semiconductor device are conducted and the first voltage is It comes to be a force.
本発明の電子装置の製造方法は、それぞれ、第１の半導体の特性を有する１以上の第１ナノチューブと第２の半導体の特性を有する２以上の第２ナノチューブとが１つずつ隣り合った構造を有し、両端に電極が設けられたナノチューブを含み、更にこのナノチューブには、これを挟んで対向する２種類の導体からなる導体対が複数組設けられている第１及び第２半導体装置を形成する段階と、前記第１半導体装置の前記電極の一方に第１電圧を印加するための第１端子及び前記第２半導体装置の前記電極の一方に第２電圧を印加するための第２端子を形成する段階と、を含み、前記第１半導体装置及び前記第２半導体装置のいずれか一方の、少なくとも１組の導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、前記第１半導体装置及び前記第２半導体装置の前記一方の前記電極間が導通して、前記第１電圧又は前記第２電圧のいずれかが出力されるように構成されている電子装置を製造する方法である。 The electronic device manufacturing method of the present invention has a structure in which one or more first nanotubes having the characteristics of the first semiconductor and two or more second nanotubes having the characteristics of the second semiconductor are adjacent to each other. A first and second semiconductor device including a plurality of pairs of conductors each including two types of conductors facing each other across the nanotube. Forming a first terminal for applying a first voltage to one of the electrodes of the first semiconductor device; and a second terminal for applying a second voltage to one of the electrodes of the second semiconductor device. And applying different voltages to one conductor and the other conductor constituting at least one pair of conductors in any one of the first semiconductor device and the second semiconductor device. And said A method of manufacturing an electronic device configured such that one of the electrodes of one semiconductor device and the second semiconductor device is electrically connected to output either the first voltage or the second voltage. is there.
以下、本発明の実施形態を図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
＜動作原理＞
図１〜図５は、本発明の、カーボンナノチューブを用いた半導体装置の動作原理を説明するための図である。このカーボンナノチューブ１は、Ｐ型半導体の特性を有するものである。
<Operating principle>
1 to 5 are diagrams for explaining the operation principle of a semiconductor device using carbon nanotubes according to the present invention. This
図１では、カーボンナノチューブ１の軸に対して平行に、カーボンナノチューブ１を挟む位置に２つの電極が対向して配置される。本明細書では、一方の電極をバイアス電極２、他方の電極を制御電極３という。バイアス電極２及び制御電極３は、カーボンナノチューブ１の長さ以上の大きさで構成される。バイアス電極２には電源４から負電圧が印加されており、制御電極３には電源４から正電圧が印加されている。なお本明細書では、バイアス電極２に印加される電圧をバイアス電圧、制御電極３に印加される電圧を制御電圧という。
In FIG. 1, two electrodes are arranged opposite to each other so as to sandwich the
図２では、バイアス電極２及び制御電極３が板状に形成されており、対向する面が、カーボンナノチューブ１を挟んで平行になっている。図３では、バイアス電極２及び制御電極３のカーボンナノチューブ１側の面が、カーボンナノチューブの側面に沿った形状に形成される。このように、バイアス電極２及び制御電極３は、カーボンナノチューブ１の側面を挟んで対向するように配置されていればよい。バイアス電極２及び制御電極３とカーボンナノチューブ１との間は絶縁されている。例えば、単にバイアス電極２及び制御電極３とカーボンナノチューブ１との間に間隙を設けて構成してもよく、またバイアス電極２及び制御電極３とカーボンナノチューブ１との間にＳｉＯ２等の絶縁体を挟むように構成してもよい。
In FIG. 2, the
図４は、バイアス電極２及び制御電極３に電源４から電圧が印加された場合に発生する電界Ｅと、電界Ｅにより形成される反転層５とを表している。バイアス電極２に電源４から負電圧が印加され、制御電極３に電源４から正電圧が印加されると、制御電圧３からバイアス電極２に向かって電界Ｅが発生する。電界Ｅが発生すると、カーボンナノチューブ１内の電子がカーボンナノチューブ１の制御電極３側に移動する。これによりＰ型半導体の特性を有するカーボンナノチューブ１内に、Ｎ型半導体の特性を有する部分が形成される。カーボンナノチューブ１内で、電子が移動してＮ型半導体の特性を有することになった部分を反転層５という。バイアス電極２及び制御電極３は、カーボンナノチューブ１の長さと同じかそれ以上の長さで構成されるために、電界Ｅは、カーボンナノチューブ１の全体に対して平行に発生する。
FIG. 4 shows an electric field E generated when a voltage is applied from the
図５は、図４とは電源４の正負を逆に接続した場合の、電界Ｅと反転層５とを表している。電源４の正負を逆に接続した場合、つまりバイアス電極２に正電圧、制御電圧３に負電圧が印加されると、電界Ｅはバイアス電極２から制御電極３の向きに発生する。これにより反転層５がカーボンナノチューブ１のバイアス電極２側に形成される。
バイアス電極２及び制御電極３に同じ電圧を印加した場合、バイアス電極２と制御電極３との間に電界Ｅは発生しない。そのために、カーボンナノチューブ１内の電子が移動せず、反転層５が形成されることはない。
FIG. 5 shows the electric field E and the
When the same voltage is applied to the
このように、バイアス電極２及び制御電極３に印加する電圧により、カーボンナノチューブ１に反転層５が形成されるか否か、また反転層５が形成される場合にそれがカーボンナノチューブ１のバイアス電極２側か或いは制御電極３側かが決まる。このようなカーボンナノチューブ１の性質を利用して本発明の半導体装置を実現することができる。
As described above, whether or not the
以上の説明では、カーボンナノチューブ１がＰ型半導体の特性を持つものとして説明したが、Ｎ型半導体の特性を持つものであっても、同様に、バイアス電極２及び制御電極３に異なる電圧を印加することによって反転層５を形成することができる。この場合の反転層５は、正孔によって負電圧が印加される電極側に形成される。反転層５は、Ｎ型半導体の特性を持つカーボンナノチューブ１内のＰ型半導体の特性を有する部分になる。
In the above description, the
＜半導体装置の構成＞
図６〜図８は、以上のようなカーボンナノチューブの特性を利用した半導体装置の構成を表す図である。図６は、ＯＲ論理動作を実現した半導体装置１０の構造を表す図である。図７は、ＡＮＤ論理動作を実現した半導体装置２０を表す図である。図８は、インバータ動作を実現した半導体装置３０を表す図である。本実施形態に用いられるカーボンナノチューブは、長さが１μｍ〜１ｍｍ（１０−６〜１０−３ｍ）であり、直径が０．５ｎｍ〜１００ｎｍ（１０−９〜１０−７ｍ）である。しかし、カーボンナノチューブの大きさはこれに限定されるものではなく、上記の動作原理で説明したような動作を行うもの出れば、本発明の半導体装置に用いることが可能である。また材質も必ずしもカーボンである必要はなく、カーボン以外の材質を用いたナノチューブであっても、本発明の半導体装置を構成することが可能である。
<Configuration of semiconductor device>
6 to 8 are diagrams showing the configuration of the semiconductor device using the characteristics of the carbon nanotube as described above. FIG. 6 is a diagram illustrating the structure of the
図６の半導体装置１０は、ソース電極１１及びドレイン電極１２が形成されたカーボンナノチューブ１３と、第１、第２バイアス電極１４、１５と、第１、第２制御電極１６、１７とを備えている。カーボンナノチューブ１３と、第１、第２バイアス電極１４、１５及び第１、第２制御電極１６、１７との間には、ＳｉＯ２等の絶縁体が設けられており、これらの間が絶縁されている。なお、カーボンナノチューブ１３と、第１、第２バイアス電極１４、１５及び第１、第２制御電極１６、１７との間が狭い場合には、絶縁耐電圧の関係から、絶縁体に代えて、不活性ガスの充填、或いは真空にしてもよい。この実施形態では、カーボンナノチューブ１３がＰ型半導体の特性を有するものである。
The
ソース電極１１及びドレイン電極１２は、Ｎ型半導体の特性を有しておりカーボンナノチューブ１３の両端に形成される。ソース電極１１及びドレイン電極１２は、Ｎ型半導体の特性を有するカーボンナノチューブにより形成してもよく、またシリコンなどの他の素材を用いて形成してもよい。ソース電極１１及びドレイン電極１２をＮ型半導体の特性を有するカーボンナノチューブで形成する場合には、カーボンナノチューブ１３と一体に形成できる。ソース電極１１にはソース端子１１ａが設けられており、ドレイン電極１２にはドレイン端子１２ａが設けられている。
The
第１、第２バイアス電極１４、１５及び第１、第２制御電極１６、１７は、カーボンナノチューブ１３の軸に平行に設けられている。第１バイアス電極１４と第１制御電極１６とは、カーボンナノチューブ１３を挟んで対向するように設けられている。第２バイアス電極１５と第２制御電極１７とは、カーボンナノチューブ１３を挟んで対向するように設けられている。第１バイアス電極１４には第１バイアス端子１４ａが接続されており、第２バイアス電極１５には第２バイアス端子１５ａが接続されている。第１制御電極１６には第１制御端子１６ａが接続されており、第２制御電極１７には第２制御端子１７ａが接続されている。第１、第２バイアス電極１４、１５及び第１、第２制御電極１６、１７は、カーボンナノチューブ１３に反転層を形成するためのものであるので、カーボンナノチューブ１３よりも大きく形成されていればよい。
The first and
このような構成の半導体装置は、第１、第２バイアス端子１４ａ、１５ａにロー論理を示す電圧を印加して、第１制御端子１６ａ及び第２制御端子１７ａから、ロー論理又はハイ論理を示す電圧を印加することで、以下のような動作を行う。 The semiconductor device having such a configuration applies a voltage indicating low logic to the first and second bias terminals 14a and 15a, and indicates low logic or high logic from the first control terminal 16a and the second control terminal 17a. By applying a voltage, the following operation is performed.
第１制御端子１６ａ及び第２制御端子１７ａからロー論理を示す電圧が印加される場合、第１、第２バイアス電極１４、１５にロー論理を示す電圧が印加されているので、カーボンナノチューブ１内に反転層５が形成されない。そのために、ソース電極１１とドレイン電極１２とが導通状態にならない。ソース電極１１とドレイン電極１２とが導通状態にならないために、この半導体装置はオフ状態になる。
When a voltage indicating a low logic is applied from the first control terminal 16a and the second control terminal 17a, a voltage indicating a low logic is applied to the first and
第１制御端子１６ａからロー論理を示す電圧が印加され、第２制御端子１７ａからハイ論理を示す電圧が印加される場合、第１、第２バイアス電極１４、１５にロー論理を示す電圧が印加されているので、第２制御電極１７から第２バイアス電極１５に向かって電界Ｅが発生する。電界Ｅの発生に伴い、カーボンナノチューブ１の第２制御電極１７側に反転層５が形成される。反転層５がソース電極１１とドレイン電極１２との間のチャネルとなって、ソース電極１１とドレイン電極１２とが導通状態になる。ソース電極１１とドレイン電極１２とが導通状態になるために、この半導体装置はオン状態になる。
When a voltage indicating low logic is applied from the first control terminal 16a and a voltage indicating high logic is applied from the second control terminal 17a, a voltage indicating low logic is applied to the first and
第１制御端子１６ａからハイ論理を示す電圧が印加され、第２制御端子１７ａからロー論理を示す電圧が印加される場合、第１、第２バイアス電極１４、１５にロー論理を示す電圧が印加されているので、第１制御電極１６から第１バイアス電極１４に向かって電界Ｅが発生する。電界Ｅの発生に伴い、カーボンナノチューブ１の第１制御電極１６側に反転層５が形成される。反転層５がソース電極１１とドレイン電極１２との間のチャネルとなって、ソース電極１１とドレイン電極１２とが導通状態になる。ソース電極１１とドレイン電極１２とが導通状態になるために、この半導体装置はオン状態になる。
When a voltage indicating high logic is applied from the first control terminal 16a and a voltage indicating low logic is applied from the second control terminal 17a, a voltage indicating low logic is applied to the first and
第１制御端子１６ａ及び第２制御端子１７ａからハイ論理を示す電圧が印加される場合、第１、第２バイアス電極１４、１５にロー論理を示す電圧が印加されているので、第１制御電極１６から第１バイアス電極１４に向かって電界Ｅが発生するとともに、第２制御電極１７から第２バイアス電極１５に向かって電界Ｅが発生する。電界Ｅの発生に伴い、カーボンナノチューブ１の第１制御電極１６側及び第２制御電極１７側に反転層５が形成される。反転層５がソース電極１１とドレイン電極１２との間のチャネルとなって、ソース電極１１とドレイン電極１２とが導通状態になる。ソース電極１１とドレイン電極１２とが導通状態になるために、この半導体装置はオン状態になる。
When a voltage indicating a high logic is applied from the first control terminal 16a and the second control terminal 17a, a voltage indicating a low logic is applied to the first and
このように、第１制御端子１６ａ及び第２制御端子１７ａからともにロー論理を示す電圧が印加される場合を除いて、半導体装置はオン状態になる。つまり、この半導体装置はＯＲ論理動作を行っている。 As described above, the semiconductor device is turned on except when a voltage indicating low logic is applied from both the first control terminal 16a and the second control terminal 17a. That is, this semiconductor device performs an OR logic operation.
図７の半導体装置２０は、ソース電極２１及びドレイン電極２２が形成されたカーボンナノチューブ２３と、第１、第２バイアス電極２４、２５と、第１、第２制御電極２６、２７とを備えている。カーボンナノチューブ２３と、第１、第２バイアス電極２４、２５及び第１、第２制御電極２６、２７との間は、ＳｉＯ２等の絶縁体が設けられており、これらの間が絶縁されている。なお、カーボンナノチューブ２３と、第１、第２バイアス電極２４、２５及び第１、第２制御電極２６、２７との間が狭い場合には、絶縁耐電圧の関係から、絶縁体に代えて、不活性ガスの充填、或いは真空にしてもよい。
The
ソース電極２１及びドレイン電極２２は、図６の半導体装置１０と同様にＮ型半導体の特性を有しており、カーボンナノチューブ２３の両端に形成される。ソース電極２１及びドレイン電極２２は、Ｎ型半導体の特性を有するカーボンナノチューブにより形成してもよく、またシリコンなどの他の素材を用いて形成してもよい。ソース電極２１及びドレイン電極２２をＮ型半導体の特性を有するカーボンナノチューブで形成する場合には、カーボンナノチューブ２３と一体に形成できる。ソース電極２１にはソース端子２１ａが接続されており、ドレイン電極２２にはドレイン端子２２ａが接続されている。
The
カーボンナノチューブ２３は、ソース電極２１側から順に、Ｐ型半導体の特性を有するナノチューブ（以下、「第１Ｐ型ナノチューブ２３ａ」という）、Ｎ型半導体の特性を有するナノチューブ（以下、「Ｎ型ナノチューブ２３ｂ」という）、Ｐ型半導体の特性を有するナノチューブ（以下、「第２Ｐ型ナノチューブ２３ｃ」という）が形成されている。
The
第１、第２バイアス電極２４、２５及び第１、第２制御電極２６、２７は、カーボンナノチューブ２３の軸に平行に設けられている。第１バイアス電極２４と第１制御電極２６とは、カーボンナノチューブ２３を挟んで対向するように設けられている。第１制御電極２６は、ソース電極２１からＮ型ナノチューブ２３ｂまでの大きさを有している。第２バイアス電極２５と第２制御電極２７とは、カーボンナノチューブ２３を挟んで対向するように設けられている。第２制御電極２７は、ドレイン電極２２からＮ型ナノチューブ２３ｂまでの大きさを有している。第１制御電極２６には第１制御端子２６ａが接続されており、第２制御電極２７には第２制御端子２７ａが接続されている。第１バイアス電極２４及び第１制御電極２６は、第１Ｐ型ナノチューブ２３ａに反転層を形成でき、第２Ｐ型ナノチューブ２３ｃに反転層によるチャネルが形成されないような大きさであればよい。第２バイアス電極２５及び第２制御電極２７は、第２Ｐ型ナノチューブ２３ｃに反転層を形成でき、第１Ｐ型ナノチューブ２３ａに反転層によるチャネルが形成されないような大きさであればよい。
The first and
このような構成の半導体装置は、第１、第２バイアス電極２４、２５にロー論理を示す電圧を印加して、第１制御端子２６ａ及び第２制御端子２７ａから、ロー論理又はハイ論理を示す電圧を印加することで、以下のような動作を行う。
The semiconductor device having such a configuration applies a voltage indicating low logic to the first and
第１制御端子２６ａ及び第２制御端子２７ａからロー論理を示す電圧が印加される場合、第１、第２バイアス電極２４、２５にロー論理を示す電圧が印加されているので、カーボンナノチューブ２３内に反転層５が形成されない。そのために、ソース電極２１とドレイン電極２２とが導通状態にならない。ソース電極２１とドレイン電極２２とが導通状態にならないために、この半導体装置２０はオフ状態になる。
When a voltage indicating a low logic is applied from the first control terminal 26a and the second control terminal 27a, a voltage indicating a low logic is applied to the first and
第１制御端子２６ａからロー論理を示す電圧が印加され、第２制御端子２７ａからハイ論理を示す電圧が印加される場合、第１、第２バイアス電極２４、２５にロー論理を示す電圧が印加されているので、第２制御電極２７から第２バイアス電極２５に向かって電界Ｅが発生する。電界Ｅの発生に伴い、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃの第２制御電極２７側に反転層５が形成される。反転層５がＮ型ナノチューブ２３ｂとドレイン電極２２との間のチャネルとなって、Ｎ型ナノチューブ２３ｂとドレイン電極２２とが導通状態になる。しかし反転層５が第２Ｐ型ナノチューブ２３ｃのみに形成され、第１Ｐ型ナノチューブ２３ａに形成されないので、ソース電極２１とドレイン電極２２とは導通状態にならない。ソース電極２１とドレイン電極２２とが導通状態にならないために、この半導体装置２０はオフ状態になる。
When a voltage indicating low logic is applied from the first control terminal 26a and a voltage indicating high logic is applied from the second control terminal 27a, a voltage indicating low logic is applied to the first and
第１制御端子２６ａからハイ論理を示す電圧が印加され、第２制御端子２７ａからロー論理を示す電圧が印加される場合、第１、第２バイアス電極２４、２５にロー論理を示す電圧が印加されているので、第１制御電極２６から第１バイアス電極２４に向かって電界Ｅが発生する。電界Ｅの発生に伴い、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａの第１制御電極２６側に反転層５が形成される。反転層５がソース電極２１とＮ型ナノチューブ２３ｂとの間のチャネルとなって、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になる。しかし反転層５が第１Ｐ型ナノチューブ２３ａのみに形成され、第２Ｐ型ナノチューブ２３ｃに形成されないので、ソース電極２１とドレイン電極２２とは導通状態にならない。ソース電極２１とドレイン電極２２とが導通状態にならないために、この半導体装置２０はオフ状態になる。
When a voltage indicating high logic is applied from the first control terminal 26a and a voltage indicating low logic is applied from the second control terminal 27a, a voltage indicating low logic is applied to the first and
第１制御端子２６ａ及び第２制御端子２７ａからハイ論理を示す電圧が印加される場合、第１、第２バイアス電極２４、２５にロー論理を示す電圧が印加されているので、第１制御電極２６から第１バイアス電極２４に向かって電界Ｅが発生するとともに、第２制御電極２７から第２バイアス電極２５に向かって電界Ｅが発生する。電界Ｅの発生に伴い、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａの第１制御電極２６側及び第２Ｐ型ナノチューブ２３ｃの第２制御電極２７側に反転層５が形成される。第１Ｐ型ナノチューブ２３ａに形成される反転層５がソース電極２１とＮ型ナノチューブ２３ｂとの間のチャネルとなって、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になる。第２Ｐ型ナノチューブ２３ｃに形成される反転層５がＮ型ナノチューブ２３ｂとドレイン電極２２との間のチャネルとなって、Ｎ型ナノチューブ２３ｂとドレイン電極２２とが導通状態になる。そのために、ソース電極２１とドレイン電極２２とが導通状態になる。ソース電極２１とドレイン電極２２とが導通状態になるために、この半導体装置２０はオン状態になる。
When a voltage indicating a high logic is applied from the first control terminal 26a and the second control terminal 27a, a voltage indicating a low logic is applied to the first and
このように、第１制御端子２６ａ及び第２制御端子２７ａからハイ論理を示す電圧が印加される場合のみ、半導体装置２０はオン状態になる。つまり、この半導体装置２０はＡＮＤ論理動作を行っている。この半導体装置２０は、カーボンナノチューブ２３のＮ型ナノチューブ２３ｂが、金属の特性を有するものであっても同様の動作を行う。
In this way, the
図８の半導体装置３０は、ソース電極３１及びドレイン電極３２が形成されたカーボンナノチューブ３３と、第１、第２バイアス電極３４、３５と、制御電極３６とを備えている。カーボンナノチューブ３３と、第１、第２バイアス電極１４、１５及び制御電極３６との間は、ＳｉＯ２等の絶縁体が設けられており、これらの間が絶縁されている。なお、カーボンナノチューブ３３と、第１、第２バイアス電極３４、３５及び制御電極３６との間が狭い場合には、絶縁耐電圧の関係から、絶縁体に代えて、不活性ガスの充填、或いは真空にしてもよい。
The
ソース電極３１及びドレイン電極３２は、図６の半導体装置１０と同様にＮ型半導体の特性を有しており、カーボンナノチューブ３３の両端に形成される。ソース電極３１及びドレイン電極３２は、Ｎ型半導体の特性を有するカーボンナノチューブにより形成してもよく、またシリコンなどの他の素材を用いて形成してもよい。ソース電極３１及びドレイン電極３２をＮ型半導体の特性を有するカーボンナノチューブで形成する場合には、カーボンナノチューブ３３と一体に形成できる。ソース電極３１にはソース端子３１ａが接続されており、ドレイン電極３２にはドレイン端子３２ａが接続されている。
The
カーボンナノチューブ３３は、ソース電極３１側から順に、Ｐ型半導体の特性を有するナノチューブ（以下、「第１Ｐ型ナノチューブ３３ａ」という）、Ｎ型半導体の特性を有するナノチューブ（以下、「Ｎ型ナノチューブ３３ｂ」という）、Ｐ型半導体の特性を有するナノチューブ（以下、「第２Ｐ型ナノチューブ３３ｃ」という）が形成されている。
The carbon nanotubes 33 are, in order from the
第１、第２バイアス電極３４、３５及び制御電極３６は、カーボンナノチューブ３３の軸に平行に設けられている。第１バイアス電極３４と第２バイアス電極３５とは、カーボンナノチューブ３３から見て同じ側に直線上に並んで設けられている。第１、第２バイアス電極３４、３５と制御電極３６とは、カーボンナノチューブ３３を挟んで対向するように設けられている。第１バイアス電極３４は、ソース電極３１からＮ型ナノチューブ３３ｂまでの長さを有している。第２バイアス電極３５は、ドレイン電極３２からＮ型ナノチューブ３３ｂまでの大きさを有している。制御端子３６には制御端子３６ａが接続されており、Ｎ型ナノチューブ３３ｂには出力端子３８が接続されている。第１バイアス電極３４は、第１Ｐ型ナノチューブ３３ａに反転層を形成でき、第２Ｐ型ナノチューブ３３ｃに反転層によるチャネルが形成されないような大きさであればよい。第２バイアス電極３５は、第２Ｐ型ナノチューブ３３ｃに反転層を形成でき、第１Ｐ型ナノチューブ３３ａに反転層によるチャネルが形成されないような大きさであればよい。
The first and
このような構成の半導体装置３０は、第１バイアス電極３４にハイ論理を示す電圧を印加して、第２バイアス電極３５にロー論理を示す電圧を印加して、ソース電極３１にハイ論理を示す電圧を印加して、ドレイン電極３２にロー論理を示す電圧を印加して、制御端子３６ａからロー論理又はハイ論理を示す電圧を印加することで、以下のような動作を行う。
The
制御端子３６ａからロー論理を示す電圧が印加される場合、第１バイアス電極３４にハイ論理を示す電圧が印加されて、第２バイアス電極３５にロー論理を示す電圧が印加されているので、第１バイアス電極３４から制御電極３６に向かって電界Ｅが発生する。電界Ｅにより、第１Ｐ型半導体部３３ａの第１バイアス電極３４側に反転層５が形成される。反転層５がソース電極３１とＮ型ナノチューブ３３ｂとの間のチャネルとなって、ソース電極３１とＮ型ナノチューブ３３ｂとが導通状態になる。ソース電極３１にはハイ論理を示す電圧が印加されているので、出力端子３８からは、ハイ論理を示す電圧が出力される。
When a voltage indicating low logic is applied from the control terminal 36a, a voltage indicating high logic is applied to the
制御端子３６ａからハイ論理を示す電圧が印加される場合、第１バイアス電極３４にハイ論理を示す電圧が印加されて、第２バイアス電極３５にロー論理を示す電圧が印加されているので、制御電極３６から第２バイアス電極３５に向かって電界Ｅが発生する。電界Ｅにより、第２Ｐ型半導体部３３ｃの制御電極３６側に反転層５が形成される。反転層５がＮ型ナノチューブ３３ｂとドレイン電極３２との間のチャネルとなって、Ｎ型ナノチューブ３３ｂとドレイン電極３２とが導通状態になる。ドレイン電極３２にはロー論理を示す電圧が印加されているので、出力端子３８からは、ロー論理を示す電圧が出力される。
When a voltage indicating high logic is applied from the control terminal 36a, a voltage indicating high logic is applied to the
このように、制御端子３６ａからロー論理を示す電圧が印加される場合に出力端子３８からハイ論理を示す電圧が出力され、制御端子３６ａからハイ論理を示す電圧が印加される場合に出力端子３８からロー論理を示す電圧が出力される。つまり、この半導体装置３０はインバータ動作を行っている。この半導体装置３０は、カーボンナノチューブ３０のＮ型ナノチューブ３３ｂが、金属の特性を有するものであっても同様の動作を行う。
Thus, when a voltage indicating low logic is applied from the control terminal 36a, a voltage indicating high logic is output from the
以上のように、制御電極、バイアス電極の数、配置、長さ、印加される電圧、カーボンナノチューブの電気的な特性を様々に組み合わせることで、１個の素子により様々な機能を実現することが可能である。バイアス電極と制御電極とは対（導体対）になっている。導体対の数、チャネルが形成されるナノチューブ（上記の実施形態では、Ｐ型ナノチューブ）の数により入力数が決まる。上記の例では、２入力のＯＲ論理、ＡＮＤ論理を行う半導体装置を示したが、導体対の数、Ｐ型ナノチューブの数が、３個、４個と増えると、３入力、４入力の半導体装置を実現することができる。またカーボンナノチューブ１３、２３、３３のもつＰ型半導体の特性、Ｎ型半導体の特性は、逆に構成されていてもよい。反転層の形成される部分が逆になるだけで、機能としては同じものが実現可能である。
As described above, various functions can be realized by one element by variously combining the number, arrangement, length, applied voltage, and carbon nanotube electrical characteristics of the control electrode and bias electrode. Is possible. The bias electrode and the control electrode form a pair (conductor pair). The number of inputs is determined by the number of conductor pairs and the number of nanotubes in the channel (in the above embodiment, P-type nanotubes). In the above example, a semiconductor device that performs 2-input OR logic and AND logic is shown. However, if the number of conductor pairs and the number of P-type nanotubes increase to 3, 4, 3-input, 4-input semiconductor. An apparatus can be realized. In addition, the characteristics of the P-type semiconductor and the N-type semiconductor of the
＜半導体装置の製造方法＞
図９〜図１５は、本発明の半導体装置を製造するための方法を説明する図である。ここでは、図６の半導体装置１０を製造する手順について説明する。ここでは、ソース電極１１及びドレイン電極１２をＮ型半導体の特性を有するカーボンナノチューブにより形成する手順を説明する。
<Method for Manufacturing Semiconductor Device>
9 to 15 are views for explaining a method for manufacturing the semiconductor device of the present invention. Here, a procedure for manufacturing the
まず、アーク放電、レーザ蒸発、化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）等の既知の方法で、単層のカーボンナノチューブを形成する。図９では、基板４１上に鉄の微粒子などによる金属触媒（本実施形態では鉄（Ｆｅ）触媒４２）の薄膜を配置しておき、ＣＶＤによりカーボンナノチューブを形成する。基板４１は、例えば従来の半導体製造に用いられるシリコンを材料とした半導体基板である。
First, single-walled carbon nanotubes are formed by a known method such as arc discharge, laser evaporation, or chemical vapor deposition (CVD). In FIG. 9, a thin film of a metal catalyst (iron (Fe)
ナノチューブは、４価の元素雰囲気で所定の温度、例えば６００〜７００℃に加熱することで形成することができる。本実施形態ではカーボンナノチューブを形成するので、炭素雰囲気で６００〜７００℃に加熱することで形成する。
カーボンナノチューブを５価の元素（例えばリン）雰囲気で６００〜７００℃に加熱することで、Ｎ型半導体の特性を有するものに変化させることができる。また、カーボンナノチューブを３価の元素（例えばガリウム）雰囲気で６００〜７００℃に加熱することで、Ｐ型半導体の特性を有するものに変化させることができる。
Nanotubes can be formed by heating to a predetermined temperature, for example, 600 to 700 ° C. in a tetravalent element atmosphere. In the present embodiment, since carbon nanotubes are formed, they are formed by heating to 600 to 700 ° C. in a carbon atmosphere.
By heating the carbon nanotube to 600 to 700 ° C. in a pentavalent element (for example, phosphorus) atmosphere, the carbon nanotube can be changed to one having the characteristics of an N-type semiconductor. Further, by heating the carbon nanotube to 600 to 700 ° C. in a trivalent element (eg, gallium) atmosphere, the carbon nanotube can be changed to one having the characteristics of a P-type semiconductor.
図９では、炭素雰囲気で６００〜７００℃に加熱してカーボンナノチューブを形成した後に、このカーボンナノチューブを５価の元素雰囲気で６００〜７００℃に加熱することで、Ｎ型半導体の特性を有するカーボンナノチューブ４３に変化させる。カーボンナノチューブ４３は、軸が基板４１に対して垂直になるように形成される。
In FIG. 9, after carbon nanotubes are formed by heating to 600 to 700 ° C. in a carbon atmosphere, the carbon nanotubes are heated to 600 to 700 ° C. in a pentavalent element atmosphere, so that carbon having characteristics of an N-type semiconductor is obtained. Change to nanotube 43. The carbon nanotubes 43 are formed so that the axis is perpendicular to the
引き続きＰ型半導体の特性を有するカーボンナノチューブ４４を形成する（図１０）。炭素雰囲気で６００〜７００℃に加熱して、既に形成されているカーボンナノチューブ４３に連続してカーボンナノチューブを形成した後に、このカーボンナノチューブを３価の元素雰囲気で６００〜７００℃に加熱することで、Ｐ型半導体の特性を有するカーボンナノチューブ４４に変化させる。カーボンナノチューブ４４を形成する際には、既に形成されたカーボンナノチューブ４３をマスクしておく必要がある。マスクしなければ、電気的特性が変化するためである。また、カーボンナノチューブ４４を形成する前に、既に形成されたカーボンナノチューブ４３を適当な長さに成形するようにしてもよい。 Subsequently, carbon nanotubes 44 having the characteristics of a P-type semiconductor are formed (FIG. 10). By heating to 600 to 700 ° C. in a carbon atmosphere to form carbon nanotubes continuously with the already formed carbon nanotubes 43, the carbon nanotubes are heated to 600 to 700 ° C. in a trivalent element atmosphere. The carbon nanotube 44 having the characteristics of a P-type semiconductor is changed. When the carbon nanotubes 44 are formed, it is necessary to mask the already formed carbon nanotubes 43. This is because the electrical characteristics change if the mask is not used. In addition, before the carbon nanotubes 44 are formed, the already formed carbon nanotubes 43 may be formed to an appropriate length.
カーボンナノチューブ４４の形成が終了すると、引き続きＮ型半導体の特性を有するカーボンナノチューブ４５を形成する（図１１）。炭素雰囲気で６００〜７００℃に加熱して、既に形成されているカーボンナノチューブ４４の下に連続してカーボンナノチューブを形成した後に、このカーボンナノチューブを５価の元素雰囲気で６００〜７００℃に加熱することで、Ｎ型半導体の特性を有するカーボンナノチューブ４５に変化させる。カーボンナノチューブ４５を形成する際には、既に形成されたカーボンナノチューブ４３、４４をマスクしておく必要がある。マスクしなければ、電気的特性が変化するためである。また、カーボンナノチューブ４５を形成する前に、既に形成されたカーボンナノチューブ４４を適当な長さに成形するようにしてもよい。
When the formation of the carbon nanotube 44 is completed, the
以上は、カーボンナノチューブを形成する手順の一例であり、これ以外の手順でＮ型半導体の特性を有するカーボンナノチューブの間にＰ型半導体の特性を有するカーボンナノチューブを形成するようにしてもよい。例えば、Ｎ型半導体の特性を有するカーボンナノチューブを形成しておき、その中程をＰ型半導体の特性を有するように変化させてもよい。これは、例えば以下のような手順で可能である。まず炭素雰囲気で６００〜７００℃に加熱することでカーボンナノチューブを形成しておき、次いで、このカーボンナノチューブを５価の元素雰囲気で６００〜７００℃に加熱することでＮ型半導体の特性を有するカーボンナノチューブを形成する。その後、カーボンナノチューブの両端をマスクして３価の元素雰囲気で６００〜７００℃に加熱することで、中程をＰ型半導体の特性を有するように変化させることができる。また逆に、Ｐ型半導体の特性を有するカーボンナノチューブを生成しておき、その両端をＮ型半導体の特性を有するように変化させてもよい。 The above is an example of a procedure for forming carbon nanotubes, and carbon nanotubes having P-type semiconductor properties may be formed between carbon nanotubes having N-type semiconductor properties by other procedures. For example, carbon nanotubes having the characteristics of an N-type semiconductor may be formed, and the middle thereof may be changed to have the characteristics of a P-type semiconductor. This is possible by the following procedure, for example. First, carbon nanotubes are formed by heating to 600 to 700 ° C. in a carbon atmosphere, and then carbon having characteristics of an N-type semiconductor by heating the carbon nanotubes to 600 to 700 ° C. in a pentavalent element atmosphere. Nanotubes are formed. After that, by masking both ends of the carbon nanotube and heating to 600 to 700 ° C. in a trivalent element atmosphere, the middle can be changed to have the characteristics of a P-type semiconductor. Conversely, carbon nanotubes having the characteristics of a P-type semiconductor may be generated, and both ends thereof may be changed to have the characteristics of an N-type semiconductor.
なお、図７、図８の半導体装置２０、３０のように、Ｎ型半導体の特性を有するカーボンナノチューブとＰ型半導体の特性を有するカーボンナノチューブが更に多層に重ねられた構成では、図１１の手順の後に、図１０、図１１の手順を繰り返し行えばよい。
In the configuration in which the carbon nanotubes having the characteristics of the N-type semiconductor and the carbon nanotubes having the characteristics of the P-type semiconductor are further stacked in multiple layers like the
カーボンナノチューブの形成が終了すると、基板４１上で、カーボンナノチューブを被覆するように、ＳｉＯ２等の絶縁体４６を形成する（図１２）。絶縁体４６の形成は、従来の半導体製造工程でも行われており、同様の工程により形成可能である。
絶縁体４６を形成した後に、カーボンナノチューブ４３〜４５の周囲に、導体４７ａ〜４７ｄを形成する（図１３）。導体４７ａ、４７ｃは、カーボンナノチューブ４３〜４５の軸から見て、カーボンナノチューブ４３〜４５を挟んで対向するように形成され、導体４７ｂ、４７ｄは、カーボンナノチューブ４３〜４５の軸から見て、カーボンナノチューブ４３〜４５を挟んで対向するように形成される。導体４７ａ〜４７ｄの形成は、従来の半導体製造工程でも行われるように、絶縁体４６の導体形成部分に空隙を形成して、当該空隙に銅、金などの導体を蒸着することにより可能である。
When the formation of the carbon nanotubes is completed, an
After forming the
図７の半導体装置２０の第１制御電極２６、第２制御電極２７のように、導体がカーボンナノチューブ４３〜４５の長さよりも短く形成される場合には、導体を所望の大きさに形成した後に、当該導体をマスクして、それ以上の成長を防止すればよい。
When the conductor is formed shorter than the length of the carbon nanotubes 43 to 45 as in the
図８の半導体装置３０の第１バイアス電極３４、第２バイアス電極３５のように、導体が途中で一端切れた構成になっている場合には、導体を所望の大きさまで形成した後に、一端絶縁体を形成し、その後再び導体を形成すればよい。
In the case where the conductor has a structure in which one end is cut halfway like the
導体４７ａ〜４７ｄの形成が終了すると、次いで、基板４１及び鉄触媒４２の除去、絶縁体４６の一部除去を行う（図１４）。基板４１及び鉄触媒４２の除去は、例えば研磨することで行うことができる。絶縁体４６の除去は、従来の半導体製造工程でも行われており、同様の工程により可能である。この工程により、カーボンナノチューブ４３、４５、及び導体４７ａ〜４７ｄの端部が、絶縁体４６から露出することになる。
When the formation of the conductors 47a to 47d is completed, the
次いで、絶縁体４６を、カーボンナノチューブ４３〜４５と導体４７ａ〜４７ｄの間に形成されているものを除いてすべて除去する（図１５）。この場合も工程も、従来の半導体製造工程で可能である。この工程により、導体４７ａ〜４７ｄが露出され、図６の半導体装置１０ような端子を設けることができるようになる。なお、単に端子を設けるだけなら、図１４の工程後でも可能である。また、絶縁体４６をカーボンナノチューブ４３〜４５の周囲を覆うように残すと、カーボンナノチューブ４３〜４５を周囲の環境から保護する構造となる。
Next, all of the
カーボンナノチューブ４３、４５にソース端子、ドレイン端子を設けるにはカーボンナノチューブ４３、４５の開口部分を閉じる必要がある。例えば、カーボンナノチューブ４３、４５の該当箇所に導体を形成して開口部分を閉じたり、フラーレンキャップを用いることで開口部分を閉じることができる。
In order to provide the
ソース電極１１及びドレイン電極１２は、カーボンナノチューブにかえてシリコンのような従来から使用されている材質によるＮ型半導体で形成してもよい。例えば、図１４の状態でカーボンナノチューブ４３、４５の開口部分に従来の材質によるＮ型半導体を形成する。このような構成では、ソース端子及びドレイン端子をソース電極１１及びドレイン電極１２に直接設けることができる。
The
また、導体４７ａ〜４７ｄをカーボンナノチューブにより形成してもよい。例えば、図９〜図１１において、カーボンナノチューブを軸から見て十字に並ぶように形成する。その後、絶縁体４６で被覆する前に、真ん中のカーボンナノチューブを除く他のカーボンナノチューブを金属の特性を有するものに変化させる。これは、真ん中のカーボンナノチューブをマスクしておき、他のカーボンナノチューブを所定の元素雰囲気で所定の温度に加熱することで可能である。
Moreover, you may form the conductors 47a-47d with a carbon nanotube. For example, in FIGS. 9 to 11, the carbon nanotubes are formed so as to be arranged in a cross as viewed from the axis. After that, before coating with the
＜半導体装置を用いた電子装置＞
以上のような半導体装置を用いて構成した電子装置の例を以下に示す。ここで挙げる電子装置は、２電源の相補論理回路等であるが、本発明はこれに限られるものでなく、使用する半導体装置の種類、接続形態、電源の接続形態等により種々多様な電子装置を実現できるものである。
<Electronic device using semiconductor device>
An example of an electronic device configured using the semiconductor device as described above is shown below. The electronic device mentioned here is a complementary logic circuit with two power supplies, but the present invention is not limited to this, and various electronic devices can be used depending on the type of semiconductor device to be used, connection form, power supply connection form, and the like. Can be realized.
［ＮＡＮＤ論理装置］
図１６は、ＮＡＮＤ論理動作を行う電子装置の構成を表す図である。この電子装置は、図６に示すＯＲ論理動作を行う第１半導体装置１０と、図７に示すＡＮＤ論理動作を行う第２半導体装置２０と、第１、第２電源ＶＤＤ１、ＶＤＤ２とにより構成されている。この電子装置は、第１入力端子Ｖin1及び第２入力端子Ｖin2からの入力をＮＡＮＤ論理演算して、その結果を出力端子Ｖoutから出力するものである。
[NAND logic device]
FIG. 16 is a diagram illustrating a configuration of an electronic device that performs a NAND logic operation. This electronic device includes a
第１半導体装置１０は、ソース端子１１ａが第１電源ＶＤＤ１の陽極に接続されており、第１、第２バイアス端子１４ａ、１５ａが第２電源ＶＤＤ２の陽極に接続されており、第１制御端子１６ａが第１入力端子Ｖin1に接続されており、第２制御端子１７ａが第２入力端子Ｖin2に接続されている。
In the
第２半導体装置２０は、ソース端子２１ａが第１電源ＶＤＤ１の陰極に接続されており、第１、第２バイアス端子２４ａ、２５ａが第２電源ＶＤＤ２の陰極に接続されており、第１制御端子２６ａが第１入力端子Ｖin1に接続されており、第２制御端子２７ａが第２入力端子Ｖin2に接続されている。
In the
第１半導体装置２０のドレイン端子１２ａと第２半導体装置２０のドレイン端子２２ａとは、出力端子Ｖoutに接続されている。
The drain terminal 12a of the
このような構成により、第１電源ＶＤＤ１の正電圧である電圧Ｖ１が、第１半導体装置１０のソース電極１１に印加される。第１電源ＶＤＤ１の負電圧である電圧Ｇ１が、第２半導体装置２０のソース電極２１に印加される。第２電源ＶＤＤ２の正電圧である電圧Ｖ２が、第１半導体装置１０の第１、第２バイアス電極１４、１５に印加される。第２電源ＶＤＤ２の負電圧である電圧Ｇ２が、第２半導体装置２０の第１、第２バイアス電極２４、２５に印加される。
With such a configuration, the voltage V <b> 1 that is the positive voltage of the first power supply VDD <b> 1 is applied to the
第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、以下のような動作になる。 When low logic (equal to voltage G2) is input to the first input terminal Vin1, and low logic (equal to voltage G2) is input to the second input terminal Vin2, the following operation is performed.
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにロー論理が入力されるために、第１制御電極１６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにロー論理が入力されるために、第２制御電極１７に電圧Ｇ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１、第２バイアス電極１４、１５に印加される電圧が第１、第２制御電極１６、１７に印加される電圧よりも大きい。そのために、第１バイアス電極１４から第１制御電極１６に向かって電界Ｅが発生するとともに、第２バイアス電極１５から第２制御電極１７に向かって電界Ｅが発生する。これによりカーボンナノチューブ１３は第１、第２バイアス電極１４、１５側の導通の状態になり、第１半導体装置１０がオン状態になる。
In the
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにロー論理が入力されるために、第１制御電極２６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにロー論理が入力されるために、第２制御電極２７に電圧Ｇ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１、第２バイアス電極２４、２５に印加される電圧と第１、第２制御電極２６、２７に印加される電圧とが等しいために、カーボンナノチューブ２３に電界Ｅは発生しない。これによりソース電極２１とドレイン電極２２との間が導通せず、第２半導体装置２０がオフ状態になる。
In the
第１半導体装置１０がオン状態、第２半導体装置２０がオフ状態になるために、出力端子Ｖoutからは、第１半導体装置１０のソース電極１１に印加される電圧が出力される。ここではソース電極１１に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。
Since the
第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、以下のような動作になる。 When low logic (equal to voltage G2) is input to the first input terminal Vin1, and high logic (equal to voltage V2) is input to the second input terminal Vin2, the following operation is performed.
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにロー論理が入力されるために、第１制御電極１６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにハイ論理が入力されるために、第２制御電極１７に電圧Ｖ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１バイアス電極１４に印加される電圧が第１制御電極１６に印加される電圧よりも大きい。そのために、第１バイアス電極１４から第１制御電極１６に向かって電界Ｅが発生する。これによりカーボンナノチューブ１３は第１バイアス電極１４側の導通の状態になり、第１半導体装置１０がオン状態になる。
In the
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにロー論理が入力されるために、第１制御電極２６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにハイ論理が入力されるために、第２制御電極２７に電圧Ｖ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１バイアス電極２４に印加される電圧と第１制御電極２６に印加される電圧とが等しいために、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａに電界Ｅは発生しない。そのために、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態にならない。第２バイアス電極２５に印加される電圧は第２制御電極２７に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃに第２バイアス電極２５から第２制御電極２７に向かって電界Ｅが発生する。これにより第２Ｐ型ナノチューブ２３ｃの第２バイアス電極２５側に反転層５が形成される。反転層５がチャネルとなって、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になる。ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になるが、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態にないために、ソース電極２１とドレイン電極２２との間が導通せず、第２半導体装置２０がオフ状態になる。
In the
第１半導体装置１０がオン状態、第２半導体装置２０がオフ状態になるために、出力端子Ｖoutからは、第１半導体装置１０のソース電極１１に印加される電圧が出力される。ここではソース電極１１に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。
Since the
第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、以下のような動作になる。 When high logic (equal to the voltage V2) is input to the first input terminal Vin1, and low logic (equal to the voltage G2) is input to the second input terminal Vin2, the following operation is performed.
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにハイ論理が入力されるために、第１制御電極１６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにロー論理が入力されるために、第２制御電極１７に電圧Ｇ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第２バイアス電極１５に印加される電圧が第２制御電極１７に印加される電圧よりも大きい。そのために、第２バイアス電極１５から第２制御電極１７に向かって電界Ｅが発生する。これによりカーボンナノチューブ１３は第２バイアス電極１５側の導通の状態になり、第１半導体装置１０がオン状態になる。
In the
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにハイ論理が入力されるために、第１制御電極２６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにロー論理が入力されるために、第２制御電極２７に電圧Ｇ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１バイアス電極２４に印加される電圧は第１制御電極２６に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａに第１バイアス電極２４から第１制御電極２６に向かって電界Ｅが発生する。これにより第１Ｐ型ナノチューブ２３ａの第１バイアス電極２４側に反転層５が形成される。反転層５がチャネルとなって、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になる。第２バイアス電極２５に印加される電圧と第２制御電極２７に印加される電圧とが等しいために、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃに電界Ｅは発生しない。そのために、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態にならない。ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になるが、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態にないために、ソース電極２１とドレイン電極２２との間が導通せず、第２半導体装置２０がオフ状態になる。
In the
第１半導体装置１０がオン状態、第２半導体装置２０がオフ状態になるために、出力端子Ｖoutからは、第１半導体装置１０のソース電極１１に印加される電圧が出力される。ここではソース電極１１に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。
Since the
第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、以下のような動作になる。 When high logic (equal to voltage V2) is input to the first input terminal Vin1, and high logic (equal to voltage V2) is input to the second input terminal Vin2, the following operation is performed.
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにハイ論理が入力されるために、第１制御電極１６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにハイ論理が入力されるために、第２制御電極１７に電圧Ｖ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１、第２制御電極１６、１７と第１、第２バイアス電極１４、１５とに印加される電圧が等しいために、電界Ｅが発生しない。これによりカーボンナノチューブ１３は導通せず、第１半導体装置１０がオフ状態になる。
In the
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにハイ論理が入力されるために、第１制御電極２６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにハイ論理が入力されるために、第２制御電極２７に電圧Ｖ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１制御電極２６に印加される電圧は第１バイアス電極２４に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａに第１制御電極２６から第１バイアス電極２４に向かって電界Ｅが発生する。これにより第１Ｐ型ナノチューブ２３ａの第１制御電極２４側に反転層５が形成される。反転層５がチャネルとなって、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になる。第２制御電極２７に印加される電圧は第２バイアス電極２５に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃに第２制御電極２７から第２バイアス電極２５に向かって電界Ｅが発生する。これにより第２Ｐ型ナノチューブ２３ｃの第２バイアス電極２５側に反転層５が形成される。反転層５がチャネルとなって、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になる。ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になり、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になるために、ソース電極２１とドレイン電極２２との間が導通状態になる。そのために、第２半導体装置２０がオン状態になる。
In the
第２半導体装置２０がオン状態、第１半導体装置１０がオフ状態になるために、出力端子Ｖoutからは、第２半導体装置２０のソース電極２１に印加される電圧が出力される。ここではソース電極２１に第１電源ＶＤＤ１から電圧Ｇ１が印加されているので、出力端子Ｖoutからは電圧Ｇ１がロー論理として出力されることになる。
Since the
以上のように、この電子装置はＮＡＮＤ論理の動作を行うことになる。 As described above, this electronic device performs NAND logic operation.
［ＡＮＤ論理装置］
図１７は、ＡＮＤ論理動作を行う電子装置の構成を表す図である。この電子装置は、図１６に示すＮＡＮＤ論理動作を行う電子装置と比較して、第１電源ＶＤＤ１の極性が逆になることが異なるのみで、他の接続形態に違いがない。つまり、第１半導体装置１０のソース端子１１ａに第１電源ＶＤＤ１の陰極が接続され、第２半導体装置２０のソース端子２１ａに第１電源ＶＤＤ１の陽極が接続されることを除いて、図１６の電子装置と図１７の電子装置に違いはない。
[AND logic unit]
FIG. 17 is a diagram illustrating a configuration of an electronic device that performs an AND logic operation. This electronic device is different from the electronic device performing the NAND logic operation shown in FIG. 16 only in that the polarity of the first power supply VDD1 is reversed, and there is no difference in other connection forms. 16 except that the cathode of the first power supply VDD1 is connected to the source terminal 11a of the
第１電源ＶＤＤ１は、出力端子Ｖoutから出力されるハイ論理（電源ＶＤＤ１の正電圧である電圧Ｖ１に等しい）とロー論理（電源ＶＤＤ１の負電圧である電圧Ｇ１に等しい）とを供給する電源であり、この電子装置において、第１半導体装置１０、第２半導体装置２０の導通状態に影響を及ぼすものではない。そのために、第１電源ＶＤＤ１の極性が逆になっても、第１、第２入力端子Ｖin1、Ｖin2からの入力による第１半導体装置１０、第２半導体装置２０のオン状態、オフ状態は、図１６のＮＡＮＤ論理動作を行う電子装置と同じである。
The first power supply VDD1 is a power supply that supplies high logic (equal to the voltage V1 that is the positive voltage of the power supply VDD1) and low logic (equal to the voltage G1 that is the negative voltage of the power supply VDD1) output from the output terminal Vout. In this electronic device, the conductive state of the
よって、図１７の電子装置では、第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、第１半導体装置１０がオン状態になって、出力端子Ｖoutから第１半導体装置１０のソース電極１１に印加される第１電源ＶＤＤ１の電圧Ｇ１がロー論理として出力される。第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、第１半導体装置１０がオン状態になって、出力端子Ｖoutから第１半導体装置１０のソース電極１１に印加される第１電源ＶＤＤ１の電圧Ｇ１がロー論理として出力される。第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、第１半導体装置１０がオン状態になって、出力端子Ｖoutから第１半導体装置１０のソース電極１１に印加される第１電源ＶＤＤ１の電圧Ｇ１がロー論理として出力される。第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、第２半導体装置２０がオン状態になって、出力端子Ｖoutから第２半導体装置２０のソース電極２１に印加される第１電源ＶＤＤ１の電圧Ｖ１がハイ論理として出力される。
Therefore, in the electronic device of FIG. 17, when the low logic (equal to the voltage G2) is input to the first input terminal Vin1, and the low logic (equal to the voltage G2) is input to the second input terminal Vin2, the first semiconductor The
以上のように、この電子装置はＡＮＤ論理の動作を行うことになる。 As described above, this electronic device performs an AND logic operation.
［ＯＲ論理装置］
図１８は、ＯＲ論理動作を行う電子装置の構成を表す図である。この電子装置は、図１６に示すＮＡＮＤ論理動作を行う電子装置と比較して、第２電源ＶＤＤ２の極性が逆になることが異なるのみで、他の接続形態に違いがない。つまり、第１半導体装置１０の第１、第２バイアス端子１４ａ、１５ａに第２電源ＶＤＤ２の陰極が接続され、第２半導体装置２０の第１、第２バイアス端子２４ａ、２５ａに第２電源ＶＤＤ２の陽極が接続されることを除いて、図１６の電子装置と図１８の電子装置に違いはない。
[OR logic unit]
FIG. 18 is a diagram illustrating a configuration of an electronic device that performs an OR logic operation. This electronic device is different from the electronic device performing the NAND logic operation shown in FIG. 16 only in that the polarity of the second power supply VDD2 is reversed, and there is no difference in other connection forms. That is, the cathode of the second power supply VDD2 is connected to the first and second bias terminals 14a and 15a of the
このような構成の電子装置では、第１電源ＶＤＤ１の正電圧である電圧Ｖ１が、第１半導体装置１０のソース電極１１に印加される。第１電源ＶＤＤ１の負電圧である電圧Ｇ１が、第２半導体装置２０のソース電極２１に印加される。第２電源ＶＤＤ２の正電圧である電圧Ｖ２が、第２半導体装置２０の第１、第２バイアス電極２４、２５に印加される。第２電源ＶＤＤ２の負電圧である電圧Ｇ２が、第１半導体装置１０の第１、第２バイアス電極１４、１５に印加される。
In the electronic device having such a configuration, the voltage V <b> 1 that is the positive voltage of the first power supply VDD <b> 1 is applied to the
第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、以下のような動作になる。 When low logic (equal to voltage G2) is input to the first input terminal Vin1, and low logic (equal to voltage G2) is input to the second input terminal Vin2, the following operation is performed.
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにロー論理が入力されるために、第１制御電極１６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにロー論理が入力されるために、第２制御電極１７に電圧Ｇ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１、第２バイアス電極１４、１５に印加される電圧と第１、第２制御電極１６、１７に印加される電圧とが等しいために、カーボンナノチューブ１３に電界Ｅは発生しない。これによりソース電極１１とドレイン電極１２との間が導通せず、第１半導体装置１０がオフ状態になる。
In the
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにロー論理が入力されるために、第１制御電極２６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにロー論理が入力されるために、第２制御電極２７に電圧Ｇ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１バイアス電極２４に印加される電圧は第１制御電極２６に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａに第１バイアス電極２４から第１制御電極２６に向かって電界Ｅが発生する。これにより第１Ｐ型ナノチューブ２３ａの第１バイアス電極２４側に反転層５が形成される。反転層５がチャネルとなって、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になる。第２バイアス電極２５に印加される電圧は第２制御電極２７に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃに第２バイアス電極２５から第２制御電極２７に向かって電界Ｅが発生する。これにより第２Ｐ型ナノチューブ２３ｃの第２バイアス電極２５側に反転層５が形成される。反転層５がチャネルとなって、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になる。ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になり、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になるために、ソース電極２１とドレイン電極２２との間が導通状態になる。そのために、第２半導体装置２０がオン状態になる。
In the
第２半導体装置２０がオン状態、第１半導体装置１０がオフ状態になるために、出力端子Ｖoutからは、第２半導体装置２０のソース電極２１に印加される電圧が出力される。ここではソース電極２１に第１電源ＶＤＤ１から電圧Ｇ１が印加されているので、出力端子Ｖoutからは電圧Ｇ１がロー論理として出力されることになる。
Since the
第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、以下のような動作になる。 When low logic (equal to voltage G2) is input to the first input terminal Vin1, and high logic (equal to voltage V2) is input to the second input terminal Vin2, the following operation is performed.
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにロー論理が入力されるために、第１制御電極１６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにハイ論理が入力されるために、第２制御電極１７に電圧Ｖ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第２制御電極１７に印加される電圧が第２バイアス電極１５に印加される電圧よりも大きい。そのために、第２制御電極１７から第２バイアス電極１５に向かって電界Ｅが発生する。これによりカーボンナノチューブ１３は第２制御電極１７側の導通の状態になり、第１半導体装置１０がオン状態になる。
In the
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにロー論理が入力されるために、第１制御電極２６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにハイ論理が入力されるために、第２制御電極２７に電圧Ｖ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１バイアス電極２４に印加される電圧は第１制御電極２６に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａに第１バイアス電極２４から第１制御電極２６に向かって電界Ｅが発生する。これにより第１Ｐ型ナノチューブ２３ａの第１バイアス電極２４側に反転層５が形成される。反転層５がチャネルとなって、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になる。第２バイアス電極２５に印加される電圧と第２制御電極２７に印加される電圧とが等しいために、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃに電界Ｅは発生しない。そのために、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態にならない。ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になるが、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態にないために、ソース電極２１とドレイン電極２２との間が導通せず、第２半導体装置２０がオフ状態になる。
In the
第１半導体装置１０がオン状態、第２半導体装置２０がオフ状態になるために、出力端子Ｖoutからは、第１半導体装置１０のソース電極１１に印加される電圧が出力される。ここではソース電極１１に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。
Since the
第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、以下のような動作になる。 When high logic (equal to the voltage V2) is input to the first input terminal Vin1, and low logic (equal to the voltage G2) is input to the second input terminal Vin2, the following operation is performed.
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにハイ論理が入力されるために、第１制御電極１６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにロー論理が入力されるために、第２制御電極１７に電圧Ｇ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１制御電極１６に印加される電圧が第１バイアス電極１４に印加される電圧よりも大きい。そのために、第１制御電極１６から第１バイアス電極１４に向かって電界Ｅが発生する。これによりカーボンナノチューブ１３は第１制御電極１４側の導通の状態になり、第１半導体装置１０がオン状態になる。
In the
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにハイ論理が入力されるために、第１制御電極２６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにロー論理が入力されるために、第２制御電極２７に電圧Ｇ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１バイアス電極２４に印加される電圧と第１制御電極２６に印加される電圧とが等しいために、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａに電界Ｅは発生しない。そのために、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態にならない。第２バイアス電極２５に印加される電圧は第２制御電極２７に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃに第２バイアス電極２５から第２制御電極２７に向かって電界Ｅが発生する。これにより第２Ｐ型ナノチューブ２３ｃの第２バイアス電極２５側に反転層５が形成される。反転層５がチャネルとなって、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になる。ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になるが、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態にないために、ソース電極２１とドレイン電極２２との間が導通せず、第２半導体装置２０がオフ状態になる。
In the
第１半導体装置１０がオン状態、第２半導体装置２０がオフ状態になるために、出力端子Ｖoutからは、第１半導体装置１０のソース電極１１に印加される電圧が出力される。ここではソース電極１１に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。
Since the
第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、以下のような動作になる。 When high logic (equal to voltage V2) is input to the first input terminal Vin1, and high logic (equal to voltage V2) is input to the second input terminal Vin2, the following operation is performed.
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにハイ論理が入力されるために、第１制御電極１６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにハイ論理が入力されるために、第２制御電極１７に電圧Ｖ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１、第２制御電極１６、１７に印加される電圧が第１、第２バイアス電極１４、１５に印加される電圧よりも大きい。そのために、第１制御電極１６から第１バイアス電極１４に向かって電界Ｅが発生するとともに、第２制御電極１７から第２バイアス電極１５に向かって電界Ｅが発生する。これによりカーボンナノチューブ１３は第１、第２制御電極１６、１７側の導通の状態になり、第１半導体装置１０がオン状態になる。
In the
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにハイ論理が入力されるために、第１制御電極２６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにハイ論理が入力されるために、第２制御電極２７に電圧Ｖ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１、第２バイアス電極２４、２５に印加される電圧と第１、第２制御電極２６、２７に印加される電圧とが等しいために、カーボンナノチューブ２３に電界Ｅは発生しない。これによりソース電極２１とドレイン電極２２との間が導通せず、第２半導体装置２０がオフ状態になる。
In the
第１半導体装置１０がオン状態、第２半導体装置２０がオフ状態になるために、出力端子Ｖoutからは、第１半導体装置１０のソース電極１１に印加される電圧が出力される。ここではソース電極１１に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。
Since the
以上のように、この電子装置はＯＲ論理の動作を行うことになる。 As described above, this electronic device performs an OR logic operation.
［ＮＯＲ論理装置］
図１９は、ＮＯＲ論理動作を行う電子装置の構成を表す図である。この電子装置は、図１８に示すＯＲ論理動作を行う電子装置と比較して、第１電源ＶＤＤ１の極性が逆になることが異なるのみで、他の接続形態に違いがない。つまり、第１半導体装置１０のソース端子１１ａに第１電源ＶＤＤ１の陰極が接続され、第２半導体装置２０のソース端子２１ａに第１電源ＶＤＤ１の陽極が接続されることを除いて、図１６の電子装置と図１７の電子装置に違いはない。
[NOR logic device]
FIG. 19 is a diagram illustrating a configuration of an electronic device that performs a NOR logic operation. This electronic device is different from the electronic device performing the OR logic operation shown in FIG. 18 only in that the polarity of the first power supply VDD1 is reversed, and there is no difference in other connection forms. 16 except that the cathode of the first power supply VDD1 is connected to the source terminal 11a of the
第１電源ＶＤＤ１は、出力端子Ｖoutから出力されるハイ論理（電源ＶＤＤ１の正電圧である電圧Ｖ１に等しい）とロー論理（電源ＶＤＤ１の負電圧である電圧Ｇ１に等しい）とを供給する電源であり、この電子装置において、第１半導体装置１０、第２半導体装置２０の導通状態に影響を及ぼすものではない。そのために、第１電源ＶＤＤ１の極性が逆になっても、第１、第２入力端子Ｖin1、Ｖin2からの入力による第１半導体装置１０、第２半導体装置２０のオン状態、オフ状態は、図１８のＯＲ論理動作を行う電子装置と同じである。
The first power supply VDD1 is a power supply that supplies high logic (equal to the voltage V1 that is the positive voltage of the power supply VDD1) and low logic (equal to the voltage G1 that is the negative voltage of the power supply VDD1) output from the output terminal Vout. In this electronic device, the conductive state of the
よって、図１９の電子装置では、第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、第２半導体装置２０がオン状態になって、出力端子Ｖoutから第２半導体装置２０のソース電極２１に印加される第１電源ＶＤＤ１の電圧Ｖ１がハイ論理として出力される。第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、第１半導体装置１０がオン状態になって、出力端子Ｖoutから第１半導体装置１０のソース電極１１に印加される第１電源ＶＤＤ１の電圧Ｇ１がロー論理として出力される。第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、第１半導体装置１０がオン状態になって、出力端子Ｖoutから第１半導体装置１０のソース電極１１に印加される第１電源ＶＤＤ１の電圧Ｇ１がロー論理として出力される。第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、第１半導体装置１０がオン状態になって、出力端子Ｖoutから第１半導体装置１０のソース電極１１に印加される第１電源ＶＤＤ１の電圧Ｇ１がロー論理として出力される。
Accordingly, in the electronic device of FIG. 19, when low logic (equal to voltage G2) is input to the first input terminal Vin1, and low logic (equal to voltage G2) is input to the second input terminal Vin2, the second semiconductor device. The
以上のように、この電子装置はＡＮＤ論理の動作を行うことになる。 As described above, this electronic device performs an AND logic operation.
以上のように、本実施形態の半導体装置を、２電源を用いて様々に接続することで、多種多様な回路を実現できる。この実施形態の半導体装置は、電子のみをキャリアとした単キャリアであるので、完全動作が実現され、論理が更に明確になる。電子をキャリアとして用いると、正孔をキャリアとして用いる場合よりも高速に動作する。
なお、正孔をキャリアとして用いる場合、つまりカーボンナノチューブのチャネルが形成されるナノチューブがＮ型半導体の特性を有するものを用いる場合でも、チャネルが形成される場所がバイアス電極側か制御電極側かが変わるだけで、同様に、多種多様な回路を実現できることは言うまでもない。
As described above, a variety of circuits can be realized by variously connecting the semiconductor device of this embodiment using two power sources. Since the semiconductor device of this embodiment is a single carrier using only electrons as a carrier, complete operation is realized and the logic becomes clearer. When electrons are used as carriers, the operation is faster than when holes are used as carriers.
Even when holes are used as carriers, that is, when the nanotubes in which the carbon nanotube channels are formed have N-type semiconductor characteristics, whether the channel is formed on the bias electrode side or the control electrode side. It goes without saying that a wide variety of circuits can be realized as well by changing.
１、１３、２３、３３、４３、４４、４５ カーボンナノチューブ
２ バイアス電極
３ 制御電極
４ 電源
５ 反転層
１０ 第１半導体装置
１１、２１、３１ ソース電極
１１ａ、２１ａ、３１ａ ソース端子
１２、２２、３２ ドレイン電極
１２ａ、２２ａ、３２ａ ドレイン端子
１４、２４、３４ 第１バイアス電極
１４ａ、２４ａ、３４ａ 第１バイアス端子
１５、２５、３５ 第２バイアス電極
１５ａ、２５ａ、３５ａ 第２バイアス端子
１６、２６、３６ 第１制御電極
１６ａ、２６ａ、３６ａ 第１制御端子
１７、２７、３７ 第２制御電極
１７ａ、２７ａ、３７ａ 第２制御端子
２０ 第２半導体装置
３０ 第３半導体装置
４１ 基板
４２ 鉄触媒
４６ 絶縁体
４７ａ〜４７ｄ 導体
1, 13, 23, 33, 43, 44, 45
Claims (6)
前記第１半導体装置の前記電極の一方に第１電圧を印加するとともに、前記第２半導体装置の前記電極の一方に第２電圧を印加するための端子と、を備えており、
前記第１半導体装置及び前記第２半導体装置のいずれか一方の、少なくとも１組の導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、前記第１半導体装置及び前記第２半導体装置の前記一方の前記電極間が導通して、前記第１電圧又は前記第２電圧のいずれかが出力されるように構成されている、
電子装置。 Each has a structure in which one or more first nanotubes having characteristics of a first semiconductor and two or more second nanotubes having characteristics of a second semiconductor are adjacent to each other, and electrodes are provided at both ends. First and second semiconductor devices each including a plurality of conductor pairs each including two kinds of conductors facing each other with the nanotube interposed therebetween,
A terminal for applying a first voltage to one of the electrodes of the first semiconductor device and applying a second voltage to one of the electrodes of the second semiconductor device;
By applying different voltages to one conductor and the other conductor constituting at least one pair of conductor pairs of any one of the first semiconductor device and the second semiconductor device, the first semiconductor device and the second semiconductor device The one of the electrodes of the second semiconductor device is electrically connected, and is configured to output either the first voltage or the second voltage.
Electronic equipment.
前記第１半導体装置のいずれか１組の導体対の他方及び前記第２半導体装置のいずれか１組の導体対の他方に第５電圧を印加するための端子と、を更に備えており、
前記第５電圧の電圧値が前記第３電圧の電圧値と等しい場合には、前記第２半導体装置の前記電極間が導通して前記第２電圧が出力され、
前記第５電圧の電圧値が前記第４電圧の電圧値と等しい場合には、前記第１半導体装置の前記電極間が導通して前記第１電圧が出力されるように構成されている、
請求項１記載の電子装置。 A third voltage is applied to one of all conductor pairs of the first semiconductor device, and a fourth voltage having a voltage value different from the third voltage is applied to one of all conductor pairs of the second semiconductor device. A terminal for
A terminal for applying a fifth voltage to the other of any one pair of conductors of the first semiconductor device and the other of any one pair of conductors of the second semiconductor device, and
When the voltage value of the fifth voltage is equal to the voltage value of the third voltage, the electrodes of the second semiconductor device are conducted to output the second voltage,
When the voltage value of the fifth voltage is equal to the voltage value of the fourth voltage, the electrodes of the first semiconductor device are electrically connected to output the first voltage.
The electronic device according to claim 1.
請求項１記載の電子装置。 At least one of the nanotube of the first semiconductor device and the nanotube of the second semiconductor device has the electrode formed of the second nanotube and is configured integrally with the electrode.
The electronic device according to claim 1.
第２の半導体の特性を有する第２ナノチューブの両端に第１の半導体の特性を有する第１ナノチューブが隣接し、両端に第２の半導体の特性を有する電極が隣接する構造を有するナノチューブを含み、更にこのナノチューブを挟んで対向する２種類の導体からなる導体対が２組設けられている第２半導体装置と、
前記第１半導体装置の前記電極の一方に第１電圧を印加するとともに、前記第２半導体装置の前記電極の一方に第２電圧を印加するための端子と、を備えており、
前記第１半導体装置の少なくとも１組の導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、前記第１半導体装置の前記電極間が導通して、前記第１電圧が出力され、
前記第２半導体装置のすべての導体対の各々で、導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、前記第２半導体装置の前記電極間が導通して、前記第２電圧が出力されるように構成されている、
電子装置。 The first nanotube having the characteristics of the first semiconductor includes a nanotube having a structure in which electrodes having the characteristics of the second semiconductor are adjacent to each other, and a conductor pair composed of two kinds of conductors facing each other with the nanotube interposed therebetween. Two sets of first semiconductor devices;
A nanotube having a structure in which a first nanotube having the characteristics of the first semiconductor is adjacent to both ends of the second nanotube having characteristics of the second semiconductor, and an electrode having the characteristics of the second semiconductor is adjacent to both ends; Furthermore, a second semiconductor device in which two pairs of conductors composed of two kinds of conductors opposed across the nanotube are provided,
A terminal for applying a first voltage to one of the electrodes of the first semiconductor device and applying a second voltage to one of the electrodes of the second semiconductor device;
By applying different voltages to one conductor and the other conductor constituting at least one set of conductor pairs of the first semiconductor device, the electrodes of the first semiconductor device are electrically connected, and the first voltage Is output,
In each of all the conductor pairs of the second semiconductor device, by applying different voltages to one conductor and the other conductor constituting the conductor pair, the electrodes of the second semiconductor device are electrically connected, The second voltage is configured to be output.
Electronic equipment.
前記第１半導体装置の一方の組の導体対の他方及び前記第２半導体装置の一方の組の導体対の他方に第５電圧を印加するとともに、前記第１半導体装置の他方の組の導体対の他方及び前記第２半導体装置の他方の組の導体対の他方に第６電圧を印加するための端子と、を更に備えており、
前記第５電圧の電圧値及び前記第６電圧の電圧値が前記第３電圧の電圧値と等しい場合には、前記第２半導体装置の前記電極間が導通して前記第２電圧が出力され、
前記第５電圧の電圧値が前記第３電圧の電圧値と等しく、前記第６電圧の電圧値が前記第４電圧の電圧値と等しい場合には、前記第１半導体装置の前記電極間が導通して前記第１電圧が出力され、
前記第５電圧の電圧値が前記第４電圧の電圧値と等しく、前記第６電圧の電圧値が前記第３電圧の電圧値と等しい場合には、前記第１半導体装置の前記電極間が導通して前記第１電圧が出力され、
前記第５電圧の電圧値及び前記第６電圧の電圧値が前記第４電圧の電圧値と等しい場合には、前記第１半導体装置の前記電極間が導通して前記第１電圧が出力されるように構成されている、
請求項４記載の電子装置。 A third voltage is applied to one of all conductor pairs of the first semiconductor device, and a fourth voltage having a voltage value different from the third voltage is applied to one of all conductor pairs of the second semiconductor device. A terminal for
A fifth voltage is applied to the other of the pair of conductors of the first semiconductor device and the other of the pair of conductors of the second semiconductor device, and the other pair of conductors of the first semiconductor device. And a terminal for applying a sixth voltage to the other of the other pair of conductor pairs of the second semiconductor device, and
When the voltage value of the fifth voltage and the voltage value of the sixth voltage are equal to the voltage value of the third voltage, the electrodes of the second semiconductor device are conducted and the second voltage is output,
When the voltage value of the fifth voltage is equal to the voltage value of the third voltage and the voltage value of the sixth voltage is equal to the voltage value of the fourth voltage, the electrodes of the first semiconductor device are electrically connected. And the first voltage is output,
When the voltage value of the fifth voltage is equal to the voltage value of the fourth voltage and the voltage value of the sixth voltage is equal to the voltage value of the third voltage, the electrodes of the first semiconductor device are electrically connected. And the first voltage is output,
When the voltage value of the fifth voltage and the voltage value of the sixth voltage are equal to the voltage value of the fourth voltage, the electrodes of the first semiconductor device are conducted and the first voltage is output. Configured as
The electronic device according to claim 4.
前記第１半導体装置の前記電極の一方に第１電圧を印加するための第１端子及び前記第２半導体装置の前記電極の一方に第２電圧を印加するための第２端子を形成する段階と、を含み、
前記第１半導体装置及び前記第２半導体装置のいずれか一方の、少なくとも１組の導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、前記第１半導体装置及び前記第２半導体装置の前記一方の前記電極間が導通して、前記第１電圧又は前記第２電圧のいずれかが出力されるように構成されている電子装置を製造する、
製造方法。 Each has a structure in which one or more first nanotubes having the characteristics of the first semiconductor and two or more second nanotubes having the characteristics of the second semiconductor are adjacent to each other, and electrodes are provided at both ends. Forming a first and second semiconductor device in which a plurality of pairs of conductors composed of two kinds of conductors facing each other are provided on the nanotube,
Forming a first terminal for applying a first voltage to one of the electrodes of the first semiconductor device and a second terminal for applying a second voltage to one of the electrodes of the second semiconductor device; Including,
By applying different voltages to one conductor and the other conductor constituting at least one pair of conductor pairs of any one of the first semiconductor device and the second semiconductor device, the first semiconductor device and the second semiconductor device Producing an electronic device configured to conduct between the one electrode of the second semiconductor device and output either the first voltage or the second voltage;
Production method.
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|---|---|---|---|---|
| WO2010010944A1 (en) * | 2008-07-25 | 2010-01-28 | 国立大学法人東北大学 | Complementary logical gate device |
-
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