JP2002217198A - 半導体装置 - Google Patents
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- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】比誘電率の小さい有機ポリマ材料や多孔質無機
系材料、あるいは多孔化有機ポリマを層間絶縁膜に用い
た半導体装置であって、素子自体の耐湿信頼性を向上さ
せた半導体装置を提供する。 【解決手段】有機ポリマ材料や多孔質無機系材料、ある
いは多孔化有機ポリマを層間絶縁膜213,216に用いた場
合に、素子周辺部からの吸湿、透湿を防ぐ目的で素子周
辺を囲うように配線層を形成する材料から構成された隔
壁部（ガードリング部）227の下部を、半導体基板の内
部206に埋め込むように形成する。あるいは、素子最表
面に形成されるパッシベーション膜225を、素子端部の
外周辺部まで素子を被覆するように形成するか、もしく
はパッシベーション膜225を、素子端部の外周辺部にて
半導体基板の内部に埋め込むように形成する。
系材料、あるいは多孔化有機ポリマを層間絶縁膜に用い
た半導体装置であって、素子自体の耐湿信頼性を向上さ
せた半導体装置を提供する。 【解決手段】有機ポリマ材料や多孔質無機系材料、ある
いは多孔化有機ポリマを層間絶縁膜213,216に用いた場
合に、素子周辺部からの吸湿、透湿を防ぐ目的で素子周
辺を囲うように配線層を形成する材料から構成された隔
壁部（ガードリング部）227の下部を、半導体基板の内
部206に埋め込むように形成する。あるいは、素子最表
面に形成されるパッシベーション膜225を、素子端部の
外周辺部まで素子を被覆するように形成するか、もしく
はパッシベーション膜225を、素子端部の外周辺部にて
半導体基板の内部に埋め込むように形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に比誘電率が３．０以下の低誘電率材料である有機絶
縁膜あるいは多孔質無機膜を層間絶縁膜に用いた半導体
装置の耐湿信頼性向上に好適な構造を有する半導体装置
に関する。
特に比誘電率が３．０以下の低誘電率材料である有機絶
縁膜あるいは多孔質無機膜を層間絶縁膜に用いた半導体
装置の耐湿信頼性向上に好適な構造を有する半導体装置
に関する。
【０００２】
【従来の技術】半導体素子の高集積化とチップサイズの
縮小に伴い、配線の微細化、狭ピッチ化および多層化が
進められている。一方、設計ルールが微細になるに従っ
て、配線遅延が素子全体の信号遅延に占める割合は増加
する。
縮小に伴い、配線の微細化、狭ピッチ化および多層化が
進められている。一方、設計ルールが微細になるに従っ
て、配線遅延が素子全体の信号遅延に占める割合は増加
する。
【０００３】信号速度は、配線抵抗（R）と配線間容量
（C）の積（RC）によって決まり、配線抵抗Ｒを下げる
か、配線間容量Ｃを小さくすることでRCを減少させるこ
とが、配線遅延を低減するために必要な技術である。
（C）の積（RC）によって決まり、配線抵抗Ｒを下げる
か、配線間容量Ｃを小さくすることでRCを減少させるこ
とが、配線遅延を低減するために必要な技術である。
【０００４】このため、配線間容量Ｃを小さく抑制する
ための層間絶縁膜の低誘電率化は、半導体装置の低消費
電力化、高速化などの要求に伴い必須となっている。
ための層間絶縁膜の低誘電率化は、半導体装置の低消費
電力化、高速化などの要求に伴い必須となっている。
【０００５】そこで、半導体装置の層間絶縁膜として、
従来のＣＶＤ法（化学的気相堆積法）で形成されるシリ
コン酸化膜に替わって、より誘電率の低い材料が必要と
され、比誘電率が３．０以下の層間絶縁膜材料が盛んに
検討されている。この様な材料としては、有機芳香族系
ポリマ材料や膜中の密度を低減させた多孔質無機系材
料、あるいは多孔化有機ポリマが挙げられる。
従来のＣＶＤ法（化学的気相堆積法）で形成されるシリ
コン酸化膜に替わって、より誘電率の低い材料が必要と
され、比誘電率が３．０以下の層間絶縁膜材料が盛んに
検討されている。この様な材料としては、有機芳香族系
ポリマ材料や膜中の密度を低減させた多孔質無機系材
料、あるいは多孔化有機ポリマが挙げられる。
【０００６】このような材料の一つである有機ポリマを
層間絶縁膜として使った場合の半導体素子の配線形成方
法を、図1の工程図にしたがって順次説明する。
層間絶縁膜として使った場合の半導体素子の配線形成方
法を、図1の工程図にしたがって順次説明する。
【０００７】まず、絶縁基板101上にアルミニウム製の
配線102を形成し（図1（a）工程）、次いで、有機ポリ
マ低誘電率膜103を塗布、加熱し、成膜する（図1（b）
工程）。
配線102を形成し（図1（a）工程）、次いで、有機ポリ
マ低誘電率膜103を塗布、加熱し、成膜する（図1（b）
工程）。
【０００８】次に、窒化シリコン膜104をCVD法により成
膜する（図1（c）工程）。次いで、窒化シリコン膜104
に開口を形成し、窒化シリコン膜をハードマスクとして
有機ポリマ低誘電率膜103に開口（ビアホール）105を形
成する（図1（d）工程）。
膜する（図1（c）工程）。次いで、窒化シリコン膜104
に開口を形成し、窒化シリコン膜をハードマスクとして
有機ポリマ低誘電率膜103に開口（ビアホール）105を形
成する（図1（d）工程）。
【０００９】次に、ＴｉＮバリア層106を形成した後、
タングステン配線107を開口部に埋め込み、配線層を形
成する（図1（e）工程）。
タングステン配線107を開口部に埋め込み、配線層を形
成する（図1（e）工程）。
【００１０】このとき、タングステン配線107をビアホ
ール105に埋め込む際に、有機ポリマ絶縁膜103の透湿に
より、ビアホール105内で水分の脱ガスが起こり、ポイ
ズンドビアとよばれる配線の埋め込み不良によるビアホ
ール105内での配線間接続不良の原因となるので、有機
ポリマ絶縁膜103の透湿性を問題としている。
ール105に埋め込む際に、有機ポリマ絶縁膜103の透湿に
より、ビアホール105内で水分の脱ガスが起こり、ポイ
ズンドビアとよばれる配線の埋め込み不良によるビアホ
ール105内での配線間接続不良の原因となるので、有機
ポリマ絶縁膜103の透湿性を問題としている。
【００１１】なお、この種の技術に関連するものとして
は、例えば２０００年インターナショナル・インターコ
ネクト・テクノロジー・コンンファレンス講演集、Ｐ１
５８〜Ｐ１６０（Proceedings of the 2000 Internatio
nal Interconnect Technology Conference、 P158-P16
8）が挙げられる。
は、例えば２０００年インターナショナル・インターコ
ネクト・テクノロジー・コンンファレンス講演集、Ｐ１
５８〜Ｐ１６０（Proceedings of the 2000 Internatio
nal Interconnect Technology Conference、 P158-P16
8）が挙げられる。
【００１２】
【発明が解決しようとする課題】上記従来の素子形成方
法では、上部タングステン配線107を埋め込む際の水分
の透過や脱ガスのみを課題としているが、有機芳香族系
ポリマ材料や膜中の密度を低減させた多孔質無機系材
料、あるいは多孔化有機ポリマを層間絶縁膜として半導
体素子に用いる場合に、配線を形成する際の層間絶縁膜
の透湿性だけでなく、形成後の素子自体の耐湿信頼性が
重要な課題となると言える。
法では、上部タングステン配線107を埋め込む際の水分
の透過や脱ガスのみを課題としているが、有機芳香族系
ポリマ材料や膜中の密度を低減させた多孔質無機系材
料、あるいは多孔化有機ポリマを層間絶縁膜として半導
体素子に用いる場合に、配線を形成する際の層間絶縁膜
の透湿性だけでなく、形成後の素子自体の耐湿信頼性が
重要な課題となると言える。
【００１３】ＣＶＤ法で成膜するシリコン酸化膜やシリ
コン窒化膜などの絶縁膜とは異なり、有機絶縁膜自体に
は、水分の透過を遮断することも、水分の吸着を抑制す
る機能はなく、また、多孔質化した無機材料でも孔内部
への水分の透過、吸着が懸念される。
コン窒化膜などの絶縁膜とは異なり、有機絶縁膜自体に
は、水分の透過を遮断することも、水分の吸着を抑制す
る機能はなく、また、多孔質化した無機材料でも孔内部
への水分の透過、吸着が懸念される。
【００１４】更に、民生利用の半導体製品の場合には、
半導体素子の大半は樹脂封止のパッケージ製品として使
用される。封止樹脂の主成分はエポキシ系材料でできて
おり、これ自体も水分の透過、吸着するので、内部の半
導体素子に対して、水分の透過を遮断する効果は全くな
い。
半導体素子の大半は樹脂封止のパッケージ製品として使
用される。封止樹脂の主成分はエポキシ系材料でできて
おり、これ自体も水分の透過、吸着するので、内部の半
導体素子に対して、水分の透過を遮断する効果は全くな
い。
【００１５】以上のような水分の透過、吸着により、半
導体素子内部にて配線の腐食が引き起こされ、半導体素
子の信頼性不良が重要な問題となる。
導体素子内部にて配線の腐食が引き起こされ、半導体素
子の信頼性不良が重要な問題となる。
【００１６】本発明はこのような課題を背景に提案する
ものであり、層間絶縁膜の低誘電率化を図り、配線間容
量を抑制して、低消費電力化、高速化を押し進める上で
必要不可欠である有機ポリマ材料や多孔質無機系材料、
あるいは多孔化有機ポリマを層間絶縁膜に用いた半導体
装置において、上記問題点を解決し、素子自体の耐湿信
頼性を向上させた半導体装置を提供することを目的とす
る。
ものであり、層間絶縁膜の低誘電率化を図り、配線間容
量を抑制して、低消費電力化、高速化を押し進める上で
必要不可欠である有機ポリマ材料や多孔質無機系材料、
あるいは多孔化有機ポリマを層間絶縁膜に用いた半導体
装置において、上記問題点を解決し、素子自体の耐湿信
頼性を向上させた半導体装置を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】本発明の半導体装置は、
下記により、上記課題を解決する。すなわち、配線層と
層間絶縁膜層を含む半導体装置において、周辺部からの
吸湿、透湿を防ぐ目的で素子周辺を囲うように配線層を
形成する材料から構成された隔壁部（本発明ではガード
リング部と称する）の下部が、半導体基板の内部に埋め
込むように形成することを特徴とする。
下記により、上記課題を解決する。すなわち、配線層と
層間絶縁膜層を含む半導体装置において、周辺部からの
吸湿、透湿を防ぐ目的で素子周辺を囲うように配線層を
形成する材料から構成された隔壁部（本発明ではガード
リング部と称する）の下部が、半導体基板の内部に埋め
込むように形成することを特徴とする。
【００１８】なお、上記隔壁部が形成される素子周辺と
は、トランジスタやキャパシタ等が形成される主面に対
するその周辺の意であることは言うまでもない。これに
より、素子周辺や基板と層間絶縁膜の界面から層間絶縁
膜内を透過してくる水分を遮蔽し、素子自体の耐湿信頼
性を向上する。
は、トランジスタやキャパシタ等が形成される主面に対
するその周辺の意であることは言うまでもない。これに
より、素子周辺や基板と層間絶縁膜の界面から層間絶縁
膜内を透過してくる水分を遮蔽し、素子自体の耐湿信頼
性を向上する。
【００１９】また、本発明の半導体装置は、吸湿、透湿
を防ぐ目的で素子最表面に形成されるパッシベーション
膜が、素子端部の外周辺部まで素子を被覆するように形
成することを特徴とする。これにより、素子表面のみな
らず素子周辺から層間絶縁膜内を透過してくる水分を遮
蔽し、素子自体の耐湿信頼性を向上する。
を防ぐ目的で素子最表面に形成されるパッシベーション
膜が、素子端部の外周辺部まで素子を被覆するように形
成することを特徴とする。これにより、素子表面のみな
らず素子周辺から層間絶縁膜内を透過してくる水分を遮
蔽し、素子自体の耐湿信頼性を向上する。
【００２０】また、本発明の半導体装置は、吸湿、透湿
を防ぐ目的で素子最表面に形成されるパッシベーション
膜が、素子端部の外周辺部にて半導体基板の内部に埋め
込むように形成されて素子を被覆することを特徴とす
る。これにより、素子表面のみならず素子周辺や基板と
層間絶縁膜の界面から層間絶縁膜内を透過してくる水分
を遮蔽し、素子自体の耐湿信頼性を向上する。
を防ぐ目的で素子最表面に形成されるパッシベーション
膜が、素子端部の外周辺部にて半導体基板の内部に埋め
込むように形成されて素子を被覆することを特徴とす
る。これにより、素子表面のみならず素子周辺や基板と
層間絶縁膜の界面から層間絶縁膜内を透過してくる水分
を遮蔽し、素子自体の耐湿信頼性を向上する。
【００２１】また、本発明の半導体装置は、半導体素子
周辺のガードリングの下部が半導体基板の内部に埋め込
むように形成されて、かつ最表面のパッシベーション膜
が素子端部の外周辺部まで素子を被覆するように形成す
ることを特徴とする。
周辺のガードリングの下部が半導体基板の内部に埋め込
むように形成されて、かつ最表面のパッシベーション膜
が素子端部の外周辺部まで素子を被覆するように形成す
ることを特徴とする。
【００２２】また、本発明の半導体装置は、半導体素子
周辺のガードリングの下部が半導体基板の内部に埋め込
むように形成されて、かつ素子端部の外周辺部にて半導
体基板の内部に埋め込むように形成されて素子を被覆す
るように形成することを特徴とする。
周辺のガードリングの下部が半導体基板の内部に埋め込
むように形成されて、かつ素子端部の外周辺部にて半導
体基板の内部に埋め込むように形成されて素子を被覆す
るように形成することを特徴とする。
【００２３】また、本発明で用いられる層間絶縁膜は、
有機ポリマ材料や膜中の密度を低減させた多孔質無機系
材料、あるいは多孔化有機ポリマを用いて形成すること
を特徴とする。
有機ポリマ材料や膜中の密度を低減させた多孔質無機系
材料、あるいは多孔化有機ポリマを用いて形成すること
を特徴とする。
【００２４】有機ポリマ材料の例としては、ポリイミ
ド、ポリパラキシリレン、ポリアリーレンエーテル、ポ
リアリーレン、ベンズシクロブテン、ポリナフタレン等
の材料が挙げられる。
ド、ポリパラキシリレン、ポリアリーレンエーテル、ポ
リアリーレン、ベンズシクロブテン、ポリナフタレン等
の材料が挙げられる。
【００２５】多孔質無機系材料の例としては、Hydrogen
Silsesquioxane（Ｈ−ＳｉＯ）構造の無機ＳＯＧ（Ｓ
ｐｉｎ ｏｎ Ｇｌａｓｓ）材やMethyl Silsesquioxan
e（ＣＨ3―ＳｉＯ）構造の有機ＳＯＧを基本として膜内
部を多孔質化することで比誘電率を３．０未満に下げた
材料が挙げられる。
Silsesquioxane（Ｈ−ＳｉＯ）構造の無機ＳＯＧ（Ｓ
ｐｉｎ ｏｎ Ｇｌａｓｓ）材やMethyl Silsesquioxan
e（ＣＨ3―ＳｉＯ）構造の有機ＳＯＧを基本として膜内
部を多孔質化することで比誘電率を３．０未満に下げた
材料が挙げられる。
【００２６】また、本発明で用いられるパッシベーショ
ン膜が窒化シリコンを主成分として形成することを特徴
とする。窒化シリコンが、水分を遮断することは周知の
ことであり、素子を被覆して水分の透過を防ぐための膜
に対しては、最適の材料である。
ン膜が窒化シリコンを主成分として形成することを特徴
とする。窒化シリコンが、水分を遮断することは周知の
ことであり、素子を被覆して水分の透過を防ぐための膜
に対しては、最適の材料である。
【００２７】
【発明の実施の形態】以下に本発明の一実施例を図面に
したがって具体的に説明する。
したがって具体的に説明する。
【００２８】
【実施例】＜実施例１＞図２は、第１の実施例である半
導体ＤＲＡＭ（Dynamic Random Access Memory）素子を
説明するための断面図である。ｐ型半導体基板２０１上
の素子分離領域に、良く知られたドライエッチング法を
用いて深さ３００〜４００ｎｍ程度の溝２０２を選択的
に形成する。
導体ＤＲＡＭ（Dynamic Random Access Memory）素子を
説明するための断面図である。ｐ型半導体基板２０１上
の素子分離領域に、良く知られたドライエッチング法を
用いて深さ３００〜４００ｎｍ程度の溝２０２を選択的
に形成する。
【００２９】次に、溝２０２の内壁に生じたエッチング
ダメージ層を除去するために、例えば８５０℃〜９００
℃程度のウエット酸化法による薄い酸化膜（１０ｎｍ程
度）２０３を形成し、その後、溝２０２内を含む基板２
０１の主面に、例えばオゾンおよびテトラエトキシシラ
ンをソースガスに用いたプラズマＣＶＤ法で３００〜４
００ｎｍ程度の酸化膜２０４を形成する。
ダメージ層を除去するために、例えば８５０℃〜９００
℃程度のウエット酸化法による薄い酸化膜（１０ｎｍ程
度）２０３を形成し、その後、溝２０２内を含む基板２
０１の主面に、例えばオゾンおよびテトラエトキシシラ
ンをソースガスに用いたプラズマＣＶＤ法で３００〜４
００ｎｍ程度の酸化膜２０４を形成する。
【００３０】次に、酸化膜２０４を化学機械研磨（ＣＭ
Ｐ）法を用いて研磨を行い、溝２０２以外の領域の酸化
膜２０４を除去して、溝２０２中に酸化膜２０４を残存
させる。
Ｐ）法を用いて研磨を行い、溝２０２以外の領域の酸化
膜２０４を除去して、溝２０２中に酸化膜２０４を残存
させる。
【００３１】次に、基板２０１のメモリアレイ形成領域
にリンを選択的にイオン打ち込みを行い、ｎ型ウエル領
域２０５を形成する。その後、ｎ型ウエル領域２０５の
主面にボロンを選択的にイオン打ち込み、ｐ型ウエル領
域２０６を形成する。次に、基板２０１上に８５０℃程
度のウエット酸化処理を施して、ｐ型ウエル領域２０６
の表面に７ｎｍ程度の酸化膜からなるゲート絶縁膜２０
７を形成する。そして、ゲート絶縁膜２０７上にゲート
電極２０８を形成する。この工程において、ゲート電極
２０８と一体化されたワード線も一緒に形成される。
にリンを選択的にイオン打ち込みを行い、ｎ型ウエル領
域２０５を形成する。その後、ｎ型ウエル領域２０５の
主面にボロンを選択的にイオン打ち込み、ｐ型ウエル領
域２０６を形成する。次に、基板２０１上に８５０℃程
度のウエット酸化処理を施して、ｐ型ウエル領域２０６
の表面に７ｎｍ程度の酸化膜からなるゲート絶縁膜２０
７を形成する。そして、ゲート絶縁膜２０７上にゲート
電極２０８を形成する。この工程において、ゲート電極
２０８と一体化されたワード線も一緒に形成される。
【００３２】ゲート電極２０８およびワード線（ＷＬ）
は、７０ｎｍ程度のリンが導入された多結晶シリコン膜
をＣＶＤ法で形成してから、その上に５０ｎｍ程度のタ
ングステンナイトライド膜および１００ｎｍ程度のタン
グステン膜をスパッタ法で形成する。そして、更にその
上に１５０ｎｍ程度の窒化シリコン膜からなるキャップ
絶縁膜２０９をＣＶＤ法で形成した後、これらの膜をパ
ターニングすることによって完成する。次に、ｐ型ウエ
ル領域２０６の主面上に５０ｎｍ〜１００ｎｍ程度の窒
化シリコン膜をＣＶＤ法で形成した後、窒化シリコン膜
に良く知られたＲＩＥ（Reactive Ion Etching）を用い
て異方性エッチングを施し、ゲート電極２０８の側壁に
サイドウオールスペーサ２１１を形成する。この工程に
おいて、サイドウオールスペーサ２１１はワード線（Ｗ
Ｌ）の側壁にも形成される。
は、７０ｎｍ程度のリンが導入された多結晶シリコン膜
をＣＶＤ法で形成してから、その上に５０ｎｍ程度のタ
ングステンナイトライド膜および１００ｎｍ程度のタン
グステン膜をスパッタ法で形成する。そして、更にその
上に１５０ｎｍ程度の窒化シリコン膜からなるキャップ
絶縁膜２０９をＣＶＤ法で形成した後、これらの膜をパ
ターニングすることによって完成する。次に、ｐ型ウエ
ル領域２０６の主面上に５０ｎｍ〜１００ｎｍ程度の窒
化シリコン膜をＣＶＤ法で形成した後、窒化シリコン膜
に良く知られたＲＩＥ（Reactive Ion Etching）を用い
て異方性エッチングを施し、ゲート電極２０８の側壁に
サイドウオールスペーサ２１１を形成する。この工程に
おいて、サイドウオールスペーサ２１１はワード線（Ｗ
Ｌ）の側壁にも形成される。
【００３３】次に、ｎ型半導体領域２１０の主面にヒ素
をイオン打ち込みし、ｎ型半導体領域２１２を形成す
る。この工程により、ＬＤＤ構造（Lightly Doped Drai
n）のメモリセル選択用電界効果トランジスタが形成さ
れる。
をイオン打ち込みし、ｎ型半導体領域２１２を形成す
る。この工程により、ＬＤＤ構造（Lightly Doped Drai
n）のメモリセル選択用電界効果トランジスタが形成さ
れる。
【００３４】次に、ｐ型半導体基板２０１の主面上に第
１の層間絶縁膜２１３を形成する。第１の層間絶縁膜２
１３は、多孔質無機ＳＯＧ材（（株）東京応化製、商品
名ＯＣＬ−Ｔ３２）を用いて、スピン塗布し、最終加熱
条件として４００℃で６０分間加熱して形成する。
１の層間絶縁膜２１３を形成する。第１の層間絶縁膜２
１３は、多孔質無機ＳＯＧ材（（株）東京応化製、商品
名ＯＣＬ−Ｔ３２）を用いて、スピン塗布し、最終加熱
条件として４００℃で６０分間加熱して形成する。
【００３５】次に、ｎ型半導体領域２１２上の第１の層
間絶縁膜２１３を選択的に除去する。即ち、第１の層間
絶縁膜２１３上に接続孔形成用のレジストＴＤＵＲ−Ｐ
０３６（東京応化工業（株）製の商品名）を用いて、接
続孔１２１４Ａおよび接続孔１２１４Ｂ形成用のレジス
トパターンを形成する。
間絶縁膜２１３を選択的に除去する。即ち、第１の層間
絶縁膜２１３上に接続孔形成用のレジストＴＤＵＲ−Ｐ
０３６（東京応化工業（株）製の商品名）を用いて、接
続孔１２１４Ａおよび接続孔１２１４Ｂ形成用のレジス
トパターンを形成する。
【００３６】次に、上記レジストパターンをマスクにし
て、少なくともＣＦ4を含むプラズマガスを用いて第１
の層間絶縁膜２１３をエッチングし、接続孔２１４Ａお
よび接続孔２１４Ｂを形成する。その後、レジスト膜を
酸素アッシングにより完全に除去し、接続孔２１４Ａ、
接続孔２１４Ｂのそれぞれの内部に導電プラグ２１５を
形成する。このとき、アッシングによる除去は、高周波
誘導結合型アッシング装置を用いる。
て、少なくともＣＦ4を含むプラズマガスを用いて第１
の層間絶縁膜２１３をエッチングし、接続孔２１４Ａお
よび接続孔２１４Ｂを形成する。その後、レジスト膜を
酸素アッシングにより完全に除去し、接続孔２１４Ａ、
接続孔２１４Ｂのそれぞれの内部に導電プラグ２１５を
形成する。このとき、アッシングによる除去は、高周波
誘導結合型アッシング装置を用いる。
【００３７】導電プラグ２１５は、第１の層間絶縁膜２
１３上に不純物が導入された多結晶シリコン膜をＣＶＤ
法で形成した後、この多結晶シリコン膜をＣＭＰ法を用
いて研磨することによって接続孔内にのみ選択的に形成
される。
１３上に不純物が導入された多結晶シリコン膜をＣＶＤ
法で形成した後、この多結晶シリコン膜をＣＭＰ法を用
いて研磨することによって接続孔内にのみ選択的に形成
される。
【００３８】次に、接続孔２１４Ａ内の導電プラグ２１
５と電気的に接続されるビット線（ＢＬ）を形成する。
そして、ビット線（ＢＬ）上を含む第１の層間絶縁膜２
１３上に第２の層間絶縁膜２１６を形成する。この第２
の層間絶縁膜２１６は、第１の層間絶縁膜２１３と同様
の方法で形成される。
５と電気的に接続されるビット線（ＢＬ）を形成する。
そして、ビット線（ＢＬ）上を含む第１の層間絶縁膜２
１３上に第２の層間絶縁膜２１６を形成する。この第２
の層間絶縁膜２１６は、第１の層間絶縁膜２１３と同様
の方法で形成される。
【００３９】次に、導電プラグ２１５上の第２の層間絶
縁膜２１６をドライエッチング法で選択的に除去して接
続孔２１７を形成し、その後、接続孔２１７の内部に導
電プラグ２１８を形成する。導電プラグ２１８は、導電
プラグ２１５と同様の方法で形成される。
縁膜２１６をドライエッチング法で選択的に除去して接
続孔２１７を形成し、その後、接続孔２１７の内部に導
電プラグ２１８を形成する。導電プラグ２１８は、導電
プラグ２１５と同様の方法で形成される。
【００４０】次に、導電プラグ２１８を含む第２の層間
絶縁膜２１６上に、既知の手法によりキャパシタ２１９
を形成する。次に、第３の層間絶縁膜２２０としてＳｉ
ＬＫ（米Ｄｏｗ Ｃｈｅｍｉｃａｌ製の商品名）をスピ
ン塗布し、１８０℃、３２０℃のホットプレート上で順
次各１分間の加熱を行い、次に、炉体加熱炉にて４００
℃で６０分間熱硬化して（膜厚６００ｎｍ）を形成す
る。
絶縁膜２１６上に、既知の手法によりキャパシタ２１９
を形成する。次に、第３の層間絶縁膜２２０としてＳｉ
ＬＫ（米Ｄｏｗ Ｃｈｅｍｉｃａｌ製の商品名）をスピ
ン塗布し、１８０℃、３２０℃のホットプレート上で順
次各１分間の加熱を行い、次に、炉体加熱炉にて４００
℃で６０分間熱硬化して（膜厚６００ｎｍ）を形成す
る。
【００４１】次に、第３の層間絶縁膜２２０上に、窒化
シリコンにて第４の層間絶縁膜２２１（膜厚１００ｎ
ｍ）を形成する。次に、第４の層間絶縁膜２２１上に接
続孔形成用のレジストＴＤＵＲ−Ｐ０３６（東京応化工
業（株）製の商品名）を用いて、接続孔形成用のレジス
トパターンを形成する。レジストパターンをマスクとし
て、第４の層間絶縁膜２２１に開口を形成する。
シリコンにて第４の層間絶縁膜２２１（膜厚１００ｎ
ｍ）を形成する。次に、第４の層間絶縁膜２２１上に接
続孔形成用のレジストＴＤＵＲ−Ｐ０３６（東京応化工
業（株）製の商品名）を用いて、接続孔形成用のレジス
トパターンを形成する。レジストパターンをマスクとし
て、第４の層間絶縁膜２２１に開口を形成する。
【００４２】次に、第４の層間絶縁膜２２１をマスクと
して、アンモニアガスを主成分とするエッチングガスを
用いて第３の層間絶縁膜２２０に開口を形成する。次
に、接続孔にＣＶＤ法を用いてタングステン２２２を埋
め込む。そして、研磨剤としてＳＥＭＩ−ＳＰＥＲＳＥ
(R) Ｗ２０００（Ｃａｂｏｔ社製の商品名）を用いた化
学機械研磨（ＣＭＰ）を行うことにより、第４の層間絶
縁膜２２１上の不要なタングステンを除去する。その結
果、第４の層間絶縁膜２２１の表面はほとんど研磨され
ず、即ち、第４の層間絶縁膜２２１が研磨ストッパとし
て働き、研磨は第４の層間絶縁膜２２１が露出した時点
で実質的に停止する。
して、アンモニアガスを主成分とするエッチングガスを
用いて第３の層間絶縁膜２２０に開口を形成する。次
に、接続孔にＣＶＤ法を用いてタングステン２２２を埋
め込む。そして、研磨剤としてＳＥＭＩ−ＳＰＥＲＳＥ
(R) Ｗ２０００（Ｃａｂｏｔ社製の商品名）を用いた化
学機械研磨（ＣＭＰ）を行うことにより、第４の層間絶
縁膜２２１上の不要なタングステンを除去する。その結
果、第４の層間絶縁膜２２１の表面はほとんど研磨され
ず、即ち、第４の層間絶縁膜２２１が研磨ストッパとし
て働き、研磨は第４の層間絶縁膜２２１が露出した時点
で実質的に停止する。
【００４３】次に、最上層の配線としてアルミ合金膜を
形成し、このアルミ合金膜をパターニングして、上層配
線２２３を形成する。次に、上層配線２２３を含む第４
の層間絶縁膜２２１の表面を覆うようにしてＣＶＤ法に
よるＳｉＯ絶縁膜２２４（膜厚１０００ｎｍ）を形成す
る。
形成し、このアルミ合金膜をパターニングして、上層配
線２２３を形成する。次に、上層配線２２３を含む第４
の層間絶縁膜２２１の表面を覆うようにしてＣＶＤ法に
よるＳｉＯ絶縁膜２２４（膜厚１０００ｎｍ）を形成す
る。
【００４４】そして、パッシベーション膜として、Ｓｉ
Ｏ絶縁膜２２４の表面を覆うようにしてＳｉＮ膜２２５
（膜厚１２００ｎｍ）を形成し、更に、その上にチップ
コート膜としての感光性ポリイミド膜ＰＬ−Ｈ７０８
（日立化成工業（株）製の商品名）２２６を形成する。
尚、このポリイミド膜２２６には、スクライブラインと
ボンディングパッド部に対応させた開口が予め形成され
ている。
Ｏ絶縁膜２２４の表面を覆うようにしてＳｉＮ膜２２５
（膜厚１２００ｎｍ）を形成し、更に、その上にチップ
コート膜としての感光性ポリイミド膜ＰＬ−Ｈ７０８
（日立化成工業（株）製の商品名）２２６を形成する。
尚、このポリイミド膜２２６には、スクライブラインと
ボンディングパッド部に対応させた開口が予め形成され
ている。
【００４５】最後に、良く知られたブレードダイシング
法により、先のスクライブラインに沿って個々のチップ
に切り出し、半導体メモリ装置が完成する。
法により、先のスクライブラインに沿って個々のチップ
に切り出し、半導体メモリ装置が完成する。
【００４６】このとき、本発明のメモリ装置の特徴とし
て、その周辺部には素子内部を囲う隔壁となるガードリ
ング部２２７が形成されている。即ち、ガードリング部
２２７は、第１の絶縁膜２１３、第２の絶縁膜２１６、
第３の絶縁膜２２０、第４の絶縁膜２２１を貫通して設
けられた導電プラグや配線と同じ材料で形成され、一方
の端がＳｉＯ絶縁膜２２４内にあり、他方の一端がｐ型
ウエル領域206の内部に埋め込まれるようにして形成さ
れている。
て、その周辺部には素子内部を囲う隔壁となるガードリ
ング部２２７が形成されている。即ち、ガードリング部
２２７は、第１の絶縁膜２１３、第２の絶縁膜２１６、
第３の絶縁膜２２０、第４の絶縁膜２２１を貫通して設
けられた導電プラグや配線と同じ材料で形成され、一方
の端がＳｉＯ絶縁膜２２４内にあり、他方の一端がｐ型
ウエル領域206の内部に埋め込まれるようにして形成さ
れている。
【００４７】このガードリング227の構造により、端部
から層間絶縁膜の内部や基板との下面部分において透過
する水分を完全に遮断することができ、素子内部領域に
は水分は進入することができなくなる。これにより素子
自体の耐湿信頼性を向上させるため効果的に作用する。 ＜実施例２＞図３は、第２の実施例である半導体ＤＲＡ
Ｍの断面図である。第１の実施例との違いは、周辺部
（素子端部）に設けられたガードリング327の一端がｐ
型ウエル領域３０６に接するようにして設けられ、素子
表面と素子端部周辺までパッシベーション膜であるＳｉ
Ｎ膜３２５に被覆されていることを特徴とする。
から層間絶縁膜の内部や基板との下面部分において透過
する水分を完全に遮断することができ、素子内部領域に
は水分は進入することができなくなる。これにより素子
自体の耐湿信頼性を向上させるため効果的に作用する。 ＜実施例２＞図３は、第２の実施例である半導体ＤＲＡ
Ｍの断面図である。第１の実施例との違いは、周辺部
（素子端部）に設けられたガードリング327の一端がｐ
型ウエル領域３０６に接するようにして設けられ、素子
表面と素子端部周辺までパッシベーション膜であるＳｉ
Ｎ膜３２５に被覆されていることを特徴とする。
【００４８】このパッシベーション膜325の構造によ
り、素子端部から層間絶縁膜の内部を透過する水分を完
全に遮断することができ、素子内部には水分は進入する
ことができなくなる。これにより素子自体の耐湿信頼性
を向上させるため効果的に作用する。 ＜実施例３＞図４は、第３の実施例である半導体ロジッ
ク素子の断面図である。半導体基板４０１上に既知のＳ
ＴＩ（Shallow Trench Isolation）を用いて素子分離膜
領域４０２を形成し、この素子分離膜領域４０２内部に
ＭＯＳトランジスタ４０３を形成する。
り、素子端部から層間絶縁膜の内部を透過する水分を完
全に遮断することができ、素子内部には水分は進入する
ことができなくなる。これにより素子自体の耐湿信頼性
を向上させるため効果的に作用する。 ＜実施例３＞図４は、第３の実施例である半導体ロジッ
ク素子の断面図である。半導体基板４０１上に既知のＳ
ＴＩ（Shallow Trench Isolation）を用いて素子分離膜
領域４０２を形成し、この素子分離膜領域４０２内部に
ＭＯＳトランジスタ４０３を形成する。
【００４９】そして、既知のＣＶＤ法を用いて５０ｎｍ
程度のシリコン酸化膜４０４と５００ｎｍ程度のＢＰＳ
Ｇ（ボロン・リン・シリケイトガラス）膜４０５とを、
ＭＯＳトランジスタ４０３を含み、半導体基板４０１の
表面に順次形成した後、例えば８００〜９００℃の窒素
雰囲気でリフローアニールする。
程度のシリコン酸化膜４０４と５００ｎｍ程度のＢＰＳ
Ｇ（ボロン・リン・シリケイトガラス）膜４０５とを、
ＭＯＳトランジスタ４０３を含み、半導体基板４０１の
表面に順次形成した後、例えば８００〜９００℃の窒素
雰囲気でリフローアニールする。
【００５０】次に、例えばシリカ砥粒を用いた化学機械
研磨法（ＣＭＰ法）を用いてＢＰＳＧ膜４０５の表面を
平坦化研磨した後、コンタクトホールを形成し、このコ
ンタクトホール内に、ＣＶＤ法によりタングステンの埋
め込みを行い、導電プラグ４０６を形成する。この時、
ＢＰＳＧ膜４０５の表面上に存在する不要なタングステ
ンは既知のエッチバック法により除去されている。
研磨法（ＣＭＰ法）を用いてＢＰＳＧ膜４０５の表面を
平坦化研磨した後、コンタクトホールを形成し、このコ
ンタクトホール内に、ＣＶＤ法によりタングステンの埋
め込みを行い、導電プラグ４０６を形成する。この時、
ＢＰＳＧ膜４０５の表面上に存在する不要なタングステ
ンは既知のエッチバック法により除去されている。
【００５１】次に、ＢＰＳＧ膜４０５の上に、パターニ
ングされたアルミ合金からなる上層配線層４０７を形成
する。次に、多孔質無機ＳＯＧ材（（株）東京応化製の
商品名ＯＣＬ−Ｔ３２）を用いて、スピン塗布し、最終
加熱条件として４００℃で６０分間加熱して、第１の絶
縁膜４０８（膜厚５００ｎｍ）を形成する。
ングされたアルミ合金からなる上層配線層４０７を形成
する。次に、多孔質無機ＳＯＧ材（（株）東京応化製の
商品名ＯＣＬ−Ｔ３２）を用いて、スピン塗布し、最終
加熱条件として４００℃で６０分間加熱して、第１の絶
縁膜４０８（膜厚５００ｎｍ）を形成する。
【００５２】配線形成用レジストＴＤＵＲ−Ｐ０８０
（東京応化工業（株）製の商品名）を用いて、第１の実
施例と同じように、第１の絶縁膜４０８に開口を形成す
る。次に、上記した接続孔に、ＣＶＤ法を用いてタング
ステンを埋め込み、導電プラグ４０９を形成する。
（東京応化工業（株）製の商品名）を用いて、第１の実
施例と同じように、第１の絶縁膜４０８に開口を形成す
る。次に、上記した接続孔に、ＣＶＤ法を用いてタング
ステンを埋め込み、導電プラグ４０９を形成する。
【００５３】次に、導電プラグ４０９と電気的な接続を
行なうようにしてアルミ合金からなるパターン化された
上層配線４１０を形成する。以下、上記の工程を繰り返
して２層目の層層間絶縁膜411（第２の層間絶縁膜）を
形成する。
行なうようにしてアルミ合金からなるパターン化された
上層配線４１０を形成する。以下、上記の工程を繰り返
して２層目の層層間絶縁膜411（第２の層間絶縁膜）を
形成する。
【００５４】次に、上層配線４１３を含む第２の層間絶
縁膜411の表面を覆うようにして通常のＣＶＤ法による
ＳｉＯ絶縁膜414（膜厚１０００ｎｍ）を第3の層間絶縁
膜として形成する。
縁膜411の表面を覆うようにして通常のＣＶＤ法による
ＳｉＯ絶縁膜414（膜厚１０００ｎｍ）を第3の層間絶縁
膜として形成する。
【００５５】そして、通常のＣＶＤ法を用いてＳｉＮ膜
からなるパッシベーション膜４１５（膜厚１２００ｎ
ｍ）及び感光性ポリイミドＰＬ−Ｈ７０８（日立化成工
業（株）製の商品名）からなるチップコート膜４１６
（２．５μｍ）を、上記した積層層間絶縁膜を包み覆う
ようにして順次形成する。
からなるパッシベーション膜４１５（膜厚１２００ｎ
ｍ）及び感光性ポリイミドＰＬ−Ｈ７０８（日立化成工
業（株）製の商品名）からなるチップコート膜４１６
（２．５μｍ）を、上記した積層層間絶縁膜を包み覆う
ようにして順次形成する。
【００５６】チップコート膜４１６には、スクライブラ
インとボンディングパッド部に対応する位置に開口が予
め形成されており、既知のブレードダイシング法を用い
て個々のチップを切り出して分離することにより、半導
体ロジック装置が完成する。
インとボンディングパッド部に対応する位置に開口が予
め形成されており、既知のブレードダイシング法を用い
て個々のチップを切り出して分離することにより、半導
体ロジック装置が完成する。
【００５７】このとき、半導体ロジック装置において、
その周辺部（素子端部）には素子内部を囲う隔壁となる
ガードリング部４１７が形成されている。即ち、ＢＰＳ
Ｇ膜４０５、第１の絶縁膜４０８、第２の絶縁膜４１
１、第３の絶縁膜４１４を貫通して設けられた導電プラ
グや配線と同じ材料で形成され、一方の端がＳｉＯ絶縁
膜414内にあり、他方の一端が半導体基板４０１に接す
るように形成されている。
その周辺部（素子端部）には素子内部を囲う隔壁となる
ガードリング部４１７が形成されている。即ち、ＢＰＳ
Ｇ膜４０５、第１の絶縁膜４０８、第２の絶縁膜４１
１、第３の絶縁膜４１４を貫通して設けられた導電プラ
グや配線と同じ材料で形成され、一方の端がＳｉＯ絶縁
膜414内にあり、他方の一端が半導体基板４０１に接す
るように形成されている。
【００５８】そして、吸湿、透湿を防ぐ目的で素子最表
面に形成されるパッシベーション膜と同じＳｉＮ415を
素子端部の外周辺部にて半導体基板の内部に埋め込むよ
うに形成し、パッシベーション膜と一体化して素子全体
を被覆するように形成されている。
面に形成されるパッシベーション膜と同じＳｉＮ415を
素子端部の外周辺部にて半導体基板の内部に埋め込むよ
うに形成し、パッシベーション膜と一体化して素子全体
を被覆するように形成されている。
【００５９】このパッシベーション膜415の構造によ
り、素子端部から層間絶縁膜の内部を透過する水分を完
全に遮断することができ、素子内部には水分は進入する
ことができなくなる。これにより素子自体の耐湿信頼性
を向上させるため効果的に作用する。 ＜実施例４＞図５は、第４の実施例である半導体ロジッ
ク素子の断面図である。第３の実施例との違いは、素子
端部におけるガードリング部５１７の一端が半導体基板
501の内部に埋め込まれるように形成されていることに
ある。即ち第３の実施例ではプラグ406の一端が半導体
基板401に接するように形成されているのに対し、本実
施例ではガードリング部５１７の一部を構成する導電プ
ラグ506の一端を半導体基板501の内部に埋め込んでい
る。
り、素子端部から層間絶縁膜の内部を透過する水分を完
全に遮断することができ、素子内部には水分は進入する
ことができなくなる。これにより素子自体の耐湿信頼性
を向上させるため効果的に作用する。 ＜実施例４＞図５は、第４の実施例である半導体ロジッ
ク素子の断面図である。第３の実施例との違いは、素子
端部におけるガードリング部５１７の一端が半導体基板
501の内部に埋め込まれるように形成されていることに
ある。即ち第３の実施例ではプラグ406の一端が半導体
基板401に接するように形成されているのに対し、本実
施例ではガードリング部５１７の一部を構成する導電プ
ラグ506の一端を半導体基板501の内部に埋め込んでい
る。
【００６０】このガードリングの構造とパッシベーショ
ン膜の構造により、素子端部から層間絶縁膜の内部や基
板との下面部分において透過する水分を完全に遮断する
ことができ、素子内部には水分は進入することができな
くなる。これにより素子自体の耐湿信頼性を向上させる
ため効果的に作用する。 ＜実施例５＞図６は、第５の実施例である半導体ロジッ
ク素子の断面図である。半導体基板６０１上に既知のＳ
ＴＩ（Shallow Trench Isolation）を用いて素子分離膜
領域６０２を形成し、この素子分離膜領域６０２内部に
ＭＯＳトランジスタ６０３を形成する。
ン膜の構造により、素子端部から層間絶縁膜の内部や基
板との下面部分において透過する水分を完全に遮断する
ことができ、素子内部には水分は進入することができな
くなる。これにより素子自体の耐湿信頼性を向上させる
ため効果的に作用する。 ＜実施例５＞図６は、第５の実施例である半導体ロジッ
ク素子の断面図である。半導体基板６０１上に既知のＳ
ＴＩ（Shallow Trench Isolation）を用いて素子分離膜
領域６０２を形成し、この素子分離膜領域６０２内部に
ＭＯＳトランジスタ６０３を形成する。
【００６１】そして、既知のＣＶＤ法を用いて５０ｎｍ
程度のシリコン酸化膜６０４と５００ｎｍ程度のＢＰＳ
Ｇ（ボロン・リン・シリケイトガラス）膜６０５とを、
ＭＯＳトランジスタ６０３を含み、半導体基板６０１の
表面に順次形成した後、例えば８００〜９００℃の窒素
雰囲気でリフローアニールする。
程度のシリコン酸化膜６０４と５００ｎｍ程度のＢＰＳ
Ｇ（ボロン・リン・シリケイトガラス）膜６０５とを、
ＭＯＳトランジスタ６０３を含み、半導体基板６０１の
表面に順次形成した後、例えば８００〜９００℃の窒素
雰囲気でリフローアニールする。
【００６２】次に、例えばシリカ砥粒を用いた化学機械
研磨法（ＣＭＰ法）を用いてＢＰＳＧ膜６０５の表面を
平坦化研磨した後、コンタクトホールを形成し、このコ
ンタクトホール内に、ＣＶＤ法によりタングステンの埋
め込みを行い、導電プラグ６０６を形成する。この時、
ＢＰＳＧ膜６０５の表面上に存在する不要なタングステ
ンは既知のエッチバック法により除去されている。
研磨法（ＣＭＰ法）を用いてＢＰＳＧ膜６０５の表面を
平坦化研磨した後、コンタクトホールを形成し、このコ
ンタクトホール内に、ＣＶＤ法によりタングステンの埋
め込みを行い、導電プラグ６０６を形成する。この時、
ＢＰＳＧ膜６０５の表面上に存在する不要なタングステ
ンは既知のエッチバック法により除去されている。
【００６３】次に、ＢＰＳＧ膜６０５の上に、パターニ
ングされたアルミ合金からなる上層配線層６０７を形成
する。その後、有機絶縁膜材料ＦＬＡＲＥ（米Ｈｏｎｅ
ｙｗｅｌｌ社製の商品名）をスピン塗布し、 １５０
℃、２００℃、２５０℃のホットプレート上で順次各１
分間の加熱処理を行ない、酸素濃度１０ｐｐｍ以下のＮ
2雰囲気中にて４００℃で６０分間の加熱を施し、最終
的な熱硬化を行なって、第１の絶縁膜６０８（膜厚５０
０ｎｍ）を形成する。
ングされたアルミ合金からなる上層配線層６０７を形成
する。その後、有機絶縁膜材料ＦＬＡＲＥ（米Ｈｏｎｅ
ｙｗｅｌｌ社製の商品名）をスピン塗布し、 １５０
℃、２００℃、２５０℃のホットプレート上で順次各１
分間の加熱処理を行ない、酸素濃度１０ｐｐｍ以下のＮ
2雰囲気中にて４００℃で６０分間の加熱を施し、最終
的な熱硬化を行なって、第１の絶縁膜６０８（膜厚５０
０ｎｍ）を形成する。
【００６４】次に、第１の絶縁膜６０８上に、開口のた
めのハードマスクとなるＳｉＮ膜（膜厚１００ｎｍ）６
１８をＣＶＤ法にて形成する。次に、ＳｉＮ膜６１８上
に接続孔形成用のレジストＴＤＵＲ−Ｐ０３６（東京応
化工業（株）製の商品名）を用いて、接続孔形成用のレ
ジストパターンを形成する。レジストパターンをマスク
として、ＣＦ4ガスを主成分にドライエッチング法にて
ＳｉＮ膜６１８に開口を形成する。
めのハードマスクとなるＳｉＮ膜（膜厚１００ｎｍ）６
１８をＣＶＤ法にて形成する。次に、ＳｉＮ膜６１８上
に接続孔形成用のレジストＴＤＵＲ−Ｐ０３６（東京応
化工業（株）製の商品名）を用いて、接続孔形成用のレ
ジストパターンを形成する。レジストパターンをマスク
として、ＣＦ4ガスを主成分にドライエッチング法にて
ＳｉＮ膜６１８に開口を形成する。
【００６５】次に、ＳｉＮ膜６１８をマスクとして、ア
ンモニアガスを主成分とするエッチングガスを用いて第
１の絶縁膜６０８に開口を形成する。次に、上記した接
続孔に、ＣＶＤ法を用いてタングステンを埋め込み、導
電プラグ609を形成する。この時、ＳｉＮ膜６１８の上
部に存在する不要なタングステンは既知のエッチバック
法によって除去される。
ンモニアガスを主成分とするエッチングガスを用いて第
１の絶縁膜６０８に開口を形成する。次に、上記した接
続孔に、ＣＶＤ法を用いてタングステンを埋め込み、導
電プラグ609を形成する。この時、ＳｉＮ膜６１８の上
部に存在する不要なタングステンは既知のエッチバック
法によって除去される。
【００６６】次に、導電プラグ609と電気的な接続を行
なうようにしてアルミ合金からなるパターン化された上
層配線610を形成する。
なうようにしてアルミ合金からなるパターン化された上
層配線610を形成する。
【００６７】以下、上記の工程を繰り返して２層目の層
層間絶縁膜611（第２の絶縁膜）と上層配線層613とを形
成する。
層間絶縁膜611（第２の絶縁膜）と上層配線層613とを形
成する。
【００６８】次に、上層配線６１３を含むＳｉＮ膜６１
９の表面を覆うようにして通常のＣＶＤ法により第３の
絶縁膜ＳｉＯＦ絶縁膜６１４（膜厚１０００ｎｍ）を形
成する。
９の表面を覆うようにして通常のＣＶＤ法により第３の
絶縁膜ＳｉＯＦ絶縁膜６１４（膜厚１０００ｎｍ）を形
成する。
【００６９】そして、通常のＣＶＤ法を用いてＳｉＮ膜
からなるパッシベーション膜６１５（膜厚１２００ｎ
ｍ）及び感光性ポリイミドＰＬ−Ｈ７０８（日立化成工
業（株）製の商品名）からなるチップコート膜６１６
（２．５μｍ）を、上記した積層層間絶縁膜を包み覆う
ようにして順次形成する。
からなるパッシベーション膜６１５（膜厚１２００ｎ
ｍ）及び感光性ポリイミドＰＬ−Ｈ７０８（日立化成工
業（株）製の商品名）からなるチップコート膜６１６
（２．５μｍ）を、上記した積層層間絶縁膜を包み覆う
ようにして順次形成する。
【００７０】チップコート膜６１６には、スクライブラ
インとボンディングパッド部に対応する位置に開口が予
め形成されており、既知のブレードダイシング法を用い
て個々のチップを切り出して分離することにより、半導
体ロジック装置が完成する。
インとボンディングパッド部に対応する位置に開口が予
め形成されており、既知のブレードダイシング法を用い
て個々のチップを切り出して分離することにより、半導
体ロジック装置が完成する。
【００７１】このとき、半導体ロジック装置において、
その周辺部には素子内部を囲う隔壁となるガードリング
部６１７が形成されている。即ち、ＢＰＳＧ膜６０５、
第１の絶縁膜６０８、第２の絶縁膜６１１、第３の絶縁
膜６１４を貫通して設けられた導電プラグや配線と同じ
材料で形成され、一方の端がＳｉＯＦ絶縁膜６１４内に
あり、ガードリング部617の一端が半導体基板601の内部
に埋め込まれるようにして形成されている。
その周辺部には素子内部を囲う隔壁となるガードリング
部６１７が形成されている。即ち、ＢＰＳＧ膜６０５、
第１の絶縁膜６０８、第２の絶縁膜６１１、第３の絶縁
膜６１４を貫通して設けられた導電プラグや配線と同じ
材料で形成され、一方の端がＳｉＯＦ絶縁膜６１４内に
あり、ガードリング部617の一端が半導体基板601の内部
に埋め込まれるようにして形成されている。
【００７２】そして、さらには図示のように素子表面と
素子端部周辺までパッシベーション膜であるＳｉＮ膜６
１５に被覆されている。このガードリング部617とパッ
シベーション膜615の構造により、素子端部から層間絶
縁膜の内部を透過する水分を完全に遮断することがで
き、素子内部には水分は進入することができなくなる。
これにより素子自体の耐湿信頼性を向上させるため効果
的に作用する。 ＜実施例６＞図７は、第６の実施例である半導体ロジッ
ク素子の断面図である。半導体基板７０１上にＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）層７１
８を形成し、その上に既知のＳＴＩ（Shallow Trench I
solation）を用いて素子分離膜領域７０２を形成し、こ
の素子分離膜領域７０２内部にＭＯＳトランジスタ７０
３を形成する。
素子端部周辺までパッシベーション膜であるＳｉＮ膜６
１５に被覆されている。このガードリング部617とパッ
シベーション膜615の構造により、素子端部から層間絶
縁膜の内部を透過する水分を完全に遮断することがで
き、素子内部には水分は進入することができなくなる。
これにより素子自体の耐湿信頼性を向上させるため効果
的に作用する。 ＜実施例６＞図７は、第６の実施例である半導体ロジッ
ク素子の断面図である。半導体基板７０１上にＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）層７１
８を形成し、その上に既知のＳＴＩ（Shallow Trench I
solation）を用いて素子分離膜領域７０２を形成し、こ
の素子分離膜領域７０２内部にＭＯＳトランジスタ７０
３を形成する。
【００７３】そして、既知のＣＶＤ法を用いて５０ｎｍ
程度のシリコン酸化膜７０４と５００ｎｍ程度のＢＰＳ
Ｇ（ボロン・リン・シリケイトガラス）膜７０５とを、
ＭＯＳトランジスタ７０３を含み、半導体基板７０１の
表面に順次形成した後、例えば８００〜９００℃の窒素
雰囲気でリフローアニールする。
程度のシリコン酸化膜７０４と５００ｎｍ程度のＢＰＳ
Ｇ（ボロン・リン・シリケイトガラス）膜７０５とを、
ＭＯＳトランジスタ７０３を含み、半導体基板７０１の
表面に順次形成した後、例えば８００〜９００℃の窒素
雰囲気でリフローアニールする。
【００７４】次に、例えばシリカ砥粒を用いた化学機械
研磨法（ＣＭＰ法）を用いてＢＰＳＧ膜７０５の表面を
平坦化研磨した後、コンタクトホールを形成し、このコ
ンタクトホール内に、ＣＶＤ法によりタングステンの埋
め込みを行い、導電プラグ７０６を形成する。この時、
ＢＰＳＧ膜７０５の表面上に存在する不要なタングステ
ンは既知のエッチバック法により除去されている。
研磨法（ＣＭＰ法）を用いてＢＰＳＧ膜７０５の表面を
平坦化研磨した後、コンタクトホールを形成し、このコ
ンタクトホール内に、ＣＶＤ法によりタングステンの埋
め込みを行い、導電プラグ７０６を形成する。この時、
ＢＰＳＧ膜７０５の表面上に存在する不要なタングステ
ンは既知のエッチバック法により除去されている。
【００７５】次に、ＢＰＳＧ膜７０５の上に、パターニ
ングされたアルミ合金からなる上層配線層７０７を形成
する。次に、多孔質無機ＳＯＧ材ＸＬＫ−２５（米Ｄｏ
ｗ Ｃｏｒｎｉｎｇ製の商品名）を用いて、スピン塗布
し、最終加熱条件として酸素濃度１０ｐｐｍ以下のＮ 2
雰囲気中にて４００℃で６０分間の加熱を施し、第１の
絶縁膜７０８（膜厚５００ｎｍ）を形成する。
ングされたアルミ合金からなる上層配線層７０７を形成
する。次に、多孔質無機ＳＯＧ材ＸＬＫ−２５（米Ｄｏ
ｗ Ｃｏｒｎｉｎｇ製の商品名）を用いて、スピン塗布
し、最終加熱条件として酸素濃度１０ｐｐｍ以下のＮ 2
雰囲気中にて４００℃で６０分間の加熱を施し、第１の
絶縁膜７０８（膜厚５００ｎｍ）を形成する。
【００７６】配線形成用レジストＴＤＵＲ-Ｐ０８０
（東京応化工業（株）製の商品名）を用いて、第１の実
施例と同じように、接続孔として第１の絶縁膜７０８に
開口を形成する。次いで、上記した接続孔に、ＣＶＤ法
を用いてタングステンを埋め込み、導電プラグ７０９を
形成する。
（東京応化工業（株）製の商品名）を用いて、第１の実
施例と同じように、接続孔として第１の絶縁膜７０８に
開口を形成する。次いで、上記した接続孔に、ＣＶＤ法
を用いてタングステンを埋め込み、導電プラグ７０９を
形成する。
【００７７】次に、導電プラグ７０９と電気的な接続を
行なうようにしてアルミ合金からなるパターン化された
上層配線７１０を形成する。
行なうようにしてアルミ合金からなるパターン化された
上層配線７１０を形成する。
【００７８】以下、上記の工程を繰り返して２層目の層
層間絶縁膜711を形成する。次に、上層配線７１３を含
む第２の絶縁膜７１１の表面を覆うようにして通常のＣ
ＶＤ法により第３の絶縁膜ＳｉＯＦ絶縁膜７１４（膜厚
１０００ｎｍ）を形成する。
層間絶縁膜711を形成する。次に、上層配線７１３を含
む第２の絶縁膜７１１の表面を覆うようにして通常のＣ
ＶＤ法により第３の絶縁膜ＳｉＯＦ絶縁膜７１４（膜厚
１０００ｎｍ）を形成する。
【００７９】そして、通常のＣＶＤ法を用いてＳｉＮ膜
からなるパッシベーション膜７１５（膜厚１２００ｎ
ｍ）及び感光性ポリイミドＰＬ−Ｈ７０８（日立化成工
業（株）製の商品名）からなるチップコート膜７１６
（２．５μｍ）を、上記した積層層間絶縁膜を包み覆う
ようにして順次形成する。チップコート膜７１６には、
スクライブラインとボンディングパッド部に対応する位
置に開口が予め形成されており、既知のブレードダイシ
ング法を用いて個々のチップを切り出して分離すること
により、半導体ロジック装置が完成する。
からなるパッシベーション膜７１５（膜厚１２００ｎ
ｍ）及び感光性ポリイミドＰＬ−Ｈ７０８（日立化成工
業（株）製の商品名）からなるチップコート膜７１６
（２．５μｍ）を、上記した積層層間絶縁膜を包み覆う
ようにして順次形成する。チップコート膜７１６には、
スクライブラインとボンディングパッド部に対応する位
置に開口が予め形成されており、既知のブレードダイシ
ング法を用いて個々のチップを切り出して分離すること
により、半導体ロジック装置が完成する。
【００８０】このとき、本実施例ではガードリング部７
１７の一部を構成する導電プラグ706の一端がＳＯＩ層
７１８の内部に埋め込まれるように形成する。
１７の一部を構成する導電プラグ706の一端がＳＯＩ層
７１８の内部に埋め込まれるように形成する。
【００８１】また、本実施例ではＳＯＩ基板を用いるこ
とにより、素子の特性を向上させ、更に高速、高性能の
半導体装置を得ることができる。
とにより、素子の特性を向上させ、更に高速、高性能の
半導体装置を得ることができる。
【００８２】この様な半導体装置において、本実施例で
示すガードリング717の構造により、素子端部から層間
絶縁膜の内部や基板との下面部分において透過する水分
を完全に遮断することができ、素子内部には水分は進入
することができなくなる。これにより素子自体の耐湿信
頼性を向上させるため効果的に作用する。 ＜実施例７＞図８は、第７の実施例である樹脂封止され
た半導体ロジック装置の断面図である。第３の実施例ま
たは第４、５、６の実施例で得られた半導体ロジック装
置８０１を、別途設けられているダイボンディング工程
におけるリードフレームに固定する。
示すガードリング717の構造により、素子端部から層間
絶縁膜の内部や基板との下面部分において透過する水分
を完全に遮断することができ、素子内部には水分は進入
することができなくなる。これにより素子自体の耐湿信
頼性を向上させるため効果的に作用する。 ＜実施例７＞図８は、第７の実施例である樹脂封止され
た半導体ロジック装置の断面図である。第３の実施例ま
たは第４、５、６の実施例で得られた半導体ロジック装
置８０１を、別途設けられているダイボンディング工程
におけるリードフレームに固定する。
【００８３】その後、半導体ロジック装置８０１に設け
られたボンディングパッド部とリードフレーム８０５の
外部端子８０６の間をワイヤーボンダーにより金線８０
４で配線した。
られたボンディングパッド部とリードフレーム８０５の
外部端子８０６の間をワイヤーボンダーにより金線８０
４で配線した。
【００８４】次に、市販のシリカ含有ビフェニル系エポ
キシ樹脂を用いて、半導体ロジック装置８０１、外部端
子８０６等を包み込むように樹脂封止部８０３を形成し
た。封止条件は、成型温度１８０℃、成型圧力７０ｋｇ
／ｃｍ2であるが、これに限定されるものではない。
キシ樹脂を用いて、半導体ロジック装置８０１、外部端
子８０６等を包み込むように樹脂封止部８０３を形成し
た。封止条件は、成型温度１８０℃、成型圧力７０ｋｇ
／ｃｍ2であるが、これに限定されるものではない。
【００８５】最後に、外部端子８０６を所定の形に折り
曲げることにより、樹脂封止型半導体ロジック装置の完
成品が得られる。
曲げることにより、樹脂封止型半導体ロジック装置の完
成品が得られる。
【００８６】樹脂封止された半導体ロジック装置では、
内部素子の端部から層間絶縁膜の内部や基板との下面部
分において透過する水分を完全に遮断することができ、
素子内部には水分は進入することができなくなる構造を
有しているので、第３の実施例または第４、５、６の実
施例で説明した場合と同様の効果を奏することは言うま
でもなく、更に樹脂封止されているので外部環境に対し
て安定した高速動作特性を発揮することが可能である。
内部素子の端部から層間絶縁膜の内部や基板との下面部
分において透過する水分を完全に遮断することができ、
素子内部には水分は進入することができなくなる構造を
有しているので、第３の実施例または第４、５、６の実
施例で説明した場合と同様の効果を奏することは言うま
でもなく、更に樹脂封止されているので外部環境に対し
て安定した高速動作特性を発揮することが可能である。
【００８７】以上、実施例を用いて詳細に説明したが、
本発明並びに実施例を達成するための諸条件等はこれら
の実施例になんら限定されるものではない。
本発明並びに実施例を達成するための諸条件等はこれら
の実施例になんら限定されるものではない。
【００８８】
【発明の効果】以上説明したように、本発明による半導
体装置では、層間絶縁膜の低誘電率化を図り、配線間容
量を抑制して、低消費電力化、高速化を押し進める上で
必要不可欠である有機ポリマ材料や多孔質無機系材料、
あるいは多孔化有機ポリマを層間絶縁膜に用いた場合
に、端部から層間絶縁膜の内部や基板との下面部分にお
いて透過する水分を完全に遮断することができ、素子内
部には水分は進入することができなくなり、これにより
素子自体の耐湿信頼性を向上させた半導体装置を得るこ
とができる。
体装置では、層間絶縁膜の低誘電率化を図り、配線間容
量を抑制して、低消費電力化、高速化を押し進める上で
必要不可欠である有機ポリマ材料や多孔質無機系材料、
あるいは多孔化有機ポリマを層間絶縁膜に用いた場合
に、端部から層間絶縁膜の内部や基板との下面部分にお
いて透過する水分を完全に遮断することができ、素子内
部には水分は進入することができなくなり、これにより
素子自体の耐湿信頼性を向上させた半導体装置を得るこ
とができる。
【図１】従来の半導体素子の一例を示す工程断面図であ
る。
る。
【図２】本発明の第１の実施例となる半導体メモリ装置
の断面図である。
の断面図である。
【図３】本発明の第２の実施例となるによる半導体メモ
リ装置の断面図である。
リ装置の断面図である。
【図４】本発明の第３の実施例となる半導体ロジック装
置の断面図である。
置の断面図である。
【図５】本発明の第４の実施例となる半導体ロジック装
置の断面図である。
置の断面図である。
【図６】本発明の第５の実施例となる半導体ロジック装
置の断面図である。
置の断面図である。
【図７】本発明の第６の実施例となる半導体ロジック装
置の断面図である。
置の断面図である。
【図８】本発明の第７の実施例となる樹脂封止型半導体
装置を説明するための断面図である。
装置を説明するための断面図である。
１０１、４０１、５０１、６０１、７０１…基板、 １０２…配線、 １０３…有機ポリマ低誘電率膜、 １０４…ハードマスク、 １０５…開口（ビアホール）、 １０６…バリア層、 １０７…タングステン配線、 ２０１、３０１…ｐ型半導体基板、 ２０２、３０２…溝、 ２０３、３０３、２０４、３０４…酸化膜、 ２０５、３０５…ｎ型ウエル領域、 ２０６、３０６…ｐ型ウエル領域、 ２０７、３０７…ゲート絶縁膜、 ２０８、３０８…ゲート電極、 ２０９、３０９…キャップ絶縁膜、 ２１０、３１０…ｎ型半導体領域、 ２１１、３１１…サイドウオールスペーサ、 ２１２、３１２…ｎ型半導体領域、 ２１３、３１３…第１の層間絶縁膜、 ２１４Ａ、２１４Ｂ、３１４Ａ、３１４Ｂ、２１７、３
１７…接続孔、 ２１５、３１５、２１８、３１８…導電プラグ、 ＢＬ…ビット線、 ２１６、３１６…第２の層間絶縁膜、 ２１９、３１９…キャパシタ、 ２２０、３２０…第３の層間絶縁膜、 ２２１、３２１…ＳｉＮ膜、 ２２２、３２２…接続プラグ、 ２２３、３２３…上層配線、 ２２４、３２４…絶縁膜、 ２２５、３２５、４１５、５１５、６１５、７１５…パ
ッシベーション膜、 ２２６、３２６、４１６、５１６、６１６、７１６、８
０２…チップコート膜、 ２２７、３２７、４１７、５１７、６１７、７１７…ガ
ードリング部、 ４０２、５０２、６０２、７０２…素子分離膜領域、 ４０３、５０３、６０３、７０３…ＭＯＳトランジス
タ、 ４０４、５０４、６０４、７０４…シリコン酸化膜、 ４０５、５０５、６０５、７０５…ＢＰＳＧ、 ４０６、５０６、６０６、７０６、４０９、５０９、６
０９、７０９、４１２、５１２、６１２、７１２…導電
プラグ、 ４０７、５０７、６０７、７０７、４１０、５１０、６
１０、７１０、４１３、５１３、６１３、７１３…配線
層、 ４０８、５０８、６０８、７０８…第１の絶縁膜、 ４１１、５１１、６１１、７１１…第２の絶縁膜、 ４１４、５１４、６１４、７１４…第３の絶縁膜、 ７１８…ＳＯＩ層、 ８０１…半導体素子、 ８０３…エポキシ封止樹脂、 ８０４…金線、 ８０５…リードフレーム、 ８０６…外部端子。
１７…接続孔、 ２１５、３１５、２１８、３１８…導電プラグ、 ＢＬ…ビット線、 ２１６、３１６…第２の層間絶縁膜、 ２１９、３１９…キャパシタ、 ２２０、３２０…第３の層間絶縁膜、 ２２１、３２１…ＳｉＮ膜、 ２２２、３２２…接続プラグ、 ２２３、３２３…上層配線、 ２２４、３２４…絶縁膜、 ２２５、３２５、４１５、５１５、６１５、７１５…パ
ッシベーション膜、 ２２６、３２６、４１６、５１６、６１６、７１６、８
０２…チップコート膜、 ２２７、３２７、４１７、５１７、６１７、７１７…ガ
ードリング部、 ４０２、５０２、６０２、７０２…素子分離膜領域、 ４０３、５０３、６０３、７０３…ＭＯＳトランジス
タ、 ４０４、５０４、６０４、７０４…シリコン酸化膜、 ４０５、５０５、６０５、７０５…ＢＰＳＧ、 ４０６、５０６、６０６、７０６、４０９、５０９、６
０９、７０９、４１２、５１２、６１２、７１２…導電
プラグ、 ４０７、５０７、６０７、７０７、４１０、５１０、６
１０、７１０、４１３、５１３、６１３、７１３…配線
層、 ４０８、５０８、６０８、７０８…第１の絶縁膜、 ４１１、５１１、６１１、７１１…第２の絶縁膜、 ４１４、５１４、６１４、７１４…第３の絶縁膜、 ７１８…ＳＯＩ層、 ８０１…半導体素子、 ８０３…エポキシ封止樹脂、 ８０４…金線、 ８０５…リードフレーム、 ８０６…外部端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大谷 美晴 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 堀田 勝彦 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 鈴木 康道 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F033 HH04 HH08 HH19 HH34 JJ04 JJ19 KK01 KK04 LL04 MM08 MM13 PP06 QQ09 QQ12 QQ37 QQ48 QQ74 QQ75 RR04 RR06 RR09 RR15 RR21 RR22 RR25 SS11 SS22 TT04 VV16 XX18 XX24 5F058 AA04 AH02 BA07 BC08 BJ02 BJ03 5F083 AD48 AD56 JA36 JA39 JA40 MA06 MA17 MA20 NA01 NA08 PR33 PR39 PR40
Claims (8)
- 【請求項１】半導体基板上に半導体素子と配線層と複数
層の層間絶縁膜層とを含む半導体装置において、前記半
導体素子周辺を囲うように前記配線層を形成する材料か
ら構成された隔壁部の下部が、少なくとも前記半導体基
板上の複数層の層間絶縁膜層を貫通して配設されている
ことを特徴とする半導体装置。 - 【請求項２】半導体基板上に半導体素子と配線層と層間
絶縁膜層とを含む半導体装置において、前記半導体素子
周辺を囲うように前記配線層を形成する材料から構成さ
れた隔壁部の下部が、前記層間絶縁膜層を貫通して半導
体基板の内部に埋め込むように形成されていることを特
徴とする半導体装置。 - 【請求項３】半導体基板上に半導体素子と配線層と複数
層の層間絶縁膜層とを含む半導体装置において、前記半
導体素子の最表面に形成されるパッシベーション膜が、
前記半導体素子端部の外周辺部に延在し、少なくとも前
記複数層の層間絶縁膜層の最下層の深さまで覆って前記
半導体素子を被覆するように形成されていることを特徴
とする半導体装置。 - 【請求項４】半導体基板上に半導体素子と配線層と層間
絶縁膜層とを含む半導体装置において、前記半導体素子
の最表面に形成されるパッシベーション膜が、前記半導
体素子端部の外周辺部に延在し半導体基板の内部に埋め
込むように形成されていることを特徴とする半導体装
置。 - 【請求項５】半導体基板上に半導体素子と配線層と複数
層の層間絶縁膜層とを含む半導体装置において、前記半
導体素子周辺を囲うように前記配線層を形成する材料か
ら構成された隔壁部の下部が、少なくとも前記半導体基
板上の複数層の層間絶縁膜層を貫通して配設され、かつ
前記半導体素子の最表面に形成されるパッシベーション
膜が、前記半導体素子端部の外周辺部に延在し、少なく
とも前記複数層の層間絶縁膜層の最下層の深さまで覆っ
て前記半導体素子を被覆するように形成されていること
を特徴とする半導体装置。 - 【請求項６】半導体基板上に半導体素子と配線層と層間
絶縁膜層とを含む半導体装置において、前記半導体素子
周辺を囲うように前記配線層を形成する材料から構成さ
れた隔壁部の下部が、前記層間絶縁膜層を貫通して半導
体基板の内部に埋め込むように形成されており、かつ前
記半導体素子の最表面に形成されるパッシベーション膜
が、前記半導体素子端部の外周辺部に延在し半導体基板
の内部に埋め込むように形成されていることを特徴とす
る半導体装置。 - 【請求項７】前記層間絶縁膜層が有機絶縁膜及び多孔質
無機膜の少なくとも１種の絶縁膜で形成されていること
を特徴とする請求項１乃至５のいずれか一つに記載の半
導体装置。 - 【請求項８】前記パッシベーション膜が窒化シリコンを
主成分として形成されていることを特徴とする請求項３
乃至５のいずれか一つに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001011912A JP2002217198A (ja) | 2001-01-19 | 2001-01-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001011912A JP2002217198A (ja) | 2001-01-19 | 2001-01-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002217198A true JP2002217198A (ja) | 2002-08-02 |
Family
ID=18878990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001011912A Pending JP2002217198A (ja) | 2001-01-19 | 2001-01-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002217198A (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004241568A (ja) * | 2003-02-05 | 2004-08-26 | Tokyo Electron Ltd | 基板脱着装置、基板脱着方法及び基板処理システム |
| WO2004095578A1 (ja) * | 2003-04-24 | 2004-11-04 | Fujitsu Limited | 半導体装置及びその製造方法 |
| WO2005024935A1 (ja) * | 2003-08-28 | 2005-03-17 | Fujitsu Limited | 半導体装置 |
| JP2007012894A (ja) * | 2005-06-30 | 2007-01-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR100732442B1 (ko) * | 2005-05-19 | 2007-06-27 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2007317692A (ja) * | 2006-05-23 | 2007-12-06 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| JP2008028136A (ja) * | 2006-07-20 | 2008-02-07 | Nec Corp | 半導体装置とその製造方法 |
| JP2008130880A (ja) * | 2006-11-22 | 2008-06-05 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| US7405159B2 (en) | 2004-03-25 | 2008-07-29 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor device package having a semiconductor element with a roughened surface |
| JP2008536307A (ja) * | 2005-03-31 | 2008-09-04 | スパンジョン・リミテッド・ライアビリティ・カンパニー | 追記型メモリ |
| JP2009076782A (ja) * | 2007-09-21 | 2009-04-09 | Sharp Corp | 半導体基板、その製造方法、および半導体チップ |
| JP2009212271A (ja) * | 2008-03-04 | 2009-09-17 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| US7649258B2 (en) | 2004-08-19 | 2010-01-19 | Nec Electronics Corporation | Semiconductor device |
| US7816790B2 (en) | 2006-05-19 | 2010-10-19 | Casio Computer Co., Ltd. | Semiconductor device having low dielectric insulating film and manufacturing method of the same |
| US7999301B2 (en) | 2004-04-30 | 2011-08-16 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| JP2011176340A (ja) * | 2007-09-21 | 2011-09-08 | Casio Computer Co Ltd | 半導体装置およびその製造方法 |
| US8154133B2 (en) | 2008-03-31 | 2012-04-10 | Casio Computer Co., Ltd. | Semiconductor device having low dielectric constant film and manufacturing method thereof |
| US8507965B2 (en) | 2003-04-24 | 2013-08-13 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method thereof |
| US8587124B2 (en) | 2007-09-21 | 2013-11-19 | Teramikros, Inc. | Semiconductor device having low dielectric insulating film and manufacturing method of the same |
-
2001
- 2001-01-19 JP JP2001011912A patent/JP2002217198A/ja active Pending
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004241568A (ja) * | 2003-02-05 | 2004-08-26 | Tokyo Electron Ltd | 基板脱着装置、基板脱着方法及び基板処理システム |
| JP4614626B2 (ja) * | 2003-02-05 | 2011-01-19 | 東京エレクトロン株式会社 | 薄肉半導体チップの製造方法 |
| WO2004095578A1 (ja) * | 2003-04-24 | 2004-11-04 | Fujitsu Limited | 半導体装置及びその製造方法 |
| CN100362660C (zh) * | 2003-04-24 | 2008-01-16 | 富士通株式会社 | 半导体器件及其制造方法 |
| US8507965B2 (en) | 2003-04-24 | 2013-08-13 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method thereof |
| WO2005024935A1 (ja) * | 2003-08-28 | 2005-03-17 | Fujitsu Limited | 半導体装置 |
| US7608911B2 (en) | 2004-03-25 | 2009-10-27 | Kabushiki Kaisha Toshiba | Semiconductor device package having a semiconductor element with a roughened surface |
| US7405159B2 (en) | 2004-03-25 | 2008-07-29 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor device package having a semiconductor element with a roughened surface |
| US7999301B2 (en) | 2004-04-30 | 2011-08-16 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| US7649258B2 (en) | 2004-08-19 | 2010-01-19 | Nec Electronics Corporation | Semiconductor device |
| JP4854729B2 (ja) * | 2005-03-31 | 2012-01-18 | スパンション エルエルシー | 追記型メモリ |
| JP2008536307A (ja) * | 2005-03-31 | 2008-09-04 | スパンジョン・リミテッド・ライアビリティ・カンパニー | 追記型メモリ |
| KR100732442B1 (ko) * | 2005-05-19 | 2007-06-27 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2007012894A (ja) * | 2005-06-30 | 2007-01-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7816790B2 (en) | 2006-05-19 | 2010-10-19 | Casio Computer Co., Ltd. | Semiconductor device having low dielectric insulating film and manufacturing method of the same |
| JP2007317692A (ja) * | 2006-05-23 | 2007-12-06 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| JP2008028136A (ja) * | 2006-07-20 | 2008-02-07 | Nec Corp | 半導体装置とその製造方法 |
| JP2008130880A (ja) * | 2006-11-22 | 2008-06-05 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| JP2011176340A (ja) * | 2007-09-21 | 2011-09-08 | Casio Computer Co Ltd | 半導体装置およびその製造方法 |
| JP2009076782A (ja) * | 2007-09-21 | 2009-04-09 | Sharp Corp | 半導体基板、その製造方法、および半導体チップ |
| US8587124B2 (en) | 2007-09-21 | 2013-11-19 | Teramikros, Inc. | Semiconductor device having low dielectric insulating film and manufacturing method of the same |
| US8871627B2 (en) | 2007-09-21 | 2014-10-28 | Tera Probe, Inc. | Semiconductor device having low dielectric insulating film and manufacturing method of the same |
| US9070638B2 (en) | 2007-09-21 | 2015-06-30 | Tera Probe, Inc. | Semiconductor device having low dielectric insulating film and manufacturing method of the same |
| US9640478B2 (en) | 2007-09-21 | 2017-05-02 | Aoi Electronics Co., Ltd. | Semiconductor device having low dielectric insulating film and manufacturing method of the same |
| JP2009212271A (ja) * | 2008-03-04 | 2009-09-17 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| US8154133B2 (en) | 2008-03-31 | 2012-04-10 | Casio Computer Co., Ltd. | Semiconductor device having low dielectric constant film and manufacturing method thereof |
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