JP2008130856A - Semiconductor device, and verfication method - Google Patents
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Abstract
Description
この発明は、半導体装置と検証方法に関し、例えば半導体装置に対する識別情報付与技術及びその検証方法に利用して有効な技術に関するものである。 The present invention relates to a semiconductor device and a verification method. For example, the present invention relates to an identification information providing technique for a semiconductor device and a technique effective for use in the verification method.
本願発明者においては、個々のＬＳＩにユニークな識別情報（以下、ＩＤという。）を付与する標準ＣＭＯＳ論理ゲート等で構成された識別情報発生回路（以下、ＩＤＩＰという。）とその応用例について、特開２００２−１４２３５８号公報、特表２００２−５３７６４６号公報、特開２００３−１６６３１５号公報、特開２００３−３３２４５２号公報、特開２００５−００５４３２号公報により提案している。
上記ＩＤＩＰが発生するＩＤは、ＩＤを構成するビット長が十分に長く、さらにＩＤの各ビットが‘０’（論理０）または‘１’（論理１）を発生する確率が均一であるとき、確率論による理論的な裏付けによってそのユニーク性が保証されている。ここでユニーク性とは、特定の個数のＩＤＩＰが存在するとき、同一のＩＤが存在せず全てが異なるＩＤ情報を備えていることをいう。ＩＤＩＰを搭載したＬＳＩの製造の欠陥等によりＩＤＩＰが損傷した場合、例えば、損傷によりＩＤの一部が常に固定値（‘０’や‘１’）の場合、実質的にＩＤビット長が短くなることに相当するため上記のユニーク性が損なわれる。しかしながら、ＩＤＩＰが発生する情報は、個々のＩＤＩＰごとに異なるため、期待値との符合によってＩＤＩＰのユニーク性を判定することが困難である。 When the ID generated by the IDIP has a sufficiently long bit length constituting the ID, and the probability that each bit of the ID generates '0' (logic 0) or '1' (logic 1) is uniform, Its uniqueness is guaranteed by theoretical support by probability theory. Here, the uniqueness means that when there is a specific number of IDIPs, the same ID does not exist and all have different ID information. When IDIP is damaged due to a manufacturing defect or the like of an LSI on which IDIP is mounted, for example, when a part of ID is always a fixed value ('0' or '1') due to damage, the ID bit length is substantially shortened. This corresponds to the fact that the above uniqueness is lost. However, since information generated by IDIP differs for each individual IDIP, it is difficult to determine the uniqueness of IDIP based on the sign of the expected value.
この対策として、特開２００３−１６６３１５号公報では、固定情報発生回路を付加した該ＩＤＩＰの異常を検出する方法の一つが提案されている。この方法は、ＩＤＩＰのＩＤの一部に割り当てられた固定情報を判定することでＩＤＩＰの製造上の物理的な欠陥を検出するものである。従って、それによってＩＤＩＰが正常であるか異常であるかを判定することは十分可能であるものの、ＩＤＩＰから実際に発生したＩＤそのものを対象とし該ＩＤのランダム性を直接的に評価できるものではない。言うなれば、形こそれらしいが、どのような音がするか全く試聴したことのない楽器のようなものである。 As a countermeasure, Japanese Patent Laid-Open No. 2003-166315 proposes one method for detecting an abnormality of the IDIP with a fixed information generation circuit added thereto. This method detects physical defects in manufacturing of IDIP by determining fixed information assigned to a part of ID of IDIP. Therefore, although it is possible to determine whether the IDIP is normal or abnormal, it is not possible to directly evaluate the randomness of the ID for the ID actually generated from the IDIP. . In other words, it's like a musical instrument that looks good, but never heard of what it sounds.
半導体装置の製造工程を概略的に説明すれば、ウェハプロセス（前工程）、プローブ試験、ダイシング／組立て（後工程）、バーイン（適宜）、選別試験、出荷である。さらにその後、半導体装置は最終製品製造メーカによって、部品受け入れ検査（適宜）、最終製品実装、最終検査および出荷となる。ＩＤは、半導体装置のトレースを目的とする用途では、プローブ試験および選別試験工程で取得される。最終製品のトレースを目的とする用途では、部品受け入れ検査および最終検査工程で取得される。このようにＩＤは、半導体装置に関する全ての検査工程に係わる。それらの工程では、多様な機能や能力のさまざまなテスタ（半導体試験装置）が使用されている。最終製品でＩＤを使用する用途では、半導体メーカは、ユニーク性やランダム性が保証された半導体装置を顧客に提供しなければならない。 The manufacturing process of the semiconductor device can be roughly described as follows: wafer process (pre-process), probe test, dicing / assembly (post-process), burn-in (appropriate), sorting test, and shipment. After that, the semiconductor device is subjected to component acceptance inspection (as appropriate), final product mounting, final inspection and shipment by the final product manufacturer. The ID is acquired in a probe test and a sorting test process in an application for tracing a semiconductor device. In applications intended to trace the final product, it is acquired in the part acceptance inspection and final inspection process. As described above, the ID is related to all inspection processes related to the semiconductor device. In these processes, various testers (semiconductor test equipment) having various functions and capabilities are used. In applications that use IDs in final products, semiconductor manufacturers must provide customers with semiconductor devices that are guaranteed uniqueness and randomness.
つまり、半導体装置の製造工程での用途では、上記のようにトレース（履歴）を目的とするものの他、個々のチップ又は半導体装置を区別するためにＩＤのユニーク性やランダム性が保証されればよいという目的にも使用できる。能力の低いテスタを用いる検査環境においても、上記ＩＤのユニーク性やランダム性を保証するためには自己診断の機能を設けることは極めて有効である。他方、セキュリティや暗号などの用途では、ＩＤのユニーク性やランダム性は非常に重要な要件である。半導体メーカは、顧客に対してユニーク性やランダム性の保証された半導体装置を提供する必要がある。そこで、ＩＤＩＰが最終製品の稼動状態において、そのユニーク性やランダム性を自己診断する機能を有することは極めて有効である。 In other words, in applications in the manufacturing process of a semiconductor device, in addition to the purpose of tracing (history) as described above, uniqueness or randomness of ID is guaranteed to distinguish individual chips or semiconductor devices. It can also be used for good purposes. Even in an inspection environment using a tester having a low capability, it is extremely effective to provide a self-diagnosis function in order to guarantee the uniqueness and randomness of the ID. On the other hand, in applications such as security and encryption, uniqueness and randomness of IDs are very important requirements. Semiconductor manufacturers need to provide semiconductor devices with guaranteed uniqueness and randomness to customers. Therefore, it is extremely effective that IDIP has a function of self-diagnosis of uniqueness and randomness in the operating state of the final product.
この発明の目的は、ＩＤＩＰから出力されるＩＤのユニーク性やランダム性の自己診断を可能にした半導体装置及びその検証方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 An object of the present invention is to provide a semiconductor device that enables self-diagnosis of uniqueness and randomness of an ID output from an IDIP, and a verification method thereof. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係に決定される複数ビットからなる識別情報（ＩＤ）を発生させる識別情報発生回路（ＩＤＩＰ）を備えた半導体装置に上記複数ビットの識別情報におけるランダム性を判別する判別回路を設ける。この判別回路は、確率論に基づく簡単な手法により実現することができる。 The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows. Discrimination consisting of a plurality of bits determined by the relationship between the physical quantities of the plurality of discriminating elements caused by the variation in electrical characteristics of the discriminating elements formed on the semiconductor substrate in the same form with the same manufacturing process A semiconductor device including an identification information generation circuit (IDIP) that generates information (ID) is provided with a determination circuit that determines randomness in the identification information of the plurality of bits. This discriminating circuit can be realized by a simple method based on probability theory.
ＩＤＩＰから出力されるＩＤのユニーク性やランダム性の判定によって、半導体装置の製造工程、実装工程及び製品管理を高い信頼性をもって効率化できる。 By determining the uniqueness and randomness of the ID output from the IDIP, the manufacturing process, mounting process, and product management of the semiconductor device can be efficiently performed with high reliability.
図１には、この発明に係る半導体装置（ＬＳＩ等）に搭載される判別回路の一実施例のブロック図が示されている。この判別回路７９９は、図示しないＩＤＩＰから発生するランダムＩＤに含まれる‘０’情報または‘１’情報のユニーク性やランダム性の判定を行う。この実施例の判別回路７９９は、ランダムＩＤの中の‘１’情報の数を監視する。１情報検出回路７００は、後述するＩＤＩＰの出力信号を受けてランダムＩＤに存在する‘１’情報を検出すると出力７０３にパルスを発生する。計数器７０１は、出力７０３のパルス数を計数する。デジタルコンパレータ７０２は、計数器７０１の計数値７０４を統計的あるいは確率論的に求められた所定数値と比較し、その結果を端子ＣＰ０からＣＰ３の４ビットの信号として出力する。
FIG. 1 is a block diagram showing an embodiment of a discrimination circuit mounted on a semiconductor device (LSI or the like) according to the present invention. The
例えば、ＩＤビット長が２００ビットのとした場合において、上記端子ＣＰ０から出力される信号は、計数値が７０未満では‘０’（ロウレベル）であり、７０以上では‘１’（ハイレベル）にされる。同様に端子ＣＰ１から出力される信号は、計数値が１３１未満では‘０’（ロウレベル）であり、１３１以上では‘１’（ハイレベル）にされる。後述するように、ＩＤＩＰから発生するＩＤ情報がランダムであれば計数値は、上記ＩＤビット長が２００ビットのときには７０以上１３１未満であることが期待できるので、ＣＰ０＝‘１’かつＣＰ１＝‘０’であればＩＤＩＰは正常であると判断する。 For example, when the ID bit length is 200 bits, the signal output from the terminal CP0 is “0” (low level) when the count value is less than 70, and “1” (high level) when the count value is 70 or more. Is done. Similarly, the signal output from the terminal CP1 is “0” (low level) when the count value is less than 131, and is set to “1” (high level) when the count value is 131 or more. As will be described later, if the ID information generated from IDIP is random, the count value can be expected to be 70 or more and less than 131 when the ID bit length is 200 bits. Therefore, CP0 = '1' and CP1 = ' If it is 0 ', it is determined that the IDIP is normal.
図２には、図１に示される１情報検出回路７００の一実施例の具体的回路図が示されている。ランダム情報部検出回路７２０は、識別情報発生回路（ＩＤＩＰ）の選択線Ｒ０、ＲＮ−１及びＣ０を監視し、出力ＯＵＴがランダム情報であることを検出して、クロック信号ＣＫに同期したワンショットパルスを信号７０６に発生する。フリップフロップ７０５の出力信号７１０は、上記選択線が１ビット識別情報発生回路を選択しているとき、すなわち出力ＯＵＴがランダム情報であるとき‘１’（ハイレベル）となる。さらにその期間において、パルス発生部７０８からはクロック信号ＣＫの立ち上がりから適正な遅延と幅をもったワンショットパルスが発生する。
FIG. 2 shows a specific circuit diagram of one embodiment of the one
ＩＤ出力ＯＵＴは、クロック信号ＣＫに同期しフリップフロップ７０５に一時的に保持される。ＩＤ情報が‘１’であるとき、論理積回路７１１の出力信号７０３には、上記ワンショットパルスに同期した計数パルスが生じるが、それを受けて図１の計数器７０１の出力が１ずつ加算される。フリップフロップ回路７０７は、後述する１ビット識別情報発生回路（ＩＤＩＰ）からの固定情報の読み出しを検知し、上記ワンショットパルスの論理積回路７１１への伝達を禁止させる。つまり、同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素に対応したＩＤ情報に対応した‘１’のみを取り出すものである。
The ID output OUT is temporarily held in the flip-
図２１には、本発明に用いられる識別情報発生回路（ＩＤＩＰ）の一実施例のブロック図が示されている。この実施例では、１ビット識別情報発生回路１０２をＮ×Ｍに配置して、Ｎ×Ｍビットの識別情報を発生する。例えば、Ｒ０〜ＲＮ−１のＮ行からなる各行には、Ｃ０〜ＣＭ−１のＭ個からなる上記１ビット識別情報発生回路１０２がそれぞれ配置される。Ｒ０〜ＲＮ−１からなる各行の１ビット識別情報発生回路は、それぞれが直列形態に接続される。各行の最終段には、例示的に示されているようなゲート回路とクロックドインバータ回路ＣＮ１からなる行選択回路が設けられ、ワイヤードオア論理で他の行出力と接続される。
FIG. 21 is a block diagram showing an embodiment of an identification information generating circuit (IDIP) used in the present invention. In this embodiment, 1-bit identification
行スキャナ１１０は、Ｒ０〜ＲＮ−１の選択信号を形成する。列スキャナ１１１は、Ｃ０〜ＣＭ−１の選択信号を形成する。行スキャナ１１０は、クロック信号ＣＫに対応して上記Ｒ０〜ＲＮ−１の選択信号を順次に形成し、最終段信号／ＲＮ−１を列スキャナ１１１に入力する。この信号／ＲＮ−１に対応して列スキャナ１１１は、上記Ｃ０〜ＣＭ−１の選択信号を順次に形成する。上記行スキャナ１１０及び列スキャナ１１１は、後述するようなシフトレジスタを用いたものや、Ｎ，Ｍ進カウンタと、デコーダ回路等から構成される。活性化信号ＡＣＴは、識別情報発生回路（ＩＤＩＰ）の動作の有効／無効を制御する。したがって、クロック信号ＣＬＫと活性化信号ＡＣＴに対応して上記Ｎ×Ｍビットの識別情報がシリアルに出力される。
The
図２２に、図２１の行スキャナ及び列スキャナの一実施例の回路図が示されている。行スキャナは、Ｎ個のフリップフロップ回路により構成されたシフトレジスタが利用される。このシフトレジスタは、活性化信号ＡＣＴの活性化信号により、初段回路に論理１がセットされ、それがクロック信号ＣＫにより順次にＲＮ−１までシフトされ、最終段ＲＮ−１の出力信号が上記初段回路に帰還される。これにより、行スキャナでは、活性化信号ＡＣＴが活性化レベルである期間において、クロック信号ＣＫに同期してＲ０，Ｒ１…ＲＮ−１，Ｒ０，Ｒ１のように循環する列選択信号を形成する。
FIG. 22 shows a circuit diagram of an embodiment of the row scanner and the column scanner of FIG. The row scanner uses a shift register composed of N flip-flop circuits. In this shift register, the
列スキャナは、Ｍ個のフリップフロップ回路により構成されたシフトレジスタが利用される。このシフトレジスタは、活性化信号ＡＣＴの活性化信号により、上記行スキャナの最終段出力／ＲＮ−１をクロック信号として順次にＣＭ−１までシフトし、最終段ＣＭ−１の出力信号が上記初段回路に帰還される。これにより、列スキャナでは、活性化信号ＡＣＴが活性化レベルである期間において、行スキャナの最終段／ＲＮ−１の出力に同期してＣ０，Ｃ１…ＣＭ−１，Ｃ０，Ｃ１のように循環する行選択信号を形成する。 The column scanner uses a shift register composed of M flip-flop circuits. The shift register sequentially shifts the final stage output / RN-1 of the row scanner to CM-1 using the activation signal ACT as the clock signal, and the output signal of the final stage CM-1 is the first stage. Returned to the circuit. As a result, in the column scanner, during the period in which the activation signal ACT is at the activation level, C0, C1,..., CM-1, C0, C1 are circulated in synchronization with the output of the last stage / RN-1 of the row scanner. A row selection signal is formed.
図２３には、この発明に用いられる識別情報発生回路の一実施例の回路配置図が示されている。図２１の実施例に対応して、二次元に例えば１６列×８行＝１２８ビット分の識別情報発生回路が配置され、同図に示すように、上記１６列×８行の二次元配列に沿って下側に列スキャナが配置され、右側に行選択回路が配置される。上記行選択回路に隣接して行スキャナが設けられる。また、行選択回路及び行スキャナの下側と列スキャナの右側のエリアに制御回路が設けられる。このようにして、前記同様に矩形のエリアにすべての回路がレイアウトされる。 FIG. 23 shows a circuit layout of an embodiment of the identification information generating circuit used in the present invention. Corresponding to the embodiment of FIG. 21, for example, 16 columns × 8 rows = 128 bits of identification information generating circuits are arranged in two dimensions, and as shown in FIG. 21, the 16 columns × 8 rows two-dimensional array is arranged. A column scanner is disposed on the lower side, and a row selection circuit is disposed on the right side. A row scanner is provided adjacent to the row selection circuit. A control circuit is provided in the area below the row selection circuit and the row scanner and on the right side of the column scanner. In this manner, all circuits are laid out in a rectangular area as described above.
図２４には、この発明に用いられる識別情報発生回路の一実施例の識別番号配置図が示されている。この実施例では、前記図２３等に示した１６列×８行＝１２８ビット分の識別番号の分配例が示されている。上記二次元に配列された識別情報発生回路の左及び上外周に常に固定情報を発生する回路が配列される。識別情報を半導体試験装置で読み出す時に、上記固定情報を確認することで、該識別情報発生回路の故障を検出することができる。すなわち、上記固定情報を期待値として上記固定情報と比較することにより、行選択信号及び列選択信号が正しく形成されるか否か、格言すれば、前記行スキャナ、列スキャナや、Ｍ進カウンタ、Ｎ進カウンタ、列デコーダ、行デコーダ及び行選択回路が正しく動作することを確認することが可能となる。 FIG. 24 shows an identification number arrangement diagram of an embodiment of the identification information generating circuit used in the present invention. In this embodiment, an example of distributing identification numbers for 16 columns × 8 rows = 128 bits shown in FIG. 23 and the like is shown. Circuits that always generate fixed information are arranged on the left and upper outer circumferences of the two-dimensionally arranged identification information generating circuits. When the identification information is read out by the semiconductor test apparatus, a failure of the identification information generation circuit can be detected by checking the fixed information. That is, by comparing the fixed information with the fixed information as an expected value, whether or not the row selection signal and the column selection signal are correctly formed, in other words, the row scanner, the column scanner, the M-ary counter, It is possible to confirm that the N-ary counter, the column decoder, the row decoder, and the row selection circuit operate correctly.
図２４（Ａ）の例では、上記二次元に配列された識別情報発生回路の外周に沿って固定情報が組み込まれる。それ故、固定情報は、８＋１５＝１３ビットとされる。そして、こられの固定情報を含んで（Ｂ）のようなスャキンによってシリアルに出力される。同図（Ａ）において、１のセルには論理１が記録され、０のセルには論理０が記録される。そして、＊を付したセルには、論理しきい値に対応した通常の識別情報である。
In the example of FIG. 24A, fixed information is incorporated along the outer periphery of the identification information generating circuits arranged in two dimensions. Therefore, the fixed information is 8 + 15 = 13 bits. Then, the fixed information is serially output by the squeaker as shown in (B). In FIG. 5A, a
図２５には、図２４に示した１ビット分の識別情報発生回路の一実施例の回路図が示されている。 [＊] は通常の識別情報発生回路である。ナンド（ＮＡＮＤ）ゲート回路Ｇ１〜Ｇ４は、同じサイズで同じ構成のＣＭＯＳ回路から構成される。特に、識別番号ないし識別情報の発生を行うゲート回路Ｇ１とＧ２は、全く同じくなるように形成される。ゲート回路Ｇ３とＧ４は、信号パス経路を構成するものであり、増幅回路としての作用を行うので、上記ゲート回路Ｇ１とＧ２とは若干異なるサイズのＭＯＳＦＥＴで構成されてもよい。 FIG. 25 shows a circuit diagram of an embodiment of the identification information generating circuit for 1 bit shown in FIG. [*] Is a normal identification information generating circuit. The NAND gate circuits G1 to G4 are composed of CMOS circuits having the same size and the same configuration. In particular, the gate circuits G1 and G2 for generating identification numbers or identification information are formed to be exactly the same. Since the gate circuits G3 and G4 constitute a signal path path and function as an amplifier circuit, the gate circuits G1 and G2 may be configured by MOSFETs having slightly different sizes.
ゲート回路Ｇ１の２つの入力のうちの一方の入力には、選択信号が供給される。ゲート回路Ｇ１の他方の入力と出力とは結合される。このゲート回路Ｇ１の出力信号は、ゲート回路Ｇ２の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ２の他方の入力には、上記選択信号が供給される。上記ゲート回路Ｇ２の出力信号は、ゲート回路Ｇ３の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ３の他方の入力には、縦列接続される他の単位回路の出力信号が供給される。上記ゲート回路Ｇ３の出力信号は、ゲート回路Ｇ４の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ４の他方の入力には、定常的にハイレベル（電源電圧）が供給され、ゲート回路Ｇ４を実質的にインバータ回路として動作させる。このゲート回路Ｇ４の出力信号は、単位回路の出力信号とされる。縦列接続における初段回路では、ゲート回路Ｇ３の他方入力には、定常的にハイレベルが供給される。 A selection signal is supplied to one of the two inputs of the gate circuit G1. The other input and output of gate circuit G1 are coupled. The output signal of the gate circuit G1 is supplied to one of the two inputs of the gate circuit G2. The selection signal is supplied to the other input of the gate circuit G2. The output signal of the gate circuit G2 is supplied to one of the two inputs of the gate circuit G3. An output signal of another unit circuit connected in cascade is supplied to the other input of the gate circuit G3. The output signal of the gate circuit G3 is supplied to one of the two inputs of the gate circuit G4. The other input of the gate circuit G4 is constantly supplied with a high level (power supply voltage), causing the gate circuit G4 to operate substantially as an inverter circuit. The output signal of the gate circuit G4 is the output signal of the unit circuit. In the first stage circuit in the cascade connection, a high level is constantly supplied to the other input of the gate circuit G3.
上記のような単位回路は、上記１つの行を構成するように縦列接続される。ゲート回路Ｇ３には、前段の単位回路の出力信号が供給される。出力信号は、後段の単位回路に伝えられる。上記ゲート回路Ｇ１〜Ｇ４は、ハイレベルを論理１とする正論理を採る場合、回路の接地電位と出力端子との間に２つのＮチャネルＭＯＳＦＥＴが直列形態に接続され、出力端子と電源電圧との間にＰチャネルＭＯＳＦＥＴが並列形態に接続される。そして、上記２つのＮチャネルＭＯＳＦＥＴのうちの一方と２つのＰチャネルＭＯＳＦＥＴの一方のゲートが共通に接続されて一方の入力とされる。上記２つのＮチャネルＭＯＳＦＥＴのうちの他方と２つのＰチャネルＭＯＳＦＥＴの他方のゲートが共通に接続されて他方の入力とされる。
The unit circuits as described above are connected in cascade so as to constitute the one row. The output signal of the previous unit circuit is supplied to the gate circuit G3. The output signal is transmitted to the subsequent unit circuit. When the gate circuits G1 to G4 adopt a positive logic in which a high level is a
したがって、選択信号がハイレベルの選択レベルのときには、ゲート回路Ｇ１の上記一方のＮチャネルＭＯＳＦＥＴがオン状態となり、等価的にはインバータ回路として動作する。したがって、他方の入力と出力とが結合されていることにより、他方の入力と出力は、上記ゲートの論理しきい値電圧に対応し論理しきい値ＶＬＴ（Ｇ０）にされる。上記選択信号がハイレベルの選択レベルのときには、ゲート回路Ｇ２においても、上記一方のＮチャネルＭＯＳＦＥＴがオン状態となり等価的にはインバータ回路とし動作する。 Therefore, when the selection signal is at a high selection level, the one N-channel MOSFET of the gate circuit G1 is turned on, and equivalently operates as an inverter circuit. Therefore, by combining the other input and the output, the other input and the output are set to the logic threshold value VLT (G0) corresponding to the logic threshold voltage of the gate. When the selection signal is at a high selection level, also in the gate circuit G2, the one N-channel MOSFET is turned on and equivalently operates as an inverter circuit.
ゲート回路Ｇ１の論理しきい値ＶＬＴ（Ｇ０）と上記ゲート回路Ｇ２の論理しきい値ＶＬＴ（Ｇ２）の関係が、ＶＬＴ（Ｇ０）＞ＶＬＴ（Ｇ１）であれば、ゲート回路Ｇ１の出力電圧は、ゲート回路Ｇ２の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（Ｇ１）＜ＶＬＴ（Ｇ２）であれば、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。ゲート回路Ｇ２の出力振幅は、初段回路においては固定的にハイレベル（論理１）が供給されているので、ゲート回路Ｇ３もインバータ回路として動作し、同様にインバータ回路として動作するゲート回路Ｇ４を通して出力される。このようにして、Ｇ１〜Ｇ４により１ビットの識別情報を形成する。 If the relationship between the logic threshold VLT (G0) of the gate circuit G1 and the logic threshold VLT (G2) of the gate circuit G2 is VLT (G0)> VLT (G1), the output voltage of the gate circuit G1 is Due to the inverting amplification action of the gate circuit G2, the amplitude greatly increases to the VSS potential side, that is, to the low level side. Conversely, if VLT (G1) <VLT (G2), the amplitude greatly increases toward the VDD potential side, that is, the high level side. Since the output amplitude of the gate circuit G2 is fixedly supplied with a high level (logic 1) in the first stage circuit, the gate circuit G3 also operates as an inverter circuit, and is output through the gate circuit G4 that also operates as an inverter circuit. Is done. In this way, 1-bit identification information is formed by G1 to G4.
上記のような通常の識別情報発生回路におけるゲート回路Ｇ１に対応した部分に、論理 [１] の固定情報を記憶させる場合には、ゲート回路Ｇ１の２つの入力には、電源電圧のようなハイレベルが与えられる。これにより、ゲート回路Ｇ１の出力信号がロウレベルとなり、かかるセルが選択されたときには論理１が出力される。論理 [０] の固定情報を記憶させる場合には、ゲート回路Ｇ１の２つの入力には、回路の接地電位のようなロウレベルが与えられる。これにより、ゲート回路Ｇ１の出力信号がハイレベルとなり、かかるセルが選択されたときには論理０が出力される。
When the fixed information of logic [1] is stored in the portion corresponding to the gate circuit G1 in the normal identification information generating circuit as described above, the two inputs of the gate circuit G1 have high voltages such as the power supply voltage. A level is given. As a result, the output signal of the gate circuit G1 becomes low level, and
上記１ビットの識別情報発生回路に対して、行／列の選択機能を付加するために、入力側にナンドゲート回路Ｇ５とＧ６が設けられる。上記ナンドゲート回路Ｇ６は、実質的にはインバータ回路とし動作し、上記ゲート回路Ｇ５とＧ６は、アンドゲート回路として動作する。上記ゲート回路Ｇ５の２つの入力には、前記列選択信号と行選択信号とが供給される。列及び行選択信号が有効であるときに、前記ゲート回路Ｇ１の動作が有効とされて、かかるゲート回路Ｇ１の論理しきい値に対応した電圧をゲート回路Ｇ２に伝えて、前記実施例のような識別番号を発生させる。 In order to add a row / column selection function to the 1-bit identification information generating circuit, NAND gate circuits G5 and G6 are provided on the input side. The NAND gate circuit G6 substantially operates as an inverter circuit, and the gate circuits G5 and G6 operate as AND gate circuits. The column selection signal and the row selection signal are supplied to two inputs of the gate circuit G5. When the column and row selection signals are valid, the operation of the gate circuit G1 is validated, and a voltage corresponding to the logic threshold value of the gate circuit G1 is transmitted to the gate circuit G2, as in the above embodiment. A unique identification number is generated.
以上のような１ビット識別情報発生回路及びそれを用いた識別情報発生回路（ＩＤＩＰ）については、前記特許文献１〜５に詳しく述べられている。したがって、これらの特許文献１〜５に述べられている他の回路形式の１ビット識別情報発生回路及びそれを用いた識別情報発生回路（ＩＤＩＰ）を本願発明においても利用することができる。
The 1-bit identification information generation circuit as described above and the identification information generation circuit (IDIP) using the same are described in detail in
図３には、ＩＤ情報の一例のビットパターン図が示されている。この実施例では、２０×１０＝２００個の識別要素に対応した２００ビット（ＩＤビット長）の例が示されている。この例では、１００個の‘０’情報と１００個の‘１’情報が含まれている。これは、一つの例としてそのようなＩＤを示したものであって、全てのＩＤＩＰ毎に常に同数であるわけではない。しかし、ＩＤの各ビットの‘０’情報と‘１’情報の発生確率が前記のランダム性の要件に従って５０％ずつであるとすれば、上記‘０’情報と‘１’情報の平均の数は、ＩＤビット長２００ビットの半分である１００ビットであることは容易に推測できる。 FIG. 3 shows a bit pattern diagram of an example of ID information. In this embodiment, an example of 200 bits (ID bit length) corresponding to 20 × 10 = 200 identification elements is shown. In this example, 100 pieces of “0” information and 100 pieces of “1” information are included. This shows such an ID as an example, and it is not always the same number for every IDIP. However, if the probability of occurrence of '0' information and '1' information for each bit of ID is 50% according to the requirement for randomness, the average number of the above '0' information and '1' information Can be easily estimated to be 100 bits, which is half of the ID bit length of 200 bits.
図４には、この発明を説明するための度数分布図が示されている。図４は、図３のＩＤ情報の各ビットの‘０’情報と‘１’情報の発生確率が５０％であり、かつ独立であるときの、ビット長が２００である５０、０００個の半導体装置のＩＤＩＰにより発生されたＩＤに含まれる‘１’情報の数の度数分布図である。該ＩＤは数値シミュレーションによって生成したものである。前記の推測のとおり５０、０００個の該ＩＤに含まれる‘１’情報は、１００とピークとする対称な分布を示している。同図から、５０、０００個の半導体装置のＩＤＩＰに含まれる‘１’情報の数は、７０から１３０個の範囲内に分布していることが分かる。 FIG. 4 shows a frequency distribution diagram for explaining the present invention. FIG. 4 shows 50,000 semiconductors having a bit length of 200 when the occurrence probability of “0” information and “1” information of each bit of the ID information of FIG. 3 is 50% and independent. It is a frequency distribution diagram of the number of '1' information included in the ID generated by the IDIP of the device. The ID is generated by numerical simulation. As described above, ‘1’ information included in 50,000 IDs indicates a symmetric distribution with 100 as a peak. From the figure, it can be seen that the number of “1” information included in the IDIP of 50,000 semiconductor devices is distributed in the range of 70 to 130.
図５には、図４の度数分布図から変換された確率分布図が示されている。図５の縦軸は対数に変更されている。図中の実線は理論値である。同理論値と数値シミュレーションの結果は非常によく一致している。同図から、‘１’情報の数が７０個以下および１３０個以上である確率はいずれも１Ｅ−５（１０万分の１）以下である。これは、およそ１０万個のＩＤＩＰが発生するＩＤの中に、‘１’情報の数が７０個以下または１３０個以上であるものが一つ存在することを意味している。すなわち、大半のＩＤは、その‘１’情報の数が、１００±３０個に納まっているとみなされる。 FIG. 5 shows a probability distribution diagram converted from the frequency distribution diagram of FIG. The vertical axis in FIG. 5 is changed to logarithm. The solid line in the figure is the theoretical value. The theoretical value and the result of numerical simulation agree very well. From the figure, the probability that the number of '1' information is 70 or less and 130 or more is 1E-5 (1 / 100,000) or less. This means that there is one ID whose number of '1' information is 70 or less or 130 or more among IDs generated by about 100,000 IDIPs. That is, the majority of IDs are considered that the number of “1” information is within 100 ± 30.
図６には、この発明に係る半導体装置（ＬＳＩ等）に搭載される判別回路の他の一実施例のブロック図が示されている。この実施例の判別回路８９９は、ＩＤＩＰから発生するランダムＩＤの遷移数を監視する。遷移検出回路８００は、ＩＤＩＰの出力ＯＵＴを受けてランダムＩＤの遷移を検出すると出力８０３にパルスを発生する。計数器８０１は、出力８０３のパルス数を計数する。デジタルコンパレータ８０２は、計数器８０１の計数値８０４を統計学あるいは確率論的に求められた所定数値と比較しその結果を端子ＣＱ０からＣＱ３からの４ビットの信号として出力する。
FIG. 6 is a block diagram showing another embodiment of the discrimination circuit mounted on the semiconductor device (LSI or the like) according to the present invention. The
例えば、前記同様にＩＤビット長が２００ビットのとした場合において、端子ＣＱ０の信号は計数値が７０未満では‘０’（ロウレベル）であり、７０以上では‘１’（ハイレベル）にされる。同様に端子ＣＱ１の信号は計数値が１３１未満では‘０’（ロウレベル）であり、１３１以上では‘１’（ハイレベル）にされる。ＩＤＩＰから発生するＩＤ情報がランダムであれば計数値は、後述するように７０以上１３１未満であることが期待できるので、ＣＱ０＝‘１’かつＣＱ１＝‘０’であればＩＤＩＰは正常であると判断する。 For example, when the ID bit length is 200 bits as described above, the signal at the terminal CQ0 is “0” (low level) when the count value is less than 70, and is “1” (high level) when the count value is 70 or more. . Similarly, the signal at the terminal CQ1 is “0” (low level) when the count value is less than 131, and is set to “1” (high level) when the count value is 131 or more. If the ID information generated from IDIP is random, the count value can be expected to be 70 or more and less than 131 as will be described later. Therefore, if CQ0 = '1' and CQ1 = '0', IDIP is normal. Judge.
上記の端子ＣＱ２は計数値が６０未満では‘０’（ロウレベル）であり、６０以上では‘１’（ハイレベル）にされる。同様にＣＱ３は計数値が１４１未満では‘０’（ロウレベル）であり、１４１以上では‘１’（ハイレベル）にされる。端子ＣＱ２及びＣＱ３の信号は、後述するように上記計数値がちょうど判定境界値付近である場合に発生する誤判定の危険を低減するために用いられる。 The terminal CQ2 is “0” (low level) when the count value is less than 60, and is set to “1” (high level) when the count value is 60 or more. Similarly, CQ3 is “0” (low level) when the count value is less than 141, and is set to “1” (high level) when the count value is 141 or more. As will be described later, the signals at the terminals CQ2 and CQ3 are used to reduce the risk of erroneous determination that occurs when the count value is just near the determination boundary value.
図７には、図６の遷移検出回路８００の一実施例の回路図が示されている。ランダム情報部検出回路８２０は、前記図２の回路７２０と同様の構成で同様の動作を行ってワンショットパルス８０６を発生する。フリップフロップ８０９と８１０は２ビットシフトレジスタを構成しており、互いの出力が異なったことを排他的論路和回路８１１によって検知して遷移検出を行う。ＩＤ情報が遷移するとき、論理積回路８１３の出力信号８０３には、上記ワンショットパルス８０６に同期した計数パルスが生じるが、それを受けて図６の計数器８０１の出力が１ずつ加算される
FIG. 7 shows a circuit diagram of an embodiment of the
図８には、この発明を説明するための度数分布図が示されている。図８は、図３のＩＤ情報の各ビットの‘０’情報と‘１’情報の発生確率が５０％であり、かつ独立であるときの、前記同様にビット長が２００である５０、０００個の半導体装置のＩＤＩＰにより発生されたＩＤの情報が‘０’から‘１’へ、および‘１’から‘０’へ変化する回数の度数分布図である。図３に示されるＩＤを一列につないだ（左上を先頭とし右下を末尾とする）とき、ＩＤの各ビットの情報が‘０’から‘１’へ、および‘１’から‘０’へ変化している回数は１０３回である。ここで、ＩＤの各ビットの情報の‘０’と‘１’の発生確率が５０％ずつであるとすれば上記変化の回数の平均は、遷移回数が最小の０回か最大の１９９回の中間である９９．５回（厳密には、９９回と１００回が同数）であることは容易に推測できる。この推測のとおり中心を９９．５とする分布を示している。図中の実線は理論値である。同図から、５０、０００個の半導体装置のＩＤに含まれるＩＤ情報の遷移の数は、７０から１３０個の範囲内に分布していることが分かる。 FIG. 8 shows a frequency distribution diagram for explaining the present invention. FIG. 8 shows that when the occurrence probability of “0” information and “1” information of each bit of the ID information of FIG. 3 is 50% and independent, the bit length is 200 as well as 50,000. It is a frequency distribution diagram of the number of times that information of IDs generated by IDIP of individual semiconductor devices changes from “0” to “1” and from “1” to “0”. When the IDs shown in FIG. 3 are connected in a line (top left and bottom right), information of each bit of the ID is changed from “0” to “1”, and from “1” to “0”. The number of changes is 103. Here, if the occurrence probability of “0” and “1” in the information of each bit of the ID is 50%, the average number of the above changes is the minimum number of transitions of 0 or the maximum of 199 times. It can easily be estimated that the number is 99.5 times (strictly speaking, 99 times and 100 times are the same number). As this guess shows, the distribution is centered at 99.5. The solid line in the figure is the theoretical value. From the figure, it can be seen that the number of ID information transitions included in the IDs of 50,000 semiconductor devices is distributed in the range of 70 to 130.
図９には、図８の度数分布図から変換された確率分布図が示されている。図９の縦軸は対数に変更されている。図中の実線は理論値である。同理論値と数値シミュレーションの結果は非常によく一致している。同図から、上記遷移回数が７０個以下および１３０個以上である確率はいずれも１Ｅ−５（１０万分の１）以下である。これは、およそ５万個の半導体装置のＩＤＩＰが発生するＩＤの中に、上記遷移回数が７０個以下または１３０個以上であるものが一つ存在することを意味している。すなわち、大半のＩＤは、上記遷移回数が、１００±３０個に納まっているとみなされる。 FIG. 9 shows a probability distribution diagram converted from the frequency distribution diagram of FIG. The vertical axis in FIG. 9 is changed to logarithm. The solid line in the figure is the theoretical value. The theoretical value and the result of numerical simulation agree very well. From the figure, the probabilities that the number of transitions is 70 or less and 130 or more are both 1E-5 (1 / 100,000) or less. This means that there is one ID whose number of transitions is 70 or less or 130 or more among IDs generated by IDIP of about 50,000 semiconductor devices. That is, most IDs are considered to have the number of transitions within 100 ± 30.
図１０には、この発明に係る半導体装置（ＬＳＩ等）に搭載される判別回路の他の一実施例のブロック図が示されている。この実施例の判別回路９９９では、半導体装置に搭載されたＩＤＩＰから発生する２００ビットのＩＤを２ビットずつの単位に１００分割し、それぞれの２ビットの単位が取りうる４種類のデータの組み合わせ、すなわち“００”、“０１”、“１０”および“１１”のそれぞれの存在数を監視する。データパターン検出回路９００は、ＩＤＩＰの出力ＯＵＴを受けて、各単位が４種類のデータパターン、すなわち“００”、“０１”、“１０”および“１１”と符合する場合、それぞれのパターンに対応する出力９０３、９０４、９０５および９０６にパルスを発生する。
FIG. 10 is a block diagram showing another embodiment of the discrimination circuit mounted on the semiconductor device (LSI or the like) according to the present invention. In the
前記図３において、ＩＤを一列につないだ（左上を先頭とし右下を末尾とする）とき、同一の符号（ビット情報）が連続している箇所が認められる。‘０’が非連続または‘１’が非連続の箇所がそれぞれ２５箇所および２３箇所である。一方、‘０’が２連続または‘１’が２連続の箇所がそれぞれ１３箇所および１６箇所である。以下同様に、‘０’が３連続または‘１’が３連続の箇所がそれぞれ９箇所および８箇所、‘０’が４連続または‘１’が４連続の箇所がそれぞれ４箇所および４箇所、‘０’が５連続または‘１’が５連続の箇所がそれぞれ０箇所および１箇所、‘０’が６連続または‘１’が６連続の箇所がそれぞれ１箇所および０箇所である。ランダムなＩＤにおいては、このような符号の連続が発生する。このような連続数の符号が発生する確率は数学的に推定でき、判別回路でのランダム性の判断の指標とする。 In FIG. 3, when the IDs are connected in a line (the upper left is the beginning and the lower right is the end), a portion where the same code (bit information) continues is recognized. There are 25 and 23 places where '0' is discontinuous or '1' is discontinuous, respectively. On the other hand, there are 13 places and 16 places where “0” is 2 consecutive or “1” is 2 consecutive, respectively. Similarly, '0' is 3 consecutive places or '1' is 3 consecutive places, respectively, 9 places and 8 places, '0' is 4 consecutive places, or '1' is 4 consecutive places, 4 places and 4 places, respectively. The locations where “0” is 5 consecutive or “1” is 5 consecutive are 0 and 1 respectively, and “0” is 6 consecutive or “1” is 6 consecutive locations are 1 and 0, respectively. In a random ID, a sequence of such codes occurs. The probability that such a continuous number of codes is generated can be mathematically estimated and used as an index for determining the randomness in the discriminating circuit.
計数器９０１群は、出力９０３、９０４、９０５および９０６のパルス数を計数する。デジタルコンパレータ９０２群は、計数器９０１群の計数値９０７を所定の数値と比較しその結果を端子ＣＲ０からＣＲ３に出力する。例えば、ＣＲ０はデータパターン“００”の計数値が８未満では‘０’（ロウレベル）とされ、８以上では‘１’（ハイレベル）とされる。同様にＣＲ１はデータパターン“０１”の計数値が８未満では‘０’（ロウレベル）にされ、８以上では‘１’（ハイレベル）にされる。
The
以下、端子ＣＲ２およびＣＲ３も同様である。前述のように、ＩＤＩＰから発生するＩＤ情報がランダムであれば上記計数値は、８以上であることが期待できるので、ＣＲ０＝ＣＲ１＝ＣＲ２＝ＣＲ３＝‘１’（ハイレベル）であればＩＤＩＰは正常であると判断する。なお、ここではＩＤを２ビットずつの単位に分割したが、３ビットを単位としてもよい。ただし、判定値は単位のビット長によって異なる。 The same applies to the terminals CR2 and CR3. As described above, if the ID information generated from IDIP is random, the count value can be expected to be 8 or more. Therefore, if CR0 = CR1 = CR2 = CR3 = '1' (high level), IDIP Is determined to be normal. Here, the ID is divided into units of 2 bits, but 3 bits may be used as a unit. However, the judgment value varies depending on the bit length of the unit.
図１１には、図１０に示されるデータパターン検出回路９００の一実施例の回路図が示されている。ランダム情報部検出回路９２０は、前記同様に１ビット識別情報発生回路の選択線Ｒ０、ＲＮ−１及びＣ０を監視し、クロック信号ＣＫに同期したワンショットパルスを２クロックに１回ずつ信号線９２４に伝える。フリップフロップ９２５と９２６は２ビットシフトレジスタを構成しており、両出力のパターンを論理回路９２８、９２９、９３０および９３１によって検知する。前記いずれかのパターンが検知されるとそれに対応する論理積回路９３２、９３３、９３４および９３５の入力９５２〜９５５及び９２４がともに‘１’（ハイレベル）となることで、信号９０３、９０４，９０５および９０６にワンショットパルスが生じる。
FIG. 11 shows a circuit diagram of an embodiment of the data
前記図３に示されるＩＤを２ビットずつの単位に分割し、各単位の２ビットの情報の組み合わせが“００”であるものの数は２３個である。同様に、“０１”であるものの数は２８個、“１０”であるものの数は２６個および“１１”であるものの数は２３個である。ここで、ＩＤの各ビットの‘０’情報と‘１’情報の発生確率が５０％ずつであるとすれば、上記組み合わせの平均は、各々２５個であることは容易に推測できる。 The ID shown in FIG. 3 is divided into 2-bit units, and the number of combinations of 2-bit information in each unit is “00” is 23. Similarly, the number of “01” is 28, the number of “10” is 26, and the number of “11” is 23. Here, if the occurrence probability of “0” information and “1” information of each bit of the ID is 50%, it can be easily estimated that the average of the above combinations is 25 each.
図１２には、この発明を説明するための度数分布図が示されている。図１２は、前記図３に示されるＩＤの各ビットの‘０’情報と‘１’情報の発生確率が５０％であり、かつ独立であるときの、ビット長が２００である５０、０００個の半導体装置のＩＤの前記各単位の２ビットの情報の組み合わせが例えば“００”であるものの数の度数分布図である。前記の推測のとおり中心を２５とする分布を示している。図中の実線は理論値である。同図から、５０、０００個の半導体装置のＩＤＩＰに含まれる上記２ビットの情報の組み合わせが“００”である数は、１０から４０個の範囲に集中していることが分かる。 FIG. 12 shows a frequency distribution diagram for explaining the present invention. FIG. 12 shows that the occurrence probability of “0” information and “1” information of each bit of the ID shown in FIG. 3 is 50%, and the bit length is 200. 2 is a frequency distribution diagram of the number of combinations of 2-bit information of each unit of the ID of the semiconductor device of “00”, for example. As indicated above, a distribution with the center at 25 is shown. The solid line in the figure is the theoretical value. From the figure, it can be seen that the number of combinations of the 2-bit information included in the IDIP of 50,000 semiconductor devices being “00” is concentrated in the range of 10 to 40.
図１３には、図１２の度数分布図から変換された確率分布図が示されている。同図の縦軸は対数に変更されている。図中の実線は理論値である。同理論値と数値シミュレーションの結果は非常によく一致している。同図から、上記組み合わせが“００”であるものの数が８個以上および４２個以下である確率はいずれも１Ｅ−５（１０万分の１）以下である。これは、およそ１０万個のＩＤＩＰが発生するＩＤの中に、‘上記２ビットの情報に組み合わせが、“００”、“０１“、”１０“および”１１“であるものがそれぞれ８個以下または４２個以上であるものが一つ存在することを意味している。すなわち、大半のＩＤは、上記各組み合わせがいずれも、８個から４２個の範囲に納まっているとみなされる。 FIG. 13 shows a probability distribution diagram converted from the frequency distribution diagram of FIG. The vertical axis in the figure is changed to logarithm. The solid line in the figure is the theoretical value. The theoretical value and the result of numerical simulation agree very well. From the figure, the probability that the number of combinations of “00” is 8 or more and 42 or less is 1E-5 (1 / 100,000) or less. This is because, among IDs generated by approximately 100,000 IDIPs, the combination of “00”, “01”, “10”, and “11” is not more than 8 each. Or it means that there is one that is 42 or more. That is, most IDs are considered to be within the range of 8 to 42 for each of the above combinations.
上述のように、ＩＤがランダムであれば、その大半のＩＤに含まれる‘０’情報または‘１’情報の数、‘０’情報から‘１’情報へ、および‘１’情報から‘０’情報へ変化する遷移回数、およびＩＤを２ビットずつの単位に分割し、各単位の２ビットの情報の組み合わせが特定の組み合わせ（例えば、“００”）であるものの数は、統計的に特定の数に分布することがわかる。すなわち、ＩＤも持つそれらの特性の数を監視し、それらの数が上記特定の数の範囲を超えている場合、ＩＤのランダム性が損なわれているものであることを判定することが可能である。 As described above, if the ID is random, the number of '0' information or '1' information included in most IDs, '0' information to '1' information, and '1' information to '0' 'The number of transitions to information and the number of IDs divided into 2-bit units and the combination of 2-bit information in each unit being a specific combination (eg, "00") are statistically specified It can be seen that the number is distributed. That is, it is possible to monitor the number of those characteristics that also have IDs, and to determine that the randomness of the ID is impaired if the number exceeds the specified number range. is there.
前記のように２ビットの組み合わせの他にも、３ビット、４ビット等の組み合わせを利用することができる。しかしながら、前記図１０や図１１の回路を用いると、ビット数を増大させることに対応して組み合わせ数が増大して回路規模が大きくなってしまうので前記図１０、図１１のように２ビット程度が適当であると考えられる。 As described above, combinations of 3 bits, 4 bits, etc. can be used in addition to the combination of 2 bits. However, if the circuits of FIG. 10 and FIG. 11 are used, the number of combinations increases corresponding to the increase of the number of bits, and the circuit scale becomes large. Therefore, as shown in FIG. 10 and FIG. Is considered appropriate.
前記のようにＩＤを一列につないだとき、前記のように同一の符号（ビット情報）が連続している箇所が認められるのでそれを利用してもよい。図３の例では、‘０’が非連続または‘１’が非連続の箇所がそれぞれ２５箇所および２３箇所である。一方、‘０’が２連続または‘１’が２連続の箇所がそれぞれ１３箇所および１６箇所である。以下同様に、‘０’が３連続または‘１’が３連続の箇所がそれぞれ９箇所および８箇所、‘０’が４連続または‘１’が４連続の箇所がそれぞれ４箇所および４箇所、‘０’が５連続または‘１’が５連続の箇所がそれぞれ０箇所および１箇所、‘０’が６連続または‘１’が６連続の箇所がそれぞれ１箇所および０箇所である。 When the IDs are connected in a line as described above, a portion where the same code (bit information) continues is recognized as described above, and it may be used. In the example of FIG. 3, “0” is non-continuous and “1” is non-continuous at 25 and 23 locations, respectively. On the other hand, there are 13 places and 16 places where “0” is 2 consecutive or “1” is 2 consecutive, respectively. Similarly, '0' is 3 consecutive places or '1' is 3 consecutive places, respectively, 9 places and 8 places, '0' is 4 consecutive places, or '1' is 4 consecutive places, 4 places and 4 places, respectively. The locations where “0” is 5 consecutive or “1” is 5 consecutive are 0 and 1 respectively, and “0” is 6 consecutive or “1” is 6 consecutive locations are 1 and 0, respectively.
ランダムなＩＤにおいては、このような符号の連続が発生するので、例えば、‘１’のときにはカウントアップし、‘０’のときにはカウントクリアする等として計数値が３、４のようにオーバーフローになると１ショットパルスを発生させて、それを計数するようにしてもよい。このような連続数の符号をカウンタ等で調べて抽出するなら、簡単な回路で実現できる。 In a random ID, such a sequence of codes occurs. For example, when the count value overflows as in 3 or 4, for example, the count is incremented when it is “1”, the count is cleared when it is “0”, etc. One shot pulse may be generated and counted. If such a continuous number of codes are examined and extracted with a counter or the like, it can be realized with a simple circuit.
図１４には、この発明に用いられる固定情報診断回路の一実施例のブロック図が示されている。この固定情報診断回路は、前記図２４で説明したようにＩＤのうちの固定情報が所望の期待値と一致しているかを判定する。固定情報部検出回路１０００は、図示しない識別情報発生回路（ＩＤＩＰ）の選択線Ｒｉ，Ｃｉ、活性化信号ＡＣＴを監視し、クロック信号ＣＫに同期したワンショットパルスを信号線１００３に発生する。期待値発生回路１００１は、図示しない識別情報発生回路（ＩＤＩＰ）の選択線Ｒｉ，Ｃｉ、活性化信号ＡＣＴを監視し、選択された固定情報に対応した期待値情報を信号線１００４に発生する。不一致検出回路１００２は、ＩＤ情報出力ＯＵＴと期待値情報１００４を比較し、一つでも不一致のビットがあるとき出力ＱＳを‘０’（ロウレベル）とする。これにより、前記行スキャナ、列スキャナ等の動作を検証することができる。
FIG. 14 is a block diagram showing one embodiment of the fixed information diagnostic circuit used in the present invention. The fixed information diagnostic circuit determines whether the fixed information in the ID matches a desired expected value as described with reference to FIG. The fixed information
図１５には、図１４に示される固定情報診断回路の一実施例の回路図が示されている。固定情報部検出回路１０００は、図示しない識別情報発生回路（ＩＤＩＰ）の選択線Ｒ０及びＣ０を監視し、クロック信号ＣＫに同期したワンショットパルスを信号線１００３に発生する。期待値発生回路１００１は、選択線を監視し選択された固定情報に対応したクロックＣＫに同期した期待値情報を生成し、クロックＣＫに同期し信号線１００４に発生する。不一致検出回路１００２は、クロックＣＫに同期してフリップフロップ１０１０に取り込み、排他的論理和回路１０１１によって比較する。一つのＩＤＩＰに含まれる全てのＩＤビットの自己診断中に１ビットでも不一致が検出されるとフリップフロップ１０１２の出力ＱＳは、‘１’（ハイレベル）に反転する。
FIG. 15 is a circuit diagram showing one embodiment of the fixed information diagnostic circuit shown in FIG. The fixed information
図１６には、この発明に係る半導体装置の一実施例の概略ブロック図が示されている。この実施例では、前記実施例で示された複数通りの判別回路が付加される。つまり、識別情報発生回路（ＩＤＩＰ）１００に対して、第１ないし第３判別回路７９９（図１）、８９９（図６）、９９９（図１０）及び固定情報判定回路１０９９（図１４）が組み合わされる。ＩＤＩＰ１００には変更は必要なく、通常通りＩＤを読み出すことで、各ランダム性診断のための判別回路７９９，８９９，９９９及び１０９９には各判定結果が出力される。そのため、各判別回路７９９，８９９，９９９及び１０９９はＩＤＩＰ１００と独立した回路ブロックとして半導体装置内に構成することが容易である。なお、同図では３種類のランダム性診断を行う判別回路と固定情報判定回路を接続しているが、例えば、ランダム性の診断の信頼性が損なわれなければ、その中のいずれかを選択してもよい。
FIG. 16 is a schematic block diagram showing one embodiment of a semiconductor device according to the present invention. In this embodiment, a plurality of discriminating circuits shown in the embodiment are added. That is, the identification information generation circuit (IDIP) 100 is combined with the first to third determination circuits 799 (FIG. 1), 899 (FIG. 6), 999 (FIG. 10) and the fixed information determination circuit 1099 (FIG. 14). It is. The
図１７には、識別情報発生回路（ＩＤＩＰ）の他の一実施例の構成図が示されている。この実施例では、前記のような判別回路により形成された判定出力方法が示されている。例えば、各ランダム性診断の判別回路の出力信号は、シリアル信号に変換して専用に割り当てられた出力端子から出力させることができる。そのようにすると、専用端子が必要となる。この実施例では、図１７（Ａ）に示したように前記図２４に対応した固定情報に加えて、ＩＤ情報の末尾に近い部分に＄で示したようにレジスタ等に保持された判別結果ＣＲ０〜ＣＲ３，ＣＳ，…ＣＸｉを入力するゲート部（セル）を設けて診断結果を割り当てる。そして、図１７（Ｂ）のような順序で出力させることにより、固定情報を含んだＩＤ情報の出力の後に、上記判別結果ＣＲ０〜ＣＲ３，ＣＳ，…ＣＸｉを引き続き出力させることができる。このため、判定結果を出力するための信号線の増加や、診断結果の取り出しのための専用の制御が不要である。 FIG. 17 shows a configuration diagram of another embodiment of the identification information generating circuit (IDIP). In this embodiment, a determination output method formed by the determination circuit as described above is shown. For example, the output signal of each randomness diagnosis discrimination circuit can be converted into a serial signal and output from a dedicated output terminal. In such a case, a dedicated terminal is required. In this embodiment, in addition to the fixed information corresponding to FIG. 24 as shown in FIG. 17A, the discrimination result CR0 held in the register or the like as indicated by $ in the portion near the end of the ID information. ˜CR3, CS,... CXi is provided to assign a diagnosis result by providing a gate part (cell). Then, by outputting in the order as shown in FIG. 17B, the discrimination results CR0 to CR3, CS,... CXi can be continuously output after the output of the ID information including the fixed information. For this reason, an increase in the number of signal lines for outputting the determination result and a dedicated control for taking out the diagnosis result are unnecessary.
図１８には、判別結果出力用セルの一実施例の回路図が示されている。この実施例は、前記図２５で説明したような１ビット識別情報発生回路１０２と同じセルを用いて、上記判別結果ＣＲ０〜ＣＲ３，ＣＳ，…ＣＸｉを出力させる。図１７（Ａ）の最後列の判別結果情報発生回路（同図中‘＄’で示された部分）が構成される。前記図２５のゲート回路Ｇ１に相当するゲート回路をインバータ回路構成で動作させてレジスタ等に記憶された判別結果ＣＸｉが入力される。なお、図１７（Ａ）では、識別情報発生回路１００と一体となって上記判別結果出力部が設けられている、これに限定されず論理的に最後列に割り当てられていれば、半導体装置上の配置の制約はない。
FIG. 18 shows a circuit diagram of an embodiment of the discrimination result output cell. In this embodiment, the discrimination results CR0 to CR3, CS,... CXi are output using the same cell as the 1-bit identification
図１９には、この発明に係る半導体装置の一実施例のブロック図が示されている。この実施例の半導体装置は、マイクロプロセッサ（ＣＰＵ）に識別情報発生回路及び判別回路が搭載される。ＣＰＵ内での該ＩＤＩＰの扱いは、ＳＲＡＭ（スタテック・ランダム・アクセス・メモリ），ＲＯＭ（リード・オンリー・メモリ），ＦＬＡＳＨ（フラッシュ）メモリおよびレジスタなどの記憶装置と同様である。すなわち、ＩＤＩＰが発生するＩＤ情報は、ＣＰＵのメモリ空間（ＩＯ空間であってもよい）に割り当て、さらに制御も該記憶装置のそれと同様とされる。 FIG. 19 is a block diagram showing one embodiment of a semiconductor device according to the present invention. In the semiconductor device of this embodiment, an identification information generation circuit and a determination circuit are mounted on a microprocessor (CPU). The handling of the IDIP in the CPU is the same as that of storage devices such as SRAM (Static Random Access Memory), ROM (Read Only Memory), FLASH (Flash) Memory, and Registers. That is, ID information generated by IDIP is assigned to a CPU memory space (or an IO space), and control is the same as that of the storage device.
識別情報発生回路１３００は、アドレスバス１０３０と制御信号バス１３０４の要求を受けて入力インターフェイス部１３０１を介して前述のようにアクセスされ、出力インターフェイス部１３０２を介してデータバス１３０４に送り出される。ランダム性診断の判別結果は、判別回路９９９で形成されて前述のように、識別情報発生回路１３００のＩＤ情報の末尾に割り付けられている。同図には該マイクロプロセッサ内の他の記憶装置１３１０が示されている。該記憶装置１３１０は、例えばＳＲＡＭでありＦＬＡＳＨメモリ等である。ユーザーは、マイクロプロセッサのソフトウェアにより、識別情報発生回路１３００から読み出したＩＤ情報を、該記憶装置１３１０に格納することができる。格納後は、該記憶装置１３１０をアクセスしてＩＤを取り出すことができる。
The identification
ＩＤＩＰへのアクセスが可能なマイクロプロセッサの命令を制限することで、高いセキュリティが要求されるアプリケーションに応用することができる。また、逆にマイクロプロセッサのメモリを外部ピンから直接アクセスする機能を利用して、ＩＤ情報を取り出すことも可能である。外部に取り出さずにユニーク性の保証ができるので秘匿性が高く高信頼性のシステムを実現することができる。半導体装置は、マイクロプロセッサ以外でも、内部に記憶装置やバスを持つ半導体装置であれば、いわゆるシステムＬＳＩと称されるものであってもよい。 By limiting the instructions of the microprocessor that can access the IDIP, it can be applied to applications that require high security. Conversely, it is also possible to take out the ID information by using a function of directly accessing the memory of the microprocessor from an external pin. Since uniqueness can be guaranteed without taking it out, a highly reliable system with high confidentiality can be realized. A semiconductor device other than a microprocessor may be a so-called system LSI as long as it is a semiconductor device having a storage device and a bus therein.
図２０には、図１９の識別情報発生回路の他の一実施例のブロック図が示されている。この実施例では、マイクロプロセッサのアドレスバス信号から生成された行アドレス信号ＲＡと列アドレス信号ＣＡが行デコーダ１３２１と列デコーダ１３２５でデコードされ１ビット識別情報発生回路１０２を選択する。同図のＩＤの右端の列にはランダム性診断結果ビット（前記図１７の＄の部分）が割り付けられている。ランダム性診断選択信号ＴＥは、主にマイクロプロセッサがソフトウェアによりＩＤ情報を読み出す場合にＩＤ情報を列方向に一斉に読み出すか（ＴＥ＝ロウレベル）、ランダム性の診断を行う場合に１ビットずつ読み出すか（ＴＥ＝ハイレベル）を選択する。
FIG. 20 is a block diagram showing another embodiment of the identification information generating circuit shown in FIG. In this embodiment, the row address signal RA and the column address signal CA generated from the address bus signal of the microprocessor are decoded by the
前記図１に示したように、半導体装置に搭載されたＩＤＩＰ１００から発生するＩＤに含まれる‘０’情報または‘１’情報の数は、該ＩＤがランダムであれば、７０以上１３１未満であることが期待できるとした。ＩＤＩＰが発生するＩＤは、原理的にその一部が動作環境によって変動する性質を持つ。例えば、ある第１の動作環境下（例えば、半導体装置メーカ出荷時）で‘１’情報が２００ビット中９８個であって、また別の第２の動作環境下（例えば、最終製品搭載時）では１０１個である可能性もある。この例では、９８個も１０１個も、‘１’情報の数は、７０以上１３１未満である。しかし、数多くのＩＤＩＰから発生するＩＤを観測すると、確率的に７０個や１３１個といった境界値近傍のものが存在する。このようなＩＤＩＰは、自己診断の都度その結果が変化し診断結果が不安定となる可能性が高い。そこで発明者は、このような判定の境界付近の問題を解決するために、次のような手段を考案した。
As shown in FIG. 1, the number of “0” information or “1” information included in an ID generated from the
解決の手段の第１は、判定を複数回行い不安定な診断要因の検出率を高めることである。例えば、前記第１の動作環境下においては、１６回の診断結果が全て正常である場合のみ合格とする。なお、各診断において電源電圧などの測定環境が異なったものでもよい。第２の動作環境においては、判定に許容幅を持たせて診断結果の不合格回数が１５回まで合格とし、１６回の診断で全て異常であった場合に不合格とする。解決の手段の第２は、判定値を緩和することである。例えば、前記半導体装置に搭載されたＩＤＩＰ１００から発生するＩＤに含まれる‘０’情報または‘１’情報の数は、前記第１の動作環境下では、７０以上１３１未満であることし、第２の動作環境下では、７０以上１３１未満とする。もちろん、解決の第１の手段と第２の手段を組み合わせてもよい。
The first solution is to increase the detection rate of unstable diagnostic factors by making a determination a plurality of times. For example, in the first operating environment, the test is accepted only when all 16 diagnostic results are normal. In each diagnosis, the measurement environment such as the power supply voltage may be different. In the second operating environment, an allowance is given to the determination, the number of times of failure of the diagnosis result is passed up to 15 times, and the failure is made when all of the 16 times of diagnosis are abnormal. A second solution is to relax the determination value. For example, the number of “0” information or “1” information included in an ID generated from the
図２６には、本発明に係る識別情報発生回路が搭載された半導体装置の製造工程の利用方法の説明図が示されている。利用方法の１つは、トレース管理システムでの活用である。当該システムが、実現しようとしているのは、最小限の資源の追加によって、ウエハ上に配列されている状態の個々の半導体装置と、パッケージングさればらばらになった状態の同一チップを関連付けることであり、それにより半導体装置の製造から最終使用段階に至るまでの履歴を一貫した管理を可能とすることである。例えば、電子装置などの最終製品を組み立てる時に、識別情報を基に、半導体装置の欠陥情報や性能を識別する等が考えられる。 FIG. 26 is an explanatory diagram of a method of using a manufacturing process of a semiconductor device on which the identification information generating circuit according to the present invention is mounted. One of the utilization methods is utilization in a trace management system. The system intends to associate individual semiconductor devices arranged on a wafer with the same chip in a packaged state by adding a minimum amount of resources. Thus, it is possible to consistently manage the history from the manufacture of the semiconductor device to the final use stage. For example, when assembling a final product such as an electronic device, it may be possible to identify defect information and performance of the semiconductor device based on the identification information.
この実施例においては、一般的な半導体の製造工程である、前工程、ウエハ状態でいくつかの電気的試験（プローブ試験）及び、後工程における選別試験の様を示している。（１）前工程では、製造工程における種々の装置データ、プロセス条件、工程管理情報などを前工程データ収集・解析システムで管理している。（２）プローブ試験では、ウエハ状態で試験した結果をプローブ試験データ収集システムに蓄積し、前工程データ収集・解析システムと情報を交換し、例えば前工程に履歴と対比させ歩留の向上を図っている。半導体製造工場の形態によっては、前工程データ収集・解析システムとプローブ試験データ収集システムが一体になっている。（３）後工程における選別試験も、プローブ試験と同様である。 In this embodiment, a general semiconductor manufacturing process, that is, a pre-process, several electrical tests (probe test) in a wafer state, and a sorting test in a post-process are shown. (1) In the previous process, various device data, process conditions, process management information and the like in the manufacturing process are managed by the previous process data collection / analysis system. (2) In the probe test, the test results in the wafer state are accumulated in the probe test data collection system, and information is exchanged with the previous process data collection / analysis system. For example, the previous process is compared with the history to improve the yield. ing. Depending on the form of the semiconductor manufacturing factory, the pre-process data collection / analysis system and the probe test data collection system are integrated. (3) The screening test in the post-process is the same as the probe test.
このような一般的な生産管理システムを既に導入する半導体製造工場あるいは複数の企業にまたがる生産手法において、新たに本発明に係る識別情報発生回路を用いた、半導体製品のトレース管理システムを導入するにあたり、如何に最小限の資源の追加によって速やかに実現するかが重要な課題である。同図に例示された生産履歴システムが解決しようとする課題やその解決手段については、以降の説明で明らかになるであろう。 In a production method that spans a semiconductor manufacturing factory or a plurality of companies that have already introduced such a general production management system, a new semiconductor product trace management system that uses the identification information generation circuit according to the present invention is introduced. An important issue is how to achieve it quickly by adding a minimum amount of resources. The problems to be solved by the production history system illustrated in the figure and the means for solving them will become apparent from the following description.
言うまでもなく、半導体の製造は開始から終了までの工程は一方向に進行する。それゆえ、生産管理もそれを前提として、工程順に沿ってデータを管理システムに逐次収集する。トレース履歴管理システムは、プローブ試験識別情報を、プローブ試験データ収集システムから収集する。プローブ試験識別情報には、本発明に係る識別情報および、製品を区別するための品種名、製造ロット番号、ウエハ番号、ウエハ上の位置情報などを最低限含む。このプローブ試験識別情報の収集の際、例えばチップの重複や、本発明に係る識別情報発生回路から発生した識別情報の異常等の情報の妥当性のチェックを行う。 Needless to say, the process from the start to the end of semiconductor manufacturing proceeds in one direction. Therefore, on the premise of production management, data is sequentially collected in a management system in the order of processes. The trace history management system collects probe test identification information from the probe test data collection system. The probe test identification information includes at least the identification information according to the present invention, a product name for distinguishing products, a manufacturing lot number, a wafer number, position information on the wafer, and the like. When collecting the probe test identification information, for example, the validity of information such as chip duplication or abnormality of identification information generated from the identification information generation circuit according to the present invention is checked.
次に、生産履歴システムは、選別試験識別情報を、選別試験データ収集システムから収集する。選別試験識別情報には、本発明に係る識別情報発生回路から得られる識別情報を最低限含む。この選別試験識別情報の収集の際、例えばチップの重複や、本発明に係る識別情報発生回路から発生した識別情報の異常等の情報の妥当性のチェックを行う。 Next, the production history system collects screening test identification information from the screening test data collection system. The screening test identification information includes at least identification information obtained from the identification information generation circuit according to the present invention. At the time of collecting the screening test identification information, for example, the validity of information such as chip duplication or abnormality of identification information generated from the identification information generation circuit according to the present invention is checked.
生産履歴システムは、上記のプローブ試験識別情報と選別試験識別情報が収集できた時、ウエハ上に配列されている状態の個々のチップと、パッケージングさればらばらになった状態の同一チップを関連付けることが可能となる。関連付けは、プローブ試験識別情報と選別試験識別情報それぞれに含まれる、本発明に係る識別情報発生回路から得られる識別情報によって行うことが可能である。 When the above-mentioned probe test identification information and sorting test identification information can be collected, the production history system associates the individual chips arranged on the wafer with the same chip in the packaged state. Is possible. The association can be performed by the identification information obtained from the identification information generating circuit according to the present invention, which is included in each of the probe test identification information and the screening test identification information.
上記ＩＤは、前記のような１つの半導体装置の持つ履歴を必要とするトレース管理の他に、個々の工程及び出荷後のユーザーでの実装時において、個々の半導体装置にユニークな識別情報が付加され、他と明らかに区別することができる。しかしながら、上記識別情報発生回路も前記のようにゲート回路、スキャナといった電子回路から構成されるものであり、断線、短絡、素子特性劣化等が製造工程の各過程で発生することが予測される。しかしながら、このような不良発生を検出しようとしても、期待値が分からないから一般的な試験では無理である。上記のような他との区別のためには、読み出された識別情報にユニーク性があればよい。そこで、本願発明では、前記のようなＩＤのランダム性あるいはユニーク性を統計的、あるいは確率論的に判別して上記ユニーク性を保証するというものである。したがって、個々の半導体装置に上記判別回路を内蔵させる必要はない。つまり、図２６に示された各工程での上記ＩＤ情報を読み出す読み出し装置（リーダー）に、前記図１等のような判別回路を設けて、半導体装置から読み出されたＩＤ情報にユニーク性が認められたときに、それを有効とすればよい。 In addition to the trace management that requires the history of one semiconductor device as described above, unique identification information is added to each semiconductor device at the time of mounting at each process and after shipment. And can be clearly distinguished from others. However, the identification information generating circuit is also composed of an electronic circuit such as a gate circuit and a scanner as described above, and it is predicted that disconnection, short circuit, element characteristic deterioration, etc. will occur in each process of the manufacturing process. However, even if it is attempted to detect the occurrence of such a defect, the expected value is not known, so it is impossible for a general test. In order to distinguish from others as described above, the read identification information only needs to be unique. Therefore, the present invention guarantees the uniqueness by statistically or probabilistically discriminating the randomness or uniqueness of the ID as described above. Therefore, it is not necessary to incorporate the determination circuit in each semiconductor device. That is, the reading apparatus (reader) that reads the ID information in each step shown in FIG. 26 is provided with a discrimination circuit as shown in FIG. 1 or the like, so that the ID information read from the semiconductor device is unique. If accepted, it should be valid.
つまり、これまで示されたような個々のＩＤＩＰが発生するＩＤのランダム性の診断機能は、半導体装置に識別情報を付与することの用途拡大の可能性を広げることに気付いた。これまで、個々の半導体装置に識別情報を付与する場合、プログラム可能な素子（例えば、フューズや不揮発性メモリなど）に、特定の規則に則った情報（即ち、発行管理された番号）を書き込む手法が一般的であった。これは、専ら該識別情報を付与した者が、自ら上記半導体装置等を識別あるいは管理することが目的である。しかし、規則を策定することや番号を発行管理することは比較的容易なことではなく、技術力や資金力が備わっている企業でなければ実現することは難しい。そのような企業にとっては、あらかじめ個々の半導体装置自体に識別情報が付与されており、かつ該識別情報が唯一無二であれば利用範囲は大きく広がる。例えば、前記のようなトレース管理システムによって半導体装置を購入した機器製造メーカが該半導体装置の追跡のために識別情報を用いることはもちろん、該半導体装置を搭載した機器の識別のために用いることができる。また、乱数発生器に初期値、暗号化・復号化装置の暗号キー、セキュリティーシステムの認証キーなどにも用いることがき、さらに半導体装置や該装置の搭載機器の不正販売や海賊版の防止などにも容易に応用できる。 In other words, it has been found that the ID randomness diagnostic function generated by individual IDIPs as described so far expands the possibility of expanding the application of providing identification information to a semiconductor device. Until now, when providing identification information to individual semiconductor devices, a method of writing information (that is, a number managed and issued) according to a specific rule to a programmable element (for example, a fuse or a non-volatile memory). Was common. This is because the person who has given the identification information exclusively identifies or manages the semiconductor device or the like. However, it is not easy to formulate rules and issue / manage numbers, and it is difficult to achieve it unless it is a company with technical and financial capabilities. For such companies, identification information is given to individual semiconductor devices in advance, and if the identification information is unique, the range of use is greatly expanded. For example, a device manufacturer that purchases a semiconductor device by using the trace management system as described above can use identification information for tracking the semiconductor device, as well as for identifying a device on which the semiconductor device is mounted. it can. It can also be used as an initial value for random number generators, encryption keys for encryption / decryption devices, authentication keys for security systems, etc., and also to prevent unauthorized sales and piracy of semiconductor devices and devices equipped with the devices. Easy to apply.
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ＩＤのユニーク性やランダム性の判定を行う回路は、統計的あるいは確率論的に認められるものであれば何であってもよい。この発明は、半導体装置にユニーク性を持った識別情報を付与するための識別情報回路を内蔵した半導体装置及びその検証方法広く利用することができる。 Although the invention made by the inventor has been specifically described based on the above embodiment, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. For example, the circuit for determining the uniqueness or randomness of the ID may be anything as long as it is statistically or probabilistically recognized. The present invention can be widely used for a semiconductor device having a built-in identification information circuit for giving unique identification information to the semiconductor device and its verification method.
１００…識別情報生成回路、１０２…１ビット識別情報発生回路、１０３…出力部、１１０…行スキャナ、１１１…列スキャナ、
７００…１情報検出回路、７０１…計数器、７０２…デジタルコンパレータ、７０４…計数値、７９９…判別回路、
８００…遷移検出回路、８０１…計数器、８０２…デジタルコンパレータ、８９９…判別回路、
９００…データパターン検出回路、９１０…計数器群、９０２…デジタルコンパレータ群、９９９…判別回路、
１０００…固定情報検出回路、１００１…期待値発生回路、１００２…不一致検出回路、１０９９…固定情報判定回路、
DESCRIPTION OF
700 ... 1 information detection circuit, 701 ... counter, 702 ... digital comparator, 704 ... count value, 799 ... discrimination circuit,
800 ... transition detection circuit, 801 ... counter, 802 ... digital comparator, 899 ... discrimination circuit,
900 ... Data pattern detection circuit, 910 ... Counter group, 902 ... Digital comparator group, 999 ... Discrimination circuit,
1000 ... fixed information detection circuit, 1001 ... expected value generation circuit, 1002 ... mismatch detection circuit, 1099 ... fixed information determination circuit,
Claims (7)
上記複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係に決定される複数ビットからなる識別情報を発生させる識別情報発生回路と、
上記複数ビットの識別情報におけるランダム性を判別する判別回路と、
を有する半導体装置。 A plurality of identification elements formed on the semiconductor substrate in the same form with the same manufacturing process,
An identification information generating circuit for generating identification information composed of a plurality of bits determined by the relationship between the physical quantities of the plurality of identification elements caused by variation in electrical characteristics of the plurality of identification elements;
A discrimination circuit for discriminating randomness in the identification information of the plurality of bits;
A semiconductor device.
上記判別回路は、
上記識別情報の論理０又は論理１の発生数を計数する計数回路と、
上記計数出力と上記識別情報の全ビット数を考慮して予め統計的に決められた設定値との比較を行う比較回路と、
を含む半導体装置。 In claim 1,
The discrimination circuit is
A counting circuit for counting the number of occurrences of logic 0 or logic 1 of the identification information;
A comparison circuit that compares the count output with a set value that is statistically determined in advance in consideration of the total number of bits of the identification information;
A semiconductor device including:
上記判別回路は、
上記識別情報のビット列における論理０と論理１との間の変化数を計数する計数回路と、
上記計数出力と上記識別情報の全ビット数を考慮して予め統計的に決められた設定値との比較を行う比較回路と、
を含む半導体装置。 In claim 1,
The discrimination circuit is
A counting circuit for counting the number of changes between logic 0 and logic 1 in the bit string of the identification information;
A comparison circuit that compares the count output with a set value that is statistically determined in advance in consideration of the total number of bits of the identification information;
A semiconductor device including:
上記判別回路は、
識別情報を複数ビットずつの組み合わせとし、上記複数ビットに対応した複数通りの組み合わせの中の特定の組み合わせの数を抽出して計数する計数回路と、
上記計数出力と上記識別情報の全ビット数を考慮して予め統計的に決められた設定値との比較を行う比較回路と、
を含む半導体装置。 In claim 1,
The discrimination circuit is
A counting circuit that combines the identification information into a plurality of bits, and extracts and counts the number of specific combinations among a plurality of combinations corresponding to the plurality of bits;
A comparison circuit that compares the count output with a set value that is statistically determined in advance in consideration of the total number of bits of the identification information;
A semiconductor device including:
上記複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係に決定される複数ビットからなる識別情報を発生させる識別情報発生回路を有する半導体装置の検証方法において、
上記識別情報発生回路から上記識別情報を読み出してランダム性の判別を実施する半導体装置の検証方法。 Including a plurality of identification elements formed on the semiconductor substrate in the same form with the same manufacturing process,
Method for verifying a semiconductor device having an identification information generating circuit for generating identification information consisting of a plurality of bits determined by the relationship between the physical quantities of the plurality of identification elements due to variations in electrical characteristics of the plurality of identification elements In
A method for verifying a semiconductor device, wherein the identification information is read from the identification information generation circuit to determine randomness.
上記ランダム性の判別は、
上記識別情報の論理０又は論理１の発生数を計数し、上記識別情報のビット列における論理０と論理１との間の変化数を計数し、又は識別情報の２ビットずつの組み合わせ特定の組み合わせの数を抽出して計数して、上記計数出力と上記識別情報の全ビット数を考慮して予め統計的に決められた設定値との比較により行う半導体装置の検証方法。 In claim 5,
The determination of randomness is as follows:
Count the number of occurrences of logical 0 or logical 1 of the identification information, count the number of changes between logical 0 and logical 1 in the bit string of the identification information, or combination of identification information by 2 bits A method for verifying a semiconductor device, wherein the number is extracted and counted, and is compared with a set value that is statistically determined in advance in consideration of the count output and the total number of bits of the identification information.
上記半導体装置は、上記計数出力を形成する計数回路及び計数出力と設定値とを比較する比較回路を有する判別回路を更に備え、
上記ランダム性の判別は、上記判別回路を用いて行う半導体装置の検証方法。 In claim 6,
The semiconductor device further includes a discrimination circuit having a counting circuit that forms the counting output and a comparison circuit that compares the counting output and a set value.
The determination of the randomness is a semiconductor device verification method performed using the determination circuit.
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