JP2008226898A - Semiconductor device and method of discriminating the same - Google Patents
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Abstract
Description
この発明は、半導体装置と半導体装置の識別方法に関し、例えば半導体装置に対する識別情報付与技術及びその識別方法に利用して有効な技術に関するものである。 The present invention relates to a semiconductor device and a method for identifying the semiconductor device, for example, a technology for applying identification information to a semiconductor device and a technology effective for use in the identification method.
本願発明者においては、個々のＬＳＩにユニークな識別情報（以下、ＩＤということがある。）を付与する標準ＣＭＯＳ論理ゲート等で構成された識別情報発生回路とその応用例について、特開２００２−１４２３５８号公報、特表２００２−５３７６４６号公報、特開２００３−１６６３１５号公報、特開２００３−３３２４５２号公報、特開２００５−００５４３２号公報により提案している。
前記特許文献１ないし５において提案されている半導体チップ識別技術は、個々の半導体製品にユニークな識別情報を自動的に付与するものであるが、該識別情報の一部がわずかではるが変動するという特質を持っている。該識別情報の変動量の大きさは、回路に使用されているＭＯＳトランジスタのゲート長が微細な方向に進む先端プロセスほど小さく、ゲート長が太い方向に遡る旧世代のプロセスほど大きい。また、該変動量は識別できる半導体装置の数、すなわち識別能力に影響するため、識別情報の変動量が大きい旧世代プロセスほど識別能力は低下するが、識別情報のビット数を加増することで、識別能力の低下を抑えて所望の水準に保つことができる。ただし、ビット数を加増すると回路の素子数が増え、回路の配置面積が増加することになるという代償がある。しかも、旧世代プロセスは先端プロセスよりも、回路の集積度が低いため、面積増加の影響がいっそう大きいという問題を抱えている。このような背景から、現時点で依然高いニーズが存在する旧世代プロセス製品においても、回路の配置面積を増加させず所望の識別能力を維持する手法の検討が必要となった。
The semiconductor chip identification techniques proposed in
前記特許文献５では、組立て品に封止されたＬＳＩに搭載された識別情報発生回路から発生したチップ識別情報を選別工程等で取得した後に、該チップＩＤと関連付けしたサンプル識別番号を該組立て品のパッケージに刻印（マーキング）する方法が示されている。この方法では、組み立てられた全てのＬＳＩに製品等をマーキングする製造工程を採用すると、マーキングを２回に分けて行う必要があり実際的ではない。半導体装置は、大きさや形状が同じで半導体チップが異なる多種多様な製品がある。したがって、製品名等の目印が無いパッケージの半導体装置に対して上記選別工程を行わなければならず、選別工程及びマーキングでの製品の取り違え等の問題が発生しやすくなる。 In Patent Document 5, after obtaining chip identification information generated from an identification information generation circuit mounted on an LSI sealed in an assembly in a sorting step or the like, a sample identification number associated with the chip ID is assigned to the assembly. The method of marking (marking) the package is shown. In this method, when a manufacturing process for marking a product or the like on all assembled LSIs is employed, it is necessary to perform marking in two steps, which is not practical. There are a wide variety of semiconductor devices having the same size and shape but different semiconductor chips. Therefore, the above-described sorting process must be performed on a packaged semiconductor device without a mark such as a product name, and problems such as product mix-up in the sorting process and marking are likely to occur.
この発明の１つの目的は、配置面積に対する識別能力の向上を実現できる導体装置及び識別方法を提供することにある。この発明の他の目的は、製造工程の煩雑さを回避しつつ、高信頼性を実現した半導体装置の識別方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 One object of the present invention is to provide a conductor device and an identification method capable of realizing an improvement in identification capability with respect to an arrangement area. Another object of the present invention is to provide a semiconductor device identification method that achieves high reliability while avoiding the complexity of the manufacturing process. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される１つの実施例は、以下の通りである。識別情報発生回路は、互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素を含み、上記複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係により決定される複数ビットからなる識別情報を発生させる。カウンタは、上記識別情報発生回路から識別情報を奇数回読み出し、読み出された識別情報の各ビット毎に２値のうち一方の値であるときにはカウントアップし、他方の値あるときにはカウントダウンする。制御回路は、上記決められた読み出し回数が完了したときのカウント値が正ならば当該ビットを上記一方の値とし決定し、カウント値が負ならば当該ビットを上記他方の値とし決定して識別情報を生成して出力する。 One embodiment disclosed in the present application is as follows. The identification information generation circuit includes a plurality of identification elements formed on the semiconductor substrate in the same form with the same manufacturing process, and the plurality of identification elements are caused by variations in electrical characteristics of the plurality of identification elements. Identification information consisting of a plurality of bits determined by the magnitude relationship of the physical quantities of the. The counter reads out the identification information from the identification information generation circuit an odd number of times, and counts up when it is one of the two values for each bit of the read identification information, and counts down when there is the other value. The control circuit determines the bit as the one value if the count value when the determined number of readings is completed is positive, and determines the bit as the other value if the count value is negative. Generate and output information.
本願において開示される他の１つの実施例は、以下の通りである。半導体装置は、互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素を含み、上記複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係により決定される複数ビットからなる識別情報を発生させる識別情報発生回路を備える。上記識別情報を奇数回読み出し、識別情報の各ビットをそれぞれ多数決により識別情報を決定し、かかる半導体装置の固有データと対応させた識別情報として用いる。 Another embodiment disclosed in the present application is as follows. A semiconductor device includes a plurality of identification elements formed on a semiconductor substrate in the same form with the same manufacturing process, and a mutual physical quantity of the plurality of identification elements due to variation in electrical characteristics of the plurality of identification elements And an identification information generating circuit for generating identification information consisting of a plurality of bits determined by the magnitude relationship. The identification information is read an odd number of times, the identification information is determined by majority decision for each bit of the identification information, and used as identification information associated with the unique data of the semiconductor device.
本願において開示される他の１つの実施例は、以下の通りである。第１手順では、電気的に読み出し可能な識別情報を有する半導体チップが半導体ウェハ上に形成された時点で当該識別情報を読み出し、その識別情報とかかる半導体チップの製品名、製造工場名、周コード、ロット番号、ウェハ番号、チップアドレスのいずれかを含む製造履歴データを関連させて記憶する。第２手順では、上記半導体チップの組み立て完成後のパッケージのマーキング工程において半導体装置の固有のマークを付する。第３手順では、上記半導体装置の電気的試験のときに上記半導体チップの識別情報を読み出し、上記半導体装置のパッケージに付された固有のマークとを対応せる。上記第１手順での識別情報と第３手順での識別情報を仲介として上記パッケージに付されたマークと上記製造履歴データとを関連付けて登録する。 Another embodiment disclosed in the present application is as follows. In the first procedure, when a semiconductor chip having electrically readable identification information is formed on the semiconductor wafer, the identification information is read out, and the identification information, the product name of the semiconductor chip, the name of the manufacturing factory, and the circumference code are read. Manufacturing history data including any of a lot number, a wafer number, and a chip address is stored in association with each other. In the second procedure, a unique mark of the semiconductor device is attached in the package marking process after the assembly of the semiconductor chip is completed. In the third procedure, at the time of the electrical test of the semiconductor device, the identification information of the semiconductor chip is read out and associated with a unique mark attached to the package of the semiconductor device. Using the identification information in the first procedure and the identification information in the third procedure as an intermediary, the mark attached to the package and the manufacturing history data are registered in association with each other.
識別情報を奇数回読み出して多数決により各ビットを決定することにより、配置面積に対する識別能力の向上を実現できる導体装置及び識別方法を得ることができる。半導体ウェハ上に形成された時点での識別情報と、マーキング後の識別情報とを用いることにより、パッケージマークと半導体チップの製造履歴データの関連付けが可能となる。 By reading the identification information an odd number of times and determining each bit by majority, it is possible to obtain a conductor device and an identification method capable of improving the identification capability with respect to the arrangement area. By using the identification information at the time of formation on the semiconductor wafer and the identification information after marking, it is possible to associate the package mark with the manufacturing history data of the semiconductor chip.
図１には、この発明に係る半導体装置の識別方法を説明するための相関図が示されている。同図は、変動ビットが連続して同じデータを発生する確率の、該変動ビットの０／１比率および多数決の標本取得回数との相関関係が示されている。ここで、変動ビットの０／１比率とは、ある識別情報に含まれる変動ビットについて、‘０’の情報を発生する頻度と‘１’の情報を発生する頻度の比率のことをいう。同図の曲線のうち最も外側の口の広いお椀型のものは、多数決判定を採用しないものである。すなわち、多数決標本取得回数が１に対応したものである。多数決の標本取得回数が３、７、１５、３１、６３及び１２７のように増えるほどお椀の口が狭まる。 FIG. 1 is a correlation diagram for explaining a method for identifying a semiconductor device according to the present invention. This figure shows the correlation between the probability that the variable bits will continuously generate the same data, and the 0/1 ratio of the variable bits and the number of sample acquisitions of the majority decision. Here, the 0/1 ratio of the variable bits refers to the ratio of the frequency of generating “0” information and the frequency of generating “1” information for the variable bits included in certain identification information. Of the curves in the figure, the bowl with the outermost wide mouth does not adopt the majority decision. That is, the majority sample acquisition count corresponds to 1. As the number of sample acquisitions of the majority decision increases like 3, 7, 15, 31, 63 and 127, the mouth of the bowl becomes narrower.
図１において、例えば、０／１比率が３０：７０（同図中では０．３）または７０：３０（同図中では０．７）では、多数決を採用しなければ、連続データの一致率は５８％と低く変動が激しいといえるが、多数決を採用した場合、０／１比率が３０：７０（同図中の０．３）以下または７０：３０（同図中の０．７）以上では、連続データの一致率はほとんど１００％である。 In FIG. 1, for example, when the 0/1 ratio is 30:70 (0.3 in the figure) or 70:30 (0.7 in the figure), the coincidence rate of continuous data unless majority is adopted. However, when the majority vote is adopted, the 0/1 ratio is 30:70 (0.3 in the figure) or less or 70:30 (0.7 in the figure) or more. Then, the coincidence rate of continuous data is almost 100%.
この発明が適用される半導体チップ識別技術は、ＭＯＳトランジスタの特性のバラツキを２値のデジタル情報に加工して半導体装置の固有の識別情報として利用する技術である。該識別情報の素となるＭＯＳトランジスタの特性のバラツキは、ＭＯＳトランジスタの特性を決定付ける不純物元素（ヒ素やボロンなど）の数や分布の統計的変動（この現象は、専門的に「ゆらぎ現象」と呼ばれている。）に起因しているランダムなものである。そのため、シリコン上で隣接した配置のＭＯＳトランジスタ同士であっても、該ＭＯＳトランジスタ間の特性には相関がないことが知られている。しかし、上記ＭＯＳトランジスタの特性のバラツキは微小であるため、該特性のわずかな変化によって２値のデジタル化された識別情報が変動する可能性がある。例えば、動作電源電圧や動作温度などの環境条件の違いによって識別情報は変動するが、条件がまったく同じであっても識別情報の変動が現れる。 The semiconductor chip identification technique to which the present invention is applied is a technique for processing variations in characteristics of MOS transistors into binary digital information and using it as unique identification information of a semiconductor device. The variation in the characteristics of the MOS transistor that is the source of the identification information is due to statistical fluctuations in the number and distribution of impurity elements (such as arsenic and boron) that determine the characteristics of the MOS transistor (this phenomenon is technically known as the “fluctuation phenomenon”). It is a random thing caused by. Therefore, it is known that there is no correlation in the characteristics between MOS transistors even if the MOS transistors are arranged adjacent to each other on silicon. However, since the variation in the characteristics of the MOS transistor is very small, there is a possibility that binary digitized identification information may vary due to a slight change in the characteristics. For example, although the identification information varies depending on the environmental conditions such as the operating power supply voltage and the operating temperature, the identification information varies even if the conditions are exactly the same.
上記「ゆらぎ現象」は、ＭＯＳトランジスタのゲート長が微細になるほど顕著になるとされる。また、上記識別情報の変動は、「ゆらぎ現象」によるＭＯＳトランジスタの特性のバラツキが大きいほど小さくなる。すなわち、識別情報の変動は、ＭＯＳトランジスタのゲート長が微細な最先端のプロセスほど小さくなり、逆にゲート長が太い旧世代のプロセスほど大きくなるといえる。 The “fluctuation phenomenon” is considered to become more prominent as the gate length of the MOS transistor becomes finer. The variation in the identification information becomes smaller as the variation in the characteristics of the MOS transistor due to the “fluctuation phenomenon” becomes larger. That is, it can be said that the variation of the identification information becomes smaller as the state-of-the-art process in which the gate length of the MOS transistor is finer, and conversely becomes larger as the old generation process has a larger gate length.
上記識別情報の変動の割合（以下、変動率という）は、発明者等の研究によるとおよそ数％であることが分かっている。例えば、ひとつの識別情報を構成するビット数が２００ビットであるとしたとき、複数の識別情報に含まれる変動するビットの平均は１０ビット（５％に相当）くらいである。ただしこれは平均であり、ある識別情報は１ビットであったり、また別の識別情報は２０ビットであったりする。また、前述のとおり、該変動率は、ゲート長が短いほど小さく、長いほど大きくなる。例えば、０．１３μｍでは１％以下であるが、０．３５μｍでは約８％程度である。 According to research by the inventors, it has been found that the rate of change in the identification information (hereinafter referred to as the change rate) is about several percent. For example, assuming that the number of bits constituting one piece of identification information is 200 bits, the average of fluctuating bits included in the plurality of pieces of identification information is about 10 bits (corresponding to 5%). However, this is an average, and some identification information is 1 bit, and another identification information is 20 bits. Further, as described above, the variation rate is smaller as the gate length is shorter and larger as the gate length is longer. For example, it is 1% or less at 0.13 μm, but about 8% at 0.35 μm.
他方、回路配置面積はプロセス世代ごとのマスクパターンのルールと回路素子数に比例し、回路素子数はほぼ識別情報ビット数に比例する。また、識別情報ビット数はプロセス世代、変動率、識別能力に密接に関連している。ここで、プロセス世代と識別能力は要求仕様あるいは前提として与えられるものである。変動率は前述のようにプロセス世代に随い与えられる。つまり、回路面積は、プロセス世代と要求識別能力で定まる。 On the other hand, the circuit arrangement area is proportional to the mask pattern rule for each process generation and the number of circuit elements, and the number of circuit elements is substantially proportional to the number of identification information bits. The number of identification information bits is closely related to the process generation, the variation rate, and the identification capability. Here, the process generation and the identification capability are given as required specifications or assumptions. As described above, the variation rate is given according to the process generation. That is, the circuit area is determined by the process generation and the required identification ability.
本願発明者等においては、上記識別情報に含まれる変動ビットの挙動の特徴を捉えることができた。それによると、変動ビットの変動の挙動はビット毎に異なり一様なものではなかった。すなわち、個々の変動ビットについて、それぞれが、数百回の測定中に‘０’の情報を発生した頻度と、‘１’の情報を発生した頻度を比べると、５０：５０（それぞれがほぼ同等頻度）ではなく、１００：０（常に'０'）から０：１００（常に'１'）の間に分散していることが確認された。これは例えば、ある識別情報に含まれる３つの変動ビットについて、‘０’の情報を発生する頻度と‘１’の情報を発生する頻度の比率が、一つ目の変動ビットのそれが５０：５０であって、また別の変動ビットのそれが２０：８０であって、さらに別の変動ビットのそれが６０：４０であることなどをいう。 The inventors of the present application have been able to grasp the characteristics of the behavior of the variable bits included in the identification information. According to it, the behavior of the fluctuation of the variable bit varies from bit to bit and is not uniform. That is, for each variable bit, when the frequency of generating “0” information and the frequency of generating “1” information during several hundred measurements is 50:50 (each approximately equal) It was confirmed that it was distributed between 100: 0 (always '0') and 0: 100 (always '1'), not frequency. For example, the ratio of the frequency of generating '0' information to the frequency of generating '1' information for three variable bits included in certain identification information is 50: 50, that of another variable bit is 20:80, and that of another variable bit is 60:40.
上記の例の識別情報に含まれる変動ビットを、０／１比率が５０：５０のものをビットＡ、２０：８０のものをビットＢおよび６０：４０のものをビットＣとする。このとき、該識別情報を異なる時刻に一回ずつ測定して、各変動ビットが、１回目と２回目で一致する確率を求めると以下のようになる。 The variable bits included in the identification information in the above example are bit A with a 0/1 ratio of 50:50, bit B with 20:80, and bit C with 60:40. At this time, when the identification information is measured once at different times and the probability that each variable bit matches the first time and the second time is obtained as follows.
上記ビットＡの場合、１回目に‘０’が発生し２回目にも‘０’が発生する確率は０．５×０．５＝０．２５であって、１回目に‘１’が発生し２回目にも‘１’が発生する確率は０．５×０．５＝０．２５であるから、合計すると０．２５＋０．２５＝０．５である。 In the case of the above bit A, the probability that “0” occurs in the first time and “0” in the second time is 0.5 × 0.5 = 0.25, and “1” occurs in the first time. However, since the probability of occurrence of “1” in the second time is 0.5 × 0.5 = 0.25, the total is 0.25 + 0.25 = 0.5.
上記ビットＢの場合、１回目に‘０’が発生し２回目にも‘０’が発生する確率は０．２×０．２＝０．０４であって、１回目に‘１’が発生し２回目にも‘１’が発生する確率は０．８×０．８＝０．６４であるから、合計すると０．０４＋０．６４＝０．６８である。 In the case of the above bit B, the probability that “0” occurs in the first time and “0” in the second time is 0.2 × 0.2 = 0.04, and “1” occurs in the first time. However, since the probability of occurrence of “1” in the second time is 0.8 × 0.8 = 0.64, the total is 0.04 + 0.64 = 0.68.
上記ビットＣの場合、１回目に‘０’が発生し２回目にも‘０’が発生する確率は０．６×０．６＝０．３６であって、１回目に‘１’が発生し２回目にも‘１’が発生する確率は０．４×０．４＝０．１６であるから、合計すると０．３６＋０．１６＝０．５２である。 In the case of the above bit C, the probability that “0” occurs in the first time and “0” in the second time is 0.6 × 0.6 = 0.36, and “1” occurs in the first time. However, since the probability of occurrence of “1” at the second time is 0.4 × 0.4 = 0.16, the total is 0.36 + 0.16 = 0.52.
このように、１回目と２回目で一致する確率は、０／１比率が５０：５０の上記変動ビットＡにおいて、最小でそれは５０％であり、０／１比率が５０：５０から０：１００あるいは１００：０のどちらかに偏れば、１回目と２回目で一致する確率は増すことがわかる。なお、０／１比率が、０：１００あるいは１００：０の場合にはいずれも１００％である。 As described above, the probability of matching between the first time and the second time is 50% at the minimum in the above-described variable bit A having a 0/1 ratio of 50:50, and the 0/1 ratio is changed from 50:50 to 0: 100. Or if it is biased to either 100: 0, it can be seen that the probability of matching the first time and the second time increases. When the 0/1 ratio is 0: 100 or 100: 0, both are 100%.
前記のビットＡ、ビットＢおよびビットＣのそれぞれの０／１比率が上記多数決法を用いた場合、どのような値に変化するか算出してみる。まず、識別情報の標本取得回数を３回としたとき、‘０’と‘１’が３回のうち何回含まれるかの場合分けをして、それぞれの場合分けの確率を求めた。なお、nＣmは組み合わせｎ！／ｎ！（ｎ−ｍ）！を意味する。 Let us calculate what value each 0/1 ratio of bit A, bit B and bit C changes when the majority method is used. First, when the number of identification information sample acquisitions was 3, the number of times “0” and “1” were included among the three times was divided, and the probability of each case division was determined. Note that n C m is a combination n! / N! (Nm)! Means.
１）ビットＡの場合
┌───────┬───────┬────────────────────┐
│‘０’の回数 │‘１’の回数 │ 確 率 │
├───────┼───────┼────────────────────┤
│ ０ │ ３ │ 3Ｃ0・０．５0・０．５3 ＝０．１２５ │
│ １ │ ２ │ 3Ｃ1・０．５1・０．５2 ＝０．３７５ │
│ ２ │ １ │ 3Ｃ2・０．５2・０．５1 ＝０．３７５ │
│ ３ │ ０ │ 3Ｃ3・０．５3・０．５0 ＝０．１２５ │
└───────┴───────┴────────────────────┘
このとき、多数決に従い、‘０’が２回以上発生した場合を新たに‘多数決０’と定義し、‘１’が２回以上発生した場合を新たに‘多数決１’と定義したとき、いずれも確率は５０％（＝０．１２５＋０．３７５）である。
1) In case of bit A ────────┬───────┬────────────────────┐
│'0 'count │'1' count │ probability │
├───────┼───────┼────────────────────┤
│ 0 │ 3 │ 3 C 0・ 0.5 0・ 0.5 3 ＝ 0.125 │
│ 1 │ 2 │ 3 C 1・ 0.5 1・ 0.5 2 = 0.375 │
│ 2 │ 1 │ 3 C 2・ 0.5 2・ 0.5 1 = 0.375 │
│ 3 │ 0 │ 3 C 3・ 0.5 3・ 0.5 0 ＝ 0.125 │
└───────┴───────┴────────────────────┘
At this time, according to the majority rule, when “0” occurs more than once, it is newly defined as “
２）ビットＢの場合
┌───────┬───────┬────────────────────┐
│‘０’の回数 │‘１’の回数 │ 確 率 │
├───────┼───────┼────────────────────┤
│ ０ │ ３ │ 3Ｃ0・０．２0・０．８3 ＝０．５１２ │
│ １ │ ２ │ 3Ｃ1・０．２1・０．８2 ＝０．３８４ │
│ ２ │ １ │ 3Ｃ2・０．２2・０．８1 ＝０．０９６ │
│ ３ │ ０ │ 3Ｃ3・０．２3・０．８0 ＝０．００８ │
└───────┴───────┴────────────────────┘
このとき、多数決に従い、‘０’が２回以上発生した場合を新たに‘多数決０’と定義し、‘１’が２回以上発生した場合を新たに‘多数決１’と定義したとき、いずれも確率は５０％（＝０．１２５＋０．３７５）である。
2) For Bit B ┌───────┬───────┬────────────────────┐
│'0 'count │'1' count │ probability │
├───────┼───────┼────────────────────┤
│ 0 │ 3 │ 3 C 0・ 0.2 0・ 0.8 3 ＝ 0.512 │
│ 1 │ 2 │ 3 C 1・ 0.2 1・ 0.8 2 ＝ 0.384 │
│ 2 │ 1 │ 3 C 2・ 0.2 2・ 0.8 1 ＝ 0.096 │
│ 3 │ 0 │ 3 C 3・ 0.2 3・ 0.8 0 ＝ 0.008 │
└───────┴───────┴────────────────────┘
At this time, according to the majority rule, when “0” occurs more than once, it is newly defined as “
３）ビットＣの場合
┌───────┬───────┬────────────────────┐
│‘０’の回数 │‘１’の回数 │ 確 率 │
├───────┼───────┼────────────────────┤
│ ０ │ ３ │ 3Ｃ0・０．６0・０．４3 ＝０．０６４ │
│ １ │ ２ │ 3Ｃ1・０．６1・０．４2 ＝０．２８８ │
│ ２ │ １ │ 3Ｃ2・０．６2・０．４1 ＝０．４３２ │
│ ３ │ ０ │ 3Ｃ3・０．６3・０．４0 ＝０．２１６ │
└───────┴───────┴────────────────────┘
このとき同様に、‘多数決０’の発生確率は６４．８％（＝０．４３２＋０．２１６）であり、‘多数決１’の発生確率は３５．２％（＝０．０６４＋０．２８８）である。
3) In the case of bit C ┌───────┬───────┬────────────────────┐
│'0 'count │'1' count │ probability │
├───────┼───────┼────────────────────┤
│ 0 │ 3 │ 3 C 0・ 0.6 0・ 0.4 3 = 0.064 │
│ 1 │ 2 │ 3 C 1・ 0.6 1・ 0.4 2 = 0.288 │
│ 2 │ 1 │ 3 C 2・ 0.6 2・ 0.4 1 = 0.432 │
│ 3 │ 0 │ 3 C 3・ 0.6 3・ 0.4 0 = 0.216 │
└───────┴───────┴────────────────────┘
Similarly, the occurrence probability of “
以下に、上記の算出手法に基づいた０／１比率および識別情報の標本取得数に対する‘多数決０’と‘多数決１’の関係についていくつかの数値例が示されている。標本取得回数が６３回を見ると、０／１比率が２０：８０の変動ビット、すなわち１０回に２回程度‘０’が発生し１０回に８回程度‘１’が発生するビットでは、標本取得回数が６３回の多数決を取ると‘１’と判定される確率はほぼ１００％となる。また、０／１比率が６０：４０の変動ビット、すなわち１０回に６回程度‘０’が発生し１０回に４回程度‘１’が発生するビットでも、標本取得数が６３回の多数決を取ると‘０’と判定される確率は９４．６％と大幅に高くなる。
In the following, some numerical examples are shown for the relationship between “
０／１比率が６０：４０の変動ビット、すなわち１０回に６回程度‘０’が発生し１０回に４回程度‘１’が発生するビットの場合、標本取得数６３回の多数決を取ると、０／１比率は６０:４０から９４．６：５．４に明瞭化する。０／１比率が９４．６：５．４の変動ビット、すなわち２０回に１回程度‘０’が発生し２０回に１回程度‘１’が発生するビットの場合、１回目に‘０’が発生し２回目にも‘０’が発生する確率は０．９４６×０．９４６＝０．８９５であって、１回目に‘１’が発生し２回目にも‘１’が発生する確率は０．０５４×０．０５４＝０．００３であるから、合計すると０．８９５＋０．００３＝０．８９８である。つまり、０／１比率が６０：４０の変動ビットが２回連続して同じデータを発生する確率は、０．５２（５２％）から０．８９８（９０％）に向上する。 In the case of a variable bit with a 0/1 ratio of 60:40, that is, a bit where “0” occurs about 6 times and “1” occurs about 4 times in 10 times, a majority decision of 63 sample acquisitions is taken. And the 0/1 ratio is clarified from 60:40 to 94.6: 5.4. In the case of a variable bit having a 0/1 ratio of 94.6: 5.4, that is, a bit that generates “0” about once every 20 times and generates “1” about once every 20 times, it is “0” the first time. The probability that “0” occurs and “0” occurs again is 0.946 × 0.946 = 0.895, “1” occurs in the first time and “1” occurs in the second time. Since the probabilities are 0.054 × 0.054 = 0.003, the total is 0.895 + 0.003 = 0.898. In other words, the probability that the same data is generated twice in succession with the 0/1 ratio of 60:40 is improved from 0.52 (52%) to 0.898 (90%).
変動ビットのような不安定な現象や雑音が重畳した複雑な現象の本質を見極めるために、多くの場合統計的な解析手法が用いられる。例えば、代表的なものとして平均値や中央値、最頻値などの手法が用いられる。この実施例の変動ビットにおいて、本願発明者は、最頻値法を用いることとした。これは、多数決の判定結果と言い換えてもよいので、上記の標本取得回数は、例えば１５回や６３回というような奇数とすることが望ましい。標本採取回数を増せば連続データの一致率は高まるが、標本の取得に要する時間を考慮して適正な回数を選択することが望ましい。 Statistical analysis techniques are often used to determine the essence of unstable phenomena such as variable bits and complex phenomena with superimposed noise. For example, methods such as an average value, a median value, and a mode value are typically used. In the variable bit of this embodiment, the present inventor decided to use the mode method. Since this may be paraphrased as a majority decision result, it is desirable that the number of sample acquisitions be an odd number such as 15 or 63, for example. Increasing the number of samplings increases the coincidence rate of continuous data. However, it is desirable to select an appropriate number in consideration of the time required for acquiring samples.
上記のような識別情報の取得方法を用いることにより、識別情報のビット数（回路面積）を小さくし、識別情報の変動率を実効的に低減することができる。識別情報の変動は、ＭＯＳトランジスタのゲート長が微細な最先端のプロセスほど小さくなり、逆にゲート長が太い旧世代のプロセスほど大きくなる。したがって、本願発明に係る識別情報の取得方法は、素子サイズが大きい旧世代のプロセスにおいて回路面積を小さくする上で効果的である。 By using the identification information acquisition method as described above, the number of bits (circuit area) of the identification information can be reduced, and the variation rate of the identification information can be effectively reduced. The variation of the identification information becomes smaller as the state-of-the-art process in which the gate length of the MOS transistor is finer, and conversely becomes larger as the old generation process has a larger gate length. Therefore, the identification information acquisition method according to the present invention is effective in reducing the circuit area in an old generation process having a large element size.
以下に、上記の算出手法に基づいた０／１比率および識別情報の標本取得数に対する‘多数決０’と‘多数決１’の関係について図１に示した多数決標本取得回数３、７、１５、３１、６３、１２７にそれぞれ対応した数値例を示す。
In the following, the majority
┌─────┬─────────┬──────────┬──────────┐
│０／１比率│多数決標本取得回数│‘多数決０’の比率 │‘多数決１’の比率 │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ ３ │ ５０．０％ │ ５０．０％ │
│２０：８０│ ３ │ １０．４％ │ ８９．６％ │
│６０：４０│ ３ │ ６４．８％ │ ３５．２％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ ７ │ ５０．０％ │ ５０．０％ │
│２０：８０│ ７ │ ３．３％ │ ９６．７％ │
│６０：４０│ ７ │ ７１．０％ │ ２９．０％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ １５ │ ５０．０％ │ ５０．０％ │
│２０：８０│ １５ │ ０．４％ │ ９９．６％ │
│６０：４０│ １５ │ ７８．６％ │ ２１．４％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ ３１ │ ５０．０％ │ ５０．０％ │
│２０：８０│ ３１ │ ≒０．０％ │ ≒１００．０％ │
│６０：４０│ ３１ │ ８７．１％ │ １２．９％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ ６３ │ ５０．０％ │ ５０．０％ │
│２０：８０│ ６３ │ ≒０．０％ │ ≒１００．０％ │
│６０：４０│ ６３ │ ９４．６％ │ ５．４％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ １２７ │ ５０．０％ │ ５０．０％ │
│２０：８０│ １２７ │ ≒０．０％ │ ≒１００．０％ │
│６０：４０│ １２７ │ ９８．８％ │ １．２％ │
└─────┴─────────┴──────────┴──────────┘
┌─────┬─────────┬──────────┬──────────┐
│0 / 1 ratio │ Number of majority samples obtained │ 'Major vote 0' ratio │ 'Major vote 1' ratio │
├─────┼─────────┼──────────┼──────────┤
│50: 50│ 3 │ 50.0% │ 50.0% │
│20: 80│ 3 │ 10.4% │ 89.6% │
│60: 40│ 3 │ 64.8% │ 35.2% │
├─────┼─────────┼──────────┼──────────┤
│50: 50│ 7 │ 50.0% │ 50.0% │
│20: 80│ 7 │ 3.3% │ 96.7% │
│60: 40│ 7 │ 71.0% │ 29.0% │
├─────┼─────────┼──────────┼──────────┤
│50: 50│ 15 │ 50.0% │ 50.0% │
│20: 80│ 15 │ 0.4% │ 99.6% │
│60: 40│ 15 │ 78.6% │ 21.4% │
├─────┼─────────┼──────────┼──────────┤
│50: 50│ 31 │ 50.0% │ 50.0% │
│20: 80│31│ ≒ 0.0% │ ≒ 100.0% │
│60: 40│ 31 │ 87.1% │ 12.9% │
├─────┼─────────┼──────────┼──────────┤
│50: 50│ 63 │ 50.0% │ 50.0% │
│20: 80│ 63 │ ≒ 0.0% │ ≒ 100.0% │
│60: 40│ 63 │ 94.6% │ 5.4% │
├─────┼─────────┼──────────┼──────────┤
│50: 50│ 127 │ 50.0% │ 50.0% │
│20: 80│ 127 │ ≒ 0.0% │ ≒ 100.0% │
│60: 40│ 127 │ 98.8% │ 1.2% │
└─────┴─────────┴──────────┴──────────┘
図２には、本発明に用いられる識別情報発生回路の一実施例のブロック図が示されている。この実施例では、１ビット識別情報発生回路をＮ×Ｍに配置して、Ｎ×Ｍビットの識別情報を発生する。例えば、Ｒ０〜ＲＮ−１のＮ行からなる各行には、Ｃ０〜ＣＭ−１のＭ個からなる上記１ビット識別情報発生回路がそれぞれ配置される。Ｒ０〜ＲＮ−１からなる各行の１ビット識別情報発生回路は、それぞれが直列形態に接続される。各行の最終段には、例示的に示されているようなゲート回路とクロックドインバータ回路からなる行選択回路が設けられ、ワイヤードオア論理で他の行出力と接続される。 FIG. 2 is a block diagram showing an embodiment of the identification information generating circuit used in the present invention. In this embodiment, 1-bit identification information generating circuits are arranged in N × M to generate N × M-bit identification information. For example, each of the N rows of R0 to RN-1 is provided with the 1-bit identification information generating circuit including M of C0 to CM-1. The 1-bit identification information generating circuits in each row composed of R0 to RN-1 are connected in series. At the last stage of each row, a row selection circuit including a gate circuit and a clocked inverter circuit as illustrated is provided, and is connected to another row output by wired OR logic.
行スキャナは、Ｒ０〜ＲＮ−１の選択信号を形成する。列スキャナは、Ｃ０〜ＣＭ−１の選択信号を形成する。列スキャナは、クロック信号ＣＫに対応して上記Ｃ０〜ＣＭ−１の選択信号を順次に形成し、最終段信号を行スキャナに入力する。この列スキャナからの最終段信号に対応して行スキャナは、上記Ｒ０〜ＲＮ−１の選択信号を順次に形成する。上記列スキャナ及び行スキャナは、シフトレジスタを用いたものや、Ｍ，Ｎ進カウンタと、デコーダ回路等から構成される。活性化信号ＡＣＴは、識別情報発生回路の動作の有効／無効を制御する。したがって、クロック信号ＣＬＫと活性化信号ＡＣＴに対応して上記Ｍ×Ｎビットの識別情報がシリアルに出力される。 The row scanner generates a selection signal of R0 to RN-1. The column scanner generates a selection signal of C0 to CM-1. The column scanner sequentially generates the selection signals C0 to CM-1 corresponding to the clock signal CK, and inputs the final stage signal to the row scanner. In response to the final stage signal from the column scanner, the row scanner sequentially generates the selection signals R0 to RN-1. The column scanner and the row scanner are composed of a shift register, an M / N-ary counter, a decoder circuit, and the like. The activation signal ACT controls the validity / invalidity of the operation of the identification information generation circuit. Therefore, the M × N-bit identification information is serially output corresponding to the clock signal CLK and the activation signal ACT.
前記のように多数決による識別情報の各ビットの決定は、上記識別情報発生回路から奇数回数の読み出しを行って、多数決によりそれぞれのビットの‘１’が発生するビットでは、標本取得回数が６３回の多数決を取ると‘１’と‘０’とが決定される。半導体装置から上記出力信号ＯＵＴが読み出される場合には、半導体装置の外部に上記識別情報を決定するための多数決による信号処理が行われる。最も、簡単な信号処理例は、上記シリアルに出力された識別情報を一旦メモリやレジスタに記憶させる。奇数個の識別情報の各ビット毎に対応するものの‘１’と‘０’を計数して、‘１’の計数値が‘０’の計数値よりも大きいとそのビットを‘１’と決定し、逆に‘０’の計数値が‘１’の計数値よりも大きいとそのビットを‘０’と決定する。また、上記のようなＩＤの個々のビットの多数決の判定方法に介しては、マイクロプロセッサ上のソフトウェアや半導体テスタ上のプログラムなどによって実行されてもよい。 As described above, each bit of identification information by majority decision is read out an odd number of times from the identification information generation circuit, and the number of times of sampling acquisition is 63 times for the bits in which '1' of each bit is generated by majority decision. If a majority vote is taken, “1” and “0” are determined. When the output signal OUT is read from the semiconductor device, signal processing based on majority vote for determining the identification information is performed outside the semiconductor device. In the simplest signal processing example, the serially output identification information is temporarily stored in a memory or a register. “1” and “0” corresponding to each bit of the odd number of identification information are counted, and when the count value of “1” is larger than the count value of “0”, the bit is determined as “1”. On the other hand, if the count value of “0” is larger than the count value of “1”, the bit is determined to be “0”. Further, the method for determining the majority of individual bits of the ID as described above may be executed by software on a microprocessor, a program on a semiconductor tester, or the like.
図２の列スキャナは、例えばＭ個のフリップフロップ回路により構成されたシフトレジスタが利用される。このシフトレジスタは、活性化信号ＡＣＴの活性化信号により、初段回路に論理１がセットされ、それがクロック信号ＣＫにより順次にＣＭ−１までシフトされ、最終段ＣＭ−１の出力信号が上記初段回路に帰還される。これにより、列スキャナでは、活性化信号ＡＣＴが活性化レベルである期間において、クロック信号ＣＫに同期してＣ０，Ｃ１…ＣＭ−１，Ｃ０，Ｃ１のように循環する列選択信号を形成する。
The column scanner of FIG. 2 uses, for example, a shift register composed of M flip-flop circuits. In this shift register, a
図２の行スキャナも、Ｎ個のフリップフロップ回路により構成されたシフトレジスタが利用される。このシフトレジスタは、活性化信号ＡＣＴの活性化信号により、上記列スキャナの最終段出力ＣＭ−１をクロック信号として順次にＲＮ−１までシフトし、最終段ＲＮ−１の出力信号が上記初段回路に帰還される。これにより、行スキャナでは、活性化信号ＡＣＴが活性化レベルである期間において、列スキャナの最終段ＣＭ−１の出力に同期してＲ０，Ｒ１…ＲＮ−１，Ｒ０，Ｒ１のように循環する行選択信号を形成する。 The row scanner of FIG. 2 also uses a shift register composed of N flip-flop circuits. The shift register sequentially shifts the final stage output CM-1 of the column scanner to RN-1 using the activation signal ACT as the clock signal, and the output signal of the final stage RN-1 is the first stage circuit. Returned to As a result, the row scanner circulates like R0, R1... RN-1, R0, R1 in synchronism with the output of the final stage CM-1 of the column scanner during the period in which the activation signal ACT is at the activation level. Form a row selection signal.
図３には、本発明に用いられる識別情報発生回路と出力制御回路の一実施例のブロック図が示されている。この実施例では、本願発明に係る多数決方式を採用した出力制御回路が半導体装置に設けられる。１ビット識別情報発生回路を選択する列スキャナのクロック入力の手前に分周器を挿入し、その分周信出力ＣＫＤを列スキャナに供給する。分周器の分周数は多数決標本取得数と等しく、例えば６３などの奇数値である。計数器は、ひとつの１ビット識別情報発生回路を毎回対象に識別情報出力ＯＵＴが‘１’の回数をクロックＣＫに対応して計数する。比較器は、計数器で計数された‘１’情報が上記分周数の過半数を超えているかを検知して当該ビットの多数決に従った情報ビットＤＥＴを出力するものである。このような分周器、計数器及び比較器といった簡単な回路の追加により、半導体装置自体で前記のような多数決による識別情報を生成することができる。 FIG. 3 is a block diagram showing one embodiment of the identification information generating circuit and the output control circuit used in the present invention. In this embodiment, an output control circuit employing the majority method according to the present invention is provided in a semiconductor device. A frequency divider is inserted before the clock input of the column scanner that selects the 1-bit identification information generation circuit, and the frequency division signal output CKD is supplied to the column scanner. The frequency division number of the frequency divider is equal to the majority sample acquisition number, and is an odd value such as 63, for example. The counter counts the number of times the identification information output OUT is “1” corresponding to the clock CK for one 1-bit identification information generation circuit as an object every time. The comparator detects whether the “1” information counted by the counter exceeds a majority of the frequency division number and outputs an information bit DET according to the majority of the bits. By adding a simple circuit such as a frequency divider, a counter, and a comparator, the semiconductor device itself can generate identification information by majority vote as described above.
図４には、本発明に用いられる識別情報発生回路と出力制御回路の他の一実施例のブロック図が示されている。この実施例でも、前記図３と同様に１ビット識別情報発生回路を選択する列スキャナのクロック入力の手前に分周器を挿入し、分周出力ＣＫＤを列スキャナに入力して、ひとつの１ビット識別情報発生回路ごとに連続して該１ビット識別情報発生回路の出力を取得する。分周器の分周数は多数決標本取得数と等しく、例えば６３などの奇数値である。Ｕ／Ｄ計数器（アップダウン・カウンタ）は、ひとつの１ビット識別情報発生回路を毎回対象に識別情報出力ＯＵＴが‘１’のときクロックＣＫに対応して計数値に１を加え、識別情報出力ＯＵＴが‘０’のとき計数値から１を減ずるものである。判定器は、Ｕ／Ｄ計数器で計数された結果が、プラスであるかマイナスであるかを検知するものである。マイナスであれば‘多数決０’、プラスであれば‘多数決１’とみなす。すなわち、Ｕ／Ｄ計数器の結果がマイナスとなった場合は‘０’の発生頻度が多かったことを意味し、プラスとなった場合は‘１’の発生頻度が多かったかを意味している。このような分周器、Ｕ／Ｄ計数器及び判定器といった簡単な回路の追加により、半導体装置自体で前記のような多数決による識別情報を生成することができる。
FIG. 4 is a block diagram showing another embodiment of the identification information generating circuit and the output control circuit used in the present invention. In this embodiment as well, a frequency divider is inserted before the clock input of the column scanner that selects the 1-bit identification information generation circuit as in FIG. 3, and the divided output CKD is input to the column scanner. The output of the 1-bit identification information generation circuit is obtained continuously for each bit identification information generation circuit. The frequency division number of the frequency divider is equal to the majority sample acquisition number, and is an odd value such as 63, for example. The U / D counter (up / down counter) adds 1 to the count value corresponding to the clock CK when the identification information output OUT is “1” for one 1-bit identification information generation circuit every time. When the output OUT is “0”, 1 is subtracted from the count value. The determiner detects whether the result counted by the U / D counter is positive or negative. If it is negative, it is regarded as “
図５には、本発明に用いられる識別情報発生回路と出力制御回路のまた別の一実施例のブロック図が示されている。本実施例では、分周器を備えず新たに外部からスキャナ入力信号ＳＥＬを備えている。Ｕ／Ｄ計数器（アップダウン・カウンタ）は、ひとつの１ビット識別情報発生回路を毎回対象に識別情報出力ＯＵＴが‘１’のときクロックＣＫに対応して計数値に１を加え、識別情報出力ＯＵＴが‘０’のとき計数値から１を減ずるものである。判定器は、Ｕ／Ｄ計数器で計数された結果が、プラスであるかマイナスであるかを検知するものである。マイナスであれば‘多数決１’、プラスであれば‘多数決１’とみなす。スキャナ入力信号ＳＥＬによりスキャナの出力が更新された後、選択された１ビット識別情報発生回路の出力が、クロックＣＫに同期して読み出され、さらにＵ／Ｄ計数器によって多数決判定される。本実施例によると、上記分周器を省略することができ、さらにスキャナ入力信号ＳＥＬに対するクロックＣＬＫの数によって任意の多数決標本数を設定することができる。
FIG. 5 is a block diagram showing still another embodiment of the identification information generating circuit and the output control circuit used in the present invention. In this embodiment, a scanner input signal SEL is newly provided from outside without a frequency divider. The U / D counter (up / down counter) adds 1 to the count value corresponding to the clock CK when the identification information output OUT is “1” for one 1-bit identification information generation circuit every time. When the output OUT is “0”, 1 is subtracted from the count value. The determiner detects whether the result counted by the U / D counter is positive or negative. If it is negative, it is regarded as “
図６には、図２〜図５に示した１ビット分の識別情報発生回路の一実施例の回路図が示されている。ナンド（ＮＡＮＤ）ゲート回路Ｇ１〜Ｇ６は、同じサイズで同じ構成のＣＭＯＳ回路から構成される。特に、識別番号ないし識別情報の発生を行うゲート回路Ｇ１とＧ２は、全く同じくなるように形成される。ゲート回路Ｇ３〜Ｇ６は、信号パス経路を構成するものであり、実質的に増幅回路としての作用を行うので、上記ゲート回路Ｇ１とＧ２とは若干異なるサイズのＭＯＳＦＥＴで構成されてもよい。 FIG. 6 shows a circuit diagram of an embodiment of the identification information generating circuit for 1 bit shown in FIGS. The NAND gate circuits G1 to G6 are composed of CMOS circuits having the same size and the same configuration. In particular, the gate circuits G1 and G2 for generating identification numbers or identification information are formed to be exactly the same. Since the gate circuits G3 to G6 constitute a signal path path and substantially function as an amplifier circuit, the gate circuits G1 and G2 may be configured by MOSFETs having slightly different sizes.
上記ゲート回路Ｇ１の２つの入力のうちの一方の入力には、選択信号が供給される。このゲート回路Ｇ１の他方の入力と出力とは結合される。上記ゲート回路Ｇ１の出力信号は、ゲート回路Ｇ２の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ２の他方の入力には、上記選択信号が供給される。上記ゲート回路Ｇ２の出力信号は、ゲート回路Ｇ３の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ３の他方の入力には、縦列接続される他の単位回路の出力信号が供給される。上記ゲート回路Ｇ３の出力信号は、ゲート回路Ｇ４の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ４の他方の入力には、定常的にハイレベル（電源電圧）が供給され、ゲート回路Ｇ４を実質的にインバータ回路として動作させる。このゲート回路Ｇ４の出力信号は、単位回路の出力信号とされる。このような単位回路を縦列接続した場合の初段回路では、ハイレベルが供給される。 A selection signal is supplied to one of the two inputs of the gate circuit G1. The other input and output of the gate circuit G1 are coupled. The output signal of the gate circuit G1 is supplied to one of the two inputs of the gate circuit G2. The selection signal is supplied to the other input of the gate circuit G2. The output signal of the gate circuit G2 is supplied to one of the two inputs of the gate circuit G3. An output signal of another unit circuit connected in cascade is supplied to the other input of the gate circuit G3. The output signal of the gate circuit G3 is supplied to one of the two inputs of the gate circuit G4. The other input of the gate circuit G4 is constantly supplied with a high level (power supply voltage), causing the gate circuit G4 to operate substantially as an inverter circuit. The output signal of the gate circuit G4 is the output signal of the unit circuit. In the first stage circuit when such unit circuits are connected in cascade, a high level is supplied.
上記のような単位回路は、上記１つの行を構成するように縦列接続される。ゲート回路Ｇ３には、前段の単位回路の出力信号が供給される。出力信号は、後段の単位回路に伝えられる。上記ゲート回路Ｇ１〜Ｇ４は、ハイレベルを論理１とする正論理を採る場合、回路の接地電位と出力端子との間に２つのＮチャネルＭＯＳＦＥＴが直列形態に接続され、出力端子と電源電圧との間にＰチャネルＭＯＳＦＥＴが並列形態に接続される。そして、上記２つのＮチャネルＭＯＳＦＥＴのうちの一方と２つのＰチャネルＭＯＳＦＥＴの一方のゲートが共通に接続されて一方の入力とされる。上記２つのＮチャネルＭＯＳＦＥＴのうちの他方と２つのＰチャネルＭＯＳＦＥＴの他方のゲートが共通に接続されて他方の入力とされる。
The unit circuits as described above are connected in cascade so as to constitute the one row. The output signal of the previous unit circuit is supplied to the gate circuit G3. The output signal is transmitted to the subsequent unit circuit. When the gate circuits G1 to G4 adopt a positive logic in which a high level is a
選択信号がハイレベルの選択レベルのときには、ゲート回路Ｇ１の上記一方のＮチャネルＭＯＳＦＥＴがオン状態となり、等価的にはインバータ回路として動作する。したがって、他方の入力と出力とが結合されていることにより、他方の入力と出力は、上記ゲートの論理しきい値電圧に対応し論理しきい値ＶＬＴ（Ｇ０）にされる。上記選択信号がハイレベルの選択レベルのときには、ゲート回路Ｇ２においても、上記一方のＮチャネルＭＯＳＦＥＴがオン状態となり等価的にはインバータ回路とし動作する。 When the selection signal is at a high selection level, the one N-channel MOSFET of the gate circuit G1 is turned on, and equivalently operates as an inverter circuit. Therefore, by combining the other input and the output, the other input and the output are set to the logic threshold value VLT (G0) corresponding to the logic threshold voltage of the gate. When the selection signal is at a high selection level, also in the gate circuit G2, the one N-channel MOSFET is turned on and equivalently operates as an inverter circuit.
ゲート回路Ｇ１の論理しきい値ＶＬＴ（Ｇ０）と上記ゲート回路Ｇ２の論理しきい値ＶＬＴ（Ｇ２）の関係が、ＶＬＴ（Ｇ０）＞ＶＬＴ（Ｇ１）であれば、ゲート回路Ｇ１の出力電圧は、ゲート回路Ｇ２の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（Ｇ１）＜ＶＬＴ（Ｇ２）であれば、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。ゲート回路Ｇ２の出力振幅は、初段回路においては固定的にハイレベル（論理１）が供給されているので、ゲート回路Ｇ３もインバータ回路として動作し、同様にインバータ回路として動作するゲート回路Ｇ４を通して出力される。このようにして、ゲート回路Ｇ１〜Ｇ６により１ビットの識別情報を形成する。 If the relationship between the logic threshold VLT (G0) of the gate circuit G1 and the logic threshold VLT (G2) of the gate circuit G2 is VLT (G0)> VLT (G1), the output voltage of the gate circuit G1 is Due to the inverting amplification action of the gate circuit G2, the amplitude greatly increases to the VSS potential side, that is, to the low level side. Conversely, if VLT (G1) <VLT (G2), the amplitude greatly increases toward the VDD potential side, that is, the high level side. Since the output amplitude of the gate circuit G2 is fixedly supplied with a high level (logic 1) in the first stage circuit, the gate circuit G3 also operates as an inverter circuit, and is output through the gate circuit G4 that also operates as an inverter circuit. Is done. In this way, 1-bit identification information is formed by the gate circuits G1 to G6.
上記１ビットの識別情報発生回路に対して、前記のように行／列の選択機能を付加するために、入力側にナンドゲート回路Ｇ５とＧ６が設けられる。上記ナンドゲート回路Ｇ６は、実質的にはインバータ回路とし動作し、上記ゲート回路Ｇ５とＧ６は、アンドゲート回路として動作する。上記ゲート回路Ｇ５の２つの入力には、前記列選択信号と行選択信号とが供給される。列及び行選択信号が有効であるときに、前記ゲート回路Ｇ１の動作が有効とされて、かかるゲート回路Ｇ１の論理しきい値に対応した電圧をゲート回路Ｇ２に伝えて、前記実施例のような識別情報を発生させる。 In order to add the row / column selection function to the 1-bit identification information generation circuit as described above, NAND gate circuits G5 and G6 are provided on the input side. The NAND gate circuit G6 substantially operates as an inverter circuit, and the gate circuits G5 and G6 operate as AND gate circuits. The column selection signal and the row selection signal are supplied to two inputs of the gate circuit G5. When the column and row selection signals are valid, the operation of the gate circuit G1 is validated, and a voltage corresponding to the logic threshold value of the gate circuit G1 is transmitted to the gate circuit G2, as in the above embodiment. Generating unique identification information.
以上のような１ビット識別情報発生回路及びそれを用いた識別情報発生回路については、前記特許文献１〜５に詳しく述べられている。したがって、これらの特許文献１〜５に述べられている他の回路形式の１ビット識別情報発生回路及びそれを用いた識別情報発生回路を本願発明においても利用することができる。
The 1-bit identification information generation circuit as described above and the identification information generation circuit using the same are described in detail in
図７には、本願発明に係る半導体装置の識別方法の一実施例の工程（手順）図が示されている。ＬＳＩのウェハ加工工程１００において、いわゆる前工程を完成したウェハ１０１は、プローブ検査工程１００において個々のＬＳＩの基本的な特性などの試験を行い、製造過程で生じた欠陥を含むＬＳＩの除去がなされる。ここでウェハ１０１には、識別情報発生回路が搭載されており、プローブ検査時にＬＳＩ試験装置（以下、テスタという。）１０３により、個々のＬＳＩに搭載された識別情報発生回路から発生した識別情報１０２を取り出し、データベース１５０に格納１０４する。このとき、上記識別情報１０２に対応して該個々のＬＳＩに関連する製造履歴情報１５１（製造工場、ロット番号、ウェハ上のアドレス等）などを同データベース１５０に格納１５２する。
FIG. 7 shows a process (procedure) diagram of an embodiment of the semiconductor device identification method according to the present invention. In the LSI
続いて、ダイシング工程１１０において、ウェハ１０１上のＬＳＩが、一つひとつのチップ１１１に切断され、さらに後工程と呼ばれる組み立て工程（パッケージング）１２０において、各チップがリードフレームにマウントや、リードフレームとＬＳＩ電極の接続、樹脂等の封入が行われる。
Subsequently, in the
次に、後工程の一部であるマーキング工程１３０において、パッケージレーザマーカ１３１によってパッケージの表面に、製造者の企業名や製品の型名などが刻印される。このようなマーキング工程１３０において、組み立てを完成した半導体製品１２１個々に対して識別番号１２３を付与する。該半導体製品１２２の該識別番号１２３は、特定の規則により、例えば連続した数字でもよいが、半導体装置に付与された識別番号１２３は互いが異なる番号であることが条件である。
Next, in a
選別工程１４０では、パッケージングされ識別情報が刻印された半導体製品１２２の詳細な電気的特性が検査される。テスト冶具１４３に装着された該半導体製品１２２−ａは、ＬＳＩテスタ１４５によって検査され、検査の終了した該半導体製品１２２−ｂは良品または不良品に区別される。この選別工程１４０において、ＬＳＩテスタ１４５は、被試験半導体製品１２２−ａの電気的特性の検査とともに識別情報１４４を読み出す。さらに、同時にビジョンセンサ１４１によって該半導体製品１２２−ａに刻印された識別情報を検出１４２する。それらを、データベース１５０に格納する。上記の一連の動作によって、半導体製品のパッケージに刻印された識別番号１２３と内部に封止されたチップの識別情報１４４（１０２）を一対一に対応付けることができる。
In the
すなわち、半導体製品１２２−ａの特性データと識別情報及び識別番号１２３を関連付けたデータを、個々の半導体製品１２２−ａの試験結果としてデータベース１５０へ格納する。それによって、データベース１５０では、プローブ試験工程１００で読み取った識別情報１０２（これを第１識別情報という）と上記選別工程で読み取った識別情報１４４（これを第２識別情報）を照合することで、識別番号１２３とチップの製造履歴情報１５１を関連付けることができる。
That is, data in which the characteristic data of the semiconductor product 122-a is associated with the identification information and the
図８には、この発明に係る半導体製品のパッケージの刻印説明図が示されている。これらは、主に製品のトレーサビリティを保証する目的で利用されているが、一般的には、製品名、工場名、週コードを特定する情報と、その他のメーカが独自に利用する管理番号などからなっている。本実施例では、その後に、ロット番号（５５）、チップアドレスＸ（０１）、チップアドレスＹ（２２）などのチップ識別情報を刻印している。このチップ識別情報の例では、情報そのものに意味を持っているため、そのものを読めば履歴が判明するため、比較的人間に対して親近感がある。電気的な読みは出しが不可能な場面でも、その認識が可能である。例えば、半導体素子が破壊してしまい、通電が不可能な状態でも、その識別が可能になるものである。チップ識別情報の意味を不特定の他社に知られたくない場合は、ある種の暗号化を施してもよい。 FIG. 8 shows a marking explanatory diagram of a package of a semiconductor product according to the present invention. These are mainly used for the purpose of guaranteeing the traceability of products, but in general, from the information that identifies the product name, factory name, week code, and the control number that other manufacturers use uniquely. It has become. In this embodiment, thereafter, chip identification information such as a lot number (55), a chip address X (01), and a chip address Y (22) is engraved. In this example of chip identification information, since the information itself has a meaning, the history can be found by reading the information itself, so that it is relatively familiar to humans. Electric reading can be recognized even in situations where reading is impossible. For example, even when the semiconductor element is destroyed and cannot be energized, it can be identified. When it is not desired that the meaning of the chip identification information be known to an unspecified other company, some kind of encryption may be performed.
図９には、前記選別工程１４０で用いられるＩＣハンドラ２００の概略的な構成図が示されている。トレー２０１は、選別試験前の半導体製品１２２を収納するための容器であり、トレー２０３は選別試験後の半導体製品１２２−ｂを収納するための容器であり、ＩＣソケット２０２は、選別試験用のテスト冶具１４３に装着されたＬＳＩを挿入して固定する部品である。ＩＣピッカー２０５は、水平駆動装置２０４と垂直駆動装置（図の矢印で示す）によって、トレー２０１内の半導体製品１２２を拾い上げ、ＩＣソケット２０２に挿入し、検査の終わった半導体製品１２２−ｂをトレー２０３へ移す装置である。ビジョンセンサ２１０は、ＩＣソケット２０２に挿入された半導体製品１２２−aのパッケージに刻印された識別番号１２３を読み取る。
FIG. 9 shows a schematic configuration diagram of the
図１０には、本願発明に係る半導体装置の識別方法の他の一実施例の工程（手順）図が示されている。ＬＳＩのウェハ加工工程３００、いわゆる前工程を完成したウェハ３０１は、プローブ検査工程３００において個々のＬＳＩの基本的な特性などの試験を行い、製造過程で生じた欠陥を含むＬＳＩの除去がなされる。ここでウェハ３０１には、識別情報発生回路が搭載されており、プローブ検査時にＬＳＩテスタ３０３により、個々のＬＳＩに搭載された識別情報発生回路から発生した識別情報３０２を取り出し、データベース３５０に格納３０４する。このとき、該個々のＬＳＩに関連する製造履歴情報３５１などとともに同データベース３５０に格納３５２する。
FIG. 10 shows a process (procedure) diagram of another embodiment of the method for identifying a semiconductor device according to the present invention. The
続いて、ダイシング工程３１０において、ウェハ３０１上のＬＳＩが、一つひとつのチップ３１１に切断され、さらに後工程と呼ばれる組み立て工程３２０において、各チップがリードフレームにマウントや、リードフレームとＬＳＩ電極の接続、樹脂等の封入が行われる。
Subsequently, in the
次に、後工程の一部であるマーキング工程３３０において、パッケージレーザマーカ３３１によってパッケージの表面に、製造者の企業名や製品の型名などが刻印される。同マーキング工程３３０において、組み立てを完成した半導体製品３２１個々に対して識別番号３２３を付与する。該半導体製品３２２の該識別番号３２３は、特定の規則により、例えば連続した数字でもよいが、前記同様に互いが異なる番号であることが条件である。
Next, in a
トレー内収納品識別情報検出工程３６０では、トレー識別票検出用ビジョンセンサ３６１によってトレー識別票４０１を検出３６２し、識別番号検出用ビジョンセンサ３６３によってトレー４００内の半導体製品３２２に付与されている識別番号３２３を検出３６４し、制御装置３６５によって、トレー４００のトレー識別票４０１と該トレー４００内に収納された半導体製品３２２の識別番号３２３とそのトレー内配列情報を制御装置３６５からデータベース３５０に格納３６６する。
In the in-tray product identification
選別工程３４０では、最初に被試験半導体製品３２２が収納されているトレー４００のトレー識別票４０１をビジョンセンサ３４１によって検出する。次に、該トレー４００から半導体製品３２２−aを拾い上げ試験する。試験が終わった半導体製品３２２−bは、また別のトレー４１０に収納する。テスタ３４５は、ビジョンセンサ３４１で検出したトレー識別票４０１の情報と、半導体製品３２２−aの特性データと識別情報を取得３４４し、データベース３５０に格納３４６する。
In the sorting
上記の一連の動作によって、半導体製品のパッケージに刻印された識別番号３２３と内部に封止されたチップの識別情報を一対一に対応付けることができる。すなわち、半導体製品３２２−ａの特性データと識別情報及びトレー識別票４０１と識別番号３２３を関連付けたデータを、データベース３５０へ格納する。それによって、データベース３５０では、プローブ試験工程３００で読み取った第１識別情報と上記選別工程で読み取った第２識別情報と、トレー識別票４０１及びトレー該識別票４０１と対応付けられた識別番号３２２を照合することで、識別番号３２２とチップの製造履歴情報３５１を関連付けることができる。
Through the above series of operations, the
図１１には、半導体製品３２２を収納するトレーの模式図が示されている。トレー４００の上面は複数の升目に区切られており、各々の升に半導体製品３２２が一つずつ収納される。トレー４００には、トレー識別票４０１が付けられている。このトレー識別票４０１が上記図１０の選別工程３４０で利用される。
FIG. 11 shows a schematic diagram of a tray for storing the
図１２には、本願発明に係る半導体装置の識別方法の更に他の一実施例の工程（手順）図が示されている。ＬＳＩのウェハ加工工程５００、いわゆる前工程を完成したウェハ５０１は、プローブ検査工程５００において個々のＬＳＩの基本的な特性などの試験を行い、製造過程で生じた欠陥を含むＬＳＩの除去がなされる。ここでウェハ５０１には、識別情報発生回路が搭載されており、プローブ検査時にテスタ５０３により、個々のＬＳＩに搭載された識別情報発生回路から発生した識別情報を取り出し５０２、データベース５５０に格納５０４する。このとき、該個々のＬＳＩに関連する製造履歴情報５５１などとともに同データベース５５０に格納５５２する。
FIG. 12 shows a process (procedure) diagram of still another embodiment of the semiconductor device identification method according to the present invention. A
続いて、ダイシング工程５１０において、ウェハ５０１上のＬＳＩが、一つひとつのチップ５１１に切断され、さらに後工程と呼ばれる組み立て工程（パッケージング）５２０において、各チップがリードフレームにマウントや、リードフレームとＬＳＩ電極の接続、樹脂等の封入が行われる。
Subsequently, in the
次に、後工程の一部である図示しないマーキングにおいて、レーザマーカによってパッケージの表面に、製造者の企業名や製品の型名などが刻印される。なお、本実施例においては、同マーキング工程において、組み立てを完成した半導体製品５２１個々に対して識別番号を付与しない。
Next, in a marking (not shown) which is a part of the post-process, the manufacturer's company name, product type name, and the like are imprinted on the surface of the package by a laser marker. In this embodiment, in the marking process, no identification number is given to each
次に、最終製品組み立て工程５７０において、複数の半導体装置が最終製品５８１に搭載される。なお、特に断らないが、最終製品は、その種類、目的、用法、規模、搭載する半導体装置の数などに限定されない。ここで、通常図１２に図示されたような最終製品５８１は、それに搭載された半導体装置が交換されることはなく、該最終製品５８１と常に一体とみなされる。つまり、最終製品５８１上の例えば特定の半導体装置５０２を識別するために、該半導体装置５０２が固有の識別番号を持つ必要はなく、上記最終製品５８１に付与された識別票５８２と該最終製品５８１に搭載された半導体装置の固有情報の対応が然るべき方法で管理されればよい。
Next, in a final
つまり、最終製品検査工程５８０において、複数の半導体装置が搭載された最終製品５８１の検査が行われる際に、最終製品５８１に付与された識別票５８２をビジョンセンサ５８６によって検出５８７すると同時に、該最終製品５８１に搭載された半導体装置５８３の識別情報を試験装置５８８で読み出し５８４、該識別票５８２情報と該識別情報をデータベース５５０に格納することによって、最終製品５８１に付与された識別票５８２と、該最終製品５８１に搭載された半導体装置５８３に封止されたチップの識別情報を一対一に対応付けることができる。
That is, in the final
本実施例において、半導体装置に刻印された識別番号からＬＳＩの履歴を追跡する場合は、マーキングデータ管理ファイルに登録された同じ識別番号に対応する、識別情報を検索し、さらにプローブ検査データ収集システムや選別データ収集システムに蓄積された、識別情報と照合する。刻印もレーザマーキングの限定されるものではなく、印刷によるものであってもよい。 In this embodiment, when tracking the history of an LSI from an identification number stamped on a semiconductor device, the identification information corresponding to the same identification number registered in the marking data management file is searched, and further a probe inspection data collection system And the identification information stored in the sorting data collection system. The engraving is not limited to laser marking but may be by printing.
この実施例の半導体装置の識別方法では、半導体装置あるいはそれが用いられた電子装置において、不良が発生したときの解析を容易にすることができる。例えば、航空機では部品に不良が発生すると、同型あるいはその部品が用いられた航空機のすべてについて点検が行われて、部品不良を未然に発見したというニュースを耳にする。航空機では、絶対数が少ないので上記点検は可能である。一方、自動車搭載等のように高い信頼性が要求される半導体装置においては、特定の半導体装置に不良が発生したからといって全ての自動車を対象とした同様な点検は絶対数が膨大であるので不可能である。この発明に係る半導体装置の識別方法を利用すると、半導体装置においてプロセス不良が原因とみられる半導体装置の不良が発生した場合には、前記識別方法を用いることにより、当該半導体装置が製造されたロット、更にはウェハ上のアドレスに絞って半導体装置を特定することができる。したがって、多少規模が大きくなるが上記半導体装置が搭載された自動車の車体番号と対応付けて半導体装置を管理することにより、前記航空機と同様な点検、あるいは車検等を利用した重点点検を実施することも可能になる。 In the semiconductor device identification method of this embodiment, it is possible to facilitate analysis when a defect occurs in the semiconductor device or the electronic device in which the semiconductor device is used. For example, when a defect occurs in a part of an aircraft, we hear the news that all parts of the aircraft of the same type or that used that part are inspected, and that a defective part has been discovered. In an aircraft, the above inspection is possible because the absolute number is small. On the other hand, in semiconductor devices that require high reliability, such as those mounted on automobiles, the number of similar inspections for all automobiles is enormous due to the occurrence of defects in specific semiconductor devices. So it is impossible. When the semiconductor device identification method according to the present invention is used, if a semiconductor device failure that is considered to be caused by a process failure occurs in the semiconductor device, the identification method is used to obtain a lot in which the semiconductor device is manufactured, Furthermore, the semiconductor device can be specified by focusing on the address on the wafer. Therefore, the inspection similar to the aircraft or the priority inspection using the vehicle inspection etc. is performed by managing the semiconductor device in association with the vehicle body number of the automobile on which the semiconductor device is mounted although the scale is somewhat larger. Is also possible.
前記自動車搭載向の半導体装置の他に、大量の半導体装置が搭載されるテレビジョン受像機や録画装置等においても、半導体装置においてプロセス不良が原因とみられる半導体装置の不良が発生した場合には、前記識別方法を用いることにより、当該半導体装置が製造されたロット、更にはウェハ上のアドレスに絞って半導体装置を特定することができる。したがって、前記同様に上記半導体装置が搭載されたテレビジョン受像機や録画装置等と対応付けて半導体装置を管理することにより、前記同様な点検、製品回収を行うことも可能となる。 In addition to the semiconductor devices for mounting on automobiles, even in television receivers and recording devices in which a large number of semiconductor devices are mounted, when a semiconductor device failure that seems to be caused by a process failure occurs in the semiconductor device, By using the identification method, it is possible to specify the semiconductor device by focusing on the lot in which the semiconductor device is manufactured and further on the address on the wafer. Therefore, the same inspection and product recovery as described above can be performed by managing the semiconductor device in association with a television receiver, a recording device, or the like on which the semiconductor device is mounted as described above.
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記図７ないし図１１に示された実施例においては、主に半導体製造者の視点からの半導体装置ＬＳＩの管理を目的とし、レーザマーカとＩＣハンドラにビジョンセンサをそれぞれ一つずつ具備した工程の形態を想定したものである。しかし、該形態に限定されるものではなく、セットメーカ等において、前記半導体装置ＬＳＩをボードの表面に実装する装置や実装状態をチェックする検査装置、完成したボードの検査装置などと連携して組み合わされてもよい。 Although the invention made by the inventor has been specifically described based on the above embodiment, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. For example, in the embodiment shown in FIG. 7 to FIG. 11, the process is mainly provided for managing the semiconductor device LSI from the viewpoint of the semiconductor manufacturer, and the laser marker and the IC handler each have one vision sensor. Is assumed. However, the present invention is not limited to this mode. In a set maker or the like, a combination of the semiconductor device LSI on the surface of the board, an inspection device for checking the mounting state, an inspection device for the completed board, and the like. May be.
半導体装置に刻印された識別番号からＬＳＩの履歴を追跡する場合において、半導体チップに設けられる識別情報発生回路は、互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素を含み、上記複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係により決定される複数ビットからなる識別情報を発生させるもの他、ヒューズ又はＥＰＲＯＭに書き込まれたものであってもよい。すなわち、ウェハ上と上記組み立て後に電気的に読み出し可能なものであればよい。この発明は、半導体装置にユニーク性を持った識別情報を付与するための識別情報回路を内蔵した半導体装置及びその識別方法に広く利用することができる。 When tracking the history of an LSI from an identification number stamped on a semiconductor device, an identification information generation circuit provided on the semiconductor chip includes a plurality of identification elements formed on the semiconductor substrate in the same form with the same manufacturing process. In addition to generating identification information consisting of a plurality of bits determined by the relationship between the physical quantities of the plurality of identification elements due to variations in electrical characteristics of the plurality of identification elements, written to a fuse or EPROM It may be. In other words, it may be anything that can be electrically read on the wafer and after the assembly. The present invention can be widely used in a semiconductor device incorporating an identification information circuit for giving unique identification information to a semiconductor device and its identification method.
１００，２００，５００…ウェハ加工工程、１０１，２０１，５０１…ウェハ、１０２，３０２，５０２…識別情報、１０３，３０３，５０３…ＬＳＩ試験装置、
１１０，３１０，５１０…ダイシング工程、１１１，３１１，５１１…チップ、
１２０，３２０，５２０…組み立て工程、１２１，３２１，５２１…半導体製品
１３０，３３０…マーキング工程、１３１，３３１…レーザマーカ、１２３，３２３…識別番号
１４０，３４０…選別工程、１４１，３４１…ビションセンサ、１４３…テスト治具、１４５，３４５…ＬＳＩテスタ、
１５０，３５０，５５０…データベース、
２００…ＩＣハンドラ、２０１，２０３…トレー、２０２…ＩＣソケット、２０４…水平駆動装置、２０５…ＩＣピッカー、２１０…ビションセンサ、
３６０…トレー内収納品識別情報検出工程、３６１…ビジョンセンサ、３６３…識別番号検出用ビジョンセンサ、
４００…トレー、４０１…トレー識別票、３５０…データベース、
５８０…最終検査工程、５８１…最終製品、５８２…識別票、５８３…半導体装置、５８６…ビジョンセンサ、５８８…試験装置。
100, 200, 500 ... Wafer processing step, 101, 201, 501 ... Wafer, 102, 302, 502 ... Identification information, 103, 303, 503 ... LSI test equipment,
110, 310, 510 ... dicing step, 111, 311, 511 ... chip,
120, 320, 520 ... Assembly process, 121, 321, 521 ...
150, 350, 550 ... database,
200 ...
360 ... Identification information detection step for goods contained in tray, 361 ... Vision sensor, 363 ... Vision sensor for detecting identification number,
400 ... tray, 401 ... tray identification tag, 350 ... database,
580 ... Final inspection process, 581 ... Final product, 582 ... Identification slip, 583 ... Semiconductor device, 586 ... Vision sensor, 588 ... Test device.
Claims (8)
上記識別情報を各ビットを奇数回連続して読み出し、上記奇数回での読み出されたビットが２値のうち一方の値であるときの総数と他方の値あるときの総数との大小比較結果に対応して総数が多い方の値に当該ビットを決定して出力する出力制御回路とを有する半導体装置。 Including the plurality of identification elements formed on the semiconductor substrate in the same form with the same manufacturing process, due to the magnitude relationship of the mutual physical quantities of the plurality of identification elements due to the electrical characteristic variation of the plurality of identification elements An identification information generating circuit for generating identification information consisting of a plurality of bits to be determined;
The identification information is read out odd number times for each bit, and the comparison result of the total number when the bit read in the odd number of times is one of two values and the total number when the other value is present And an output control circuit for determining and outputting the bit to a value having a larger total number corresponding to
上記識別情報の各ビットの読み出し動作は、外部から入力されたクロックに対応して行われ、上記クロックを分周した分周出力により上記奇数回にわたる同一ビットの上記連続した読み出し回数が設定される半導体装置。 In claim 1,
The reading operation of each bit of the identification information is performed in response to a clock input from the outside, and the number of consecutive readings of the same bit over the odd number of times is set by a divided output obtained by dividing the clock. Semiconductor device.
上記固有データは、半導体チップの製品名、製造工場名、周コード、ロット番号、ウェハ番号、チップアドレスのいずれかを含む半導体装置の識別方法。 In claim 3,
The unique data includes a semiconductor device product name, manufacturing factory name, peripheral code, lot number, wafer number, and chip address.
上記半導体チップの組み立て完成後のパッケージのマーキング工程において半導体装置の固有のマークを付する第２手順と、
上記半導体装置の電気的試験のときに上記半導体チップの識別情報を読み出し、上記半導体装置のパッケージに付された固有のマークとを対応せる第３手順とを含み、
上記第１手順での識別情報と第３手順での識別情報を仲介として上記パッケージに付されたマークと上記製造履歴データとを関連付けて登録する半導体装置の識別方法。 When a semiconductor chip having identification information that can be read electrically is formed on the semiconductor wafer, the identification information is read out, and the identification information and the product name, manufacturing factory name, peripheral code, lot number, and wafer of the semiconductor chip are read out. A first procedure for storing manufacturing history data including either a number or a chip address in association with each other;
A second procedure of attaching a unique mark of the semiconductor device in the marking process of the package after the assembly of the semiconductor chip is completed;
A third procedure for reading out the identification information of the semiconductor chip during an electrical test of the semiconductor device and associating it with a unique mark attached to the package of the semiconductor device;
A method for identifying a semiconductor device, wherein the mark attached to the package and the manufacturing history data are associated and registered using the identification information in the first procedure and the identification information in the third procedure as an intermediary.
上記電気的に読み出し可能な識別情報は、互いに同じ製造過程をもって同一の形態として半導体基板上に形成される複数の識別要素を含み、上記複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係に決定される複数ビットからなる識別情報を発生させる識別情報発生回路から読み出されるものである半導体装置の識別方法。 In claim 5,
The electrically readable identification information includes a plurality of identification elements formed on the semiconductor substrate in the same form with the same manufacturing process, and the plurality of identification information caused by variations in electrical characteristics of the plurality of identification elements A method for identifying a semiconductor device, which is read from an identification information generating circuit for generating identification information consisting of a plurality of bits determined by the relationship between the physical quantities of the identification elements.
上記第１手順及び第３手順における上記識別情報は、上記識別情報発生回路から奇数回読み出しを行い、各ビットの論理１と論理０とをそれぞれ多数決により決定するものである半導体装置の識別方法。 In claim 6,
A method for identifying a semiconductor device, wherein the identification information in the first procedure and the third procedure is read out from the identification information generation circuit an odd number of times, and logic 1 and logic 0 of each bit are determined by majority.
上記半導体装置は、
上記識別情報発生回路から上記識別情報を奇数回読み出し、読み出された識別情報の各ビット毎に２値のうち一方の値であるときにはカウントアップし、他方の値あるときにはカウントダウンするカウンタ回路と、
上記決められた読み出し回数が完了したときのカウント値が正ならば当該ビットを上記一方の値とし決定し、カウント値が負ならば当該ビットを上記他方の値とし決定して出力する制御回路とを更に有し、
上記制御回路の出力信号を上記識別情報とする半導体装置の識別方法。 In claim 6,
The semiconductor device is
A counter circuit that reads out the identification information from the identification information generation circuit an odd number of times, and counts up when it is one of the two values for each bit of the read identification information, and counts down when there is the other value;
A control circuit for determining and outputting the bit as the one value if the count value when the determined number of readings is completed is positive, and determining and outputting the bit as the other value if the count value is negative; Further comprising
A method for identifying a semiconductor device using the output signal of the control circuit as the identification information.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20100511 |