JP2008130139A - シフトレジスタ回路およびそれを備える画像表示装置、並びに信号生成回路 - Google Patents

シフトレジスタ回路およびそれを備える画像表示装置、並びに信号生成回路 Download PDF

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Abstract

【課題】出力端子を放電するトランジスタを２つ有し、両者が動作／休止の交互に切り替わるシフトレジスタ回路において、その切り替わり直後における動作の安定性を向上させる。
【解決手段】単位シフトレジスタＳＲは、出力端子ＯＵＴにクロック信号ＣＬＫを供給するトランジスタＱ１と、出力端子ＯＵＴを放電する２つのトランジスタＱ２Ａ，Ｑ２Ｂとを備える。さらに、ゲートがトランジスタＱ２ＡのゲートノードＮ２Ａに接続し、トランジスタＱ１のゲートノードＮ１を放電するトランジスタＱ５Ａと、ゲートがトランジスタＱ２ＢのゲートノードＮ２Ｂに接続し、上記ノードＮ１を放電するトランジスタＱ５Ｂとを有する。トランジスタＱ２Ａ，Ｑ２Ｂを切り替えるための第１、第２制御信号ＶＦＲ，／ＶＦＲのレベルの切り替わり直後には、クロック信号ＣＬＫの入力を禁止する。
【選択図】図１

Description

本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば非特許文献１）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。
また、ゲート線駆動回路は、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）した多段のシフトレジスタにより構成される。本明細書では説明の便宜上、縦続接続して多段のシフトレジスタを構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
特開２００４−２４６３５８号公報 Soon Young Yoon 他「Highly Stable Integrated Gate Driver Circuit using a-Si TFT with Dual Pull-down Structure」SID 05 DIGEST p.348-351
例えば上記特許文献１の図１に示されているように、一般的な単位シフトレジスタはその出力段に、出力端子（同文献のＧＯＵＴ）とクロック端子（ＣＫＶ）との間に接続する出力プルアップトランジスタ（Ｑ１）と、出力端子と基準電圧端子（ＶＯＦＦ）との間に接続する出力プルダウントランジスタ（Ｑ２）とを備えている。
そのような単位シフトレジスタでは、所定の入力信号（前段の出力信号（ＧＯＵＴN-1）に応じて出力プルアップトランジスタがオン、出力プルダウントランジスタがオフにされ、その状態でクロック端子に入力されるクロック信号が出力端子に伝達されることによって出力信号（ＧＯＵＴN）が出力される。逆に、上記入力信号が入力されない期間は、出力プルアップトランジスタがオフ、出力プルダウントランジスタがオンにされ、出力端子の電圧レベル（以下、単に「レベル」）はＬ（Low）レベルに保持される。
ゲート線駆動回路のシフトレジスタを非晶質シリコンＴＦＴ（ａ−Ｓｉ ＴＦＴ）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や大画面ディスプレイ装置などに広く採用されている。
しかしａ−Ｓｉ ＴＦＴは、ゲート電極が継続的（直流的）に正バイアスされた場合に、しきい値電圧が正方向にシフトして駆動能力（電流を流す能力）が小さくなる傾向がある。特に、ゲート線駆動回路の単位シフトレジスタでは、映像の１フレーム毎に１度の選択期間だけ出力信号を出力し、それ以外の期間（非選択期間）は出力端子がＬレベルに維持するように出力プルダウントランジスタがオンにされる。
つまり、従来の単位シフトレジスタにおいては、１フレーム期間（約１６ｍｓ）とほぼ同じ長さの間、出力プルダウントランジスタのゲートを継続的に正バイアスする動作が、連続して行われる。そのため、出力プルダウントランジスタにしきい値電圧のシフト（Ｖｔｈシフト）が生じ、次第にその駆動能力が低下する（即ちオン抵抗が高くなる）。そうなると、ノイズ等に起因して出力端子に不要に電荷が供給された時、それを出力プルダウントランジスタが放電することができず、ゲート線がその非選択期間に誤って活性化されてしまうという誤動作が生じる。
上記の非特許文献１ではその対策として、単位シフトレジスタの出力端子に対して出力プルダウントランジスタを並列に２つ設け、両者をフレーム毎に交互に動作／休止させるようにしたゲート線駆動回路が提案されている。それにより、一つの出力プルダウントランジスタのゲート電極の継続的なバイアスが連続して行われないようになり、２つの出力プルダウントランジスタのＶｔｈシフトが抑制される。
例えば非特許文献１の図４（ａ）に示される単位シフトレジスタにおいては、図４（ｂ）に示されるような２種類の信号を各単位シフトレジスタに与えている。この２種類の信号は、２つの出力プルダウントランジスタの動作／休止を切り替えるためにそれぞれ１フレーム毎にレベルが切り替わるものである。その切り替わりの直後においては、単位シフトレジスタの回路内における各ノードのレベルが遷移状態（遷移途中の状態）にあり、そのときのシフトレジスタの動作が不安定になり、誤動作を起こす可能性がある（詳細は後述する）。
また、以上のＶｔｈシフトの問題は、ａ−Ｓｉ ＴＦＴのみならず、有機ＴＦＴにおいても同様に生じることが分かっている。
本発明は上記の問題を解決するためになされたものであり、出力端子を放電（プルダウン）するトランジスタを２つ有し、両者が動作／休止の交互に切り替わるシフトレジスタ回路において、その切り替わり直後における動作の安定性を向上させることを目的とする。
本発明の第１の局面に係るシフトレジスタ回路は、クロック端子および出力端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、各々が前記出力端子を放電する第２および第３トランジスタと、所定の制御信号のレベルの切り替わりに基づき、前記第２および第３トランジスタを交互に切り替えて駆動する駆動回路とを備えるシフトレジスタ回路であって、前記第１、第２および第３トランジスタの制御電極が接続するノードをそれぞれ第１、第２および第３ノードとし、前記第２ノードに接続する制御電極を有し、前記第１ノードを放電する第４トランジスタと、前記第３ノードに接続する制御電極を有し、前記第１ノードを放電する第５トランジスタとをさらに備え、前記制御信号のレベルの切り替わり直後において、前記クロック信号に対する前記クロック信号の入力が少なくとも１パルス分禁止されるものである。
本発明の第２の局面に係るシフトレジスタ回路は、クロック端子および出力端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、各々が前記出力端子を放電する第２および第３トランジスタと、所定の制御信号のレベルの切り替わりに基づき、前記第２および第３トランジスタを交互に切り替えて駆動する駆動回路とを備えるシフトレジスタ回路であって、前記第１、第２および第３トランジスタの制御電極が接続するノードをそれぞれ第１、第２および第３ノードとし、前記第２ノードに接続する制御電極を有し、前記第１ノードを放電する第４トランジスタと、前記第３ノードに接続する制御電極を有し、前記第１ノードを放電する第５トランジスタと、前記制御信号のレベルの切り替わり直後の所定一定期間に活性化するリセット信号に基づいて、当該所定期間に前記第１ノードを放電させるための放電手段を備えるものである。
本発明に第３の局面に係る信号生成回路は、上記の第２の局面に係るシフトレジスタ回路に対し、前記リセット信号を供給するためのものであって、前記制御信号は、互いに相補な第１および第２制御信号から成り、当該信号生成回路は、前記第１制御信号の活性化タイミングを遅延させた第１遅延信号を生成する第１遅延回路と、前記第２制御信号の活性化タイミングを遅延させた第２遅延信号を生成する第２遅延回路と、前記第１および第２制御信号の活性化に伴って活性化し、前記第１および第２遅延信号の活性化に伴って非活性化されるパルス信号を生成するパルス生成回路とを備え、前記パルス信号を前記リセット信号として出力するものである。
本発明の第１の局面によれば、制御信号の切り替わり直後にシフトレジスタ回路の動作が不安定になった場合でも、クロック信号の入力が禁止されるので誤信号の発生が防止される。
また本発明の第２および第３の局面によれば、制御信号の切り替わり直後に、第１トランジスタの制御電極（第１ノード）が低インピーダンスで放電され、当該第１トランジスタが安定してオフを維持するようになる。よって、そのときクロック信号が入力されても、誤信号の発生は防止される。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
＜実施の形態１＞
図１は、実施の形態１に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタは、出力プルダウントランジスタを２つ有するものであり、その両者を交互に動作／休止させることによって、出力プルダウントランジスタのしきい値電圧のシフトを低減できるように構成されている。
この単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであり、ここでは全てＮ型ＴＦＴであるものとする。Ｎ型ＴＦＴは、ゲートがソースに対しＨレベルになると活性（オン）状態となり、同じくＬレベルで非活性（オフ）状態となる。但し、単位シフトレジスタＳＲはＰ型トランジスタで構成することも可能であり、Ｐ型トランジスタの場合は、ゲートがソースに対しＬレベルになると活性（オン）状態となり、同じくＨレベルで非活性（オフ）状態となる。
以下の説明では、当該単位シフトレジスタＳＲが複数個縦続接続することで表示装置のゲート線駆動回路を構成しているものと仮定して説明を行う。なお、それら表示装置およびゲート線駆動回路の具体的な構成例は、本発明者による特許文献（例えば、特開２００６−２７７８６０の図１，図２，図１３等）に開示されている。以下の説明では、低電位側電源電位ＶＳＳを回路の基準電圧（＝０Ｖ）とするが、実使用では画素に書込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位ＶＤＤは１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。
図１に示すように、当該単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、共に出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２Ａ，Ｑ２Ｂとにより構成されている。第１電源端子Ｓ１には、回路の基準電位である低電位側電源電位ＶＳＳが供給される。なお後述の第２電源端子Ｓ２には高電位側電源電位ＶＤＤが供給される。
即ち、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給する第１トランジスタであり、トランジスタＱ２Ａ，Ｑ２Ｂは、それぞれが低電位側電源電位ＶＳＳを出力端子ＯＵＴに供給することで出力端子ＯＵＴを放電する第２および第３トランジスタである。ここで図１に示すように、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２Ａのゲートが接続するノードを「ノードＮ２Ａ」、トランジスタＱ２Ｂのゲートが接続するノードを「ノードＮ２Ｂ」と定義する。
トランジスタＱ１のゲート・ソース間すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃが設けられている。この容量素子Ｃは、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃは、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができ、そのような場合には省略してもよい。
高電位側電源電位ＶＤＤが供給される第２電源端子Ｓ２とノードＮ１との間には、ゲートが入力端子ＩＮに接続するトランジスタＱ３が接続しており、ノードＮ１と第１電源端子Ｓ１との間には、ゲートが第１リセット端子ＲＳＴに接続したトランジスタＱ４、ゲートがノードＮ２Ａに接続したトランジスタＱ５Ａ、並びに、ゲートがノードＮ２Ｂに接続したトランジスタＱ５Ｂが接続している。
また当該単位シフトレジスタＳＲは、所定の第１制御信号ＶＦＲが入力される第１制御端子ＣＴＡおよび、第２制御信号／ＶＦＲが入力される第２制御端子ＣＴＢを有している。第１および第２制御信号ＶＦＲ，／ＶＦＲは互いに相補の信号であり、ゲート線駆動回路を駆動するための駆動制御装置（不図示）により生成される。この第１および第２制御信号ＶＦＲ，／ＶＦＲは、表示画像のフレーム間のブランキング期間にレベルが切り替わる（交番する）よう制御されており、例えば、表示画像の１フレーム毎にレベルが切り替わるよう制御される。
トランジスタＱ８Ａは、第１制御端子ＣＴＡとノードＮ２Ａとの間に接続し、トランジスタＱ８Ｂは第２制御端子ＣＴＢとノードＮ２Ｂとの間に接続する。トランジスタＱ８ＡのゲートはトランジスタＱ８Ｂのドレイン（ノードＮ２Ｂ）に接続し、トランジスタＱ８ＢのゲートはトランジスタＱ８Ａのドレイン（ノードＮ２Ａ）に接続する。即ち、トランジスタＱ８ＡおよびトランジスタＱ８Ｂは、その一の主電極（ここではドレイン）がたすき掛けに互いの制御電極（ゲート）に接続されており、いわゆるフリップフロップ回路を構成している。
トランジスタＱ６Ａはダイオード接続しており、ノードＮ２Ａと第１制御端子ＣＴＡとの間に接続している。トランジスタＱ７Ａは、ノードＮ２Ａと第１電源端子Ｓ１との間に接続し、ゲートがノードＮ１に接続している。トランジスタＱ７Ａのオン抵抗はトランジスタＱ６Ａよりも充分低く設定されており、これらトランジスタＱ６Ａ，Ｑ７Ａで、ノードＮ１を入力端、ノードＮ２Ａを出力端とするレシオ型インバータを構成している。但し通常のインバータと異なり、その電源としては第１制御信号ＶＦＲが供給される。
またトランジスタＱ６Ｂはダイオード接続しており、ノードＮ２Ｂと第２制御端子ＣＴＢとの間に接続している。トランジスタＱ７Ｂは、ノードＮ２Ｂと第１電源端子Ｓ１との間に接続し、ゲートがノードＮ１に接続している。これらトランジスタＱ６Ｂ，Ｑ７Ｂも、ノードＮ１を入力端、ノードＮ２Ｂを出力端とするレシオ型インバータを構成しているが、通常のインバータと異なり、その電源として第２制御信号／ＶＦＲが供給されている。以下、トランジスタＱ６Ａ，Ｑ７Ａより成るインバータを「第１インバータ」と称し、トランジスタＱ６Ｂ，Ｑ７Ｂより成るインバータを「第２インバータ」と称する。
先に述べたように本実施の形態では、図１の単位シフトレジスタＳＲが、表示装置のゲート線駆動回路としての多段のシフトレジスタを構成している場合を想定して説明を行う。
多段のシフトレジスタは、複数の単位シフトレジスタＳＲが縦続接続することにより構成される。即ち、各段目の単位シフトレジスタＳＲの出力端子ＯＵＴから出力される出力信号Ｇは、その次段の単位シフトレジスタＳＲの入力端子ＩＮに入力される。言い換えれば、各シフトレジスタＳＲの入力端子ＩＮには、自己の前段の出力信号Ｇが入力される。
なおゲート線駆動回路においては、最前段（第１段目）の単位シフトレジスタＳＲ1の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するパルス信号である「スタートパルス」が入力される。また単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ごとに１つずつ設けられ、各単位シフトレジスタＳＲの出力信号Ｇのそれぞれが、ゲート線を活性化するための水平（又は垂直）走査パルスとなる。
また本実施の形態では、ゲート線駆動回路（多段のシフトレジスタ）が、互いに位相の異なる（Ｈレベルになる期間（活性期間）が重ならない）２相のクロック信号ＣＬＫ，／ＣＬＫを用いて駆動されるものとする。その場合、各段のクロック端子ＣＫには、自己の前段のものとは逆相のクロック信号が入力される。例えば、奇数段にクロック信号ＣＬＫが入力されるのであれば、偶数段にはクロック信号／ＣＬＫが入力される。また、シフトレジスタを２相のクロック信号ＣＬＫ，／ＣＬＫにより駆動する場合、各単位シフトレジスタＳＲの第１リセット端子ＲＳＴには、自己の次段の出力信号Ｇが入力される（例えば、特開２００６−２７７８６０の図１３参照）。
なお、第１制御信号ＶＦＲは、縦続接続した全ての単位シフトレジスタＳＲの第１制御端子ＣＴＡに入力され、同様に第２制御信号／ＶＦＲは、全ての単位シフトレジスタＳＲの第２制御端子ＣＴＢに入力される。
以下、図１に示した本実施の形態に係る単位シフトレジスタＳＲの動作の説明を行う。縦続接続した各段の単位シフトレジスタＳＲの動作は基本的にどれも同じであるので、ここでは第ｎ段目の単位シフトレジスタＳＲnの動作を代表的に説明する。また簡単のため、当該単位シフトレジスタＳＲnのクロック端子ＣＫには、クロック信号ＣＬＫが入力されているものとする。即ち、それに隣接する第ｎ−１段の単位シフトレジスタＳＲn-1および第ｎ＋１段の単位シフトレジスタＳＲn+1のクロック端子ＣＫには、それぞれクロック信号／ＣＬＫが入力される。
また、クロック信号ＣＬＫ，／ＣＬＫのＨレベル、および第１および第２制御信号ＶＦＲ，／ＶＦＲのＨレベルは、全て高電位側電源電位ＶＤＤに等しいものとする。そして第１および第２制御信号ＶＦＲ，／ＶＦＲは、それぞれ表示画像の１フレーム毎に、ブランキング期間内のタイミングでレベルが切り替わるよう制御されているものとする。さらに単位シフトレジスタＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。
図２は、図１の単位シフトレジスタＳＲnの基本的な動作を示すタイミング図である。以下、図１に示した本実施の形態に係る単位シフトレジスタＳＲの基本的な動作の説明を行う。
図２に示されている時刻ｔ１は、フレーム期間の間のブランキング期間（図示は省略）内のものである。当該時刻ｔ１で、第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルになったとする。
すると単位シフトレジスタＳＲのそれぞれにおいて、トランジスタＱ６Ａのドレインおよびゲートの電位がＶＳＳ（＝０）からＶＤＤへと変化し、当該トランジスタＱ６Ａがオンになる。即ち、トランジスタＱ６Ａ，Ｑ７Ａより成る第１インバータに電源が供給され、当該第１インバータが活性化される。この時点ではトランジスタＱ５Ｂがオンしており、ノードＮ１がＬレベルの状態である。よってトランジスタＱ７Ａはオフしているので、トランジスタＱ６Ａのオンにより、ノードＮ２Ａのレベルは上昇する。
他方、第２制御信号／ＶＦＲは第２制御端子ＣＴＢに入力されているので、トランジスタＱ６Ｂのドレインおよびゲートの電位はＶＤＤからＶＳＳへ変化する。即ち、トランジスタＱ６Ｂ，Ｑ７Ｂより成る第２インバータには電源が供給されない。トランジスタＱ６Ｂは第２制御端子ＣＴＢからノードＮ２Ｂへの方向を順方向とするダイオードとして機能するため、ノードＮ２Ｂの電荷はトランジスタＱ６を通しては放電されない。しかし上記のようにノードＮ２Ａのレベルが上昇し、且つトランジスタＱ８Ｂのソース（第２制御端子ＣＴＢ）がＶＳＳになっているので、トランジスタＱ８ＢがオンしてノードＮ２ＢをＬレベル（ＶＳＳ）にする。応じてトランジスタＱ８Ａがオフとなり、ノードＮ２ＡはＨレベル（ＶＤＤ−Ｖｔｈ）となる。即ち、時刻ｔ１の後は、トランジスタＱ８Ａ，Ｑ８Ｂより成るフリップフロップ回路における電位分布は図３（ａ）のようになる。
このように第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルになると、各単位シフトレジスタＳＲにおいて、第２インバータが活性化しないため、ノードＮ２ＢはＬレベルに固定される。よってその間のトランジスタＱ２ＢおよびトランジスタＱ５Ｂは、ゲートがバイアスされず休止状態になる。つまりその期間、各単位シフトレジスタＳＲにおいては、トランジスタＱ１，Ｑ２Ａ，Ｑ３，Ｑ４，Ｑ５Ａ，Ｑ６Ａ，Ｑ７Ａの組み合わせにより、通常の単位シフトレジスタ（特許文献１の図１の回路）と等価な回路が構成され、それと同様の動作が可能になる。
第ｎ段目の単位シフトレジスタＳＲnに注目すると、その前段の単位シフトレジスタＳＲn-1が駆動するゲート線の選択期間になる時刻ｔ２で、前段の出力信号Ｇn-1がＨレベルになると、トランジスタＱ３がオンする。このときトランジスタＱ５Ａもオンしているが、トランジスタＱ３のオン抵抗はトランジスタＱ５Ａのオン抵抗に比べ十分低く設定されており、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）となる。応じて、トランジスタＱ１がオンとなる。以下、ノードＮ１がＨレベルの状態（即ちトランジスタＱ１がオンの状態）を「セット状態」と称する。
トランジスタＱ６Ａ，Ｑ７Ａより成る第１インバータはノードＮ１を入力端、ノードＮ２Ａを出力端としているため、ノードＮ１がＨレベルになるとノードＮ２ＡはＬレベルになる。応じて、トランジスタＱ２Ａ，Ｑ５Ａがオフになる。ここで、当該第１インバータはレシオ型インバータであるので、Ｌレベル出力の電位はトランジスタＱ６Ａ，Ｑ７Ａのオン抵抗の比で決まる値となる。即ち、ノードＮ２ＡをＬレベルにする間は、トランジスタＱ６Ａ，Ｑ７Ａの両方がオンするため、トランジスタＱ６Ａ，Ｑ７Ａを通して第１制御端子ＣＴＡから第１電源端子Ｓ１へ貫通電流が流れ、一定の電力が消費されることとなる。
その後、前段の出力信号Ｇn-1がＬレベルに戻るとトランジスタＱ３はオフするが、ノードＮ１はフローティング状態になるのでノードＮ１のＨレベルは維持される。そして当該単位シフトレジスタＳＲnが駆動するゲート線の選択期間になる時刻ｔ３でクロック信号ＣＬＫがＨレベルになると、トランジスタＱ１がオンしているためクロック信号ＣＬＫのＨレベルが出力端子ＯＵＴに供給され、出力信号ＧnがＨレベルになる。
このとき、容量素子ＣおよびトランジスタＱ１のゲート・チャネル間容量を介した結合により、ノードＮ１のレベルが出力信号Ｇnのレベル上昇に応じて昇圧される。従ってトランジスタＱ１のソース・ゲート間電圧は高く保たれ、当該トランジスタＱ１が低インピーダンスに維持されるので、出力信号Ｇnのレベルはクロック信号ＣＬＫのレベルに素早く追随する。従って、その後クロック信号ＣＬＫがＬレベルに戻ると、出力信号Ｇnも素早くＬレベルに戻る。
そして、単位シフトレジスタＳＲn+1が駆動するゲート線の選択期間になる時刻ｔ４で、次段のシフトレジスタの出力信号Ｇn+1がＨレベルになると、当該単位シフトレジスタＳＲnにおいてトランジスタＱ４がオンとなる。応じてノードＮ１がＬレベルになり、トランジスタＱ１がオフに戻る。以下、ノードＮ１がＬレベルの状態（即ちトランジスタＱ１がオフの状態）を「リセット状態」と称する。
またこのときトランジスタＱ７Ａもオフになり、ノードＮ２ＡはＨレベル（ＶＤＤ−Ｖｔｈ）に戻る。その結果トランジスタＱ２Ａがオンになり、出力端子ＯＵＴは低インピーダンスでＬレベルに維持されるようになる。またこのときトランジスタＱ５Ａもオンになる。このトランジスタＱ５Ａは、ノードＮ２ＡがＬレベルの間、ノードＮ１を低インピーダンスでＬレベルに維持するためのものである。それにより、非選択期間にノイズの影響などによってノードＮ１のレベルが上昇することが防止され、単位シフトレジスタＳＲの誤動作の発生が抑制される。
その後、次のブランキング期間内の時刻ｔ５で第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲのレベルが反転するまで、単位シフトレジスタＳＲnではこの状態が維持される。
そして時刻ｔ５で、第１制御信号ＶＦＲがＬレベル、第２制御信号／ＶＦＲがＨレベルになると、各単位シフトレジスタＳＲにおいて、それまでとは逆にトランジスタＱ６Ｂ，Ｑ７Ｂより成る第２インバータが活性化され、ノードＮ２ＢがＨレベルになる。応じてトランジスタＱ８Ａがオンになり、且つ第１インバータが非活性になるため、ノードＮ２ＡはＬレベル（ＶＳＳ）になる。
即ち、時刻ｔ５より後の第１制御信号ＶＦＲがＬレベル、第２制御信号／ＶＦＲがＨレベルである期間では、各単位シフトレジスタＳＲにおいて、トランジスタＱ８Ａ，Ｑ８Ｂより成るフリップフロップ回路の電位分布は図３（ｂ）のようになる。よってその期間、トランジスタＱ２Ａ，Ｑ５Ａのゲートはバイアスされず、当該トランジスタＱ２Ａ，Ｑ５Ａは休止状態になる。また、第１インバータも、電源が供給されないため動作しない。その結果、当該単位シフトレジスタＳＲにおいて、トランジスタＱ１，Ｑ２Ｂ，Ｑ３，Ｑ４，Ｑ５Ｂ，Ｑ６Ｂ，Ｑ７Ｂの組み合わせによって、通常の単位シフトレジスタ（特許文献１の図１の回路）と等価な回路が構成され、それによって上記の時刻ｔ２〜ｔ５と同様の動作が行われる。
このように、図１の単位シフトレジスタＳＲは、通常の単位シフトレジスタと同様の動作を行うことができる。なお且つ、第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲが反転する毎に、トランジスタＱ２Ａ，Ｑ５ＡのペアとトランジスタＱ２Ｂ，Ｑ５Ｂのペアとが交互に休止状態になるので、それらのゲートが直流的にバイアスされることが防止される。従って、ａ−Ｓｉ ＴＦＴのしきい値電圧のシフトによる誤動作を防止でき、動作の信頼性が向上する。
以上で説明した単位シフトレジスタＳＲの動作は、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベルが切り替わった後、定常的にＶＤＤまたはＶＳＳの値をとっている状態でのものである。
図１の単位シフトレジスタＳＲは、第１および第２制御信号ＶＦＲ，／ＶＦＲが、定常的にＶＤＤまたはＶＳＳの値をとっている間は、上記のとおり通常の単位シフトレジスタと同様の動作を行うことができる。しかし、先に述べたように、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベルの切り替わりの直後においては、各単位シフトレジスタの回路内における各ノードのレベルが遷移状態にあり、そのときのシフトレジスタの動作が不安定になり、誤動作を起こす可能性がある。
図４は、従来の単位シフトレジスタＳＲにおける、第１および第２制御信号の切り替え直後の誤動作の問題を説明するためのタイミング図である。同図は、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替え時における単位シフトレジスタＳＲnの振る舞いを示している。
図４に示す時刻ｔ１は、図２に示した時刻ｔ１に対応している。即ち、時刻ｔ１は、ブランキング期間内であり、そのタイミングで第１制御信号ＶＦＲがＬレベルからＨレベルに変化すると共に、第２制御信号／ＶＦＲがＨレベルからＬレベルに変化する。
ここでも第ｎ段目の単位シフトレジスタＳＲnについて代表的に説明する。時刻ｔ１で第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルになると、単位シフトレジスタＳＲnにおいて、トランジスタＱ６Ａがオン、トランジスタＱ６Ｂがオフとなる。
すると、ノードＮ２Ａの電位はＬレベル（ＶＳＳ）からＨレベルへと変化し始める。その結果、トランジスタＱ８Ｂのゲート（ノードＮ２Ａ）とソース（第２制御端子ＣＴＢ）との間の電圧が大きくなり、当該トランジスタＱ８Ｂに電流が流れ、応じてノードＮ２Ｂの電位はＨレベル（ＶＤＤ−Ｖｔｈ）から下降する。最終的には、ノードＮ２ＡのレベルはＶＤＤ−Ｖｔｈ、ノードＮ２ＢのレベルはＶＳＳとなる。
ここで、クロック信号ＣＬＫ，／ＣＬＫが供給されるタイミングと第１および第２制御信号ＶＦＲ，／ＶＦＲの変化タイミングとが無関係であると仮定し、例えば、図４のように、ノードＮ２Ａのレベルが最終レベル（ＶＤＤ−Ｖｔｈ）に到達する前の時刻ｔ１１で、クロック信号ＣＬＫが立ち上がったとする。このときのノードＮ２Ａのレベルは最終レベルよりも低い電位Ｖ１である。
時刻ｔ１１でクロック信号ＣＬＫが立ち上がると、トランジスタＱ１のゲート・ドレイン間のオーバラップ容量を介した結合により、その立ち上がりに応じてノードＮ１のレベルが上昇しようとする。このとき単位シフトレジスタＳＲnは非選択期間にあるので（ブランキング期間では、全ての単位シフトレジスタＳＲが非選択期間にある）、出力信号ＧnはＬレベルに維持されるべきである。しかしこのノードＮ１の上昇が大きい場合には、それによってトランジスタＱ１がオンになり、クロック信号ＣＬＫが出力端子ＯＵＴに伝達され、図４に示すように誤信号としての出力信号Ｇnが出力されるという誤動作が生じる。
本来、この誤動作は、トランジスタＱ５Ａ，Ｑ５Ｂによって防止されるべきものである。トランジスタＱ５Ａ，Ｑ５Ｂは、単位シフトレジスタＳＲnの非選択期間にその片方がオンになり（どちらがオンになるかは、第１および第２制御信号ＶＦＲ，／ＶＦＲによって切り替わる）、ノードＮ１を低インピーダンスでＬレベルにするよう動作するものである。よってトランジスタＱ５Ａ，Ｑ５Ｂが正常に動作していれば、ノードＮ１はＬレベルに維持され、上記の誤動作は生じないはずである。
再び図４を参照し、クロック信号ＣＬＫが立ち上がった時刻ｔ１１の時点ではノードＮ２Ａのレベルは充分に立ち上がっていない。トランジスタＱ５ＡはノードＮ２のレベルにより制御されているので、その状態では充分にオンにならず、高抵抗の状態である。一方、ノードＮ２Ｂのレベルは、時刻ｔ１１の時点である程度下降しており、トランジスタＱ５Ｂも高抵抗の状態になっている。
従って、ノードＮ２Ａが充分に立ち上がるまでの間、ノードＮ１は高インピーダンス状態になり、その間はノードＮ１のレベルはクロック信号ＣＬＫの立ち上がりに応じて上昇し易くなる。つまり単位シフトレジスタＳＲnは、図４に示した誤信号としての出力信号Ｇnを発生し易い不安定な状態となる。特に、トランジスタＱ５Ａ，Ｑ５Ｂに対して温度ストレスおよび電圧ストレスが継続してかかった場合には、それらのしきい値電圧は正側にシフトし、トランジスタのオン抵抗がより高くなるので、この問題は顕著になる。
この問題が生じるのは図４に示した例のケースだけでなく、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベルの切り替わり後、それに応じたノードＮ２Ａ，Ｎ２Ｂのレベルの切り替わりが充分に完了するまでの間に、クロック信号ＣＬＫ，／ＣＬＫの何れかが立ち上がった場合に生じる。
また図４の例において、例えばノードＮ２Ａの立ち上がり速度がさらに遅くなった場合には、時刻ｔ１直後のクロック信号／ＣＬＫの立ち上がり時刻ｔ１２において、クロック端子ＣＫにクロック信号／ＣＬＫが入力される単位シフトレジスタＳＲ（例えば単位シフトレジスタＳＲnに隣接する単位シフトレジスタＳＲn-1，ＳＲn+1等）からも誤信号が出力される。
なお、第１および第２制御信号ＶＦＲ，／ＶＦＲの切り替えがブランキング期間であるので、その期間内に生じた誤信号は表示の不具合を引き起こさないようにも思えるが、その誤信号が多段のシフトレジスタ内をシフトしている途中で正規の表示期間に入ると、当該誤信号による表示の不具合が現れる。
この問題の対策としては、トランジスタＱ６Ａ，Ｑ６Ｂのオン抵抗を低くし、ノードＮ２Ａ，Ｎ２Ｂの充電速度を上げる方法が考えられる。但し、トランジスタＱ６Ａ，Ｑ６ＢはそれぞれトランジスタＱ７Ａ，Ｑ７Ｂと共にレシオ型インバータを構成しているため、トランジスタＱ６Ａ，Ｑ６Ｂのオン抵抗を低くした場合には、それと同じ比率でトランジスタＱ７Ａ，Ｑ７Ｂのオン抵抗も低くする必要がある。トランジスタのオン抵抗を低くするにはその寸法を大きくする必要があるため、この方法は回路面積が増大する点で望ましくない。またトランジスタＱ６Ａ，Ｑ６Ｂ，Ｑ７Ａ，Ｑ７Ｂのオン抵抗を小さくすることにより、第１および第２インバータに流れる電流が増大し、消費電力が増加するという問題も生じる。
実施の形態１では、この問題を解決することができるシフトレジスタを提案する。図５は、実施の形態１に係る単位シフトレジスタの駆動方法を説明するためのタイミング図である。
図４との比較から分かるように本実施の形態では、単位シフトレジスタＳＲにクロック信号ＣＬＫ，／ＣＬＫを供給するクロック信号生成回路（不図示）が、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わり（時刻ｔ１）の直後の時刻ｔ１１におけるクロック信号ＣＬＫの立ち上がりを禁止している。即ち、単位シフトレジスタＳＲにクロック信号ＣＬＫ，／ＣＬＫが入力されることが禁止される。
上で説明したように図４に示した誤信号（出力信号Ｇn）は、時刻ｔ１１におけるクロック信号ＣＬＫの立ち上がりに起因するものであったため、その立ち上がりが禁止されることにより、その誤信号の発生が防止される。なお、時刻ｔ１の後に初めてクロック信号ＣＬＫが立ち上がる時刻ｔ１３は、ノードＮ２Ａが充分に立ち上がった後であるので、このときには誤信号は生じない。
また上記のように、ノードＮ２Ａの立ち上がりが極めて遅い場合には、クロック端子ＣＫにクロック信号／ＣＬＫが入力される単位シフトレジスタＳＲ（例えば単位シフトレジスタＳＲnに隣接する単位シフトレジスタＳＲn-1，ＳＲn+1等）からも誤信号が出力される恐れがある。そのような場合には、時刻ｔ１３におけるクロック信号／ＣＬＫの立ち上がりも禁止することによって、当該誤信号の発生を防止することができる。
以上のように本実施の形態においては、単位シフトレジスタＳＲにクロック信号ＣＬＫ，／ＣＬＫを供給するクロック信号生成回路が、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わり直後におけるクロック信号ＣＬＫ，／ＣＬＫの片方あるいは両方の供給を１パルス分禁止する。即ち、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わり直後で動作が不安定となっている単位シフトレジスタＳＲに、クロック信号ＣＬＫ，／ＣＬＫが入力されることが防止される。その結果、上記の誤信号の発生が防止され、単位シフトレジスタＳＲの動作信頼性が向上する。またそれにより構成されたゲート線駆動回路を搭載する表示装置において表示の不具合の発生が防止される。
なお以上の説明においては、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベルの切り替わり後に、クロック信号ＣＬＫ，／ＣＬＫの片方あるいは両方を１パルス分だけ禁止する例を示したが、２パルス分以上禁止させてもよい。禁止するパルス数は、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わり時における、各単位シフトレジスタＳＲのノードＮ２Ａ，Ｎ２Ｂの立ち上がり速度に応じて決定すればよい。即ち、そのレベルが充分に立ち上がるまでの時間が長ければ、それに応じて禁止するパルス数を多くすればよい。
＜実施の形態２＞
上記のように、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベルの切り替わり直後に発生する誤信号の問題は、ノードＮ２Ａ，Ｎ２Ｂのレベル変化の速度が遅いことが原因となって発生している。そこで実施の形態２では、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベルの切り替わり直後において、ノードＮ２Ａ，Ｎ２Ｂのレベル変化が高速に行われる単位シフトレジスタＳＲを提案する。
図６は、実施の形態２に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタＳＲは、図１の回路に対し、第１および第２インバータのそれぞれにトランジスタＱ１３Ａ，Ｑ１３Ｂを設けたものである。
第１インバータに設けられたトランジスタＱ１３Ａは、第１制御信号ＶＦＲが供給される第１制御端子ＣＴＡと当該第２インバータの出力端であるノードＮ２Ａとの間に接続する。また第２インバータに設けられたトランジスタＱ１３Ｂは、第２制御信号／ＶＦＲが供給される第２制御端子ＣＴＢと当該第１インバータの出力端であるノードＮ２Ｂとの間に接続する。これらトランジスタＱ１３Ａ、Ｑ１３Ｂは、それぞれトランジスタＱ６Ａ、Ｑ６Ｂに比べて、駆動能力が十分大きく設定されている（即ち、オン抵抗が充分小さく設定されている）。
そしてトランジスタＱ１３Ａ，Ｑ１３Ｂの両ゲートは、所定のリセット信号ＮＢＲが供給される第２リセット端子ＲＳＴ２に接続される。このリセット信号ＮＢＲは、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル変化の直後の一定期間、活性化される（Ｈレベルになる）信号であり、シフトレジスタ回路の外部の信号生成回路（不図示）により生成される。
図７は、図６に示した単位シフトレジスタＳＲの動作を説明するためのタイミング図である。なお本実施の形態では、実施の形態１のようにクロック信号ＣＬＫ，／ＣＬＫを、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替え後に数パルス分禁止することは行わない。
図７においても、ブランキング期間内の時刻ｔ１で、第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルになったとする。リセット信号ＮＢＲはその直後の時刻ｔ１Ａから、一定期間Ｈレベルになる。リセット信号ＮＢＲがＨレベルになると、単位シフトレジスタＳＲのトランジスタＱ１３Ａ，Ｑ１３Ｂがオンになる。トランジスタＱ１３Ａはオン抵抗が小さいので、ノードＮ２Ａは高速に充電されて短時間でＨレベルに立ち上がる。またノードＮ２Ａが高速で立ち上がるとトランジスタＱ８Ｂが充分にオンになるタイミングも早くなるため、ノードＮ２ＢがＬレベルに立ち下がる速度も速くなる。
ノードＮ２Ａが高速にＨレベルになることにより、トランジスタＱ５Ａはクロック信号ＣＬＫが立ち上がる時刻ｔ１１よりも前に充分にオンし、ノードＮ１を低インピーダンスでＬレベルにする。よって、時刻ｔ１１にクロック信号ＣＬＫが立ち上がっても、それに応じてノードＮ１のレベルが上昇することが抑えられ、誤信号の発生は防止される。
リセット信号ＮＢＲは、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わり直後にＨレベルになるので、その後の時刻ｔ５（図２の時刻ｔ５に対応）にて第１制御信号ＶＦＲがＬレベル、第２制御信号／ＶＦＲがＨレベルに切り替わるときにもＨレベルになる。それによって、時刻ｔ５直後におけるノードＮ２Ａ，Ｎ２Ｂのレベル変化の速度も高速になるので、ノードＮ１も高速に低インピーダンスでＬレベルにされ誤信号の発生が防止される。
本実施の形態においては、トランジスタＱ１３Ａ，Ｑ１３Ｂが、リセット信号ＮＢＲに基づいて、ノードＮ２ＡまたはノードＮ２Ｂを高速に充電する。それにより、トランジスタＱ５ＡまたはトランジスタＱ５Ｂが素早く且つ充分にオンになり、ノードＮ１を放電することができるようになる。このようにトランジスタＱ１３Ａ，Ｑ１３Ｂ自身は放電動作ではなく充電動作をするものであるが、トランジスタＱ５ＡまたはトランジスタＱ５Ｂを利用して、間接的にノードＮ１を高速に放電させる放電手段として機能している。
なお本実施の形態では、リセット信号ＮＢＲが立ち上がるタイミング（時刻ｔ１Ａ）は、クロック信号ＣＬＫ，／ＣＬＫが立ち上がるタイミング（時刻ｔ１１）よりも前であったが、例えば第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替えのタイミングとクロック信号ＣＬＫ，／ＣＬＫのレベル変化のタイミングとが無関係である場合には、その前後関係が逆になるケースも考えられる。クロック信号ＣＬＫ，／ＣＬＫの立ち上がりよりも先にリセット信号ＮＢＲがＨレベルになる方が、より効果的にノードＮ１のレベル上昇を抑制できることは言うまでもないが、逆のケースであっても同様の効果は得られる。仮に、リセット信号ＮＢＲよりも先に立ち上がったクロック信号ＣＬＫ，／ＣＬＫによって誤信号が発生しそうになっても、その後高速に各単位シフトレジスタＳＲのノードＮ１を低インピーダンスのＬレベルにしてトランジスタＱ１をオフできれば、誤信号の発生を最小限に抑えることができるからである。
またリセット信号ＮＢＲは、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わりの直後の一定期間にＨレベルをとる信号であればよく、その立ち下がりタイミング（時刻ｔ１Ａ）は第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わりタイミング（時刻ｔ１）より先であってもよい。より具体的には、リセット信号ＮＢＲの立ち上がりタイミングは、全ての単位シフトレジスタＳＲが非選択期間であるとき（例えば表示装置のブランキング期間）であればよい。
なお図６においては、トランジスタＱ１３Ａ，Ｑ１３Ｂのドレインは、それぞれ第１制御端子ＣＴＡおよび第２制御端子ＣＴＢに接続させているが、それらは共に第２電源端子Ｓ２（ＶＤＤ）に接続させてもよいし、あるいは共に第２リセット端子ＲＳＴ２に接続させてもよい。その場合においても上記と同様の効果が得られる。
＜実施の形態３＞
図８は、実施の形態３に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタＳＲの回路構成自体は実施の形態２（図６）と同様であるが、本実施の形態では、第２リセット端子ＲＳＴ２に、リセット信号ＮＢＲとしてスタートパルスＳＴＹを入力する。スタートパルスＳＴＹは、画像信号の各フレーム期間の先頭（言い換えればブランキング期間の最後）に対応するパルス信号であり、上記のように最前段（第１段目）の単位シフトレジスタＳＲ1の入力端子ＩＮに入力されるものである。
スタートパルスＳＴＹはフレーム期間の先頭に対応するので、ブランキング期間の最後にＨレベルになる。よって図９に示すように、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替えタイミング（時刻ｔ１，ｔ５）を、スタートパルスＳＴＹがＨレベルになる（時刻ｔ１Ｓ，ｔ５Ｓ）直前にすれば、図７に示した実施の形態１の動作と同様の動作が行われ、同じ効果が得られる。
本実施の形態ではリセット信号ＮＢＲが用いられないため、それを生成するための回路を設ける必要はない。そのため実施の形態１に比べ、コストの上昇を招かないという利点がある。但し、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替えを、スタートパルスＳＴＹがＨレベルになる直前に行う必要があるというタイミング制御上の制約がある。
なお、多段のシフトレジスタのうち初段（第１段目）の単位シフトレジスタＳＲ1は、スタートパルスＳＴＹの入力に応じてノードＮ１がＨレベルに充電される必要があるので、当該単位シフトレジスタＳＲ1に限っては、本実施の形態を適用することはできない。
＜実施の形態４＞
図１０は実施の形態４に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタＳＲは、図１の回路に対し、第１電源端子Ｓ１とノードＮ１との間に接続し、第２リセット端子ＲＳＴ２に接続したゲートを有するトランジスタＱ１４を設けたものである。
本実施の形態では、第２リセット端子ＲＳＴ２には、上記の実施の形態２でも用いたリセット信号ＮＢＲが入力される。リセット信号ＮＢＲは、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わり直後の一定期間、Ｈレベルになる信号である。
本実施の形態に係る単位シフトレジスタＳＲでは、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わり直後に、トランジスタＱ１４がリセット信号ＮＢＲによって一定の期間だけオンになる。従って、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わり直後において、ノードＮ２Ａ，Ｎ２Ｂのレベル変化の速度が図４と同様に速くなく、トランジスタＱ５Ａ，Ｑ５Ｂのオン抵抗が低下したとしても、それらに代わってトランジスタＱ１４がノードＮ１を低インピーダンスでＬレベルにする。
このように本実施の形態においては、トランジスタＱ１４は、リセット信号ＮＢＲに基づいてそれ自身がノードＮ１を高速に放電する放電手段として機能している。よって本実施の形態においても、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わり直後に、クロック信号ＣＬＫ，／ＣＬＫの立ち上がりに応じてノードＮ１のレベルが上昇することが抑制され、誤信号の発生が防止されるという効果が得られる。
なお本実施の形態においても、リセット信号ＮＢＲが立ち上がるタイミング（時刻ｔ１Ａ）は、クロック信号ＣＬＫ，／ＣＬＫが立ち上がるタイミング（時刻ｔ１１）よりも前であることが望ましいが、両者の前後関係は逆であってもよい。またリセット信号ＮＢＲの立ち下がりタイミング（時刻ｔ１Ａ）は第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わりタイミング（時刻ｔ１）より先であってもよい。より具体的には、全ての単位シフトレジスタＳＲが非選択期間であるとき（例えば表示装置のブランキング期間）であればよい。
＜実施の形態５＞
図１１は、実施の形態５に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタＳＲの回路構成自体は実施の形態４（図１０）と同様であるが、実施の形態３と同様に、第２リセット端子ＲＳＴ２にスタートパルスＳＴＹを入力する。
スタートパルスＳＴＹはフレーム期間の先頭に対応するので、ブランキング期間の最後にＨレベルになる。よって第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替えタイミングを、スタートパルスＳＴＹがＨレベルになる直前にすれば、実施の形態４の単位シフトレジスタＳＲと同様の動作となり、同じ効果が得られる。
本実施の形態では、実施の形態３と同様に、コストの上昇を招かないという利点がある。但し、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替えを、スタートパルスＳＴＹがＨレベルになる直前に行う必要があるというタイミング制御上の制約がある。
なお、多段のシフトレジスタのうち初段（第１段目）の単位シフトレジスタＳＲ1は、スタートパルスＳＴＹの入力に応じてノードＮ１がＨレベルに充電される必要があるので、当該単位シフトレジスタＳＲ1に限っては、本実施の形態を適用することができない。
＜実施の形態６＞
表示装置の場合、ゲート線駆動回路のシフトレジスタは、画素回路と同じ絶縁基板（ガラス基板等）上に形成される。それにより当該絶縁基板に接続させる外部の回路を少なくでき、表示パネルの汎用性の向上および使用者の負担の軽減を図ることができる。実施の形態２，４においてはシフトレジスタの外部から供給されるリセット信号ＮＢＲが用いられているが、同様の理由で、その生成回路もシフトレジスタと同じ絶縁基板上に形成されることが望ましい。さらに、当該生成回路がシフトレジスタと同一構造、同一導電型のトランジスタにより構成されていれば、シフトレジスタと並行して形成することができるため、製造工程の簡略化の観点からも好ましい。
図１２は、実施の形態６に係る単位シフトレジスタＳＲの構成を示す図である。当該単位シフトレジスタＳＲの回路構成は実施の形態４（図１０）と同じであるが、リセット信号ＮＢＲを生成するリセット信号生成回路４０は、当該単位シフトレジスタＳＲと同じ絶縁基板上に形成される。このリセット信号生成回路４０は、シフトレジスタを構成するトランジスタや表示パネルの画素トランジスタと同じ構造のａ−Ｓｉ ＴＦＴ（この例ではＮ型ＴＦＴ）により形成される。
図１３は、実施の形態６に係るリセット信号生成回路４０の概念的な構成を示すブロック図である。同図に示すように、リセット信号生成回路４０は、２つのワンショットパルス生成回路およびその出力を合成する合成回路により構成することができる。２つのワンショットパルス生成回路のうち片方は、第１制御信号ＶＦＲの立ち上がり時にＨレベルになる（活性化する）パルスＮＢＲＡを生成し、もう片方は第２制御信号／ＶＦＲの立ち上がり時にＨレベルになるパルスＮＢＲＢを生成する。よって合成回路からは、第１制御信号ＶＦＲの立ち上がり時と、第２制御信号／ＶＦＲの立ち上がり時の両方にＨレベルになるリセット信号ＮＢＲが出力されることとなる（図７におけるリセット信号ＮＢＲの波形を参照）。
図１４は、リセット信号生成回路４０が備えるワンショットパルス生成回路の構成を示す回路図である。説明を容易にするため、図１４では、図１３に示した２つのワンショットパルス生成回路のうち、ワンショットパルスＮＢＲＡを生成するものを示している。
図１４に示すように、ワンショットパルス生成回路は、第１制御信号ＶＦＲの活性化タイミングを所定時間（生成するワンショットパルスの幅に相当する時間）だけ遅延させた遅延信号を生成する遅延回路４１と、その遅延信号の駆動能力を高めるためのバッファ回路４２と、当該バッファ回路４２により駆動能力が高められた遅延信号と第１制御信号ＶＦＲを用いてワンショットパルスＮＢＲＡを生成するパルス生成回路４３とを含んでいる。
遅延回路４１は、縦続接続した複数のレシオ型のインバータより構成される。各インバータは、負荷トランジスタＱＬと、それよりもオン抵抗の充分小さいドライバトランジスタＱＤとから成っている。縦続接続したインバータの個数をｍ個（ｍは偶数）とする。第１段目のインバータの入力ノード（トランジスタＱＤ1のゲート）が遅延回路４１の入力端であり、それには第１制御信号ＶＦＲが入力される。そして最終段（第ｍ段目）のインバータの出力ノード（ノードＮＤm）が遅延回路４１の出力端となる。また図１４から分かるように、この遅延回路４１では奇数段のインバータの電源は第２制御信号／ＶＦＲにより供給され、偶数段のインバータの電源は第１制御信号ＶＦＲにより供給される構成としている。
バッファ回路４２は、トランジスタＱ２１〜Ｑ３２および容量素子Ｃ２から構成されており、遅延回路４１の出力端であるノードＮＤmを入力端とし、図１４に示すノードＮ２５を出力端としている。パルス生成回路４３は、トランジスタＱ３３〜Ｑ４７および容量素子Ｃ３，Ｃ４から構成されており、図１４に示すノードＮ３にワンショットパルスＮＢＲＡを出力する。
以下、図１４のワンショットパルス生成回路の動作について説明する。図１５，図１６は、当該ワンショットパルス生成回路の動作を説明するための図であり、特に、図１５は遅延回路４１およびバッファ回路４２の動作を示しており、図１６はパルス生成回路４３の動作を示している。
まず遅延回路４１について説明する。ここで初期状態として、第１制御信号ＶＦＲがＬレベル、／ＶＦＲがＨレベルであるとする。このとき奇数段のインバータの出力ノード（ノードＮＤ1，ＮＤ3，…，ＮＤm-1）は、第２制御信号／ＶＦＲによってＨレベル（ＶＤＤ−Ｖｔｈ）に充電されている。それにより偶数段のインバータのドライバトランジスタＱＤ2，ＱＤ4，…，ＱＤmはオンするが、第１制御信号ＶＦＲはＬレベルであるので、偶数段の負荷トランジスタＱＬ2，ＱＬ4…，ＱＬmはオフしている。このため偶数段のインバータには負荷トランジスタとドライバトランジスタを貫通する電流は流れない。同時に、奇数段のドライバトランジスタは全てゲート電圧がＬレベルになっているのでオフしている。従って、奇数段のインバータにも貫通電流は流れない。
この状態から時刻ｔ１において、第１制御信号ＶＦＲがＨレベルに、第２制御信号／ＶＦＲがＬレベルにそれぞれ変化したとする。すると奇数段の負荷トランジスタＱＬ1，ＱＬ3，…，ＱＬm-1はオフとなり、偶数段の負荷トランジスタＱＬ2、ＱＬ4，…，ＱＬmはオンとなる。この結果、偶数段目のインバータにおいては負荷トランジスタＱＬとドライバトランジスタＱＤが同時にオンする。しかしドライバトランジスタＱＤはトランジスタＱＬよりもオン抵抗が充分小さいので、第２制御信号／ＶＦＲがＬレベルになっただけでは偶数段目の出力ノード（ノードＮＤ2，ＮＤ4，…，ＮＤm）はＬレベルのまま変化しない。
一方、第１制御信号ＶＦＲがＨレベルになったことにより、第１段目のインバータの出力ノードＮＤ１は、一定の時間をかけてＨレベルからＬレベルに変化する。応じて、トランジスタＱＤ2の出力ノードＮＤ２も一定の時間をかけてＬレベルからＨレベルに変化する。以降、このレベル変化がｍ段目のインバータまで伝達される。その結果、図１５の如く、第ｍ段目のインバータの出力ノードＮＤmのレベルは、第１制御信号ＶＦＲの立ち上がりタイミング（時刻ｔ１）から所定の時間（遅延時間）だけ後のタイミング（時刻ｔ１Ｂ）で立ち上がる。その結果、第ｍ段目のインバータの出力ノードＮＤmには、第１制御信号ＶＦＲの立ち上がりタイミングを遅延させた遅延信号が現れる。
なお、第１制御信号ＶＦＲがＬレベルに、第２制御信号／ＶＦＲがＨレベルにそれぞれ変化したときには、遅延回路４０は上記と逆の動作を行う。但し、本実施の形態では、ノードＮＤmには、第２制御信号の立ち上がり時に当該ノードＮＤmを放電するトランジスタＱ２０が設けられており、そのためノードＮＤmに現れる遅延信号の立ち下がりは、第１制御信号ＶＦＲの立下りと同時になる。
次にバッファ回路４２の動作を説明する。上記の初期状態では、第２制御信号／ＶＦＲがＨレベルであるので、図１４のトランジスタＱ２３，Ｑ２４，Ｑ２７，Ｑ２９，Ｑ３２はオンしており、ノードＮ２１，Ｎ２４，Ｎ２３，Ｎ２５はＬレベルとなっている。またこのときトランジスタＱ２５はオフであるため、ノードＮ２２はＨレベルであり、応じてトランジスタＱ３１もオンしている。
時刻ｔ１で第１制御信号ＶＦＲがＨレベルに、第２制御信号／ＶＦＲがＬレベルになると、トランジスタＱ２３，Ｑ２４，Ｑ２９，Ｑ３２がオフとなる。但し、遅延回路４１の出力ノードＮＤmがＨレベルになるまでの間はトランジスタＱ２２，Ｑ２８はオフであるのでノードＮ２１，Ｎ２３はＬレベルに維持される。よってトランジスタＱ２５，Ｑ２６，Ｑ３０はオフに維持され、ノードＮ２２はＨレベルに、ノードＮ２４，Ｎ２５はＬレベルにそれぞれ維持される。
そして上記遅延時間の経過後の時刻ｔ１Ｂにて、遅延回路４１の出力ノードＮＤmが立ち上がりＨレベル（ＶＤＤ−Ｖｔｈ）になる。するとトランジスタＱ２８がオンとなり、図１５に示すようにノードＮ２３がＨレベル（ＶＤＤ−２×Ｖｔｈ）になり、トランジスタＱ２６，Ｑ３０がオンとなる。この時点ではトランジスタＱ２７はオンしているので、ノードＮ２４のレベルはトランジスタＱ２６，Ｑ２７のオン抵抗の比で決まる電位（≒０）のＬレベルである。
それに並行して時刻ｔ１Ｂでは、トランジスタＱ２２がオンし、ノードＮ２１がＨレベルになる。応じてトランジスタＱ２５がオンしてノードＮ２２がＬレベルになる。するとトランジスタＱ３１がオフになって、バッファ回路４２の出力端であるノードＮ２５のレベルが上昇する。このときトランジスタＱ２７もオフになり、ノードＮ２４のレベルが上昇してＨレベル（ＶＤＤ）になる。
このノードＮ２４の電位上昇は、容量素子Ｃ２を介する結合によりノードＮ２３に伝達され、図１５に示すようにノードＮ２３のレベルが昇圧される。但し、図１４の如くバッファ回路４２には、その出力端であるノードＮ２５を充電するためのトランジスタ３０のゲート（ノードＮ２３）と、その充電に使用される電源（図１４の例では第１制御信号ＶＦＲ）が供給されるトランジスタＱ３０のドレインとの間に、ダイオード接続されたトランジスタＱ２１が設けられている。当該トランジスタＱ２１は、ノードＮ２３側をアノード、トランジスタＱ３０のドレイン側をカソードとしている。
よって、ノードＮ２３が昇圧されたとき、そのレベルがＶＤＤ＋Ｖｔｈを超えるとトランジスタＱ２１がオンして、当該ノードＮ２３のレベルはＶＤＤ＋Ｖｔｈにクランプされる。ノードＮ２３のレベルがＶＤＤ＋Ｖｔｈにまで昇圧するとトランジスタＱ３０は非飽和領域で動作するため、ノードＮ２５のレベルはＶＤＤまで上昇する（仮にノードＮ２３のレベルが昇圧されずにＶＤＤ−２×Ｖｔｈのままであったならば、ノードＮ２５のレベルはＶＤＤ−３×Ｖｔｈまでしか上昇できない）。
この状態は次のブランキング期間まで維持され、そこで第１制御信号ＶＦＲがＬレベル、第２制御信号／ＶＦＲがＨレベルになると、上記の初期状態に戻り、ノードＮ２５はＬレベルになる。その結果ノードＮ２５からは、遅延回路４１の出力信号（ノードＮＤmの信号）の駆動能力を向上させた、振幅がＶＤＤの遅延信号ＶＦＲＤＡが出力される。この遅延信号ＶＦＲＤＡも遅延回路４１の出力信号（ノードＮＤmの信号）と同様に、その立ち上がりは第１制御信号ＶＦＲの立ち上がりから所定の遅延時間だけ遅れ、その立ち下がりは第１制御信号ＶＦＲの立下りと同時になる。
なお上記のように、図１４のバッファ回路４２は、その出力端であるノードＮ２５を充電するためのトランジスタ３０のゲート（ノードＮ２３）のレベルがＶＤＤ＋Ｖｔｈを超えないようにクランプするトランジスタＱ２１を有している。ノードＮ２３のレベルが必要以上に高くなると、トランジスタＱ２６，Ｑ３０のＶｔｈシフトが進み、それらのオン抵抗が高くなってバッファ回路４２の駆動能力が低下するので、当該トランジスタＱ２１はそれを防止する目的で設けられている。
続いてパルス生成回路４３の動作を示す。上記の初期状態では、第２制御信号／ＶＦＲがＨレベルであるので、トランジスタＱ３４，Ｑ３５，Ｑ３８，Ｑ４０，Ｑ４４，Ｑ４６はオンしており、ノードＮ２６，Ｎ２８，Ｎ３０，Ｎ３１はＬレベル、ノードＮ２７はＨレベルとなっている。ノードＮ２７がＨレベルであるのでトランジスタＱ３８はオンしており、ノードＮ２９がＬレベルになっている。またこのとき第１遅延信号ＶＦＲＤＡはＬレベルなので、トランジスタＱ４３，Ｑ４７もオフになっている。
パルス生成回路４３が出力するワンショットパルスＮＢＲＡは、出力ノード（ノードＮ３０）がトランジスタＱ４２によって充電されることでＨレベルになる。当該トランジスタＱ４２は、ノードＮ３０とその充電に用いる電源（電位ＶＤＤ）が供給されるノードとの間に接続されている。トランジスタＱ４２は、そのゲート（ノードＮ２８）がトランジスタＱ３９により充電されることでオンになるが、トランジスタＱ３９は、容量素子Ｃ４およびトランジスタＱ４６，Ｑ４７から成る回路によって駆動される。
図１６を参照し、時刻ｔ１において第１制御信号ＶＦＲがＨレベルに、第２制御信号／ＶＦＲがＬレベルになると、トランジスタＱ４６がオフすると共に容量素子Ｃ４を介する結合によってノードＮ３１（トランジスタＱ３９のゲート）がＨレベル（≒ＶＤＤ）に昇圧される。
応じてトランジスタＱ３９がオンとなり、ノードＮ２８がＨレベル（ＶＤＤ−Ｖｔｈ）になって、トランジスタＱ３７，Ｑ４２がオンになる。応じてノードＮ３０（ワンショットパルスＮＢＲＡ）のレベルが上昇する。一方、この時点ではトランジスタＱ３８はオンしているので、ノードＮ２９のレベルはトランジスタＱ３７，Ｑ３８のオン抵抗の比で決まる電位（≒０）のＬレベルである。
それに並行して時刻ｔ１では、トランジスタＱ３３がオンし、ノードＮ２６をＨレベルにする。応じてトランジスタＱ３６がオンするのでノードＮ２７はＬレベルになる。するとトランジスタＱ３８がオフになり、ノードＮ２９のレベルは上昇してＨレベル（ＶＤＤ）になる。
このノードＮ２９の電位上昇は、容量素子Ｃ３を介する結合によりノードＮ２８に伝達され、図１６に示すようにノードＮ２８のレベルが昇圧される。但し、図１４の如くパルス生成回路４３には、トランジスタ４２のゲート（ノードＮ２８）と電源ＶＤＤが供給されるノード（トランジスタＱ４２のドレイン）との間に、ダイオード接続されたトランジスタＱ４５が設けられている。当該トランジスタＱ４５は、ノードＮ２８側をアノード、トランジスタＱ４２のドレイン側をカソードとしている。
よって、ノードＮ２８のレベルがＶＤＤ＋Ｖｔｈを超えるとトランジスタＱ４５がオンし、ノードＮ２８のレベルはＶＤＤ＋Ｖｔｈにクランプされる。ノードＮ２８のレベルがＶＤＤ＋Ｖｔｈにまで昇圧するとトランジスタＱ４２は非飽和領域で動作するため、パルス生成回路４３の出力端であるノードＮ３０はＶＤＤまで上昇する（仮にノードＮ２８のレベルが昇圧されずにＶＤＤ−Ｖｔｈのままであったならば、ノードＮ３０のレベルはＶＤＤ−２×Ｖｔｈまでしか上昇できない）。
なお上記のトランジスタＱ４５は、ノードＮ２８のレベルがＶＤＤ＋Ｖｔｈを超えないようにクランプすることにより、トランジスタＱ３７，Ｑ４２のＶｔｈシフトを抑えている。それによって、パルス生成回路４３の駆動能力の低下が抑制される。
そして上記の遅延時間の経過後の時刻ｔ１Ｂになると、バッファ回路４２から出力される遅延信号ＶＦＲＤＡがＨレベルとなり、トランジスタＱ４１，Ｑ４３，Ｑ４７がオンになる。応じてノードＮ３１が放電されてＬレベルとなるのでトランジスタＱ３９がオフし、ノードＮ２８，Ｎ３０はＬレベルに戻る。このときトランジスタＱ３９はオフであるので、トランジスタＱ３９，Ｑ４１を通しての貫通電流は流れない。またノードＮ２８がＬレベルになることでトランジスタＱ４２もオフとなり、トランジスタＱ４２，Ｑ４３を通しての貫通電流も流れない。
以上の動作により、パルス生成回路４３の出力ノード（即ちワンショットパルス生成回路の出力端）であるノードＮ３０からは、第１制御信号ＶＦＲの立ち上がりに応じてＨレベルになり、遅延信号ＶＦＲＤＡの立ち上がりに応じて（遅延回路４１における遅延時間）ＬレベルになるワンショットパルスＮＢＲＡが出力される。
遅延信号ＶＦＲＤＡの立ち上がった後その状態は次のブランキング期間まで維持され、そこで第２制御信号／ＶＦＲがＨレベルになると、トランジスタＱ４６がオンになりノード３１を放電する。その結果、上記の初期状態に戻り、その後再び第１制御信号ＶＦＲが立ち上がるまで、ノードＮ３０はＬレベルは維持される。その結果ノードＮ３０からは、第１制御信号ＶＦＲの立ち上がりに応じてＨレベルになり、その後の一定期間だけＨレベルになるパルス信号ＮＢＲＡが出力される。
図１４においては、第１制御信号ＶＦＲの立ち上がり時にＨレベルになるワンショットパルスＮＢＲＡの生成回路のみを示した。一方、第２制御信号／ＶＦＲの立ち上がり時にＨレベルになるワンショットパルスＮＢＲＢは、図１４と同様の回路構成を有し、且つ図１４に対して第１および第２制御信号ＶＦＲ，／ＶＦＲが入れ替わったワンショットパルス生成回路によって生成可能である。
図１７は、その２つのワンショットパルス生成回路を組み合わせて構成したリセット信号生成回路４０の回路図である。また図１８はその動作を示したタイミング図である。
図１７に示す第１遅延回路４１Ａおよび第１バッファ回路４２Ａは、それぞれ図１４の遅延回路４１およびバッファ回路４２と同様のものであり、図１８に示すように第１制御信号ＶＦＲの立ち上がりタイミングを所定の遅延時間だけ遅らせた第１遅延信号ＶＦＲＤＡを生成するものである。一方、図１７に示す第２遅延回路４１Ｂおよび第２バッファ回路４２Ｂは、それぞれ図１４の遅延回路４１およびバッファ回路４２に対応しているが、図１４とは第１および第２制御信号ＶＦＲ，／ＶＦＲが入れ替わったものであり、図１８に示すように第２制御信号／ＶＦＲの立ち上がりタイミングを所定の遅延時間だけ遅らせた第２遅延信号ＶＦＲＤＢを生成するものである。
図１７に示すパルス生成・合成回路４３０は、第１遅延信号ＶＦＲＤＡおよび第１制御信号ＶＦＲを用いてワンショットパルスＮＢＲＡを生成するパルス生成回路と、第２遅延信号ＶＦＲＤＢおよび第２制御信号／ＶＦＲを用いてワンショットパルスＮＢＲＢを生成するパルス生成回路とを融合させたものであり、その出力端であるノードＮ３０からは、図１８に示すようにワンショットパルスＮＢＲＡとワンショットパルスＮＢＲＢの両方が出力される。つまり、パルス生成・合成回路４３０には、図１３で概念的に示した合成回路の機能を含んでおり、ノードＮ３に現れる信号は、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わり時に一定期間Ｈレベルになるリセット信号ＮＢＲとなる。
図１４のパルス生成回路４３と図１７のパルス生成・合成回路４３０と比較して分かるように、図１７のパルス生成・合成回路４３０におけるトランジスタＱ３３Ａ〜Ｑ３６Ａ，Ｑ３７，Ｑ３８Ａ，Ｑ３９Ａ，Ｑ４０〜Ｑ４５，Ｑ４６Ａ，Ｑ４７Ａおよび容量素子Ｃ３によって、図１４のパルス生成回路４３と同様の構成が得られる。また図１７のパルス生成・合成回路４３０におけるトランジスタＱ３３Ｂ〜Ｑ３６Ｂ，Ｑ３７，Ｑ３８Ｂ，Ｑ３９Ｂ，Ｑ４０〜Ｑ４５，Ｑ４６Ｂ，Ｑ４７Ｂおよび容量素子Ｃ３によっても、図１４のパルス生成回路４３と同様の構成が得られる。
つまり、図１７のパルス生成・合成回路４３０は、ワンショットパルスＮＢＲＡを生成するパルス生成回路とワンショットパルスＮＢＲＢを生成するパルス生成回路の両方の構成を含んでいる。そして、それら２つのパルス生成回路間で、出力段を構成するトランジスタＱ３７，Ｑ４０〜Ｑ４５が共有されている。
つまり、パルス生成・合成回路４３０が出力するリセット信号ＮＢＲは、出力ノード（ノードＮ３０）がトランジスタＱ４２によって充電されることでＨレベルになる。当該トランジスタＱ４２は、ノードＮ３０とその充電に用いる電源（電位ＶＤＤ）が供給されるノードとの間に接続されている。トランジスタＱ４２は、そのゲート（ノードＮ２８）がトランジスタＱ３９ＡまたはＱ３９Ｂにより充電されることでオンになる。トランジスタＱ３９Ａは、容量素子Ｃ４ＡおよびトランジスタＱ４６Ａ，Ｑ４７Ａから成る回路によって駆動され、トランジスタＱ３９Ｂは、容量素子Ｃ４ＢおよびトランジスタＱ４６Ｂ，Ｑ４７Ｂから成る回路によって駆動される。容量素子Ｃ４ＡおよびトランジスタＱ４６Ａ，Ｑ４７Ａから成る回路および、容量素子Ｃ４ＢおよびトランジスタＱ４６Ｂ，Ｑ４７Ｂから成る回路は、それぞれ図１４における容量素子Ｃ４およびトランジスタＱ４６，Ｑ４７から成る回路に対応している。
即ち、容量素子Ｃ４Ａは、第１制御信号ＶＦＲがＨレベルになるのに応じてトランジスタＱ３９Ａのゲート（ノードＮ３１Ａ）を昇圧してトランジスタＱ３９Ａをオンにするものである。トランジスタＱ４７Ａは、第１遅延信号ＶＦＲＤＡがＨレベルになるのに応じて当該ノードＮ３１Ａを放電し、またトランジスタＱ４６Ａは第２制御信号／ＶＦＲがＨレベルになるのに応じてノードＮ３１を放電する。従って、トランジスタＱ３９Ａは、第１制御信号ＶＦＲの立ち上がり時にオンになり、第１遅延信号ＶＦＲＤＡの立ち上がり時にオフになるよう動作する。
また容量素子Ｃ４Ｂは、第２制御信号／ＶＦＲがＨレベルになるのに応じてトランジスタＱ３９Ｂのゲート（ノードＮ３１Ｂ）を昇圧してトランジスタＱ３９Ｂをオンにするものである。トランジスタＱ４７Ｂは、第２遅延信号ＶＦＲＤＢがＨレベルになるのに応じて当該ノードＮ３１Ｂを放電し、またトランジスタＱ４６Ｂは第１制御信号ＶＦＲがＨレベルになるのに応じてノードＮ３１を放電する。従って、トランジスタＱ３９Ｂは、第２制御信号／ＶＦＲの立ち上がり時にオンになり、第２遅延信号ＶＦＲＤＢの立ち上がり時にオフになるよう動作する。
よってノードＮ３０を充電するトランジスタＱ４２は、第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲの立ち上がりに応じてオンし、第１遅延信号ＶＦＲＤＡおよび第２遅延信号ＶＦＲＤＢの立ち上がり時にオフするように動作する。その結果、ノードＮ３０には、第１制御信号ＶＦＲの立ち上がり時にＨレベルになるワンショットパルスＮＢＲＡと、第２制御信号／ＶＦＲの立ち上がり時にＨレベルになるワンショットパルスＮＢＲＢとの両方が現れることとなる。つまり、パルス生成・合成回路４３０からは、ワンショットパルスＮＢＲＡ，ＮＢＲＢが合成されたリセット信号ＮＢＲが出力される。なお、パルス生成・合成回路４３０の基本的な動作は、図１４のパルス生成回路４３とほぼ同様であるので、ここでの詳細な説明は省略する。
なお、図１４のパルス生成回路４３では、トランジスタＱ３４、Ｑ３５、Ｑ４０、Ｑ４４のゲートには、第２制御信号／ＶＦＲが入力されていたが、図１７のパルス生成・合成回路４３０のトランジスタＱ３４Ａ、Ｑ３５Ａ、Ｑ４０、Ｑ４４のゲートには、第２遅延信号ＶＦＲＤＢを入力させている。図１４のパルス生成回路４３は、ワンショットパルスＮＢＲＡのみを出力するため、第２制御信号／ＶＦＲの立ち上がり時にそれらのトランジスタがオンであっても問題なかった。しかし、図１７のパルス生成・合成回路４３０は、第１および第２制御信号ＶＦＲ，／ＶＦＲの両方の立ち上がり時にＨレベルになるリセット信号ＮＢＲを出力するため、第２制御信号／ＶＦＲの立ち上がり時にもそれらのトランジスタをオフにする必要があることがその理由である。
また図１４の説明の際にも述べたが、図１４の遅延回路４１の出力端であるノードＮＤmには、第２制御信号の立ち上がり時に当該ノードＮＤmを放電するトランジスタＱ２０が設けられており、ノードＮＤmに現れる遅延信号の立ち下がりを、第１制御信号／ＶＦＲと同時にしている（図１８の遅延信号ＶＦＲＤＡ，ＶＦＲＤＢ参照）。図１７のパルス生成・合成回路４３０は、第１および第２制御信号ＶＦＲ，／ＶＦＲの両方の立ち上がり時にＨレベルになるリセット信号ＮＢＲを出力するため、第２制御信号／ＶＦＲの立ち上がり時にトランジスタＱ４１，Ｑ４３をオフにする必要があるためである。なお図１４のパルス生成回路４３は、ワンショットパルスＮＢＲＡのみを出力するため、そのことは必須ではない。
本実施の形態に係るリセット信号生成回路４０によれば、図１４および図１７に示したように、シフトレジスタと同一構造、同一導電型のトランジスタにより構成されるので、当該シフトレジスタと同じ絶縁基板上に、当該シフトレジスタと同様の工程にて形成可能である。よって、コストの削減及び製造工程の簡略化に寄与できる。また絶縁基板に接続させる外部の回路を少なくでき、表示パネルの汎用性の向上および使用者の負担の減少を図ることができる。
＜実施の形態７＞
本実施の形態においては、図１４に示した遅延回路４１の変形例を示す。図１９は、本実施の形態に係る遅延回路４１の構成を示す回路図である。図１４においては遅延回路４１を構成する各インバータの電源を第１および第２制御信号ＶＦＲ，／ＶＦＲにより供給したが、それに代えて図１９の如く、各インバータの電源として一定レベルの高電位側電源電位ＶＤＤを供給してもよい。
なお、負荷トランジスタＱＬのゲートには、図１４と同様に、第１および第２制御信号ＶＦＲ，／ＶＦＲのいずれかか入力される。例えば図１９のように第１段目のインバータの入力ノードに第１制御信号ＶＦＲが入力されている場合（図１７の第１遅延回路４１Ａがこれに相当する）には、奇数段の負荷トランジスタＱＬのゲートには第２制御信号／ＶＦＲが供給され、偶数段の負荷トランジスタＱＬのゲートには第１制御信号ＶＦＲが供給される。
図１４に示した遅延回路４１との場合と比較して、第１および第２制御信号ＶＦＲ，／ＶＦＲの負荷を小さくすることができるという利点が得られる。
＜実施の形態８＞
図２０は、本実施の形態に係る遅延回路４１のインバータの構成を示す回路図であり、第ｒ段目のインバータを示している。本実施の形態においては、遅延回路４１のインバータとして、ブートストラップ型の負荷回路を有するインバータ（ブートストラップ型インバータ）を有している。
同図の如く当該負荷回路は、負荷トランジスタＱＬrに加え、負荷トランジスタＱＬrのドレインとゲートとの間に接続するトランジスタＱＢr，ＱＣrと、負荷トランジスタＱＬrのドレイン（ノードＮＤr）とゲートとの間に接続する容量素子ＣＢrとを含んでいる。トランジスタＱＢr，ＱＣrは共にダイオード接続されており、トランジスタＱＢrは負荷トランジスタＱＬrのドレイン側をアノード、ゲート側をカソードとしており、トランジスタＱＣr逆に、トランジスタＱＬrのドレイン側をカソード、ゲート側をアノードとしている。
この構成のインバータによれば、その出力ノード（ノードＮＤr）のレベルの立ち上がり時に、容量素子ＣＢrを介して負荷トランジスタＱＬrのゲートが昇圧され、当該負荷トランジスタＱＬrが非飽和動作する。その結果、インバータの出力信号のＨレベルを、負荷トランジスタＱＬrのしきい値電圧Ｖｔｈ分の損失のないＶＤＤにできる。つまり出力信号の振幅が大きくなるので、インバータの動作マージンを大きくできる。
なお、トランジスタＱＣrは、負荷トランジスタＱＬrのゲートが昇圧されるときに、当該ゲートの電位をＶＤＤ＋Ｖｔｈにクランプするように動作し、それにより負荷トランジスタＱＬrのＶｔｈシフトを防止している。
また、前段の出力ノードＮＤr-1のレベルがＨレベルのとき、負荷トランジスタのドレイン（第１制御信号ＶＦＲまたは第２制御信号／ＶＦＲ）はＬレベルになるので、このとき負荷トランジスタＱＬrのゲート電位はＶｔｈとなる。つまりそのときのトランジスタＱＬrのゲートとソース／ドレイン間の電圧はＶｔｈと小さくなる。それによっても、負荷トランジスタＱＬrのＶｔｈシフトが低減されるという効果が得られる。
図２０では、負荷トランジスタＱＬのドレインに図１４と同様に第１および第２制御信号ＶＦＲ，／ＶＦＲのいずれかが電源として供給される例を示したが、図２１に示すように、一定の高電位側電源電位ＶＤＤが供給されていてもよい。この場合においても、トランジスタＱＢのアノードおよびトランジスタＱＣのカソードには、図１４と同様に第１および第２制御信号ＶＦＲ，／ＶＦＲのいずれかが電源として供給する。
＜実施の形態９＞
図１４のように複数のインバータを縦続接続させて構成した遅延回路４１では、その後段になるほど負荷トランジスタＱＬのゲート・ソース間がバイアスされる期間が長くなり、Ｖｔｈシフトが起こりやすくなる。負荷トランジスタＱＬ側のＶｔｈシフトは、インバータ出力のＨレベルの低下の原因となるため、動作マージンが小さくなり好ましくない。
図２２は、実施の形態９に係る遅延回路４１のインバータの構成を示す回路図であり、第ｒ段目〜第ｒ＋３段目のインバータを示している。同図の如く、本実施の形態では、第ｒ段目のブートストラップ型インバータの出力を、その２段後段のブートストラップ型インバータの負荷トランジスタＱＬr+2のゲートにトランジスタＱＢr+2を介して供給する。
つまり各段のインバータのトランジスタＱＢのアノードには、負荷トランジスタＱＬのゲートを充電するための電源として、自己の２段前段の出力信号が供給される。そうすることにより、各インバータの負荷トランジスタＱＬのゲートは、自己の２段前のインバータの出力がＨレベルになったときからバイアスされるようになる。その結果、各インバータにおいて負荷トランジスタＱＬのゲートがバイアスされる時間は、インバータ１段分の遅延時間のみと短くなり、負荷トランジスタのＶｔｈシフトが軽減される。
なお、図２２では各インバータの負荷トランジスタＱＬのドレインに、一定の高電位側電源電位ＶＤＤを供給しているが、図１４と同様に偶数段の負荷トランジスタＱＬには電源として第１制御信号ＶＦＲを供給し、奇数段の負荷トランジスタＱＬには電源として第２制御信号／ＶＦＲを供給してもよい。また、ブートストラップ型インバータの出力の供給先の負荷トランジスタＱＬは、自己の２段後段のものに限られず、偶数段後段のものであればよい。
＜実施の形態１０＞
図２３は、実施の形態１０に係る遅延回路４１の構成を示す回路図であり、図２２の回路の変形例を示している。図２３の遅延回路４１においては、図２２の構成に対し、ブートストラップ型インバータの出力段に、負荷トランジスタＱＢＬおよびドライバトランジスタＱＢＤとから成るトーテムポール型のバッファ回路を設けている。
第ｒ段目のインバータにおいては、負荷容量の大きい次段のドライバトランジスタＱＤr+1の駆動はバッファ回路を介して行われるため、ブートストラップ型インバータの負荷が軽減され、その２段後段の負荷トランジスタＱＬr+2のゲートを高速に充電できるようになる。それによりブートストラップ型インバータの動作マージンが大きくなる。
＜実施の形態１１＞
図２４は、実施の形態１１に係る単位シフトレジスタの構成を示す回路図である。図１２においては、図１０に示した単位シフトレジスタＳＲに対し、当該単位シフトレジスタＳＲと同じ絶縁基板上に形成されるリセット信号生成回路４０が適用された例を示したが、当該リセット信号生成回路４０は、もちろん図２４に示すように図６の単位シフトレジスタＳＲに対しても適用することが可能である。
＜実施の形態１２＞
また上記の各実施の形態においては、単位シフトレジスタＳＲのトランジスタＱ２Ａ，Ｑ２Ｂの交互の駆動を、２つのインバータ（第１および第２のインバータ）を用いて行っていたが、それと同様の動作を１つのインバータを用いて行うこともできる。そして本発明はそのように構成された単位シフトレジスタＳＲに対しても適用可能である。
図２５は実施の形態１２に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタＳＲにおいて、トランジスタＱ２Ａ，Ｑ２Ｂを駆動する駆動回路は、トランジスタＱ６，Ｑ７とから成るインバータと、当該インバータの出力端とノードＮ２Ａとの間に接続するトランジスタＱ９Ａと、当該インバータの出力端（「ノードＮ３」と定義する）とノードＮ２Ｂとの間に接続するトランジスタＱ９Ｂとにより構成される。トランジスタＱ９Ａのゲートは、第１制御信号ＶＦＲが入力される第１制御端子ＣＴＡに接続し、トランジスタＱ９Ｂのゲートは第２制御信号／ＶＦＲが入力される第２制御端子ＣＴＢに接続する。また上記インバータにおいては、トランジスタＱ６はダイオード接続され、ノードＮ３と第３電源端子Ｓ３との間に接続しており、トランジスタＱ７はノードＮ３と第１電源端子Ｓ１との間に設けられ、そのゲートはノードＮ１に接続している。
本実施の形態において、第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルの期間は、トランジスタＱ９Ａがオン、トランジスタＱ９Ｂがオフになるので、インバータの出力端すなわちノードＮ３はノードＮ２Ａに電気的に接続される。つまりその間は、トランジスタＱ２Ａが駆動され、トランジスタＱ２Ｂは休止状態になる。逆に、第１制御信号ＶＦＲがＬレベル、第２制御信号／ＶＦＲがＨレベルの期間は、トランジスタＱ９Ａがオフ、トランジスタＱ９Ｂがオンになるので、ノードＮ３はノードＮ２Ｂに電気的に接続される。つまりその間は、トランジスタＱ２Ｂが駆動され、トランジスタＱ２Ａは休止状態になる。このように、トランジスタＱ９Ａ，Ｑ９Ｂは、第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲに基づいて、トランジスタＱ６，Ｑ７より成るインバータの出力端（ノードＮ３）を、ノードＮ２ＡおよびノードＮ２Ｂへと交互に接続させる切替回路として機能する。
そして本実施の形態では、当該インバータに、第３電源端子Ｓ３とノードＮ３との間に接続したトランジスタＱ１３を設ける。このトランジスタＱ１３は、トランジスタＱ６に比べて、駆動能力が十分大きく設定されている（即ち、オン抵抗が充分小さく設定されている）。そしてトランジスタＱ１３のゲートは、リセット信号ＮＢＲが供給される第２リセット端子ＲＳＴ２に接続される。このリセット信号ＮＢＲは、上記の各実施の形態において用いられていたものと同じでよい。
この構成によれば、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベルが切り替わり時にトランジスタＱ１３がオンになるので、ノードＮ２ＡあるいはノードＮ２Ｂが短時間でＨレベルに立ち上がる（ノードＮ２Ａ，Ｎ２ＢのどちらがＨレベルにされるかは、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベル切り替わりにより、トランジスタＱ９Ａ，Ｑ９Ｂのどちらがオンしたかによる）。それにより、トランジスタＱ５ＡまたはＱ５Ｂが即座にノードＮ１を放電し、低インピーダンスのＬレベルにする。その結果、第１および第２制御信号ＶＦＲ，／ＶＦＲのレベルが切り替わり時にトランジスタＱ５Ａ，Ｑ５Ｂの両方が高抵抗状態になって単位シフトレジスタＳＲの動作が不安定になることが防止され、実施の形態２と同様の効果が得られる。
本実施の形態においても実施の形態６のように、リセット信号ＮＢＲ信号は、当該単位シフトレジスタＳＲと同じ絶縁基板上に形成されたリセット信号生成回路４０から供給されるものであってもよい。また、実施の形態３のように、第１リセット端子ＲＳＴに供給する信号として、スタートパルスＳＴＹを用いることもできる。
実施の形態１に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。 実施の形態１に係る単位シフトレジスタの動作を説明するための図である。 従来の単位シフトレジスタにおける、第１および第２制御信号の切り替え直後の誤動作の問題を説明するためのタイミング図である。 実施の形態１に係る単位シフトレジスタの駆動方法を説明するためのタイミング図である。 実施の形態２に係る単位シフトレジスタの構成を示す回路図である。 実施の形態２に係る単位シフトレジスタの動作を説明するためのタイミング図である。 実施の形態３に係る単位シフトレジスタの構成を示す回路図である。 実施の形態３に係る単位シフトレジスタの動作を説明するためのタイミング図である。 実施の形態４に係る単位シフトレジスタの構成を示す回路図である。 実施の形態５に係る単位シフトレジスタの構成を示す回路図である。 実施の形態６に係る単位シフトレジスタの構成を示す回路図である。 実施の形態６に係るリセット信号生成回路の概念的な構成を示すブロック図である。 実施の形態６に係るワンショットパルス生成回路の構成を示す回路図である。 実施の形態６に係る単位シフトレジスタの構成を示す回路図である。 実施の形態６に係る単位シフトレジスタの構成を示す回路図である。 実施の形態６に係る単位シフトレジスタの構成を示す回路図である。 実施の形態６に係る単位シフトレジスタの構成を示す回路図である。 実施の形態７に係る遅延回路のインバータの構成を示す回路図である。 実施の形態８に係る遅延回路のインバータの構成を示す回路図である。 実施の形態８の変形例を示す図である。 実施の形態９に係る遅延回路の構成を示す回路図である。 実施の形態１０に係る遅延回路の構成を示す回路図である。 実施の形態１１に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１２に係る単位シフトレジスタの構成を示す回路図である。
符号の説明
３０ ゲート線駆動回路、４０ リセット信号生成回路、４１，４１Ａ，４１Ｂ 遅延回路，４２，４２Ａ，４２Ｂ バッファ回路、４３ パルス生成回路、４３０ パルス生成・合成回路、ＳＲ 単位シフトレジスタ、ＣＫ クロック端子、ＲＳＴ リセット端子、ＩＮ 入力端子、ＯＵＴ 出力端子、Ｓ１〜Ｓ３ 電源端子、ＣＴＡ 第１制御端子、ＣＴＢ 第２制御端子。

Claims (24)

  1. クロック端子および出力端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    各々が前記出力端子を放電する第２および第３トランジスタと、
    所定の制御信号のレベルの切り替わりに基づき、前記第２および第３トランジスタを交互に切り替えて駆動する駆動回路とを備えるシフトレジスタ回路であって、
    前記第１、第２および第３トランジスタの制御電極が接続するノードをそれぞれ第１、第２および第３ノードとし、
    前記第２ノードに接続する制御電極を有し、前記第１ノードを放電する第４トランジスタと、
    前記第３ノードに接続する制御電極を有し、前記第１ノードを放電する第５トランジスタとをさらに備え、
    前記制御信号のレベルの切り替わり直後において、前記クロック信号に対する前記クロック信号の入力が少なくとも１パルス分禁止される
    ことを特徴とするシフトレジスタ回路。
  2. 請求項１記載のシフトレジスタ回路が複数個縦続接続して成るシフトレジスタ回路。
  3. 請求項２記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置。
  4. クロック端子および出力端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    各々が前記出力端子を放電する第２および第３トランジスタと、
    所定の制御信号のレベルの切り替わりに基づき、前記第２および第３トランジスタを交互に切り替えて駆動する駆動回路とを備えるシフトレジスタ回路であって、
    前記第１、第２および第３トランジスタの制御電極が接続するノードをそれぞれ第１、第２および第３ノードとし、
    前記第２ノードに接続する制御電極を有し、前記第１ノードを放電する第４トランジスタと、
    前記第３ノードに接続する制御電極を有し、前記第１ノードを放電する第５トランジスタと、
    前記制御信号のレベルの切り替わり直後の所定一定期間に活性化するリセット信号に基づいて、当該所定期間に前記第１ノードを放電させるための放電手段を備える
    ことを特徴とするシフトレジスタ回路。
  5. 請求項４記載のシフトレジスタ回路であって、
    前記放電手段は、
    前記リセット信号に基づく前記第１ノードの放電を前記第４または前記第５トランジスタに行わせるために、前記第２または第３ノードを充電する充電回路である
    ことを特徴とするシフトレジスタ回路。
  6. 請求項５記載のシフトレジスタ回路であって、
    前記充電回路は、
    前記リセット信号に基づいて前記第２ノードを充電する第６トランジスタと、
    前記リセット信号に基づいて前記第３ノードを充電する第７トランジスタとを含む
    ことを特徴とするシフトレジスタ回路。
  7. 請求項５記載のシフトレジスタ回路であって、
    前記駆動回路は、
    前記制御信号に基づいて、当該駆動回路の出力端を前記第２および第３ノードへ交互に電気的に接続させる切替回路を含み、
    前記充電回路は、
    前記リセット信号に基づいて前記駆動回路の出力端を充電する第６トランジスタである
    ことを特徴とするシフトレジスタ回路。
  8. 請求項４記載のシフトレジスタ回路であって、
    前記放電手段は、
    自らが前記リセット信号に基づく前記第１ノードの放電を行う放電回路である
    ことを特徴とするシフトレジスタ回路。
  9. 請求項８記載のシフトレジスタ回路であって、
    前記放電回路は、
    前記リセット信号に基づいて前記第１ノードを放電する第６トランジスタである
    ことを特徴とするシフトレジスタ回路。
  10. 複数のシフトレジスタ回路が縦続接続して成る多段のシフトレジスタ回路であって、
    前記多段の各段は、請求項４から請求項９のいずれか記載のシフトレジスタ回路である
    ことを特徴とするシフトレジスタ回路。
  11. 請求項１０記載のシフトレジスタ回路であって、
    前記リセット信号は、前記多段の第１段目を活性化させるためのスタートパルスである
    ことを特徴とするシフトレジスタ回路。
  12. 請求項１０または請求項１１記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置。
  13. 請求項４から請求項１０のいずれか記載のシフトレジスタ回路に前記リセット信号を供給するための信号生成回路であって、
    前記制御信号は、
    互いに相補な第１および第２制御信号から成り、
    当該信号生成回路は、
    前記第１制御信号の活性化タイミングを遅延させた第１遅延信号を生成する第１遅延回路と、
    前記第２制御信号の活性化タイミングを遅延させた第２遅延信号を生成する第２遅延回路と、
    前記第１および第２制御信号の活性化に伴って活性化し、前記第１および第２遅延信号の活性化に伴って非活性化されるパルス信号を生成するパルス生成回路とを備え、
    前記パルス信号を前記リセット信号として出力する
    ことを特徴とする信号生成回路。
  14. 請求項１３記載の信号生成回路であって、
    前記第１遅延回路と前記パルス生成回路との間に介在し、前記第１遅延信号の駆動能力を高めて前記パルス生成信号に入力する第１バッファ回路と、
    前記第２遅延回路と前記パルス生成回路との間に介在し、前記第２遅延信号の駆動能力を大きくして前記パルス生成信号に入力する第２バッファ回路とをさらに備える
    ことを特徴とする信号生成回路。
  15. 請求項１３または請求項１４記載の信号生成回路であって、
    前記第１および第２遅延回路のそれぞれは、縦続接続した複数のインバータ回路を含む
    ことを特徴とする信号生成回路。
  16. 請求項１５記載の信号生成回路であって、
    前記インバータ回路は、
    当該インバータ回路の出力ノードに接続した一の主電極および、所定の電源が供給される他の主電極を有し、当該一の主電極がカソード、当該他の主電極がアノードとなるようにダイオード接続された第８トランジスタを有し、
    前記縦続接続した複数のインバータ回路において、
    その奇数段および偶数段の一方には、前記電源として前記第１制御信号が供給され、他方には、前記電源として前記第２制御信号が供給される
    ことを特徴とする信号生成回路。
  17. 請求項１５記載の信号生成回路であって、
    前記インバータ回路は、
    当該インバータ回路の出力ノードに接続した一の主電極および、一定電位の電源が供給される他の主電極を有する第８トランジスタを有し、
    前記縦続接続した複数のインバータ回路において、
    その奇数段および偶数段の一方には、前記第８トランジスタの制御電極に前記第１制御信号が供給され、他方には、前記第８トランジスタの制御電極に前記第２制御信号が供給される
    ことを特徴とする信号生成回路。
  18. 請求項１５記載の信号生成回路であって、
    前記インバータ回路は、
    当該インバータ回路の出力ノードに接続した一の主電極および、所定の第１電源または一定電位の第２電源が供給される他の主電極を有する第８トランジスタと、
    前記第８トランジスタの制御電極に接続した一の主電極および、前記第１電源が供給される他の主電極を有し、当該一の主電極がアノード、当該他の主電極がカソードとなるようにダイオード接続された第９トランジスタと、
    前記第８トランジスタの制御電極に接続した一の主電極および、前記第１電源が供給される他の主電極を有し、当該一の主電極がカソード、当該他の主電極がアノードとなるようにダイオード接続された第１０トランジスタと、
    当該インバータ回路の出力ノードと前記第８トランジスタの制御電極との間に接続された第１容量素子とを有し、
    前記縦続接続した複数のインバータ回路において、
    その奇数段および偶数段の一方には、前記第１電源として前記第１制御信号が供給され、他方には、前記第１電源として前記第２制御信号が供給される
    ことを特徴とする信号生成回路。
  19. 請求項１５記載の信号生成回路であって、
    前記インバータ回路は、
    当該インバータ回路の出力ノードに接続した一の主電極および、所定の第１電源または一定電位の第２電源が供給される他の主電極を有する第８トランジスタと、
    前記第８トランジスタの制御電極に接続した一の主電極および、前記第１電源が供給される他の主電極を有し、当該一の主電極がアノード、当該他の主電極がカソードとなるようにダイオード接続された第９トランジスタと、
    前記第８トランジスタの制御電極に接続した一の主電極および、自己の偶数段前段の出力信号が供給される他の主電極を有し、当該一の主電極がカソード、当該他の主電極がアノードとなるようにダイオード接続された第１０トランジスタと、
    当該インバータ回路の出力ノードと前記第８トランジスタの制御電極との間に接続された第１容量素子とを有し、
    前記縦続接続した複数のインバータ回路において、
    その奇数段および偶数段の一方には、前記第１電源として前記第１制御信号が供給され、他方には、前記第１電源として前記第２制御信号が供給される
    ことを特徴とする信号生成回路。
  20. 請求項１５から請求項１９のいずれか記載の信号生成回路であって、
    前記インバータ回路は、
    その出力段にトーテムポール型バッファ回路を備えている
    ことを特徴とする信号生成回路。
  21. 請求項１４から請求項２０のいずれか記載の信号生成回路であって、
    前記第１および第２バッファ回路の各々は、
    その出力ノードを充電するためのトランジスタであり、当該出力ノードに接続した一の主電極および、当該出力ノードの充電に用いる電源が供給される他の主電極とを備える第１１トランジスタと、
    前記第１１トランジスタの制御電極と前記他の主電極との間に接続し、当該第１１トランジスタの前記制御電極側がアノード、当該第１１トランジスタの前記他の主電極側がカソードとなるようにダイオード接続された第１２トランジスタを備える
    ことを特徴とする信号生成回路。
  22. 請求項１３から請求項２１のいずれか記載の信号生成回路であって、
    前記パルス生成回路は、
    その出力ノードを充電するためのトランジスタであり、当該出力ノードに接続した一の主電極および、当該出力ノードの充電に用いる電源が供給される他の主電極とを備える第１３トランジスタと、
    前記第１３トランジスタの制御電極と前記他の主電極との間に接続し、当該第１３トランジスタの前記制御電極側がアノード、当該第１３トランジスタの前記他の主電極側がカソードとなるようにダイオード接続された第１４トランジスタを備える
    ことを特徴とする信号生成回路。
  23. 請求項２２記載の信号生成回路であって、
    各々が前記第１３トランジスタの制御電極を充電する第１５および第１６トランジスタと、
    前記第１制御信号の活性化に応じて前記第１５トランジスタの制御電極を昇圧する第２容量素子と、
    前記第１遅延信号の活性化に応じて前記第１５トランジスタの制御電極を放電する第１７トランジスタと、
    前記第２制御信号の活性化に応じて前記第１６トランジスタの制御電極を昇圧する第３容量素子と、
    前記第２遅延信号の活性化に応じて前記第１６トランジスタの制御電極を放電する第１８トランジスタとをさらに備える
    ことを特徴とする信号生成回路。
  24. 請求項２３記載の信号生成回路であって、
    前記第２制御信号の活性化に応じて前記第１５トランジスタの制御電極を放電する第１９トランジスタと、
    前記第１制御信号の活性化に応じて前記第１６トランジスタの制御電極を放電する第２０トランジスタとをさらに備える
    ことを特徴とする信号生成回路。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010020282A (ja) * 2008-07-08 2010-01-28 Samsung Electronics Co Ltd ゲートドライバ、及びこれを備えた表示装置
JP2010181656A (ja) * 2009-02-06 2010-08-19 Mitsubishi Electric Corp 初期リセット信号生成回路
JP2010256422A (ja) * 2009-04-21 2010-11-11 Hitachi Displays Ltd ゲート信号線駆動回路及び表示装置
JP2011008104A (ja) * 2009-06-26 2011-01-13 Hitachi Displays Ltd 表示装置
JP2011123963A (ja) * 2009-12-11 2011-06-23 Mitsubishi Electric Corp シフトレジスタ回路
JP2011133826A (ja) * 2009-12-25 2011-07-07 Hitachi Displays Ltd ゲート信号線駆動回路及び表示装置
JP2011164613A (ja) * 2010-02-09 2011-08-25 Samsung Electronics Co Ltd 立体映像表示装置
JP2012234071A (ja) * 2011-05-02 2012-11-29 Japan Display East Co Ltd ゲート信号線駆動回路及び表示装置
JP2014067480A (ja) * 2009-03-26 2014-04-17 Semiconductor Energy Lab Co Ltd シフトレジスタ
JP2014139856A (ja) * 2009-01-22 2014-07-31 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015097267A (ja) * 2008-06-17 2015-05-21 株式会社半導体エネルギー研究所 半導体装置、表示装置及び電子機器
JP2016516254A (ja) * 2013-03-01 2016-06-02 京東方科技集團股▲ふん▼有限公司 シフトレジスタユニット、ゲート駆動装置及び表示装置
KR101762826B1 (ko) * 2010-02-09 2017-07-31 삼성디스플레이 주식회사 입체 영상 표시 장치 및 그 구동 방법
JP7512702B2 (ja) 2020-06-19 2024-07-09 Ｔｏｐｐａｎホールディングス株式会社 シフトレジスタ、及び表示装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009116211A1 (ja) * 2008-03-19 2009-09-24 シャープ株式会社 表示パネル駆動回路、液晶表示装置、表示パネルの駆動方法
US20100325466A1 (en) * 2008-03-19 2010-12-23 Yuuki Ohta Display panel drive circuit, liquid crystal display device, and method for driving display panel
JP5665299B2 (ja) * 2008-10-31 2015-02-04 三菱電機株式会社 シフトレジスタ回路
JP5188382B2 (ja) 2008-12-25 2013-04-24 三菱電機株式会社 シフトレジスタ回路
US8330702B2 (en) 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
US8872751B2 (en) * 2009-03-26 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having interconnected transistors and electronic device including the same
US8319528B2 (en) * 2009-03-26 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having interconnected transistors and electronic device including semiconductor device
TWI427587B (zh) 2010-05-11 2014-02-21 Innolux Corp 顯示器
TWI415052B (zh) * 2010-12-29 2013-11-11 Au Optronics Corp 開關裝置與應用該開關裝置之移位暫存器電路
CN102708778B (zh) * 2011-11-28 2014-04-23 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动装置与显示装置
JP2014057466A (ja) * 2012-09-13 2014-03-27 Ricoh Co Ltd スイッチングレギュレータ
CN103000155B (zh) * 2012-12-11 2014-10-08 京东方科技集团股份有限公司 移位寄存器单元、阵列基板栅极驱动装置及显示设备
KR102120070B1 (ko) * 2013-12-31 2020-06-08 엘지디스플레이 주식회사 표시장치 및 그 구동방법
JP6677383B2 (ja) * 2015-03-03 2020-04-08 天馬微電子有限公司 電子回路、走査回路及び表示装置並びに電子回路の寿命延長方法
CN104715710B (zh) * 2015-04-10 2016-10-19 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、扫描驱动电路、显示装置
US10037738B2 (en) 2015-07-02 2018-07-31 Apple Inc. Display gate driver circuits with dual pulldown transistors
US9824658B2 (en) * 2015-09-22 2017-11-21 Shenzhen China Star Optoelectronics Technology Co., Ltd GOA circuit and liquid crystal display device
JP6716225B2 (ja) * 2015-09-25 2020-07-01 キヤノン株式会社 表示装置及び表示装置の制御方法
TWI556222B (zh) * 2015-10-29 2016-11-01 友達光電股份有限公司 移位暫存器
CN107657983B (zh) * 2017-11-09 2024-03-26 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN110738953B (zh) * 2018-07-20 2022-12-06 深超光电（深圳）有限公司 栅极驱动器及具有栅极驱动器的显示装置
CN109215557A (zh) * 2018-10-18 2019-01-15 深圳市华星光电技术有限公司 Goa驱动电路及显示面板
US11568790B2 (en) * 2019-01-02 2023-01-31 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Shift register for random compensation for sub-pixel row, driving method thereof, gate driving circuit, and display device
CN110459190B (zh) * 2019-08-26 2021-11-05 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN111081183B (zh) * 2019-12-19 2023-07-25 武汉华星光电技术有限公司 Goa器件及显示面板
CN116997956A (zh) * 2022-02-28 2023-11-03 京东方科技集团股份有限公司 驱动控制电路、栅极驱动电路、显示基板及显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006189762A (ja) * 2004-12-28 2006-07-20 Lg Phillips Lcd Co Ltd 平板表示装置用シフトレジスト
JP2006344306A (ja) * 2005-06-09 2006-12-21 Mitsubishi Electric Corp シフトレジスタ
JP2007250052A (ja) * 2006-03-15 2007-09-27 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3506851A (en) 1966-12-14 1970-04-14 North American Rockwell Field effect transistor driver using capacitor feedback
US3710271A (en) 1971-10-12 1973-01-09 United Aircraft Corp Fet driver for capacitive loads
US3714466A (en) 1971-12-22 1973-01-30 North American Rockwell Clamp circuit for bootstrap field effect transistor
US3898479A (en) 1973-03-01 1975-08-05 Mostek Corp Low power, high speed, high output voltage fet delay-inverter stage
DE4307177C2 (de) * 1993-03-08 1996-02-08 Lueder Ernst Schaltungsanordnung als Teil eines Schieberegisters zur Ansteuerung von ketten- oder matrixförmig angeordneten Schaltelementen
FR2743662B1 (fr) * 1996-01-11 1998-02-13 Thomson Lcd Perfectionnement aux registres a decalage utilisant des transistors mis de meme polarite
US6580411B1 (en) * 1998-04-28 2003-06-17 Sharp Kabushiki Kaisha Latch circuit, shift register circuit and image display device operated with a low consumption of power
KR100917009B1 (ko) 2003-02-10 2009-09-10 삼성전자주식회사 트랜지스터의 구동 방법과 쉬프트 레지스터의 구동 방법및 이를 수행하기 위한 쉬프트 레지스터
US7486269B2 (en) * 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
KR101023726B1 (ko) * 2004-03-31 2011-03-25 엘지디스플레이 주식회사 쉬프트 레지스터
US7289594B2 (en) * 2004-03-31 2007-10-30 Lg.Philips Lcd Co., Ltd. Shift registrer and driving method thereof
JP4993544B2 (ja) * 2005-03-30 2012-08-08 三菱電機株式会社 シフトレジスタ回路
TWI316219B (en) * 2005-08-11 2009-10-21 Au Optronics Corp A three-level driving shift register
TWI320564B (en) * 2005-08-25 2010-02-11 Au Optronics Corp A shift register driving method
TW200735027A (en) 2006-01-05 2007-09-16 Mitsubishi Electric Corp Shift register and image display apparatus containing the same
JP5128102B2 (ja) 2006-02-23 2013-01-23 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP4912121B2 (ja) 2006-02-23 2012-04-11 三菱電機株式会社 シフトレジスタ回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006189762A (ja) * 2004-12-28 2006-07-20 Lg Phillips Lcd Co Ltd 平板表示装置用シフトレジスト
JP2006344306A (ja) * 2005-06-09 2006-12-21 Mitsubishi Electric Corp シフトレジスタ
JP2007250052A (ja) * 2006-03-15 2007-09-27 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102118311B1 (ko) 2008-06-17 2020-06-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
KR101709063B1 (ko) 2008-06-17 2017-02-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US11837189B2 (en) 2008-06-17 2023-12-05 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
US11620962B2 (en) 2008-06-17 2023-04-04 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
US10121435B2 (en) 2008-06-17 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
US11455968B2 (en) 2008-06-17 2022-09-27 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
US10971103B2 (en) 2008-06-17 2021-04-06 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
US10665195B2 (en) 2008-06-17 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
KR20180089895A (ko) * 2008-06-17 2018-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US9311876B2 (en) 2008-06-17 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
KR20160014081A (ko) * 2008-06-17 2016-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP2015097267A (ja) * 2008-06-17 2015-05-21 株式会社半導体エネルギー研究所 半導体装置、表示装置及び電子機器
US9153190B2 (en) 2008-07-08 2015-10-06 Samsung Display Co., Ltd. Gate driver and display apparatus having the same
JP2010020282A (ja) * 2008-07-08 2010-01-28 Samsung Electronics Co Ltd ゲートドライバ、及びこれを備えた表示装置
US10896633B2 (en) 2009-01-22 2021-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device
US9741309B2 (en) 2009-01-22 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device including first to fourth switches
US10878736B2 (en) 2009-01-22 2020-12-29 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device
JP2014139856A (ja) * 2009-01-22 2014-07-31 Semiconductor Energy Lab Co Ltd 半導体装置
US11551596B2 (en) 2009-01-22 2023-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device
JP2010181656A (ja) * 2009-02-06 2010-08-19 Mitsubishi Electric Corp 初期リセット信号生成回路
JP2014067480A (ja) * 2009-03-26 2014-04-17 Semiconductor Energy Lab Co Ltd シフトレジスタ
US10964281B2 (en) 2009-03-26 2021-03-30 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, driving method of the same, and electronic device including the same
US11514871B2 (en) 2009-03-26 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, driving method of the same, and electronic device including the same
JP2010256422A (ja) * 2009-04-21 2010-11-11 Hitachi Displays Ltd ゲート信号線駆動回路及び表示装置
JP2011008104A (ja) * 2009-06-26 2011-01-13 Hitachi Displays Ltd 表示装置
JP2011123963A (ja) * 2009-12-11 2011-06-23 Mitsubishi Electric Corp シフトレジスタ回路
JP2014170612A (ja) * 2009-12-11 2014-09-18 Mitsubishi Electric Corp シフトレジスタ回路
JP2011133826A (ja) * 2009-12-25 2011-07-07 Hitachi Displays Ltd ゲート信号線駆動回路及び表示装置
JP2011164613A (ja) * 2010-02-09 2011-08-25 Samsung Electronics Co Ltd 立体映像表示装置
KR101762826B1 (ko) * 2010-02-09 2017-07-31 삼성디스플레이 주식회사 입체 영상 표시 장치 및 그 구동 방법
US9325984B2 (en) 2010-02-09 2016-04-26 Samsung Display Co., Ltd. Three-dimensional image display device and driving method thereof
JP2012234071A (ja) * 2011-05-02 2012-11-29 Japan Display East Co Ltd ゲート信号線駆動回路及び表示装置
JP2016516254A (ja) * 2013-03-01 2016-06-02 京東方科技集團股▲ふん▼有限公司 シフトレジスタユニット、ゲート駆動装置及び表示装置
JP7512702B2 (ja) 2020-06-19 2024-07-09 Ｔｏｐｐａｎホールディングス株式会社 シフトレジスタ、及び表示装置

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