JP2008129717A - 基準電圧回路 - Google Patents
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Abstract
【解決手段】 第3及び第4のPMOSトランジスタ3,4は、ソースが相互に接続されてカレントミラー回路に接続される一方、第3のPMOSトランジスタ3のドレイン及び第2のNMOSトランジスタ2のゲートが接続され、第1のNMOSトランジスタ1のドレインは、第3のPMOSトランジスタ3のドレインに、第2のNMOSトランジスタ2のドレインは、第4のPMOSトランジスタ4のドレインに、それぞれ接続され、さらに、第1のNMOSトランジスタ1のゲート、ソース及びバックゲートと、第2のNMOSトランジスタ2のソース及びバックゲートは、共にグランドに接続されて、第2のNMOSトランジスタ2のゲート・ソース間電圧を安定した基準電圧が得られるものとなっている。
【選択図】図1
Description
図5には、かかる特許文献1等において開示された従来のMOSトランジスタを用いた基準電圧回路が示されており、以下、同図を参照しつつ、かかる従来回路について説明する。
この回路は、ゲート・ソース間が短絡されたデプレッション型NMOSトランジスタM1Aと、ゲート・ドレイン間が短絡されたエンハンスメント型NMOSトランジスタM2Aとを有してなり、トランジスタM1AのソースとトランジスタM2Aのドレインとが接続されて、直列接続された構成となっている。
このような回路は、少ない素子数で温度変化の小さな電圧源を得ることができるため、CMOSプロセスを用いた集積回路においては、基準電圧源として多用されている。
かかる回路においては、トランジスタM1B,M2Bのソース・基板間電圧は、デプレッション型NMOSトランジスタM1Bの閾値電圧に近くなり、大凡0.2〜0.1V程度に抑えることができるものとなっている。
しかしながら、この回路では、回路自身の発振を防止するため、位相補償用のコンデンサC1を、PMOSトランジスタM5Bのゲート・ドレイン間に接続する必要がある。このため、この回路に電圧を供給する電圧源V1の変動が、PMOSトランジスタM5Bのゲート・ドレイン間の寄生容量を介して、回路の出力電圧に重畳されてしまい、特に、周波数が高くなるほど、電圧源V1の変動成分の除去が困難になるという欠点を有している。このような特性を改善するには、出力端子とグランドとの間に設けられたコンデンサC2の容量値を増加する必要があるが、容量値の増加は、集積回路化における回路面積の増大を招くという問題がある。
この様な半導体集積回路を構成するCMOSトランジスタは、ゲートが破壊する電圧を上げるため、ゲート酸化膜の厚みを厚くする傾向にある。このため、先の式4におけるCoxが小さくなり、それに伴い閾値電圧に対する基板電圧効果の影響が大きくなる。
N型基板のウェハを使用すれば、NMOSは各素子毎に基板電圧を分離することができるが、N型基板の場合、基板全体が電源に接続されるため、電源電圧の変動が各配線と基板間の寄生容量を介して伝わり、電源電圧の変動に対して影響を受け易い回路となってしまうという欠点がある。
デプレッション型の第1のNMOSトランジスタと、エンハンスメント型の第2のNMOSトランジスタとを有すると共に、カレントミラー回路を構成するよう接続された第3及び第4のPMOSトランジスタを有してなる基準電圧回路であって、
前記第3及び第4のPMOSトランジスタは、ソースが相互に接続されてカレントミラー回路に接続される一方、ゲートが相互に接続されると共に、前記第3のPMOSトランジスタのドレイン及び前記第2のNMOSトランジスタのゲートが接続され、
前記第1のNMOSトランジスタのドレインは、前記第3のPMOSトランジスタのドレインに、前記第2のNMOSトランジスタのドレインは、前記第4のPMOSトランジスタのドレインに、それぞれ接続される一方、
前記第1のNMOSトランジスタのゲート、ソース及びバックゲートと、前記第2のNMOSトランジスタのソース及びバックゲートは、共にグランドに接続されてなり、
前記第2のNMOSトランジスタのゲート・ソース間電位差を一定に維持しつつ、基準電圧として出力可能に構成されてなるものである。
かかる構成において、前記第2のNMOSトランジスタのゲートと接続された前記第3のPMOSトランジスタのドレインと、前記第3のPMOSトランジスタのゲートに接続された前記第1のNMOSトランジスタのドレインとの間に、一定電位差を生成するよう電位差発生手段を設けてなるものが好適である。
本発明によれば、第1及び第2のNMOSトランジスタのソース及びバックゲート電位が、最低電位であるグランドに接続されるため、いわゆる基板電圧効果(式3及び式4参照)の影響を受けることが無く、また、広い周波数帯域に電源電圧の変動の影響を受けることが無く、出力の安定した基準電圧回路を提供することができる。
特に、第3及び第4のPMOSトランジスタに対して、カレントミラー回路の電流が供給されるような構成を採ることで、電源電圧が変動しても、基準電圧出力の変動を極力最小に抑圧することができ、より信頼性の高い基準電圧回路を提供することができる。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における基準電圧回路の第1の構成例について、図1を参照しつつ説明する。
この第1の構成例における基準電圧回路は、基準電圧を発生する第1及び第2のNMOSトランジスタ(図1においては、それぞれ「M1」、「M2」と表記)1,2と、第1のカレントミラー回路を構成する第3及び第4のPMOSトランジスタ(図1においては、それぞれ「M3」、「M4」と表記)3,4と、第5のPMOSトランジスタ(図1においては「M5」と表記)5と、第2のカレントミラー回路を構成する第6及び第7のPMOSトランジスタ(図1においては、それぞれ「M6」、「M7」と表記)6,7と、電流I1を出力する電流源11とを主たる構成要素として構成されてなるものである。
第1及び第2のNMOSトランジスタ1,2は、それぞれバックゲートとソースがグランドに接続されると共に、第1のNMOSトランジスタ1は、さらにゲートがグランドに接続されたものとなっている。
以下、具体的な接続を説明すれば、まず、第3及び第4のPMOSトランジスタ3,4は、各々のゲートと第3のPMOSトランジスタ3のドレインとが相互に接続される一方、それぞれのソース及びバックゲートが相互に接続されて、後述する第2のカレントミラー回路を構成する第6のPMOSトランジスタ6のドレインに接続されたものとなっている。
すなわち、第6及び第7のPMOSトランジスタ6,7は、相互のゲートと、第7のPMOSトランジスタ7のドレインとが相互に接続される一方、各々のソースとバックゲートが相互に接続されて電圧源12に接続されたものとなっている。
なお、第1のNMOSトランジスタ1のドレインと第3のPMOSトランジスタ3のドレインの接続点には、基準電圧出力端子21が接続されている。
第2のNMOSトランジスタ2のゲート・ソース間電圧、すなわち、基準電圧出力端子21の電圧は、背景技術で説明したように、下記に再度示す式2によって表される大きさとなる。そのため、温度変化に対して変動が少なく、しかも、NMOSトランジスタの基板バイアス効果の影響を受けず、さらには、電圧源12の電圧変動に対しても影響を受け難い基準電圧出力が得られることとなる。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第2の構成例は、第1のNMOSトランジスタ1のドレインと第3のPMOSトランジスタ3のドレインの間に、出力電圧V2の電位差発生手段としての第2の電圧源13を、その正極に第3のPMOSトランジスタ3のドレインが、負極に第1のNMOSトランジスタ1のドレインが、それぞれ接続されるように設けたものである。
まず、先の図1に示された第1の構成例においては、第3及び第4のPMOSトランジスタ3,4のソース及びバックゲート電位は最低であっても、背景技術で説明したように、下記に再度示す式1に示される第2のNMOSトランジスタ2のゲート・ソース間電圧と、第3のPMOSトランジスタ3の閾値電圧の和以上は必要である。
第2の構成例は、かかる観点から、上述のように第2の電圧源13を設けることで、第3及び第4のPMOSトランジスタ3,4のソース及びバックゲート電位を一定電圧V2分だけ低下させることができる。したがって、その分、上述のように所望する動作特性が得られなくなる電圧源12の電圧レベルが引き下げられることとなるため、電圧源12の電圧が多少低下しても、即座に所望する動作特性が確保困難になることが防止できるものとなっている。
なお、図1又は図2に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第3の構成例は、図2における第2の電圧源13についてのより具体的な回路構成例を示したものである。
この第3の構成例においては、デプレッション型の第8のNMOSトランジスタ(図3においては「M8」と表記)8が、次述するように第1のNMOSトランジスタ1と第3のPMOSトランジスタ3の間、及び、第2のNMOSトランジスタ2と第3PMOSトランジスタ3との間に設けられたものとなっている。
また、第8のNMOSトランジスタ8のソースは、第1のNMOSトランジスタ1のドレイン及び第3のNMOSトランジスタ3のゲートに接続されている。
そして、第8のNMOSトランジスタ8のバックゲートは、グランドに接続されたものとなっている。
この第4の構成例は、図2に示されれた構成例における電圧V2を生成するための具体的な回路構成例の1つである。かかる構成例においては、第1のカレントミラー回路を構成する第3及び第4のPMOSトランジスタ3,4と、第1及び第2NMOSトランジスタ1,2との間に、次述するように第9及び第10のPMOSトランジスタ(図4においては、それぞれ「M9」、「M10」と表記)9,10が設けられている。
そして、第9のPMOSトランジスタ9は、そのソースが第3のPMOSトランジスタ3のドレイン及び第2のNMOSトランジスタ2のゲートと共に接続され、さらに、基準電圧出力端21に接続されている。また、第9のNMOSトランジスタ9のバックゲートは、第3のPMOSトランジスタ3のバックゲート及びソースに接続されたものとなっている。
そして、第10のPMOSトランジスタ10は、そのソースが第4のPMOSトランジスタ4のドレインに接続される一方、ドレインが第2のNMOSトランジスタ2のドレイン及び第5のPMOSトランジスタ5のゲートに接続されている。
また、第10のPMOSトランジスタ10のバックゲートは、第4のPMOSトランジスタ4のバックゲート及びソースに接続されたものとなっている。
この構成例において、第9及び第10のPMOSトランジスタ9,10のゲートのアスペクト比を、第3及び第4のPMOSトランジスタ3,4のゲートのアスペクト比よりも大に設定することで、第3のPMOSトランジスタ3が飽和動作領域で動作するに十分なドレイン・ソース間電位差を確保することができるため、第3及び第4のPMOSトランジスタ3,4はカレントミラー回路として十分機能することができるものとなる。
なお、この第4の構成例における回路動作は、上述の構成の違いを除けば、図1に示された構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
2…第2のNMOSトランジスタ
3…第3のPMOSトランジスタ
4…第4のPMOSトランジスタ
5…第5のPMOSトランジスタ
6…第6のPMOSトランジスタ
7…第7のPMOSトランジスタ
8…第8のNMOSトランジスタ
9…第9のPMOSトランジスタ
10…第10のPMOSトランジスタ
12…電圧源
Claims (2)
- デプレッション型の第1のNMOSトランジスタと、エンハンスメント型の第2のNMOSトランジスタとを有すると共に、カレントミラー回路を構成するよう接続された第3及び第4のPMOSトランジスタを有してなる基準電圧回路であって、
前記第3及び第4のPMOSトランジスタは、ソースが相互に接続されてカレントミラー回路に接続される一方、ゲートが相互に接続されると共に、前記第3のPMOSトランジスタのドレイン及び前記第2のNMOSトランジスタのゲートが接続され、
前記第1のNMOSトランジスタのドレインは、前記第3のPMOSトランジスタのドレインに、前記第2のNMOSトランジスタのドレインは、前記第4のPMOSトランジスタのドレインに、それぞれ接続される一方、
前記第1のNMOSトランジスタのゲート、ソース及びバックゲートと、前記第2のNMOSトランジスタのソース及びバックゲートは、共にグランドに接続されてなり、
前記第2のNMOSトランジスタのゲート・ソース間電位差を一定に維持しつつ、基準電圧として出力可能に構成されてなることを特徴とする基準電圧回路。 - 前記第2のNMOSトランジスタのゲートと接続された前記第3のPMOSトランジスタのドレインと、前記第3のPMOSトランジスタのゲートに接続された前記第1のNMOSトランジスタのドレインとの間に、一定電位差が生ずるよう電位差発生手段を設けてなることを特徴とする請求項1記載の基準電圧回路。
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