JP2008124188A - 電極構造体及びその製造方法、並びに電子デバイス - Google Patents
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Abstract
【解決手段】 まず、絶縁性基板1に細線2を配置する。次に、絶縁性基板1の、細線2の側方に位置する領域を被覆するように、導電性微粒子3からなる導電性微粒子層4を配置する。導電性微粒子層4は、単粒子層であるのが望ましく、例えばラングミュア−ブロジェット(LB)法を用いて形成する。次に、電極5および6を形成する領域に存在する導電性微粒子3に電子線を照射して、導電性微粒子3同士を融着させ、細線2を間に挟んで対向する2つの電極5および6を形成する。次に、細線2を除去して、2つの電極5および6間に間隙部7を形成する。
【選択図】 図2
Description
絶縁性基体に細線を配置する工程と、
前記絶縁性基体の、前記細線の側方に位置する領域を被覆するように、導電性材料を 配置する工程と、
この導電性材料から、前記細線を間に挟んで対向する2つの前記電極を形成する工程 と、
前記細線を除去して、2つの前記電極間に前記間隙部を形成する工程と
を有する、電極構造体の第1の製造方法に係わるものである。
絶縁性基体に前記絶縁性細線又は前記半導体性細線を配置する工程と、
前記絶縁性基体の、前記絶縁性細線又は前記半導体性細線の側方に位置する領域 を被覆するように、導電性材料を配置する工程と、
この導電性材料から、前記絶縁性細線又は前記半導体性細線を間に挟んで対向する2 つの前記電極を形成する工程と
を有する、電極構造体の第2の製造方法に係わるものである。
細線が配置された絶縁性基体の、前記細線の側方に位置する領域を被覆するように配 置された導電性材料が、加工されることによって、2つの前記電極が形成されており、
前記細線を除去することによって前記間隙部が形成されている、
第1の電極構造体に係わり、また、絶縁性細線又は半導体性細線を間に挟んで対向する2つの電極からなる電極構造体であって、
前記絶縁性細線又は前記半導体性細線が配置された絶縁性基体の、この細線の側方に 位置する領域を被覆するように配置された導電性材料が、加工されることによって、2 つの前記電極が形成されている、
第2の電極構造体に係わるものである。
細線が配置された絶縁性基体の、前記細線の側方に位置する領域を被覆するように配 置された導電性材料が加工されることによって、2つの前記電極が形成されており、
前記細線が除去されて2つの前記電極間に形成された間隙部に、前記機能性材料が配 置されている、
第1の電子デバイスに係わり、また、対向する2つの電極間に機能性材料が配置された電子デバイスであって、
細線が配置された絶縁性基体の、前記細線の側方に位置する領域を被覆するように配 置された導電性材料が加工されることによって、2つの前記電極が形成されており、
前記細線が前記機能性材料からなり、2つの前記電極間に残されている、
第2の電子デバイスに係わるものである。
絶縁性基体に細線、又は、絶縁性細線又は半導体性細線を配置する工程と、
前記絶縁性基体の、前記細線、又は、前記絶縁性細線又は前記半導体性細線の側方に 位置する領域を被覆するように、導電性材料を配置する工程と、
この導電性材料から、前記細線を間に挟んで対向する2つの前記電極を形成する工程 と
を有する。この後、前記第1の製造方法では、前記細線を除去して、2つの前記電極間に前記間隙部を形成する工程を有するのに対し、前記第2の製造方法では、前記絶縁性細線又は前記半導体性細線前記細線をそのまま残す違いはあるものの、いずれの方法でも、前記細線、又は、前記絶縁性細線又は前記半導体性細線を一種の「マスク」として用いている点は同じである。このため、2つの前記電極間の距離は、いずれの方法でも、前記細線、又は、前記絶縁性細線又は前記半導体性細線の線径によって規定され、その後の前記電極を形成する工程とは基本的に無関係である。このため、例えばナノサイズの間隙部を有する電極構造体を、簡易な工程で、生産性よく、確実に製造することができる。
前記絶縁性基体の、前記細線、又は、前記絶縁性細線又は前記半導体性細線の側方に 位置する領域を被覆するように、前記導電性材料として導電性微粒子を配置し、
前記電極を形成する領域に存在する前記導電性微粒子同士を融着させ、前記細線を間 に挟んで対向する2つの前記電極を形成する
のがよい。前記導電性微粒子、特に前記導電性微粒子が単一層に配列した単層膜を用いれば、前記細線、又は、前記絶縁性細線又は前記半導体性細線を一種の「マスク」として、その側方に位置する領域を被覆するように、前記導電性微粒子を配置することができる。
実施の形態1では、主として、請求項1および2に記載した電極構造体の第1の製造方法と、請求項10および11に記載した第1の電極構造体の例として、例えばナノギャップを作製する例について説明する。
Au微粒子の場合…−SH、−S−S−、−NH2、−CN、−NC
Ag微粒子の場合…−SH、−S−S−、−COOH
Pt微粒子の場合…−SH、−S−S−
Cu微粒子の場合…−SH、−S−S−
実施の形態2では、主として、請求項4および5に記載した電極構造体の第2の製造方法と、請求項13および14に記載した第2の電極構造体の例として、電極間の距離がナノサイズの電極構造体を作製する例について説明する。
実施の形態3は、細線2の線径が導電性微粒子3の粒径よりやや小さい場合を説明する。図1(c)の説明でも述べたように、一般的には、細線2の線径が導電性微粒子3の粒径よりやや大きい方が望ましい。但し、請求項3、6、12、15および20に記載したように、本実施の形態を応用すれば、2つの電極間の間隔が細線の線径よりも狭い電極構造を、形成することができる。
実施の形態4では、主として、請求項17および18に記載した電子デバイスの例について説明する。
2、2a、2b、2c…細線(シリコンのナノワイヤなど)、
3…導電性微粒子(金のナノ粒子など)、4…導電性微粒子層、5、6…電極、
7、7a、7b、7c…間隙部(ナノギャップなど)、11…電子線
12…抵抗体、13…誘電体、
21…基板(n型シリコン基板など、ゲート電極を兼ねる。)、
22…絶縁層(SiO2など)、23…有機半導体、24…ソース電極、
25…ドレイン電極、26…細線(n型シリコンのナノワイヤなど)
Claims (29)
- 間隙部を間に挟んで対向する2つの電極からなる電極構造体の製造方法であって、
絶縁性基体に細線を配置する工程と、
前記絶縁性基体の、前記細線の側方に位置する領域を被覆するように、導電性材料を 配置する工程と、
この導電性材料から、前記細線を間に挟んで対向する2つの前記電極を形成する工程 と、
前記細線を除去して、2つの前記電極間に前記間隙部を形成する工程と
を有する、電極構造体の製造方法。 - 前記細線として、線径がナノサイズである細線を用いる、請求項1に記載した電極構造体の製造方法。
- 前記絶縁性基体の、前記細線の側方に位置する領域を被覆するように、前記導電性材 料として導電性微粒子を配置し、
前記電極を形成する領域に存在する前記導電性微粒子同士を融着させ、前記細線を間 に挟んで対向する2つの前記電極を形成する、
請求項1に記載した電極構造体の製造方法。 - 前記電極を形成する工程において、融解した前記導電性微粒子が前記細線の側部の一部を被覆するように前記電極を形成し、2つの前記電極間の間隔を前記細線の線径よりも狭くする、請求項3に記載した電極構造体の製造方法。
- 絶縁性細線又は半導体性細線を間に挟んで対向する2つの電極からなる電極構造体の製造方法であって、
絶縁性基体に前記絶縁性細線又は前記半導体性細線を配置する工程と、
前記絶縁性基体の、前記前記絶縁性細線又は前記半導体性細線の側方に位置する領域 を被覆するように、導電性材料を配置する工程と、
この導電性材料から、前記前記絶縁性細線又は前記半導体性細線を間に挟んで対向す る2つの前記電極を形成する工程と
を有する、電極構造体の製造方法。 - 前記絶縁性細線又は前記半導体性細線として、線径がナノサイズである細線を用いる、請求項5に記載した電極構造体の製造方法。
- 前記絶縁性基体の、前記絶縁性細線又は前記半導体性細線の側方に位置する領域を被 覆するように、前記導電性材料として導電性微粒子を配置し、
前記電極を形成する領域に存在する前記導電性微粒子同士を融着させ、前記前記絶縁 性細線又は前記半導体性細線を間に挟んで対向する2つの前記電極を形成する、
請求項5に記載した電極構造体の製造方法。 - 前記電極を形成する工程において、融解した前記導電性微粒子が前記絶縁性細線又は前記半導体性細線の側部の一部を被覆するように前記電極を形成し、2つの前記電極間の間隔を前記絶縁性細線又は前記半導体性細線の線径よりも狭くする、請求項7に記載した電極構造体の製造方法。
- 前記細線、又は、前記絶縁性細線又は前記半導体性細線として、線径がナノサイズである細線を用い、前記導電性微粒子として、粒径がナノサイズである微粒子を用いる、請求項3又は7に記載した電極構造体の製造方法。
- 前記導電性微粒子として、金Au、銀Ag、白金Pt、銅Cu、パラジウムPd、鉄Fe、ニッケルNi、コバルトCo、アルミニウムAl、チタンTi、クロムCr、又はこれらの合金からなる微粒子を用いる、請求項3又は7に記載した電極構造体の製造方法。
- 前記導電性微粒子にチオール基−SH、ジスルフィド基−S−S−、アミノ基−NH2、シアノ基−CN、イソシアノ基−NC、又はカルボキシル基−COOHによって結合する保護分子によって表面を被覆した状態で、前記導電性微粒子を配置する、請求項10に記載した電極構造体の製造方法。
- 前記電極を形成する工程において、電子線照射又は光照射による加熱によって前記導電性微粒子を融解させる、請求項3又は7に記載した電極構造体の製造方法。
- 前記電極を形成する工程の後に、前記電極を形成する領域以外に存在する前記導電性微粒子を除去する工程を行う、請求項3又は7に記載した電極構造体の製造方法。
- 間隙部を間に挟んで対向する2つの電極からなる電極構造体であって、
細線が配置された絶縁性基体の、前記細線の側方に位置する領域を被覆するように配 置された導電性材料が、加工されることによって、2つの前記電極が形成されており、
前記細線を除去することによって前記間隙部が形成されている、
電極構造体。 - 前記細線の線径がナノサイズであり、前記電極間の間隔がナノサイズである、請求項14に記載した電極構造体。
- 前記導電性材料として導電性微粒子が配置され、前記導電性微粒子が互いに融着されることによって、2つの前記電極が形成されている、請求項14に記載した電極構造体。
- 前記電極が前記細線の側部の一部を被覆するように形成され、2つの前記電極間の間隔が前記細線の線径よりも狭くなっている、請求項16に記載した電極構造体。
- 絶縁性細線又は半導体性細線を間に挟んで対向する2つの電極からなる電極構造体であって、
前記絶縁性細線又は前記半導体性細線が配置された絶縁性基体の、この細線の側方に 位置する領域を被覆するように配置された導電性材料が、加工されることによって、2 つの前記電極が形成されている、
電極構造体。 - 前記絶縁性細線又は前記半導体性細線の線径がナノサイズであり、前記電極間の間隔がナノサイズである、請求項18に記載した電極構造体。
- 前記導電性材料として導電性微粒子が配置され、前記導電性微粒子が互いに融着されることによって、2つの前記電極が形成されている、請求項18に記載した電極構造体。
- 前記電極が前記絶縁性細線又は前記半導体性細線の側部の一部を被覆するように形成されることによって、2つの前記電極間の間隔が前記絶縁性細線又は前記半導体性細線の線径よりも狭くなっている、請求項20に記載した電極構造体。
- 対向する2つの電極間に機能性材料が配置された電子デバイスであって、
細線が配置された絶縁性基体の、前記細線の側方に位置する領域を被覆するように配 置された導電性材料が、加工されることによって、2つの前記電極が形成されており、
前記細線が除去されて2つの前記電極間に形成された間隙部に、前記機能性材料が配 置されている、
電子デバイス。 - 対向する2つの電極間に機能性材料が配置された電子デバイスであって、
細線が配置された絶縁性基体の、前記細線の側方に位置する領域を被覆するように配 置された導電性材料が、加工されることによって、2つの前記電極が形成されており、
前記細線が前記機能性材料からなり、2つの前記電極間に残されている、
電子デバイス。 - 前記電極間の間隔がナノサイズである、請求項22又は23に記載した電子デバイス。
- 前記導電性材料として導電性微粒子が配置され、前記導電性微粒子が互いに融着されることによって、2つの前記電極が形成されている、請求項22又は23に記載した電子デバイス。
- 前記電極が前記細線の側部の一部を被覆するように形成されることによって、2つの前記電極間の間隔が前記細線の線径よりも狭くなっている、請求項25に記載した電子デバイス。
- 前記機能性材料が抵抗体材料又は誘電体材料であって、受動素子として形成されている、請求項22又は23に記載した電子デバイス。
- 前記機能性材料が半導体材料であって、この半導体材料によって形成された導電路の導電性が電界によって制御されるように構成されている、請求項22又は23に記載した電子デバイス。
- 前記電界を形成するゲート電極が設けられ、前記2つの電極をソース電極及びドレイン電極とする絶縁ゲート型電界効果トランジスタとして構成されている、請求項28に記載した電子デバイス。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009272432A (ja) * | 2008-05-07 | 2009-11-19 | Japan Advanced Institute Of Science & Technology Hokuriku | ギャップで分断された薄膜の製造方法、およびこれを用いたデバイスの製造方法 |
EP2221863A1 (en) * | 2009-02-19 | 2010-08-25 | Empire Technology Development LLC | Integrated circuit nanowires |
JP2014503982A (ja) * | 2010-10-07 | 2014-02-13 | ポステック アカデミー−インダストリー ファウンデーション | 微細パターン形成方法、並びにそれを利用した微細チャネルトランジスタ及び微細チャネル発光トランジスタの形成方法 |
US11391685B2 (en) * | 2016-11-10 | 2022-07-19 | E Ink Holdings Inc. | Sensitive device and method of forming the same |
GB2610886A (en) * | 2019-08-21 | 2023-03-22 | Pragmatic Printing Ltd | Resistor geometry |
US11784227B2 (en) | 2017-10-13 | 2023-10-10 | Wayne State University | Method for fabricating wafer scale/nano sub micron gap electrodes and arrays via photolithography |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004530292A (ja) * | 2001-03-09 | 2004-09-30 | セイコーエプソン株式会社 | パターン化処理方法 |
-
2006
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004530292A (ja) * | 2001-03-09 | 2004-09-30 | セイコーエプソン株式会社 | パターン化処理方法 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009272432A (ja) * | 2008-05-07 | 2009-11-19 | Japan Advanced Institute Of Science & Technology Hokuriku | ギャップで分断された薄膜の製造方法、およびこれを用いたデバイスの製造方法 |
EP2221863A1 (en) * | 2009-02-19 | 2010-08-25 | Empire Technology Development LLC | Integrated circuit nanowires |
JP2010192876A (ja) * | 2009-02-19 | 2010-09-02 | Emprie Technology Development LLC | ナノワイヤの製造方法及び集積回路 |
US8664539B2 (en) | 2009-02-19 | 2014-03-04 | Empire Technology Development Llc | Integrated circuit nanowires |
JP2014503982A (ja) * | 2010-10-07 | 2014-02-13 | ポステック アカデミー−インダストリー ファウンデーション | 微細パターン形成方法、並びにそれを利用した微細チャネルトランジスタ及び微細チャネル発光トランジスタの形成方法 |
US11391685B2 (en) * | 2016-11-10 | 2022-07-19 | E Ink Holdings Inc. | Sensitive device and method of forming the same |
US11784227B2 (en) | 2017-10-13 | 2023-10-10 | Wayne State University | Method for fabricating wafer scale/nano sub micron gap electrodes and arrays via photolithography |
GB2610886A (en) * | 2019-08-21 | 2023-03-22 | Pragmatic Printing Ltd | Resistor geometry |
GB2610886B (en) * | 2019-08-21 | 2023-09-13 | Pragmatic Printing Ltd | Resistor geometry |
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