JP2008124105A - Multilayer printed-wiring board - Google Patents

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JP2008124105A JP2006303654A JP2006303654A JP2008124105A JP 2008124105 A JP2008124105 A JP 2008124105A JP 2006303654 A JP2006303654 A JP 2006303654A JP 2006303654 A JP2006303654 A JP 2006303654A JP 2008124105 A JP2008124105 A JP 2008124105A
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泰徳 日吉
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Abstract

<P>PROBLEM TO BE SOLVED: To inhibit the emission of electromagnetic waves from a loop composed of a signal path and a return path. <P>SOLUTION: A multilayer printed-wiring board P has a first wiring layer LS1 and a second wiring layer LS2 and a grounding layer LG and a power supply layer LP arranged between both wiring layers. An IC chip 100 is connected to a wiring 41 for the first wiring layer LS1, and the IC chip 200 is connected to the wiring 51 for the second wiring layer LS2. The signal path R1 electrically connecting the wiring 41 and the wiring 51 through a through-hole H and the return path R2 interposing a bypass capacitor Cb and the power supply layer LP for the IC chip 200 and the bypass capacitor Ca for the IC chip 100 are formed between the IC chip 100 and the IC chip 200. A distance d1 between the through-hole H and a terminal for the IC chip 100 is 1/10 or less of the overall length D0 of the signal path R1 in the vertical direction to the board surface of the multilayer printed-wiring board P. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、複数の導電層が積層された多層プリント配線板に関する。   The present invention relates to a multilayer printed wiring board in which a plurality of conductive layers are laminated.

複数の導電層を積層した多層プリント配線板が従来から提案されている（例えば特許文献１）。図１０は、第１配線層ＬS1とグランド層ＬGと電源層ＬPと第２配線層ＬS2との４層が以上の順番に積層されるとともに各層間に絶縁層ＬDを介挿した従来の多層プリント配線板Ｐの構造を模式的に示す断面図である。同図においては、出力バッファ１０を含む送信側のＩＣチップ１００が第１配線層ＬS1側の表面に実装され、入力バッファ２０を含む受信側のＩＣチップ２００が第２配線層ＬS2側の表面に実装された場合が例示されている。   A multilayer printed wiring board in which a plurality of conductive layers are laminated has been proposed (for example, Patent Document 1). FIG. 10 shows a conventional multilayer print in which four layers of a first wiring layer LS1, a ground layer LG, a power supply layer LP and a second wiring layer LS2 are laminated in the above order and an insulating layer LD is interposed between the respective layers. 3 is a cross-sectional view schematically showing the structure of a wiring board P. FIG. In the figure, an IC chip 100 on the transmitting side including the output buffer 10 is mounted on the surface on the first wiring layer LS1 side, and an IC chip 200 on the receiving side including the input buffer 20 is mounted on the surface on the second wiring layer LS2 side. The case where it mounts is illustrated.

出力バッファ１０と入力バッファ２０との間には信号経路Ｒ1とリターン経路Ｒ2とが形成される。信号経路Ｒ1は、出力バッファ１０の出力端子１１と入力バッファ２０の入力端子２１との中間点の近傍に形成されたスルーホールＨを介して第１配線層ＬS1の配線４１と第２配線層ＬS2の配線５１とを電気的に接続した経路である。リターン経路Ｒ2は、グランド層ＬGを介して入力バッファ２０のグランド端子２０gと出力バッファ１０のグランド端子１０gとを電気的に接続した経路である。
特開平６−２０３１０２号公報 A signal path R1 and a return path R2 are formed between the output buffer 10 and the input buffer 20. The signal path R1 is connected to the wiring 41 of the first wiring layer LS1 and the second wiring layer LS2 through a through hole H formed in the vicinity of an intermediate point between the output terminal 11 of the output buffer 10 and the input terminal 21 of the input buffer 20. This is a path in which the wiring 51 is electrically connected. The return path R2 is a path in which the ground terminal 20g of the input buffer 20 and the ground terminal 10g of the output buffer 10 are electrically connected via the ground layer LG.
JP-A-6-203102

しかし、図１０のようにＩＣチップ１００とＩＣチップ２００との中間点の近傍にスルーホールＨが形成された構成においては、信号経路Ｒ1とリターン経路Ｒ2とから構成されるループの内側の面積を縮小するには限界がある。したがって、高周波の電流の供給時にループから放射される電磁波に起因したノイズを充分に低減することは困難である。以上の事情を背景として、本発明は、信号経路とリターン経路とで構成されるループからの電磁波の放射を抑制するという課題の解決を目的としている。   However, in the configuration in which the through hole H is formed in the vicinity of the intermediate point between the IC chip 100 and the IC chip 200 as shown in FIG. 10, the area inside the loop composed of the signal path R1 and the return path R2 is reduced. There is a limit to shrinking. Therefore, it is difficult to sufficiently reduce noise caused by electromagnetic waves radiated from the loop when a high frequency current is supplied. In view of the above circumstances, an object of the present invention is to solve the problem of suppressing emission of electromagnetic waves from a loop constituted by a signal path and a return path.

以上の課題を解決するために、本発明の第１の態様に係る多層プリント配線板は、第１配線層および第２配線層と、両配線層間に配置されるグランド層および電源層とを具備し、各層間に絶縁層が介在する多層プリント配線板であって、第１チップが第１配線層上に配置され、第２チップが第２配線層上に配置され、第１チップと第２チップとの間には、各絶縁層を貫通するスルーホール（例えば図１のスルーホールＨ）を介して第１配線層の配線（例えば図１の配線４１）と第２配線層の配線（例えば図１の配線５１）とを電気的に接続してなる信号経路が形成され、スルーホールと第１チップの端子との距離（例えば図１の距離ｄ1）は、当該多層プリント配線板の板面に垂直な方向からみたときの信号経路の全長の１／１０以下（さらに好適には１／２０以下）である。なお、スルーホールと第１チップの端子との距離を10ｍｍ以下（さらに好適には5ｍｍ以下）としてもよい。   In order to solve the above problems, a multilayer printed wiring board according to a first aspect of the present invention includes a first wiring layer and a second wiring layer, and a ground layer and a power supply layer disposed between the wiring layers. A multilayer printed wiring board in which an insulating layer is interposed between the respective layers, wherein the first chip is disposed on the first wiring layer, the second chip is disposed on the second wiring layer, and the first chip and the second chip Between the chip and the wiring of the first wiring layer (for example, the wiring 41 of FIG. 1) and the wiring of the second wiring layer (for example, the through hole H of FIG. 1) and through the through holes (for example, the through hole H of FIG. 1). A signal path is formed by electrically connecting the wiring 51) in FIG. 1, and the distance between the through hole and the terminal of the first chip (for example, the distance d1 in FIG. 1) is the board surface of the multilayer printed wiring board. 1/10 or less of the total length of the signal path when viewed from the direction perpendicular to Preferably it is 1/20 or less. The distance between the through hole and the terminal of the first chip may be 10 mm or less (more preferably 5 mm or less).

以上の態様によれば、第１チップの近傍にスルーホールを形成することで、信号経路とリターン経路とのループの面積が縮小されるから、ループから放射される電磁波を抑制することが可能である。なお、本態様の具体例は第１実施形態として後述される。   According to the above aspect, by forming the through hole in the vicinity of the first chip, the area of the loop between the signal path and the return path is reduced, so that it is possible to suppress electromagnetic waves radiated from the loop. is there. A specific example of this aspect will be described later as the first embodiment.

本発明の第２の態様に係る多層プリント配線板は、第１配線層および第２配線層と、両配線層間に配置されるグランド層および電源層とを具備し、各層間に絶縁層が介在する多層プリント配線板であって、第１チップが第１配線層上に配置され、第２チップが第２配線層上に配置され、第１チップと第２チップとの間には、各絶縁層を貫通するスルーホール（例えば図３のスルーホールＨ）を介して第１配線層の配線（例えば図３の配線４１）と第２配線層の配線（例えば図３の配線５１）とを電気的に接続してなる信号経路が形成され、スルーホールと第２チップの端子との距離（例えば図３の距離ｄ2）は、当該多層プリント配線板の板面に垂直な方向からみたときの信号経路の全長の１／１０以下（さらに好適には１／２０以下）である。なお、スルーホールと第３チップの端子との距離を10ｍｍ以下（さらに好適には5ｍｍ以下）としてもよい。   A multilayer printed wiring board according to a second aspect of the present invention includes a first wiring layer and a second wiring layer, a ground layer and a power supply layer disposed between both wiring layers, and an insulating layer is interposed between the respective layers. A multilayer printed wiring board, wherein the first chip is disposed on the first wiring layer, the second chip is disposed on the second wiring layer, and each insulating layer is provided between the first chip and the second chip. The wiring of the first wiring layer (for example, wiring 41 of FIG. 3) and the wiring of the second wiring layer (for example, wiring 51 of FIG. 3) are electrically connected through a through hole (for example, the through hole H of FIG. 3) penetrating the layer. Signal path is formed, and the distance between the through hole and the terminal of the second chip (for example, distance d2 in FIG. 3) is a signal when viewed from the direction perpendicular to the board surface of the multilayer printed wiring board. 1/10 or less of the total length of the route (more preferably 1/20 or less) . The distance between the through hole and the terminal of the third chip may be 10 mm or less (more preferably 5 mm or less).

以上の態様によれば、第２チップの近傍にスルーホールを形成することで、信号経路とリターン経路とのループの面積が縮小されるから、ループから放射される電磁波を抑制することが可能である。なお、本態様の具体例は第２実施形態として後述される。なお、第２の態様に係る多層プリント配線板の前記第１チップと前記第２チップとの間には、例えば、前記グランド層および前記電源層のうち前記第１配線層に近接する導電層が介在するリターン経路が形成される。   According to the above aspect, by forming a through hole in the vicinity of the second chip, the area of the loop between the signal path and the return path is reduced, so that electromagnetic waves radiated from the loop can be suppressed. is there. A specific example of this aspect will be described later as a second embodiment. In addition, between the first chip and the second chip of the multilayer printed wiring board according to the second aspect, for example, a conductive layer adjacent to the first wiring layer among the ground layer and the power supply layer is provided. An intervening return path is formed.

本発明の第３の態様に係る多層プリント配線板は、第１配線層および第２配線層と、両配線層間に配置されるグランド層および電源層とを具備し、各層間に絶縁層が介在する多層プリント配線板であって、第１チップおよび第２チップが第１配線層上に配置され、第１チップと第２チップとの間には、各絶縁層を貫通する第１スルーホール（例えば図４のスルーホールＨ1）を介して、第１配線層のうち第１チップに接続された配線（例えば図４の配線４１）と第２配線層の中間配線とを電気的に接続するとともに、各絶縁層を貫通する第２スルーホール（例えば図４のスルーホールＨ2）を介して、第１配線層のうち第２チップに接続された配線（例えば図４の配線４２）と中間配線とを電気的に接続してなる信号経路が形成され、第１スルーホールと第１チップの端子との距離（例えば図４の距離ｄ1）および第２スルーホールと第２チップの端子との距離（例えば図４の距離ｄ2）の各々は、当該多層プリント配線板の板面に垂直な方向からみたときの信号経路の全長の１／１０以下（さらに好適には１／２０以下）である。なお、第１スルーホールと第１チップの端子との距離および第２スルーホールと第２チップの端子との距離の各々を10ｍｍ以下（さらに好適には5ｍｍ以下）としてもよい。   A multilayer printed wiring board according to a third aspect of the present invention includes a first wiring layer and a second wiring layer, a ground layer and a power supply layer disposed between both wiring layers, and an insulating layer is interposed between the respective layers. In the multilayer printed wiring board, the first chip and the second chip are arranged on the first wiring layer, and a first through hole (through the insulating layer) is provided between the first chip and the second chip. For example, the wiring (for example, the wiring 41 of FIG. 4) connected to the first chip in the first wiring layer and the intermediate wiring of the second wiring layer are electrically connected through the through hole H1 of FIG. A wiring (for example, the wiring 42 in FIG. 4) connected to the second chip in the first wiring layer and an intermediate wiring through a second through hole (for example, the through hole H2 in FIG. 4) penetrating each insulating layer. Are electrically connected to each other to form a signal path. The distance between the hole and the terminal of the first chip (for example, the distance d1 in FIG. 4) and the distance between the second through hole and the terminal of the second chip (for example, the distance d2 in FIG. 4) are as follows. It is 1/10 or less (more preferably 1/20 or less) of the entire length of the signal path when viewed from the direction perpendicular to the plate surface. Each of the distance between the first through hole and the terminal of the first chip and the distance between the second through hole and the terminal of the second chip may be 10 mm or less (more preferably 5 mm or less).

以上の態様によれば、第１チップの近傍に第１スルーホールを形成するとともに第２チップの近傍に第２スルーホールを形成することで信号経路とリターン経路とのループの面積が縮小されるから、ループから放射される電磁波を抑制することができる。なお、本態様の具体例は第３実施形態として後述される。   According to the above aspect, by forming the first through hole in the vicinity of the first chip and forming the second through hole in the vicinity of the second chip, the loop area of the signal path and the return path is reduced. Therefore, electromagnetic waves radiated from the loop can be suppressed. A specific example of this aspect will be described later as a third embodiment.

なお、第１および第３の態様に係る多層プリント配線板の第１チップと第２チップとの間には、例えば、グランド層および電源層のうち第２配線層に近接する導電層が介在するリターン経路が形成される。例えば、グランド層と比較して電源層が第２配線層に近接する構成においては、第１チップのバイパスコンデンサと電源層と第２チップのバイパスコンデンサとが介在するようにリターン経路が形成される。   Note that, for example, a conductive layer adjacent to the second wiring layer of the ground layer and the power supply layer is interposed between the first chip and the second chip of the multilayer printed wiring board according to the first and third aspects. A return path is formed. For example, in a configuration in which the power supply layer is closer to the second wiring layer than the ground layer, the return path is formed so that the bypass capacitor of the first chip, the power supply layer, and the bypass capacitor of the second chip are interposed. .

本発明の第４の態様に係る多層プリント配線板は、第１配線層および第２配線層と、両配線層間に配置される第１グランド層および第２グランド層と、両グランド層間に配置された電源層とを具備し、各層間に絶縁層が介在する多層プリント配線板であって、第１チップが第１配線層上に配置され、第２チップが第２配線層上に配置され、第１チップと第２チップとの間には、各絶縁層を貫通する第１スルーホール（例えば図５や図８のスルーホールＨ）を介して第１配線層の配線（例えば図５や図８の配線４１）と第２配線層の配線（例えば図５や図８の配線５１）とを電気的に接続してなる信号経路と、第１グランド層と第２グランド層との間の各絶縁層を貫通する第２スルーホール（例えば図５や図８のスルーホールＨG3）を介して電気的に接続された第１グランド層と第２グランド層とが介在するリターン経路とが形成され、第１スルーホールと第２スルーホールとの距離（例えば図５や図８の距離ｄ3）は、当該多層プリント配線板の板面に垂直な方向からみたときの信号経路の全長の１／１０以下（さらに好適には１／２０以下）である。なお、第１スルーホールと第２スルーホールとの距離を10ｍｍ以下（さらに好適には5ｍｍ以下）としてもよい。   The multilayer printed wiring board according to the fourth aspect of the present invention is disposed between the first wiring layer and the second wiring layer, the first ground layer and the second ground layer disposed between both wiring layers, and the both ground layers. A multilayer printed wiring board having a power layer and an insulating layer interposed between the layers, wherein the first chip is disposed on the first wiring layer, the second chip is disposed on the second wiring layer, Between the first chip and the second chip, the wiring of the first wiring layer (for example, FIG. 5 or FIG. 5) via the first through hole (for example, the through hole H of FIG. 5 or FIG. 8) penetrating each insulating layer. 8 wiring 41) and the wiring of the second wiring layer (for example, the wiring 51 of FIGS. 5 and 8), and each between the first ground layer and the second ground layer. Electricity is passed through the second through hole (for example, the through hole HG3 in FIGS. 5 and 8) penetrating the insulating layer. And a return path through which the first ground layer and the second ground layer are connected to each other, and the distance between the first through hole and the second through hole (for example, the distance d3 in FIGS. 5 and 8) is It is 1/10 or less (more preferably 1/20 or less) of the entire length of the signal path when viewed from the direction perpendicular to the surface of the multilayer printed wiring board. The distance between the first through hole and the second through hole may be 10 mm or less (more preferably 5 mm or less).

以上の態様によれば、第１スルーホールの近傍に第２スルーホールを形成することで信号経路とリターン経路とが接近して両者のループの面積が縮小されるから、ループから放射される電磁波を抑制することができる。なお、本態様の具体例は第４実施形態や第６実施形態として後述される。   According to the above aspect, by forming the second through hole in the vicinity of the first through hole, the signal path and the return path come close to reduce the area of both loops. Can be suppressed. In addition, the specific example of this aspect is later mentioned as 4th Embodiment or 6th Embodiment.

本発明の第５の態様に係る多層プリント配線板は、第１配線層および第２配線層と、両配線層間に配置される第１グランド層および第２グランド層と、両グランド層間に配置された電源層とを具備し、各層間に絶縁層が介在する多層プリント配線板であって、第１チップおよび第２チップが第１配線層上に配置され、第１チップと第２チップとの間には、各絶縁層を貫通する第１スルーホール（例えば図７や図９のスルーホールＨ1）を介して、第１配線層のうち第１チップに接続された配線と第２配線層の中間配線とを電気的に接続するとともに、各絶縁層を貫通する第２スルーホール（例えば図７や図９のスルーホールＨ2）を介して、第１配線層のうち第２チップに接続された配線と中間配線とを電気的に接続してなる信号経路と、第１チップに接続された第１グランド層と第２チップに接続された第２グランド層とを電気的に接続する第３スルーホール（例えば図７や図９のスルーホールＨG4）および第４スルーホール（例えば図７や図９のスルーホールＨG5）と、第２グランド層のうち第３スルーホールと第４スルーホールとの間の部分とが介在するリターン経路とが形成され、第１スルーホールと第３スルーホールとの距離（例えば図７や図９の距離ｄ4）および第２スルーホールと第４スルーホールとの距離（例えば図７や図９の距離ｄ5）は、当該多層プリント配線板の板面に垂直な方向からみたときの信号経路の全長の１／１０以下（さらに好適には１／２０以下）である。なお、第１スルーホールと第３スルーホールとの距離および第２スルーホールと第４スルーホールとの距離の各々を10ｍｍ以下（さらに好適には5ｍｍ以下）としてもよい。   The multilayer printed wiring board according to the fifth aspect of the present invention is disposed between the first wiring layer and the second wiring layer, the first ground layer and the second ground layer disposed between both wiring layers, and both the ground layers. A multilayer printed wiring board having an insulating layer between each layer, wherein the first chip and the second chip are disposed on the first wiring layer, and the first chip and the second chip Between the wirings connected to the first chip of the first wiring layer and the second wiring layer through the first through holes (for example, the through holes H1 in FIGS. 7 and 9) penetrating each insulating layer. In addition to being electrically connected to the intermediate wiring, it was connected to the second chip in the first wiring layer via a second through hole (for example, the through hole H2 in FIGS. 7 and 9) penetrating each insulating layer. A signal path formed by electrically connecting the wiring and the intermediate wiring; A third through hole (for example, the through hole HG4 in FIGS. 7 and 9) and a fourth through hole that electrically connect the first ground layer connected to the chip and the second ground layer connected to the second chip. (For example, the through hole HG5 in FIGS. 7 and 9) and a return path in which a portion of the second ground layer between the third through hole and the fourth through hole is formed. The distance from the third through hole (for example, the distance d4 in FIGS. 7 and 9) and the distance from the second through hole to the fourth through hole (for example, the distance d5 in FIGS. 7 and 9) are the same as those of the multilayer printed wiring board. It is 1/10 or less (more preferably 1/20 or less) of the entire length of the signal path when viewed from the direction perpendicular to the plate surface. Each of the distance between the first through hole and the third through hole and the distance between the second through hole and the fourth through hole may be 10 mm or less (more preferably 5 mm or less).

以上の態様によれば、第１スルーホールの近傍に第３スルーホールを形成するとともに第２スルーホールの近傍に第４スルーホールを形成することで信号経路とリターン経路とが接近して両者のループの面積が縮小されるから、ループから放射される電磁波を抑制することができる。なお、本態様の具体例は第５実施形態や第７実施形態として後述される。   According to the above aspect, the third through hole is formed in the vicinity of the first through hole and the fourth through hole is formed in the vicinity of the second through hole so that the signal path and the return path come close to each other. Since the area of the loop is reduced, electromagnetic waves radiated from the loop can be suppressed. In addition, the specific example of this aspect is later mentioned as 5th Embodiment or 7th Embodiment.

＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る多層プリント配線板の構造を模式的に示す断面図である。同図に示すように、多層プリント配線板Ｐは、第１配線層ＬS1とグランド層ＬGと電源層ＬPと第２配線層ＬS2という４種類の導電層が以上の順番でＺ方向に積層され、相隣接する各導電層間に絶縁層ＬDが介挿された構造となっている。 <A: First Embodiment>
FIG. 1 is a cross-sectional view schematically showing the structure of a multilayer printed wiring board according to the first embodiment of the present invention. As shown in the figure, the multilayer printed wiring board P is formed by laminating four kinds of conductive layers of the first wiring layer LS1, the ground layer LG, the power supply layer LP, and the second wiring layer LS2 in the Z direction in the above order. An insulating layer LD is inserted between adjacent conductive layers.

第１配線層ＬS1および第２配線層ＬS2の各々は、各種の信号を伝送する多数の配線を含む。グランド層ＬGには接地電位が供給される。電源層ＬPには電源電位が供給される。グランド層ＬGおよび電源層ＬPは、インピーダンスの低減のために平面状（ベタパターン）に形成される。   Each of the first wiring layer LS1 and the second wiring layer LS2 includes a large number of wirings for transmitting various signals. A ground potential is supplied to the ground layer LG. A power supply potential is supplied to the power supply layer LP. The ground layer LG and the power supply layer LP are formed in a planar shape (solid pattern) in order to reduce impedance.

多層プリント配線板Ｐのうち第１配線層ＬS1側の表面にはＩＣチップ１００とバイパスコンデンサＣaとが実装される。ＩＣチップ１００は、出力端子１１から外部に信号を出力する出力バッファ１０を含む。出力バッファ１０のグランド端子１０gは、ＩＣチップ１００の直下に形成されたスルーホールＨG1を介してグランド層ＬGに電気的に接続される。出力バッファ１０の電源端子１０pは、ＩＣチップ１００の直下に形成されたスルーホールＨP1を介して電源層ＬPに電気的に接続される。バイパスコンデンサＣaは、出力バッファ１０のグランド端子１０gと電源端子１０pとの間に介挿される。   An IC chip 100 and a bypass capacitor Ca are mounted on the surface of the multilayer printed wiring board P on the first wiring layer LS1 side. The IC chip 100 includes an output buffer 10 that outputs a signal from the output terminal 11 to the outside. The ground terminal 10g of the output buffer 10 is electrically connected to the ground layer LG through a through hole HG1 formed immediately below the IC chip 100. The power supply terminal 10p of the output buffer 10 is electrically connected to the power supply layer LP through a through hole HP1 formed immediately below the IC chip 100. The bypass capacitor Ca is interposed between the ground terminal 10g of the output buffer 10 and the power supply terminal 10p.

多層プリント配線板Ｐのうち第２配線層ＬS2側の表面（裏面）にはＩＣチップ２００とバイパスコンデンサＣbとが実装される。ＩＣチップ２００は、ＩＣチップ１００（出力バッファ１０）から出力された信号が供給される入力バッファ２０を具備する。入力バッファ２０のグランド端子２０gは、ＩＣチップ２００の直下に形成されたスルーホールＨG2を介してグランド層ＬGに電気的に接続される。入力バッファ２０の電源端子２０pは、ＩＣチップ２００の直下に形成されたスルーホールＨP2を介して電源層ＬPに電気的に接続される。バイパスコンデンサＣbは、入力バッファ２０のグランド端子２０gと電源端子２０pとの間に介挿される。   An IC chip 200 and a bypass capacitor Cb are mounted on the front surface (back surface) of the multilayer printed wiring board P on the second wiring layer LS2 side. The IC chip 200 includes an input buffer 20 to which a signal output from the IC chip 100 (output buffer 10) is supplied. The ground terminal 20g of the input buffer 20 is electrically connected to the ground layer LG through a through hole HG2 formed immediately below the IC chip 200. The power supply terminal 20p of the input buffer 20 is electrically connected to the power supply layer LP through a through hole HP2 formed immediately below the IC chip 200. The bypass capacitor Cb is interposed between the ground terminal 20g of the input buffer 20 and the power supply terminal 20p.

第１配線層ＬS1は、出力バッファ１０の出力端子１１に電気的に接続された配線４１を含む。第２配線層ＬS2は、入力バッファ２０の入力端子２１に電気的に接続された配線５１を含む。配線４１と配線５１とは、各絶縁層ＬDをＺ方向（厚さ方向）に貫通するスルーホールＨを介して電気的に接続される。   The first wiring layer LS1 includes a wiring 41 that is electrically connected to the output terminal 11 of the output buffer 10. The second wiring layer LS2 includes a wiring 51 that is electrically connected to the input terminal 21 of the input buffer 20. The wiring 41 and the wiring 51 are electrically connected through a through hole H penetrating each insulating layer LD in the Z direction (thickness direction).

図１に示すように、ＩＣチップ１００とＩＣチップ２００との間には、信号電流（出力バッファ１０から入力バッファ２０に伝送される信号の電流）が流れる信号経路Ｒ1と帰路電流が流れるリターン経路Ｒ2とが形成される。信号経路Ｒ1は、出力バッファ１０の出力端子１１から第１配線層ＬS1の配線４１とスルーホールＨと第２配線層ＬS2の配線５１とを経由して入力バッファ２０の入力端子２１に至る経路である。一方、帰路電流は、グランド層ＬGおよび電源層ＬPのうち信号経路Ｒ1を主体的に構成する配線５１に近い電源層ＬPに誘導される。したがって、リターン経路Ｒ2は、入力バッファ２０のグランド端子２０gからバイパスコンデンサＣbとスルーホールＨP2と電源層ＬPとスルーホールＨP1とバイパスコンデンサＣaとを経由して出力バッファ１０のグランド端子に至る。   As shown in FIG. 1, between the IC chip 100 and the IC chip 200, a signal path R1 in which a signal current (current of a signal transmitted from the output buffer 10 to the input buffer 20) flows and a return path in which a return current flows. R2 is formed. The signal path R1 is a path from the output terminal 11 of the output buffer 10 to the input terminal 21 of the input buffer 20 via the wiring 41 of the first wiring layer LS1, the through hole H, and the wiring 51 of the second wiring layer LS2. is there. On the other hand, the return current is induced in the power supply layer LP near the wiring 51 that mainly constitutes the signal path R1 in the ground layer LG and the power supply layer LP. Therefore, the return path R2 extends from the ground terminal 20g of the input buffer 20 to the ground terminal of the output buffer 10 via the bypass capacitor Cb, the through hole HP2, the power supply layer LP, the through hole HP1, and the bypass capacitor Ca.

図２は、多層プリント配線板ＰをＺ方向（図１における上方）からみたときの構造を示す平面図である。図２においては、出力バッファ１０の出力端子１１と入力バッファ２０の入力端子２１とスルーホールＨとの平面的な関係が図示されている。   FIG. 2 is a plan view showing the structure of the multilayer printed wiring board P as viewed from the Z direction (upper side in FIG. 1). In FIG. 2, a planar relationship among the output terminal 11 of the output buffer 10, the input terminal 21 of the input buffer 20, and the through hole H is illustrated.

図２に示すように、多層プリント配線板ＰをＺ方向からみたときに、出力バッファ１０の出力端子１１のうちＩＣチップ２００側の周縁と、入力バッファ２０の入力端子２１のうちＩＣチップ１００側の周縁との距離を、信号経路Ｒ1の全長Ｄ0（すなわち、多層プリント配線板Ｐに平行な平面に信号経路Ｒ1を投影したときの両端間の距離）と定義する。また、多層プリント配線板ＰをＺ方向からみたときに、出力バッファ１０の出力端子１１のうちＩＣチップ２００側の周縁とスルーホールＨの中心との距離を、スルーホールＨと出力端子１１との距離ｄ1と定義する。   As shown in FIG. 2, when the multilayer printed wiring board P is viewed from the Z direction, the periphery of the output terminal 11 of the output buffer 10 on the IC chip 200 side and the input terminal 21 of the input buffer 20 on the IC chip 100 side. Is defined as the total length D0 of the signal path R1 (that is, the distance between both ends when the signal path R1 is projected onto a plane parallel to the multilayer printed wiring board P). Further, when the multilayer printed wiring board P is viewed from the Z direction, the distance between the peripheral edge on the IC chip 200 side of the output terminal 11 of the output buffer 10 and the center of the through hole H is defined as the distance between the through hole H and the output terminal 11. It is defined as a distance d1.

本形態においては、スルーホールＨと出力端子１１との距離ｄ1が、信号経路Ｒ1の全長Ｄ0の１／１０以下となる（ｄ1≦Ｄ0／10）となるようにスルーホールＨの位置が決定される。さらに好適には、スルーホールＨと出力端子１１との距離ｄ1は信号経路Ｒ1の全長Ｄ0の１／２０以下とされる（ｄ1≦Ｄ0／20）。具体的な寸法に着目すると、スルーホールＨと出力端子１１との距離ｄ1は10ｍｍ以下に設定され、さらに好適には5ｍｍ以下とされる。   In the present embodiment, the position of the through hole H is determined such that the distance d1 between the through hole H and the output terminal 11 is 1/10 or less of the total length D0 of the signal path R1 (d1 ≦ D0 / 10). The More preferably, the distance d1 between the through hole H and the output terminal 11 is 1/20 or less of the total length D0 of the signal path R1 (d1 ≦ D0 / 20). Focusing on specific dimensions, the distance d1 between the through hole H and the output terminal 11 is set to 10 mm or less, and more preferably 5 mm or less.

以上に説明したように、本形態においてはＩＣチップ１００の近傍にスルーホールＨが形成されるから、図１に示すように信号経路Ｒ1とリターン経路Ｒ2とは相互に近接する。したがって、信号経路Ｒ1とリターン経路Ｒ2とで構成されるループに包囲された領域の面積（以下「ループ面積」という）を充分に縮小することが可能である。本形態と図１０の構成とにおけるループ面積を対比すると以下の通りである。なお、以下の説明における各部の寸法は例示に過ぎない。   As described above, in this embodiment, since the through hole H is formed in the vicinity of the IC chip 100, the signal path R1 and the return path R2 are close to each other as shown in FIG. Therefore, it is possible to sufficiently reduce the area (hereinafter referred to as “loop area”) of the region surrounded by the loop constituted by the signal path R1 and the return path R2. The loop areas in this embodiment and the configuration in FIG. 10 are compared as follows. In addition, the dimension of each part in the following description is only an example.

図１および図１０に示すように、第１配線層ＬS1とグランド層ＬGとの間の絶縁層ＬD（プリプレグ）の厚さは0.3ｍｍであり、グランド層ＬGと電源層ＬPとの間の絶縁層ＬD（コア）の厚さは0.73ｍｍであり、電源層ＬPと第２配線層ＬS2との間の絶縁層ＬD（プリプレグ）の厚さは0.3ｍｍである。また、第１配線層ＬS1および第２配線層ＬS2の各々の厚さは0.018ｍｍであり、グランド層ＬGおよび電源層ＬPの各々の厚さは0.035ｍｍである。したがって、第１配線層ＬS1とグランド層ＬGとの間の絶縁層ＬD（あるいは電源層ＬPと第２配線層ＬS2との間の絶縁層ＬD）の厚さをＴとすると、第１配線層ＬS1と電源層ＬPとの間隔は3.55Ｔとなる。   As shown in FIGS. 1 and 10, the insulating layer LD (prepreg) between the first wiring layer LS1 and the ground layer LG has a thickness of 0.3 mm, and the insulation between the ground layer LG and the power supply layer LP. The thickness of the layer LD (core) is 0.73 mm, and the thickness of the insulating layer LD (prepreg) between the power supply layer LP and the second wiring layer LS2 is 0.3 mm. The first wiring layer LS1 and the second wiring layer LS2 each have a thickness of 0.018 mm, and the ground layer LG and the power supply layer LP each have a thickness of 0.035 mm. Therefore, if the thickness of the insulating layer LD between the first wiring layer LS1 and the ground layer LG (or the insulating layer LD between the power supply layer LP and the second wiring layer LS2) is T, the first wiring layer LS1 And the power supply layer LP is 3.55T.

図１において、信号経路Ｒ1とリターン経路Ｒ2とで構成されるループのうちスルーホールＨの左側の部分の面積は「（Ｄ0/10）×3.55Ｔ」であり、右側の部分の面積は「（Ｄ0×9／10）×Ｔ」である。したがって、ループ面積は「1.255×Ｔ×Ｄ0」と概算される。また、距離ｄ1を信号経路Ｒ1の全長Ｄ0の１／２０とした場合のループ面積は、同様の方法で「1.1275×Ｔ×Ｄ0」と概算される。   In FIG. 1, the area of the left part of the through hole H in the loop constituted by the signal path R1 and the return path R2 is “(D0 / 10) × 3.55T”, and the area of the right part is “( D0 × 9/10) × T ”. Therefore, the loop area is estimated as “1.255 × T × D0”. Further, when the distance d1 is 1/20 of the total length D0 of the signal path R1, the loop area is estimated to be “1.1275 × T × D0” by the same method.

一方、図１０に示すように、スルーホールＨと出力端子１１との距離ｄ1が信号経路Ｒ1の全長Ｄ0の半分である構成においては、ループのうちスルーホールＨの左側の部分の面積は「（Ｄ0／2）×Ｔ」となり、右側の部分の面積は「（Ｄ0／2）×3.55Ｔ」となる。したがって、ループ面積は「2.275×Ｔ×Ｄ0」と概算される。   On the other hand, as shown in FIG. 10, in the configuration in which the distance d1 between the through hole H and the output terminal 11 is half the total length D0 of the signal path R1, the area of the left portion of the through hole H in the loop is “( D0 / 2) × T ”, and the area on the right side is“ (D0 / 2) × 3.55T ”. Therefore, the loop area is estimated to be “2.275 × T × D0”.

以上のように、スルーホールＨと出力端子１１との距離ｄ1を信号経路Ｒ1の全長Ｄ0の１／１０とした場合のループ面積は図１０の構成の５５％程度となり、距離ｄ1を信号経路Ｒ1の全長Ｄ0の１／２０とした場合のループ面積は図１０の構成の５０％程度となる。ループに高周波の電流を供給したときに放射される電磁波の強度はループ面積に略比例するから、本形態によれば、図１０の構成と比較して電磁波の放射を抑制することが可能である。したがって、電磁波に起因したノイズが低減され、ＩＣチップ１００やＩＣチップ２００の動作の安定性が確保されるという利点がある。   As described above, when the distance d1 between the through hole H and the output terminal 11 is 1/10 of the total length D0 of the signal path R1, the loop area is about 55% of the configuration of FIG. 10, and the distance d1 is set to the signal path R1. When the total length D0 is 1/20, the loop area is about 50% of the configuration of FIG. Since the intensity of the electromagnetic wave radiated when a high-frequency current is supplied to the loop is substantially proportional to the loop area, according to this embodiment, it is possible to suppress the radiation of the electromagnetic wave as compared with the configuration of FIG. . Therefore, there is an advantage that noise caused by electromagnetic waves is reduced and the stability of the operation of the IC chip 100 and the IC chip 200 is ensured.

なお、ループ面積の縮小という作用のみに着目すると、例えば特開平11-330703号公報に開示されるように、配線と電源線が混在する配線層をグランド層の両側に積層した構造（以下「従来例」という）も採用され得る。しかし、従来例においては、電源線が配線とともに配線層に形成されるから、電源線の面積が制約される。したがって、電源線のインピーダンスを充分に低減できないという問題がある。これに対して本形態においては、電源層ＬPは単独の（すなわち配線が混在しない）ベタパターンとして形成されるから、従来例と比較して電源層ＬPのインピーダンスを充分に低減できるという利点がある。   Focusing only on the effect of reducing the loop area, for example, as disclosed in Japanese Patent Application Laid-Open No. 11-330703, a structure in which wiring layers in which wiring and power supply lines are mixed are laminated on both sides of a ground layer (hereinafter referred to as “conventional”). Example ”) may also be employed. However, in the conventional example, since the power supply line is formed in the wiring layer together with the wiring, the area of the power supply line is limited. Therefore, there is a problem that the impedance of the power supply line cannot be sufficiently reduced. On the other hand, in this embodiment, since the power supply layer LP is formed as a single (that is, no wiring is mixed) solid pattern, there is an advantage that the impedance of the power supply layer LP can be sufficiently reduced as compared with the conventional example. .

＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態について説明する。なお、以下の各形態のうち作用や機能が第１実施形態と共通する要素については、以上と同じ符号を付して各々の詳細な説明を適宜に省略する。 <B: Second Embodiment>
Next, a second embodiment of the present invention will be described. In addition, about the element which an effect | action and function are common in 1st Embodiment among each following forms, the same code | symbol as above is attached | subjected, and each detailed description is abbreviate | omitted suitably.

図３は、本形態に係る多層プリント配線板Ｐの構造を模式的に示す断面図である。第１実施形態と同様に、第１配線層ＬS1の配線４１と第２配線層ＬS2の配線５１とをスルーホールＨによって導通させることで信号経路Ｒ1が形成される。ただし、本形態においては、スルーホールＨとＩＣチップ２００における入力バッファ２０の入力端子２１との距離ｄ2が信号経路Ｒ1の全長Ｄ0の１／１０以下（さらに好適には１／２０以下）となるように、スルーホールＨの位置が決定される。具体的な寸法に着目すると、スルーホールＨと入力端子２１との距離ｄ2は10ｍｍ以下であり、さらに好適には5ｍｍ以下とされる。距離ｄ2は、図２の距離ｄ1と同様に、入力端子２１のうちＩＣチップ１００側の周縁とスルーホールＨの中心との距離である。   FIG. 3 is a cross-sectional view schematically showing the structure of the multilayer printed wiring board P according to the present embodiment. Similarly to the first embodiment, the signal path R1 is formed by connecting the wiring 41 of the first wiring layer LS1 and the wiring 51 of the second wiring layer LS2 through the through hole H. However, in this embodiment, the distance d2 between the through hole H and the input terminal 21 of the input buffer 20 in the IC chip 200 is 1/10 or less (more preferably 1/20 or less) of the total length D0 of the signal path R1. Thus, the position of the through hole H is determined. Focusing on specific dimensions, the distance d2 between the through hole H and the input terminal 21 is 10 mm or less, and more preferably 5 mm or less. The distance d2 is the distance between the peripheral edge of the input terminal 21 on the IC chip 100 side and the center of the through hole H, similarly to the distance d1 in FIG.

図３に示すようにスルーホールＨはＩＣチップ２００に近接するから、第１配線層ＬS1の配線４１は、ＩＣチップ１００の出力バッファ１０の出力端子１１からＩＣチップ２００に向かって延在して主体的に信号経路Ｒ1を形成する。したがって、帰路電流は、グランド層ＬGおよび電源層ＬPのうち配線４１に近いグランド層ＬGに誘導される。すなわち、入力バッファ２０のグランド端子２０gからスルーホールＨG2とグランド層ＬGとスルーホールＨG1とを経由して出力バッファ１０のグランド端子１０gに至る経路がリターン経路Ｒ2となる。   As shown in FIG. 3, since the through hole H is close to the IC chip 200, the wiring 41 of the first wiring layer LS1 extends from the output terminal 11 of the output buffer 10 of the IC chip 100 toward the IC chip 200. The signal path R1 is mainly formed. Accordingly, the return current is induced in the ground layer LG near the wiring 41 among the ground layer LG and the power supply layer LP. That is, the path from the ground terminal 20g of the input buffer 20 to the ground terminal 10g of the output buffer 10 via the through hole HG2, the ground layer LG, and the through hole HG1 is the return path R2.

以上の形態のようにＩＣチップ２００の近傍にスルーホールＨが形成された構成においても、第１実施形態と同様にループ面積は充分に縮小される。したがって、ノイズの原因となる電磁波の放射を図１０の構成と比較して抑制できるという利点がある。   Even in the configuration in which the through hole H is formed in the vicinity of the IC chip 200 as in the above embodiment, the loop area is sufficiently reduced as in the first embodiment. Therefore, there is an advantage that electromagnetic wave radiation that causes noise can be suppressed as compared with the configuration of FIG.

＜Ｃ：第３実施形態＞
図４は、本発明の第３実施形態に係る多層プリント配線板Ｐの構造を模式的に示す断面図である。図４に示すように、本形態においては、ＩＣチップ１００およびバイパスコンデンサＣaに加えてＩＣチップ２００およびバイパスコンデンサＣbも第１配線層ＬS1側の表面に実装される。第１配線層ＬS1は、ＩＣチップ１００の出力バッファ１０の出力端子１１に導通する配線４１と、ＩＣチップ２００の入力バッファ２０の入力端子２１に導通する配線４２とを含む。 <C: Third Embodiment>
FIG. 4 is a cross-sectional view schematically showing the structure of the multilayer printed wiring board P according to the third embodiment of the present invention. As shown in FIG. 4, in this embodiment, in addition to the IC chip 100 and the bypass capacitor Ca, the IC chip 200 and the bypass capacitor Cb are also mounted on the surface on the first wiring layer LS1 side. The first wiring layer LS1 includes a wiring 41 conducting to the output terminal 11 of the output buffer 10 of the IC chip 100 and a wiring 42 conducting to the input terminal 21 of the input buffer 20 of the IC chip 200.

第２配線層ＬS2は中間配線５５を含む。配線４１は、各絶縁層ＬDを貫通するスルーホールＨ1を介して中間配線５５に電気的に接続される。配線４２は、各絶縁層ＬDを貫通するスルーホールＨ2を介して中間配線５５に電気的に接続される。したがって、図４に示すように、出力バッファ１０の出力端子１１と入力バッファ２０の入力端子２１との間には、配線４１とスルーホールＨ1と中間配線５５とスルーホールＨ2と配線４２とを電気的に接続した信号経路Ｒ1が形成される。また、帰路電流は、信号経路Ｒ1を主体的に構成する中間配線５５に近い電源層ＬPに誘導される。したがって、入力バッファ２０のグランド端子２０gからバイパスコンデンサＣbとスルーホールＨP2と電源層ＬPとスルーホールＨP1とバイパスコンデンサＣaとを経由して出力バッファ１０のグランド端子１０gに至る経路がリターン経路Ｒ2として機能する。   The second wiring layer LS2 includes an intermediate wiring 55. The wiring 41 is electrically connected to the intermediate wiring 55 through a through hole H1 penetrating each insulating layer LD. The wiring 42 is electrically connected to the intermediate wiring 55 through a through hole H2 penetrating each insulating layer LD. Therefore, as shown in FIG. 4, between the output terminal 11 of the output buffer 10 and the input terminal 21 of the input buffer 20, the wiring 41, the through hole H1, the intermediate wiring 55, the through hole H2, and the wiring 42 are electrically connected. Connected signal path R1 is formed. Further, the return current is induced in the power supply layer LP near the intermediate wiring 55 that mainly constitutes the signal path R1. Therefore, the path from the ground terminal 20g of the input buffer 20 to the ground terminal 10g of the output buffer 10 via the bypass capacitor Cb, the through hole HP2, the power supply layer LP, the through hole HP1, and the bypass capacitor Ca functions as the return path R2. To do.

スルーホールＨ1の位置は、出力バッファ１０の出力端子１１とスルーホールＨ1との距離ｄ1が信号経路Ｒ1の全長Ｄ0の１／１０以下（さらに好適には１／２０以下）となるように選定される。同様に、スルーホールＨ2の位置は、入力バッファ２０の入力端子２１とスルーホールＨ2との距離ｄ2が信号経路Ｒ1の全長Ｄ0の１／１０以下（さらに好適には１／２０以下）となるように選定される。具体的な寸法に着目すると、距離ｄ1および距離ｄ2の各々は10ｍｍ以下に設定され、さらに好適には5ｍｍ以下とされる。   The position of the through hole H1 is selected so that the distance d1 between the output terminal 11 of the output buffer 10 and the through hole H1 is 1/10 or less (more preferably 1/20 or less) of the total length D0 of the signal path R1. The Similarly, the position of the through hole H2 is such that the distance d2 between the input terminal 21 of the input buffer 20 and the through hole H2 is 1/10 or less (more preferably 1/20 or less) of the total length D0 of the signal path R1. Selected. Focusing on specific dimensions, each of the distance d1 and the distance d2 is set to 10 mm or less, and more preferably 5 mm or less.

以上のようにＩＣチップ１００の近傍にスルーホールＨ1を形成するとともにＩＣチップ２００の近傍にスルーホールＨ2を形成することで信号経路Ｒ1とリターン経路Ｒ2とは相互に近接するから、両経路で構成されるループの内側の面積は充分に縮小される。したがって、ノイズの原因となる電磁波の放射を図１０の構成と比較して抑制することが可能である。   As described above, since the through hole H1 is formed in the vicinity of the IC chip 100 and the through hole H2 is formed in the vicinity of the IC chip 200, the signal path R1 and the return path R2 are close to each other. The area inside the loop to be played is sufficiently reduced. Therefore, it is possible to suppress the emission of electromagnetic waves that cause noise compared to the configuration of FIG.

＜Ｄ：第４実施形態＞
図５は、本発明の第４実施形態に係る多層プリント配線板Ｐの構造を模式的に示す断面図である。図５に示すように、多層プリント配線板Ｐは、第１配線層ＬS1および第２配線層ＬS2と、両配線層間に位置する第１グランド層ＬG1および第２グランド層ＬG2と、両グランド層間に位置する電源層ＬPおよび第３配線層ＬS3と、各層間に介挿された絶縁層ＬDとを具備する。すなわち、多層プリント配線板Ｐは、第１配線層ＬS1と第１グランド層ＬG1と電源層ＬPと第３配線層ＬS3と第２グランド層ＬG2と第２配線層ＬS2という６種類の導電層が以上の順番でＺ方向に配列された構造となっている。第３配線層ＬS3は、各種の信号を伝送する多数の配線に加えて、電源層ＬPとともに電源電位の供給に利用される電源線を含む。 <D: Fourth Embodiment>
FIG. 5 is a cross-sectional view schematically showing the structure of the multilayer printed wiring board P according to the fourth embodiment of the present invention. As shown in FIG. 5, the multilayer printed wiring board P includes a first wiring layer LS1 and a second wiring layer LS2, a first ground layer LG1 and a second ground layer LG2 located between both wiring layers, and a layer between both ground layers. A power supply layer LP and a third wiring layer LS3 which are located, and an insulating layer LD interposed between the respective layers are provided. That is, the multilayer printed wiring board P has six types of conductive layers, that is, the first wiring layer LS1, the first ground layer LG1, the power supply layer LP, the third wiring layer LS3, the second ground layer LG2, and the second wiring layer LS2. The structure is arranged in the Z direction in this order. The third wiring layer LS3 includes a power supply line used for supplying a power supply potential together with the power supply layer LP in addition to a large number of wirings for transmitting various signals.

第１グランド層ＬG1および第２グランド層ＬG2には接地電位が供給される。出力バッファ１０のグランド端子１０gは、スルーホールＨG1を介して第１グランド層ＬG1に電気的に接続される。入力バッファ２０のグランド端子２０gは、スルーホールＨG2を介して第２グランド層ＬG2に電気的に接続される。第１グランド層ＬG1と第２グランド層ＬG2とは、両層間の各絶縁層ＬDをＺ方向に貫通するスルーホール（インナービア）ＨG3を介して相互に接続される。   A ground potential is supplied to the first ground layer LG1 and the second ground layer LG2. The ground terminal 10g of the output buffer 10 is electrically connected to the first ground layer LG1 through the through hole HG1. The ground terminal 20g of the input buffer 20 is electrically connected to the second ground layer LG2 through the through hole HG2. The first ground layer LG1 and the second ground layer LG2 are connected to each other through a through hole (inner via) HG3 that penetrates each insulating layer LD between both layers in the Z direction.

図５に示すように、第１配線層ＬS1の配線４１と第２配線層ＬS2の配線５１とをスルーホールＨによって導通させることで信号経路Ｒ1が形成される。帰路電流は、第２グランド層ＬG2および電源線ＬPのうち信号経路Ｒ1を構成する配線５１に近い第２グランド層ＬG2に誘導される。したがって、入力バッファ２０のグランド端子２０gからスルーホールＨG2と第２グランド層ＬG2とスルーホールＨG3と第１グランド層ＬG1とスルーホールＨG1とを経由して出力バッファ１０のグランド端子１０gに至る経路がリターン経路Ｒ2となる。   As shown in FIG. 5, the signal path R1 is formed by connecting the wiring 41 of the first wiring layer LS1 and the wiring 51 of the second wiring layer LS2 through the through hole H. The return current is induced in the second ground layer LG2 close to the wiring 51 constituting the signal path R1 in the second ground layer LG2 and the power supply line LP. Therefore, the path from the ground terminal 20g of the input buffer 20 to the ground terminal 10g of the output buffer 10 via the through hole HG2, the second ground layer LG2, the through hole HG3, the first ground layer LG1, and the through hole HG1 is returned. It becomes route R2.

スルーホールＨおよびスルーホールＨG3の各々の位置は、Ｚ方向からみたスルーホールＨの中心とスルーホールＨG3の中心との距離ｄ3が信号経路Ｒ1の全長Ｄ0の１／１０以下（さらに好適には１／２０以下）となるように決定される。具体的な寸法に着目すると、スルーホールＨとスルーホールＨG3との距離ｄ3は10ｍｍ以下に設定され、さらに好適には5ｍｍ以下とされる。   The position of each of the through hole H and the through hole HG3 is such that the distance d3 between the center of the through hole H and the center of the through hole HG3 viewed from the Z direction is 1/10 or less of the total length D0 of the signal path R1 (more preferably 1 / 20 or less). Focusing on specific dimensions, the distance d3 between the through hole H and the through hole HG3 is set to 10 mm or less, and more preferably 5 mm or less.

図５に示すように、第１配線層ＬS1と第１グランド層ＬG1との間の絶縁層ＬDおよび第２配線層ＬS2と第２グランド層ＬG2との間の絶縁層ＬDの各々（プリプレグ）の厚さは0.2ｍｍであり、第３配線層ＬS3と電源層ＬPとの間の絶縁層ＬD（プリプレグ）の厚さは0.36ｍｍであり、第１グランド層ＬG1と電源層ＬPとの間の絶縁層ＬDおよび第２グランド層ＬG2と第３配線層ＬS3との間の絶縁層ＬDの各々（コア）の厚さは0.3ｍｍである。また、第１配線層ＬS1および第２配線層ＬS2の各々の厚さは0.018ｍｍであり、これ以外の各導電層（第１グランド層ＬG1・第２グランド層ＬG2・第３配線層ＬS3・電源層ＬP）の厚さは0.035ｍｍである。したがって、第１配線層ＬS1と第１グランド層ＬG1との間の絶縁層ＬD（あるいは第２配線層ＬS2と第２グランド層ＬG2との間の絶縁層ＬD）の厚さをＴとすると、第１配線層ＬS1と第２グランド層ＬG2との間隔は6.325Ｔとなる。   As shown in FIG. 5, each of the insulating layers LD between the first wiring layer LS1 and the first ground layer LG1 and the insulating layers LD between the second wiring layer LS2 and the second ground layer LG2 (prepreg). The thickness is 0.2 mm, the thickness of the insulating layer LD (prepreg) between the third wiring layer LS3 and the power supply layer LP is 0.36 mm, and the insulation between the first ground layer LG1 and the power supply layer LP. The thickness of each (core) of the insulating layer LD between the layer LD and the second ground layer LG2 and the third wiring layer LS3 is 0.3 mm. The thickness of each of the first wiring layer LS1 and the second wiring layer LS2 is 0.018 mm, and other conductive layers (first ground layer LG1, second ground layer LG2, third wiring layer LS3, power source) The thickness of the layer LP is 0.035 mm. Therefore, if the thickness of the insulating layer LD between the first wiring layer LS1 and the first ground layer LG1 (or the insulating layer LD between the second wiring layer LS2 and the second ground layer LG2) is T, The distance between one wiring layer LS1 and the second ground layer LG2 is 6.325T.

図５において、信号経路Ｒ1とリターン経路Ｒ2とで構成されるループのうちスルーホールＨG3の左側の部分の面積は「（Ｄ0×4.5／10）×Ｔ」であり、スルーホールＨの右側の部分の面積は「（Ｄ0×4.5／10）×Ｔ」であり、スルーホールＨG3とスルーホールＨとの間の部分の面積は「（Ｄ0／10）×6.325Ｔ」である。したがって、ループ面積は「1.535×Ｔ×Ｄ0」と概算される。また、距離ｄ3を信号経路Ｒ1の全長Ｄ0の１／２０とした場合のループ面積は、同様の方法で「1.266×Ｔ×Ｄ0」と概算される。   In FIG. 5, the area of the left part of the through hole HG3 in the loop constituted by the signal path R1 and the return path R2 is “(D0 × 4.5 / 10) × T”, and the right part of the through hole H Is “(D0 × 4.5 / 10) × T”, and the area of the portion between the through hole HG3 and the through hole H is “(D0 / 10) × 6.325T”. Therefore, the loop area is estimated as “1.535 × T × D0”. Further, when the distance d3 is 1/20 of the total length D0 of the signal path R1, the loop area is estimated to be “1.266 × T × D0” by the same method.

図６は、本形態との対比例の構成を示す断面図である。同図の構成においては、出力バッファ１０のグランド端子１０gおよび入力バッファ２０のグランド端子２０gの双方が第２グランド層ＬG2に接続される。したがって、入力バッファ２０のグランド端子２０gからスルーホールＨG2と第２グランド層ＬG2とスルーホールＨG1とを経由して出力バッファ１０のグランド端子１０gに至る経路がリターン経路Ｒ2となる。各絶縁層ＬDの厚さは図５と同様である。   FIG. 6 is a cross-sectional view showing a configuration in comparison with the present embodiment. In the configuration shown in the figure, both the ground terminal 10g of the output buffer 10 and the ground terminal 20g of the input buffer 20 are connected to the second ground layer LG2. Therefore, the path from the ground terminal 20g of the input buffer 20 to the ground terminal 10g of the output buffer 10 via the through hole HG2, the second ground layer LG2 and the through hole HG1 is the return path R2. The thickness of each insulating layer LD is the same as in FIG.

図６の構成において、信号経路Ｒ1とリターン経路Ｒ2とで構成されるループのうちスルーホールＨの左側の部分の面積は「（Ｄ0／２）×6.325Ｔ」であり、右側の部分の面積は「（Ｄ0／2）×Ｔ」である。したがって、ループ面積は「3.663×Ｔ×Ｄ0」と概算される。   In the configuration of FIG. 6, the area of the left part of the through hole H in the loop constituted by the signal path R1 and the return path R2 is “(D0 / 2) × 6.325T”, and the area of the right part is “(D0 / 2) × T”. Therefore, the loop area is estimated to be “3.663 × T × D0”.

以上のように、スルーホールＨとスルーホールＨG3との距離ｄ3を信号経路Ｒ1の全長Ｄ0の１／１０とした場合のループ面積は図６の構成の４２％程度となり、距離ｄ3を信号経路Ｒ1の全長Ｄ0の１／２０とした場合のループ面積は図６の構成の３５％程度となる。したがって、本形態によれば図６の構成と比較して電磁波の放射が抑制され、これによってＩＣチップ１００やＩＣチップ２００におけるノイズが低減されるという利点がある。   As described above, when the distance d3 between the through hole H and the through hole HG3 is 1/10 of the total length D0 of the signal path R1, the loop area is about 42% of the configuration of FIG. 6, and the distance d3 is set to the signal path R1. When the total length D0 is 1/20, the loop area is about 35% of the configuration of FIG. Therefore, according to the present embodiment, the emission of electromagnetic waves is suppressed as compared with the configuration of FIG. 6, and this has the advantage that noise in the IC chip 100 and the IC chip 200 is reduced.

＜Ｅ：第５実施形態＞
図７は、本発明の第５実施形態に係る多層プリント配線板Ｐの構造を模式的に示す断面図である。本形態において、多層プリント配線板Ｐを構成する各導電層（６層）の役割や積層の順番は第４実施形態と同様である。 <E: Fifth Embodiment>
FIG. 7 is a cross-sectional view schematically showing the structure of the multilayer printed wiring board P according to the fifth embodiment of the present invention. In this embodiment, the role of each conductive layer (six layers) constituting the multilayer printed wiring board P and the order of lamination are the same as in the fourth embodiment.

図７に示すように、ＩＣチップ２００およびバイパスコンデンサＣbは、ＩＣチップ１００およびバイパスコンデンサＣaとともに第１配線層ＬS1側の表面に実装される。第１配線層ＬS1のうち出力バッファ１０の出力端子１１に接続される配線４１は、各絶縁層ＬDを貫通するスルーホールＨ1を介して第２配線層ＬS2の中間配線５５に接続される。第１配線層ＬS1のうち入力バッファ２０の入力端子２１に接続される配線４２は、スルーホールＨ2を介して中間配線５５に接続される。したがって、図４の第３実施形態と同様に、出力バッファ１０の出力端子１１と入力バッファ２０の入力端子２１との間には、配線４１とスルーホールＨ1と中間配線５５とスルーホールＨ2と配線４２とを接続した信号経路Ｒ1が形成される。   As shown in FIG. 7, the IC chip 200 and the bypass capacitor Cb are mounted on the surface on the first wiring layer LS1 side together with the IC chip 100 and the bypass capacitor Ca. The wiring 41 connected to the output terminal 11 of the output buffer 10 in the first wiring layer LS1 is connected to the intermediate wiring 55 of the second wiring layer LS2 through the through hole H1 penetrating each insulating layer LD. The wiring 42 connected to the input terminal 21 of the input buffer 20 in the first wiring layer LS1 is connected to the intermediate wiring 55 through the through hole H2. Therefore, as in the third embodiment of FIG. 4, between the output terminal 11 of the output buffer 10 and the input terminal 21 of the input buffer 20, there is a wiring 41, a through hole H1, an intermediate wiring 55, a through hole H2, and a wiring. 42 is formed.

図７に示すように、第１グランド層ＬG1と第２グランド層ＬG2とは、スルーホール（インナービア）ＨG4とスルーホール（インナービア）ＨG5とを介して相互に接続される。帰路電流は、信号経路Ｒ1を構成する中間配線５５に近い第２グランド層ＬG2に誘導されるから、入力バッファ２０のグランド端子２０gと出力バッファ１０のグランド端子１０gとの間には、スルーホールＨG2と第１グランド層ＬG1とスルーホールＨG5と第２グランド層ＬG2とスルーホールＨG4と第１グランド層ＬG1とスルーホールＨG1とを以上の順番に連結したリターン経路Ｒ2が形成される。   As shown in FIG. 7, the first ground layer LG1 and the second ground layer LG2 are connected to each other through a through hole (inner via) HG4 and a through hole (inner via) HG5. Since the return current is induced in the second ground layer LG2 close to the intermediate wiring 55 constituting the signal path R1, a through hole HG2 is provided between the ground terminal 20g of the input buffer 20 and the ground terminal 10g of the output buffer 10. A return path R2 is formed by connecting the first ground layer LG1, the through hole HG5, the second ground layer LG2, the through hole HG4, the first ground layer LG1 and the through hole HG1 in the above order.

スルーホールＨ1およびスルーホールＨG4の各々の位置は、Ｚ方向からみたスルーホールＨ1の中心とスルーホールＨG4の中心との距離ｄ4が信号経路Ｒ1の全長Ｄ0の１／１０以下（さらに好適には１／２０以下）となるように決定される。同様に、スルーホールＨ2およびスルーホールＨG5の各々の位置は、Ｚ方向からみたスルーホールＨ2の中心とスルーホールＨG5の中心との距離ｄ5が信号経路Ｒ1の全長Ｄ0の１／１０以下（さらに好適には１／２０以下）となるように決定される。具体的な寸法に着目すると、距離ｄ4および距離ｄ5の各々は10ｍｍ以下に設定され、さらに好適には5ｍｍ以下とされる。   The position of each of the through hole H1 and the through hole HG4 is such that the distance d4 between the center of the through hole H1 and the center of the through hole HG4 as viewed from the Z direction is 1/10 or less of the total length D0 of the signal path R1 (more preferably 1 / 20 or less). Similarly, the positions of the through hole H2 and the through hole HG5 are such that the distance d5 between the center of the through hole H2 and the center of the through hole HG5 viewed from the Z direction is 1/10 or less of the total length D0 of the signal path R1 (more preferably 1/20 or less). Focusing on specific dimensions, each of the distance d4 and the distance d5 is set to 10 mm or less, and more preferably 5 mm or less.

以上のようにスルーホールＨ1の近傍にスルーホールＨG4を形成するとともにスルーホールＨ2の近傍にスルーホールＨG5を形成することで信号経路Ｒ1とリターン経路Ｒ2とは相互に近接するから、両経路で構成されるループの内側の面積は充分に縮小される。したがって、ノイズの原因となる電磁波の放射を図６の構成と比較して抑制することが可能である。   As described above, since the through hole HG4 is formed in the vicinity of the through hole H1 and the through hole HG5 is formed in the vicinity of the through hole H2, the signal path R1 and the return path R2 are close to each other. The area inside the loop to be played is sufficiently reduced. Therefore, it is possible to suppress the emission of electromagnetic waves that cause noise as compared with the configuration of FIG.

＜Ｆ：第６実施形態＞
図８は、本発明の第６実施形態に係る多層プリント配線板Ｐの構造を模式的に示す断面図である。同図に示すように、本形態の多層プリント配線板Ｐは、各々の間隙に絶縁層ＬDが介挿された８種類の導電層を含む。すなわち、第１配線層ＬS1と第２配線層ＬS2との間に第１グランド層ＬG1および第２グランド層ＬG2が配置され、第１グランド層ＬG1と第２グランド層ＬG2との間には第３配線層ＬS3および第４配線層ＬS4が配置され、第３配線層ＬS3と第４配線層ＬS4との間には第３グランド層ＬG3および電源層ＬPが配置される。第３配線層ＬS3および第４配線層ＬS4の各々は、各種の信号を伝送する多数の配線に加えて、電源層ＬPとともに電源電位の供給に利用される電源線を含む。 <F: Sixth Embodiment>
FIG. 8 is a cross-sectional view schematically showing the structure of the multilayer printed wiring board P according to the sixth embodiment of the present invention. As shown in the figure, the multilayer printed wiring board P of the present embodiment includes eight kinds of conductive layers in which an insulating layer LD is inserted in each gap. That is, the first ground layer LG1 and the second ground layer LG2 are disposed between the first wiring layer LS1 and the second wiring layer LS2, and the third ground layer LG1 and the second ground layer LG2 are arranged between the first ground layer LG1 and the second ground layer LG2. A wiring layer LS3 and a fourth wiring layer LS4 are arranged, and a third ground layer LG3 and a power supply layer LP are arranged between the third wiring layer LS3 and the fourth wiring layer LS4. Each of the third wiring layer LS3 and the fourth wiring layer LS4 includes a power supply line used for supplying a power supply potential together with the power supply layer LP in addition to a large number of wirings for transmitting various signals.

図８に示すように、出力バッファ１０の出力端子１１と入力バッファ２０の入力端子２１との間には、各絶縁層ＬDを貫通するスルーホールＨを介して第１配線層ＬS1の配線４１と第２配線層ＬS2の配線５１とを電気的に接続した信号経路Ｒ1が形成される。また、入力バッファ２０のグランド端子２０gからスルーホールＨG2と第２グランド層ＬG2とスルーホールＨG3と第１グランド層ＬG1とスルーホールＨG1とを経由して出力バッファ１０のグランド端子１０gに至る経路がリターン経路Ｒ2となる。   As shown in FIG. 8, between the output terminal 11 of the output buffer 10 and the input terminal 21 of the input buffer 20, the wiring 41 of the first wiring layer LS1 is connected to the input terminal 21 of the first buffer layer LS1 through the through holes H penetrating each insulating layer LD. A signal path R1 electrically connected to the wiring 51 of the second wiring layer LS2 is formed. Also, the path from the ground terminal 20g of the input buffer 20 to the ground terminal 10g of the output buffer 10 via the through hole HG2, the second ground layer LG2, the through hole HG3, the first ground layer LG1, and the through hole HG1 is returned. It becomes route R2.

図５の第４実施形態と同様に、スルーホールＨおよびスルーホールＨG3の各々の位置は、Ｚ方向からみたスルーホールＨの中心とスルーホールＨG3の中心との距離ｄ3が信号経路Ｒ1の全長Ｄ0の１／１０以下（さらに好適には１／２０以下）となるように決定される。具体的な寸法に着目すると、スルーホールＨとスルーホールＨG3との距離ｄ3は10ｍｍ以下に設定され、さらに好適には5ｍｍ以下とされる。したがって、本形態においてもループ面積の縮小によって電磁波の放射が抑制される。   As in the fourth embodiment of FIG. 5, the position of each of the through hole H and the through hole HG3 is such that the distance d3 between the center of the through hole H and the center of the through hole HG3 viewed from the Z direction is the total length D0 of the signal path R1. 1/10 or less (more preferably 1/20 or less). Focusing on specific dimensions, the distance d3 between the through hole H and the through hole HG3 is set to 10 mm or less, and more preferably 5 mm or less. Therefore, also in this embodiment, radiation of electromagnetic waves is suppressed by reducing the loop area.

＜Ｇ：第７実施形態＞
図９は、本発明の第７実施形態に係る多層プリント配線板Ｐの構造を模式的に示す断面図である。本形態において、多層プリント配線板Ｐを構成する各導電層（８層）の役割や積層の順番は第６実施形態と同様である。また、図７の第５実施形態と同様に、ＩＣチップ２００およびバイパスコンデンサＣbは、ＩＣチップ１００およびバイパスコンデンサＣaとともに第１配線層ＬS1側の表面に実装される。 <G: Seventh Embodiment>
FIG. 9 is a cross-sectional view schematically showing the structure of the multilayer printed wiring board P according to the seventh embodiment of the present invention. In this embodiment, the role of each conductive layer (eight layers) constituting the multilayer printed wiring board P and the order of lamination are the same as in the sixth embodiment. Similarly to the fifth embodiment of FIG. 7, the IC chip 200 and the bypass capacitor Cb are mounted on the surface on the first wiring layer LS1 side together with the IC chip 100 and the bypass capacitor Ca.

図９に示すように、出力バッファ１０の出力端子１１と入力バッファ２０の入力端子２１との間には、第１配線層ＬS1の配線４１とスルーホールＨ1と第２配線層ＬS2の中間配線５５とスルーホールＨ2と第１配線層ＬS1の配線４２とを連結した信号経路Ｒ1が形成される。また、入力バッファ２０のグランド端子２０gと出力バッファ１０のグランド端子１０gとの間のリターン経路Ｒ2は、スルーホールＨG2と第１グランド層ＬG1とスルーホールＨG5と第２グランド層ＬG2とスルーホールＨG4と第１グランド層ＬG1とスルーホールＨG1とを以上の順番に連結した経路となる。   As shown in FIG. 9, between the output terminal 11 of the output buffer 10 and the input terminal 21 of the input buffer 20, the wiring 41 of the first wiring layer LS1, the through hole H1, and the intermediate wiring 55 of the second wiring layer LS2. And a signal path R1 connecting the through hole H2 and the wiring 42 of the first wiring layer LS1 is formed. The return path R2 between the ground terminal 20g of the input buffer 20 and the ground terminal 10g of the output buffer 10 includes a through hole HG2, a first ground layer LG1, a through hole HG5, a second ground layer LG2, and a through hole HG4. The first ground layer LG1 and the through hole HG1 are connected in the above order.

第５実施形態と同様に、スルーホールＨ1とスルーホールＨG4との距離ｄ4は信号経路Ｒ1の全長Ｄ0の１／１０以下（さらに好適には１／２０以下）である。同様に、スルーホールＨ2とスルーホールＨG5との距離ｄ5は信号経路Ｒ1の全長Ｄ0の１／１０以下（さらに好適には１／２０以下）である。例えば、距離ｄ4および距離ｄ5の各々は10ｍｍ以下に設定され、さらに好適には5ｍｍ以下とされる。したがって、本形態においてもループ面積の縮小によって電磁波の放射が抑制される。   Similar to the fifth embodiment, the distance d4 between the through hole H1 and the through hole HG4 is 1/10 or less (more preferably 1/20 or less) of the total length D0 of the signal path R1. Similarly, the distance d5 between the through hole H2 and the through hole HG5 is 1/10 or less (more preferably 1/20 or less) of the total length D0 of the signal path R1. For example, each of the distance d4 and the distance d5 is set to 10 mm or less, and more preferably 5 mm or less. Therefore, also in this embodiment, radiation of electromagnetic waves is suppressed by reducing the loop area.

＜Ｈ：他の形態＞
（１）以上の各形態において導電層の総数や積層の順番は適宜に変更される。例えば、第１実施形態から第３実施形態においては、グランド層ＬGと電源層ＬPとを入れ替えた構成も採用される。リターン経路Ｒ2は、グランド層ＬGおよび電源層ＬPのうち信号経路Ｒ1に近接する導電層を経由するように形成される。したがって、例えば、第１実施形態（図１）や第３実施形態（図４）においてグランド層ＬGと電源層ＬPとを入れ替えた場合、ＩＣチップ２００のグランド端子２０gからスルーホールＨG2とグランド層ＬGとスルーホールＨG1とを経由してＩＣチップ１００のグランド端子１０gに至るようにリターン経路Ｒ2が形成される。すなわち、バイパスコンデンサＣaおよびＣbはリターン経路Ｒ2に介在しない。 <H: Other forms>
(1) In the above embodiments, the total number of conductive layers and the order of stacking are appropriately changed. For example, in the first to third embodiments, a configuration in which the ground layer LG and the power supply layer LP are interchanged is also employed. The return path R2 is formed so as to pass through a conductive layer adjacent to the signal path R1 in the ground layer LG and the power supply layer LP. Therefore, for example, when the ground layer LG and the power supply layer LP are interchanged in the first embodiment (FIG. 1) or the third embodiment (FIG. 4), the through hole HG2 and the ground layer LG from the ground terminal 20g of the IC chip 200. The return path R2 is formed so as to reach the ground terminal 10g of the IC chip 100 via the through hole HG1. That is, the bypass capacitors Ca and Cb are not interposed in the return path R2.

また、第４実施形態および第５実施形態においては、第３配線層ＬS3が電源線を含まない構成や第３配線層ＬS3と電源層ＬPとを入れ替えた構成も採用される。さらに、第６実施形態および第７実施形態においては、第３配線層ＬS3や第４配線層ＬS4が電源線を含まない構成や第３グランド層ＬG3と電源線ＬPとを入れ替えた構成も採用される。すなわち、第４実施形態から第７実施形態は、第１配線層ＬS1と第２配線層ＬS2との間に第１グランド層ＬG1および第２グランド層ＬG2が配置されるとともに第１グランド層ＬG1と第２グランド層ＬG2との間に電源層ＬPが配置された総ての構造の多層プリント配線板Ｐに適用される。   In the fourth and fifth embodiments, a configuration in which the third wiring layer LS3 does not include a power supply line or a configuration in which the third wiring layer LS3 and the power supply layer LP are interchanged is also employed. Furthermore, in the sixth embodiment and the seventh embodiment, a configuration in which the third wiring layer LS3 and the fourth wiring layer LS4 do not include a power supply line or a configuration in which the third ground layer LG3 and the power supply line LP are replaced is also employed. The That is, in the fourth to seventh embodiments, the first ground layer LG1 and the second ground layer LG2 are disposed between the first wiring layer LS1 and the second wiring layer LS2, and the first ground layer LG1 The present invention is applied to the multilayer printed wiring board P of all structures in which the power supply layer LP is disposed between the second ground layer LG2.

（２）以上の各形態に係る多層プリント配線板Ｐは、様々な電子機器に利用される。例えば、有機ＥＬ（Electroluminescence）表示装置やプラズマ表示装置、液晶表示装置、冷陰極管表示装置、プロジェクタ表示装置、リアプロジェクタ表示装置など総ての表示装置において、以上の各形態に係る多層プリント配線板Ｐが信号の伝送のために使用される。 (2) The multilayer printed wiring board P according to each of the above embodiments is used in various electronic devices. For example, in all display devices such as an organic EL (Electroluminescence) display device, a plasma display device, a liquid crystal display device, a cold cathode tube display device, a projector display device, and a rear projector display device, the multilayer printed wiring board according to each of the above embodiments P is used for signal transmission.

第１実施形態に係る多層プリント配線板の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the multilayer printed wiring board which concerns on 1st Embodiment. 各部の距離の定義を説明するための平面図である。It is a top view for demonstrating the definition of the distance of each part. 第２実施形態に係る多層プリント配線板の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the multilayer printed wiring board which concerns on 2nd Embodiment. 第３実施形態に係る多層プリント配線板の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the multilayer printed wiring board which concerns on 3rd Embodiment. 第４実施形態に係る多層プリント配線板の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the multilayer printed wiring board which concerns on 4th Embodiment. 第４実施形態の対比例に係る多層プリント配線板の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the multilayer printed wiring board which concerns on 4th Embodiment. 第５実施形態に係る多層プリント配線板の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the multilayer printed wiring board which concerns on 5th Embodiment. 第６実施形態に係る多層プリント配線板の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the multilayer printed wiring board which concerns on 6th Embodiment. 第７実施形態に係る多層プリント配線板の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the multilayer printed wiring board which concerns on 7th Embodiment. 従来の多層プリント配線板の構造を模式的に示す断面図である。It is sectional drawing which shows the structure of the conventional multilayer printed wiring board typically.

符号の説明Explanation of symbols

Ｐ……多層プリント配線板、１００，２００……ＩＣチップ、１０……出力バッファ、１１……出力端子、２０……入力バッファ、２１……入力端子、１０g，２０g……グランド端子、１０p，２０p……電源端子、Ｃa，Ｃb……バイパスコンデンサ、ＬS1……第１配線層、ＬS2……第２配線層、ＬS3……第３配線層、ＬS4……第４配線層、ＬG……グランド層、ＬG1……第１グランド層、ＬG2……第２グランド層、ＬG3……第３グランド層、ＬP……電源層、ＬD……絶縁層、Ｒ1……信号経路、Ｒ2……リターン経路、Ｈ，Ｈ1，Ｈ2，ＨP1，ＨP2，ＨG1，ＨG2，ＨG3，ＨG4，ＨG5……スルーホール、４１，４２，５１……配線、５５……中間配線。 P: multilayer printed wiring board, 100, 200: IC chip, 10: output buffer, 11: output terminal, 20: input buffer, 21: input terminal, 10g, 20g: ground terminal, 10p, 20p: Power supply terminal, Ca, Cb: Bypass capacitor, LS1: First wiring layer, LS2: Second wiring layer, LS3: Third wiring layer, LS4: Fourth wiring layer, LG: Ground Layer, LG1 ... first ground layer, LG2 ... second ground layer, LG3 ... third ground layer, LP ... power supply layer, LD ... insulating layer, R1 ... signal path, R2 ... return path, H, H1, H2, HP1, HP2, HG1, HG2, HG3, HG4, HG5 ... through-hole, 41, 42, 51 ... wiring, 55 ... intermediate wiring.

Claims (8)

第１配線層および第２配線層と、両配線層間に配置されるグランド層および電源層とを具備し、各層間に絶縁層が介在する多層プリント配線板であって、
第１チップが前記第１配線層上に配置され、第２チップが前記第２配線層上に配置され、
前記第１チップと前記第２チップとの間には、
前記各絶縁層を貫通するスルーホールを介して前記第１配線層の配線と前記第２配線層の配線とを電気的に接続してなる信号経路が形成され、
前記スルーホールと前記第１チップの端子との距離は、当該多層プリント配線板の板面に垂直な方向からみたときの前記信号経路の全長の１／１０以下である
ことを特徴とする多層プリント配線板。 A multilayer printed wiring board comprising a first wiring layer and a second wiring layer, a ground layer and a power supply layer disposed between both wiring layers, and an insulating layer interposed between the layers,
A first chip is disposed on the first wiring layer and a second chip is disposed on the second wiring layer;
Between the first chip and the second chip,
A signal path is formed by electrically connecting the wiring of the first wiring layer and the wiring of the second wiring layer through a through hole penetrating each insulating layer,
The distance between the through hole and the terminal of the first chip is 1/10 or less of the total length of the signal path when viewed from the direction perpendicular to the plate surface of the multilayer printed wiring board. Wiring board. 第１配線層および第２配線層と、両配線層間に配置されるグランド層および電源層とを具備し、各層間に絶縁層が介在する多層プリント配線板であって、
第１チップが前記第１配線層上に配置され、第２チップが前記第２配線層上に配置され、
前記第１チップと前記第２チップとの間には、
前記各絶縁層を貫通するスルーホールを介して前記第１配線層の配線と前記第２配線層の配線とを電気的に接続してなる信号経路が形成され、
前記スルーホールと前記第２チップの端子との距離は、当該多層プリント配線板の板面に垂直な方向からみたときの前記信号経路の全長の１／１０以下である
ことを特徴とする多層プリント配線板。 A multilayer printed wiring board comprising a first wiring layer and a second wiring layer, a ground layer and a power supply layer disposed between both wiring layers, and an insulating layer interposed between the layers,
A first chip is disposed on the first wiring layer and a second chip is disposed on the second wiring layer;
Between the first chip and the second chip,
A signal path is formed by electrically connecting the wiring of the first wiring layer and the wiring of the second wiring layer through a through hole penetrating each insulating layer,
The distance between the through hole and the terminal of the second chip is 1/10 or less of the total length of the signal path when viewed from a direction perpendicular to the plate surface of the multilayer printed wiring board. Wiring board. 前記第１チップと前記第２チップとの間には、
前記グランド層および前記電源層のうち前記第１配線層に近接する導電層が介在するリターン経路が形成される
請求項２に記載の多層プリント配線板。 Between the first chip and the second chip,
The multilayer printed wiring board according to claim 2, wherein a return path is formed in which a conductive layer adjacent to the first wiring layer is interposed among the ground layer and the power supply layer. 第１配線層および第２配線層と、両配線層間に配置されるグランド層および電源層とを具備し、各層間に絶縁層が介在する多層プリント配線板であって、
第１チップおよび第２チップが前記第１配線層上に配置され、
前記第１チップと前記第２チップとの間には、
前記各絶縁層を貫通する第１スルーホールを介して、前記第１配線層のうち前記第１チップに接続された配線と前記第２配線層の中間配線とを電気的に接続するとともに、前記各絶縁層を貫通する第２スルーホールを介して、前記第１配線層のうち前記第２チップに接続された配線と前記中間配線とを電気的に接続してなる信号経路が形成され、
前記第１スルーホールと前記第１チップの端子との距離および前記第２スルーホールと前記第２チップの端子との距離の各々は、当該多層プリント配線板の板面に垂直な方向からみたときの前記信号経路の全長の１／１０以下である
ことを特徴とする多層プリント配線板。 A multilayer printed wiring board comprising a first wiring layer and a second wiring layer, a ground layer and a power supply layer disposed between both wiring layers, and an insulating layer interposed between the layers,
A first chip and a second chip are disposed on the first wiring layer;
Between the first chip and the second chip,
Electrically connecting a wiring connected to the first chip of the first wiring layer and an intermediate wiring of the second wiring layer through a first through hole penetrating each insulating layer; A signal path is formed by electrically connecting the wiring connected to the second chip in the first wiring layer and the intermediate wiring through the second through hole penetrating each insulating layer,
The distance between the first through hole and the terminal of the first chip and the distance between the second through hole and the terminal of the second chip are as viewed from a direction perpendicular to the plate surface of the multilayer printed wiring board. The multilayer printed wiring board is 1/10 or less of the total length of the signal path. 前記第１チップと前記第２チップとの間には、
前記グランド層および前記電源層のうち前記第２配線層に近接する導電層が介在するリターン経路が形成される
請求項１または請求項４に記載の多層プリント配線板。 Between the first chip and the second chip,
The multilayer printed wiring board according to claim 1, wherein a return path is formed in which a conductive layer adjacent to the second wiring layer is interposed between the ground layer and the power supply layer. 前記リターン経路には、前記第１チップのバイパスコンデンサと前記電源層と前記第２チップのバイパスコンデンサとが介在する
請求項５に記載の多層プリント配線板。 The multilayer printed wiring board according to claim 5, wherein a bypass capacitor of the first chip, the power supply layer, and a bypass capacitor of the second chip are interposed in the return path. 第１配線層および第２配線層と、両配線層間に配置される第１グランド層および第２グランド層と、両グランド層間に配置された電源層とを具備し、各層間に絶縁層が介在する多層プリント配線板であって、
第１チップが前記第１配線層上に配置され、第２チップが前記第２配線層上に配置され、
前記第１チップと前記第２チップとの間には、
前記各絶縁層を貫通する第１スルーホールを介して前記第１配線層の配線と前記第２配線層の配線とを電気的に接続してなる信号経路と、
前記第１グランド層と前記第２グランド層との間の各絶縁層を貫通する第２スルーホールを介して電気的に接続された前記第１グランド層と前記第２グランド層とが介在するリターン経路とが形成され、
前記第１スルーホールと前記第２スルーホールとの距離は、当該多層プリント配線板の板面に垂直な方向からみたときの前記信号経路の全長の１／１０以下である
ことを特徴とする多層プリント配線板。 1st wiring layer and 2nd wiring layer, 1st ground layer and 2nd ground layer arrange | positioned between both wiring layers, and a power supply layer arrange | positioned between both ground layers, and an insulating layer interposes between each layer A multilayer printed wiring board
A first chip is disposed on the first wiring layer and a second chip is disposed on the second wiring layer;
Between the first chip and the second chip,
A signal path formed by electrically connecting the wiring of the first wiring layer and the wiring of the second wiring layer through a first through hole penetrating each of the insulating layers;
A return including the first ground layer and the second ground layer electrically connected via a second through hole penetrating each insulating layer between the first ground layer and the second ground layer. Pathways are formed,
The distance between the first through hole and the second through hole is 1/10 or less of the total length of the signal path when viewed from the direction perpendicular to the plate surface of the multilayer printed wiring board. Printed wiring board. 第１配線層および第２配線層と、両配線層間に配置される第１グランド層および第２グランド層と、両グランド層間に配置された電源層とを具備し、各層間に絶縁層が介在する多層プリント配線板であって、
第１チップおよび第２チップが前記第１配線層上に配置され、
前記第１チップと前記第２チップとの間には、
前記各絶縁層を貫通する第１スルーホールを介して、前記第１配線層のうち前記第１チップに接続された配線と前記第２配線層の中間配線とを電気的に接続するとともに、前記各絶縁層を貫通する第２スルーホールを介して、前記第１配線層のうち第２チップに接続された配線と前記中間配線とを電気的に接続してなる信号経路と、
前記第１チップに接続された前記第１グランド層と前記第２チップに接続された前記第２グランド層とを電気的に接続する第３スルーホールおよび第４スルーホールと、前記第２グランド層のうち前記第３スルーホールと前記第４スルーホールとの間の部分とが介在するリターン経路とが形成され、
前記第１スルーホールと前記第３スルーホールとの距離および前記第２スルーホールと前記第４スルーホールとの距離は、当該多層プリント配線板の板面に垂直な方向からみたときの前記信号経路の全長の１／１０以下である
ことを特徴とする多層プリント配線板。

1st wiring layer and 2nd wiring layer, 1st ground layer and 2nd ground layer arrange | positioned between both wiring layers, and a power supply layer arrange | positioned between both ground layers, and an insulating layer interposes between each layer A multilayer printed wiring board
A first chip and a second chip are disposed on the first wiring layer;
Between the first chip and the second chip,
Electrically connecting a wiring connected to the first chip of the first wiring layer and an intermediate wiring of the second wiring layer through a first through hole penetrating each insulating layer; A signal path formed by electrically connecting a wiring connected to the second chip in the first wiring layer and the intermediate wiring through a second through hole penetrating each insulating layer;
Third and fourth through holes that electrically connect the first ground layer connected to the first chip and the second ground layer connected to the second chip, and the second ground layer A return path through which a portion between the third through hole and the fourth through hole is formed,
The distance between the first through hole and the third through hole and the distance between the second through hole and the fourth through hole are the signal paths when viewed from the direction perpendicular to the plate surface of the multilayer printed wiring board. The multilayer printed wiring board characterized by being 1/10 or less of the total length.

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014103236A (en) * 2012-11-20 2014-06-05 Canon Inc Printed wiring board and printed circuit board
JP2016503963A (en) * 2012-12-31 2016-02-08 エフィシエント パワー コンヴァーション コーポレーション Parasitic inductance reduction circuit board layout design for multilayered semiconductor devices
CN110649918A (en) * 2018-06-26 2020-01-03 株式会社电装 Switching circuit and method for manufacturing switching circuit
US11984623B2 (en) 2020-11-30 2024-05-14 Prime Planet Energy & Solutions, Inc. Battery, method of manufacturing battery, and molding die

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0832200A (en) * 1994-07-13 1996-02-02 Canon Inc Electronic circuit board and printed wiring board
JPH10321973A (en) * 1997-05-19 1998-12-04 Nec Corp Printed circuit board
JPH11330703A (en) * 1998-05-13 1999-11-30 Nec Corp Multi-layer printed wiring board
JP2001223449A (en) * 2000-02-09 2001-08-17 Toshiba Corp Multilayer printed board
JP2003163467A (en) * 2001-05-14 2003-06-06 Fuji Xerox Co Ltd Printed wiring board and device for aiding design of printed wiring board
JP2005210106A (en) * 2003-12-26 2005-08-04 Elpida Memory Inc Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0832200A (en) * 1994-07-13 1996-02-02 Canon Inc Electronic circuit board and printed wiring board
JPH10321973A (en) * 1997-05-19 1998-12-04 Nec Corp Printed circuit board
JPH11330703A (en) * 1998-05-13 1999-11-30 Nec Corp Multi-layer printed wiring board
JP2001223449A (en) * 2000-02-09 2001-08-17 Toshiba Corp Multilayer printed board
JP2003163467A (en) * 2001-05-14 2003-06-06 Fuji Xerox Co Ltd Printed wiring board and device for aiding design of printed wiring board
JP2005210106A (en) * 2003-12-26 2005-08-04 Elpida Memory Inc Semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014103236A (en) * 2012-11-20 2014-06-05 Canon Inc Printed wiring board and printed circuit board
JP2016503963A (en) * 2012-12-31 2016-02-08 エフィシエント パワー コンヴァーション コーポレーション Parasitic inductance reduction circuit board layout design for multilayered semiconductor devices
CN110649918A (en) * 2018-06-26 2020-01-03 株式会社电装 Switching circuit and method for manufacturing switching circuit
JP2020005365A (en) * 2018-06-26 2020-01-09 株式会社デンソー Switching circuit
JP7070149B2 (en) 2018-06-26 2022-05-18 株式会社デンソー Switching circuit
CN110649918B (en) * 2018-06-26 2024-03-26 株式会社电装 Switching circuit and method for producing a switching circuit
US11984623B2 (en) 2020-11-30 2024-05-14 Prime Planet Energy & Solutions, Inc. Battery, method of manufacturing battery, and molding die

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