JP2008123623A - Memory testing device - Google Patents
Memory testing device Download PDFInfo
- Publication number
- JP2008123623A JP2008123623A JP2006307577A JP2006307577A JP2008123623A JP 2008123623 A JP2008123623 A JP 2008123623A JP 2006307577 A JP2006307577 A JP 2006307577A JP 2006307577 A JP2006307577 A JP 2006307577A JP 2008123623 A JP2008123623 A JP 2008123623A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- dut
- memory
- output
- code word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
本発明は、メモリを被試験対象デバイス(以下、DUT(Device Under Test)という)とするメモリ試験装置に関し、CRC(Cyclic Redundancy Check)機能を備えたメモリを試験することが可能なメモリ試験装置に関する。 The present invention relates to a memory test apparatus that uses a memory as a device under test (hereinafter referred to as DUT (Device Under Test)), and relates to a memory test apparatus that can test a memory having a CRC (Cyclic Redundancy Check) function. .
近年、メモリの高速化が進み、入出力データの転送速度が数Gbpsまで上がってきている。入出力データが数Gbpsになると転送エラーが問題となってくる。 In recent years, the speed of memory has increased, and the transfer rate of input / output data has increased to several Gbps. When input / output data is several Gbps, transfer errors become a problem.
そこで、誤り検出法の一つであるCRC機能を備えたメモリが検討されている。CRCとは、送信する情報ビットを標準化されている生成多項式で割り算した余り(以下、符号語という)を情報ビットに付加して送信し、受信側で符号語が付加された情報ビットを同じ生成多項式で割り算して割り切れなかった場合に誤りがあるとする方式である。 Therefore, a memory having a CRC function, which is one of error detection methods, has been studied. CRC refers to the information bits to be transmitted divided by the standardized generator polynomial (hereinafter referred to as codewords) added to the information bits and transmitted, and the receiving side generates the same information bits with the codewords added. This is a method in which there is an error when division by a polynomial is not possible.
従来のメモリ試験装置に関連する先行技術文献としては次のようなものがある。 Prior art documents related to the conventional memory test apparatus include the following.
図3はこのような従来のメモリ試験装置を示す構成ブロック図である。DUT100は、被試験対象デバイスである。シーケンス制御部1は、ジャンプ、ループ等のテストプログラムのシーケンスを制御し、プログラムカウンタ信号を出力する。
FIG. 3 is a block diagram showing the configuration of such a conventional memory test apparatus. The
インストラクションメモリ2は、プログラムカウンタ信号が入力され、このプログラムカウンタ信号をアドレスとしてアクセスされるメモリである。また、テスト実行前に予めインストラクションと呼ばれるデータが格納されている。
The
アドレス発生部3は、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT100のアドレス信号を発生する。データ発生部4は、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT100のデータ信号を発生する。
The
制御信号発生部5は、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT100の制御信号、すなわち、チップセレクト、ライトイネーブル、リードイネーブル等を発生する。
The control signal generator 5 receives an instruction from the
アドレス発生部3、データ発生部4及び制御信号発生部5は発生部30を構成している。
The
ピン出力選択部6は、メモリ試験装置のピン毎に備えられ、インストラクションメモリ2からインストラクションが入力される。そして、このインストラクションに従い、アドレス発生部3からのアドレス信号、データ発生部4からのデータ信号、若しくは、制御信号発生部5からの制御信号の中から1ビットを選択して出力する。
The pin
シーケンス制御部1、インストラクションメモリ2、ピン出力選択部6及び発生部30はパターン発生器50を構成している。
The sequence control unit 1,
波形整形部7は、ピン出力選択部6からパターン信号が入力され、このパターン信号をテストプログラムで指定された波形フォーマット及びタイミングで波形整形してDUT100に印加する。波形フォーマットとは、NRZ(Non Return to Zero)やRZ(Return to Zero)等をいう。
The
期待値判定部8は、ピン出力選択部6からパターン信号が入力され、テストプログラムで指定されたタイミングでこのパターン信号とDUT100の出力信号を比較して判定する。判定結果はメモリ試験装置80で内部処理される。
The expected value determination unit 8 receives the pattern signal from the pin
波形整形部7及び期待値判定部8はピン毎に備えられ、ピンエレクトロニクス51を構成している。また、パターン発生器50及びピンエレクトロニクス51はメモリ試験装置80を構成している。
The
図3に示す従来例の動作を図4を用いて説明する。図4は従来のメモリ試験装置の動作を示すタイミングチャートである。 The operation of the conventional example shown in FIG. 3 will be described with reference to FIG. FIG. 4 is a timing chart showing the operation of the conventional memory test apparatus.
図4において、”A”はアドレス発生部3から発生されるアドレス信号で、ビット幅は”L+1”ビット(Lは整数)である。”T”はデータ発生部4から発生されるデータ信号で、ビット幅は”M+1”ビット(Mは整数)である。また、”RB”は制御信号発生部5から発生される制御信号で、ビット幅は”N+1”ビット(Nは整数)である。
In FIG. 4, “A” is an address signal generated from the
アドレス信号、データ信号及び制御信号はそれぞれピン出力選択部6に入力され、ピン出力選択部6で1ビットが選択されて波形整形部7、若しくは、期待値判定部8に出力される。
The address signal, the data signal, and the control signal are respectively input to the pin
具体的には、まず、ピン出力選択部6は、制御信号”RB[N:0]”の中からピン毎に1ビットを選択し、波形整形部7は、選択された制御信号を基にピン1〜ピン8に”RB0”〜”RB7”としてDUT100に出力する。
Specifically, first, the pin
次に、ピン出力選択部6は、アドレス信号”A[L:0]”の中からピン毎に1ビットを選択し、波形整形部7は、選択されたアドレス信号を基にピン1〜ピン8に”A0”〜”A7”としてDUT100に出力する。同様に、”A8”〜”A15”及び”A16”〜”A23”を出力する。
Next, the pin
次に、ピン出力選択部6は、データ信号”T[M:0]”の中からピン毎に1ビットを選択し、波形整形部7は、選択されたデータ信号を基にピン1〜ピン8に”T0”〜”T7”としてDUT100に出力する。同様に、”T8”〜”T15”及び”T16”〜”T23”を出力する。
Next, the pin
なお、DUT100からデータを読み出す時には、データ信号”T0”〜”T7”、”T8”〜”T15”及び”T16”〜”T23”は期待値判定部8で期待値として使用される。
When reading data from the
最後に、ピン出力選択部6は、制御信号”RB[N:0]”の中からピン毎に1ビットを選択し、波形整形部7は、選択された制御信号を基にピン1〜ピン8に”RB8”〜”RB15”としてDUT100に出力する。
Finally, the pin
この結果、ピン出力選択部6がインストラクションメモリ2からのインストラクションに従ってアドレス発生部3から出力されるアドレス信号、データ発生部4から出力されるデータ信号及び制御信号発生部5から出力される制御信号の中から1ビットを選択し、波形整形部7がDUT100へ出力、若しくは、期待値判定部8がデータ信号とDUT100からの出力信号を比較判定することにより、予めパターンデータを持つことなく、DUT100に印加するパターンをテストプログラムに従って発生することができるので、大容量メモリ等のデバイスを試験することが可能になる。
As a result, the pin
しかし、図3に示す従来例では、CRC機能を備えていないため、DUT100に印加する信号に符号語を付加することも、DUT100から入力される信号に付加されている符号語の良否を判定することもできないので、CRC機能を備えたメモリを試験することができないという問題があった。
従って本発明が解決しようとする課題は、CRC機能を備えたメモリを試験することが可能なメモリ試験装置を実現することにある。
However, since the conventional example shown in FIG. 3 does not have a CRC function, adding a code word to a signal applied to the
Therefore, the problem to be solved by the present invention is to realize a memory test apparatus capable of testing a memory having a CRC function.
このような課題を達成するために、本発明のうち請求項1記載の発明は、
CRC機能を備えたメモリをDUTとするメモリ試験装置であって、
前記DUTから出力されるデータに対する期待値に基づいて演算した符号語期待値と前記DUTから出力されるデータに付加された符号語を比較して良否判定を行うことを特徴とする。
In order to achieve such a problem, the invention according to claim 1 of the present invention is:
A memory test apparatus in which a memory having a CRC function is a DUT,
The pass / fail judgment is performed by comparing the expected codeword value calculated based on the expected value for the data output from the DUT and the codeword added to the data output from the DUT.
請求項2記載の発明は、
CRC機能を備えたメモリをDUTとするメモリ試験装置であって、
演算した符号語をアドレス信号、データ信号、若しくは、制御信号に付加して出力する
ことを特徴とする。
The invention according to
A memory test apparatus in which a memory having a CRC function is a DUT,
The calculated code word is added to an address signal, a data signal, or a control signal and output.
請求項3記載の発明は、
CRC機能を備えたメモリをDUTとするメモリ試験装置であって、
インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択し、この複数の情報ビットに対する符号語を演算して符号語信号を生成すると共に前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から1ビットを選択してパターン信号を出力するパターン発生器と、前記パターン信号を波形整形して前記DUTへ印加するピンエレクトロニクスとを備えたことを特徴とする。
The invention described in
A memory test apparatus in which a memory having a CRC function is a DUT,
A plurality of information bits are selected from an address signal, a data signal, or a control signal according to an instruction, a code word is calculated for the plurality of information bits, and a code word signal is generated according to the instruction. A pattern generator that selects one bit from a data signal, the control signal, or the codeword signal and outputs a pattern signal; and a pin electronics that shapes the pattern signal and applies it to the DUT It is characterized by that.
請求項4記載の発明は、
CRC機能を備えたメモリをDUTとするメモリ試験装置であって、
インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択し、この複数の情報ビットに対する符号語を演算して符号語信号を生成すると共に前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から1ビットを選択してパターン信号を出力するパターン発生器と、前記パターン信号を波形整形して前記DUTへ印加すると共に前記パターン信号と前記DUTからの出力信号を比較判定するピンエレクトロニクスとを備えたことを特徴とする。
The invention according to
A memory test apparatus in which a memory having a CRC function is a DUT,
A plurality of information bits are selected from an address signal, a data signal, or a control signal according to an instruction, a code word is calculated for the plurality of information bits, and a code word signal is generated according to the instruction. A pattern generator that selects one bit from a data signal, the control signal, or the codeword signal and outputs a pattern signal; and shapes and applies the pattern signal to the DUT and the pattern signal And pin electronics for comparing and judging an output signal from the DUT.
請求項5記載の発明は、
請求項3若しくは請求項4に記載のメモリ試験装置において、
前記パターン発生器が、
テストプログラムのシーケンスを制御するシーケンス制御部と、このシーケンス制御部からの信号によりインストラクションを出力するインストラクションメモリと、前記インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号を発生する発生部と、前記インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択して出力するCRC選択部と、前記複数の情報ビットに対する符号語を演算し、符号語信号を出力するCRC演算部と、前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から1ビットを選択してパターン信号を出力するピン出力選択部とから構成されることを特徴とする。
The invention according to claim 5
The memory test apparatus according to
The pattern generator is
A sequence control unit for controlling the sequence of the test program, an instruction memory for outputting instructions according to a signal from the sequence control unit, a generation unit for generating an address signal, a data signal, or a control signal according to the instructions, and the instructions A CRC selection unit that selects and outputs a plurality of information bits from an address signal, a data signal, or a control signal according to the above, and a CRC calculation unit that calculates a code word for the plurality of information bits and outputs a code word signal And a pin output selection unit that selects one bit from the address signal, the data signal, the control signal, or the codeword signal according to the instruction and outputs a pattern signal. To do.
本発明によれば次のような効果がある。
請求項1の発明によれば、CRC機能を備えたメモリをDUTとするメモリ試験装置であって、前記DUTから出力されるデータに対する期待値に基づいて演算した符号語期待値と前記DUTから出力されるデータに付加された符号語を比較して良否判定を行うことにより、DUTからの符号語ビットが付加された出力信号を比較判定することができるので、CRC機能を備えたメモリを試験することが可能になる。
The present invention has the following effects.
According to the first aspect of the present invention, there is provided a memory test apparatus in which a memory having a CRC function is a DUT, an expected codeword value calculated based on an expected value for data output from the DUT, and an output from the DUT. By comparing the code word added to the data to be processed and judging the quality, the output signal with the code word bit added from the DUT can be compared and judged, so that the memory having the CRC function is tested. It becomes possible.
請求項2の発明によれば、CRC機能を備えたメモリをDUTとするメモリ試験装置であって、演算した符号語をアドレス信号、データ信号、若しくは、制御信号に付加して出力することにより、DUTに対して符号語ビットを付加した信号を出力することができるので、CRC機能を備えたメモリを試験することが可能になる。
According to the invention of
請求項3及び請求項5の発明によれば、CRC機能を備えたメモリをDUTとするメモリ試験装置であって、インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択し、この複数の情報ビットに対する符号語を演算して符号語信号を生成すると共に前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から1ビットを選択してパターン信号を出力するパターン発生器と、前記パターン信号を波形整形して前記DUTへ印加するピンエレクトロニクスとを備えたことにより、DUTに対して符号語ビットを付加した信号を出力することができるので、CRC機能を備えたメモリを試験することが可能になる。 According to the third and fifth aspects of the present invention, a memory test apparatus in which a memory having a CRC function is a DUT, and a plurality of information bits are selected from an address signal, a data signal, or a control signal according to an instruction. Select, calculate a code word for the plurality of information bits to generate a code word signal, and select one bit from the address signal, the data signal, the control signal, or the code word signal according to the instructions By providing a pattern generator for outputting a pattern signal and pin electronics for shaping the pattern signal and applying it to the DUT, a signal with a code word bit added to the DUT can be output. This makes it possible to test a memory with a CRC function.
請求項4及び請求項5の発明によれば、CRC機能を備えたメモリをDUTとするメモリ試験装置であって、インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択し、この複数の情報ビットに対する符号語を演算して符号語信号を生成すると共に前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から1ビットを選択してパターン信号を出力するパターン発生器と、前記パターン信号を波形整形して前記DUTへ印加すると共に前記パターン信号と前記DUTからの出力信号を比較判定するピンエレクトロニクスとを備えたことにより、DUTに対して符号語ビットを付加した信号を出力する、若しくは、DUTからの符号語ビットが付加された出力信号を比較判定することができるので、CRC機能を備えたメモリを試験することが可能になる。 According to the fourth and fifth aspects of the present invention, a memory test apparatus using a memory having a CRC function as a DUT, wherein a plurality of information bits are selected from an address signal, a data signal, or a control signal according to an instruction. Select, calculate a code word for the plurality of information bits to generate a code word signal, and select one bit from the address signal, the data signal, the control signal, or the code word signal according to the instructions A pattern generator for outputting a pattern signal, and pin electronics for shaping the waveform of the pattern signal and applying it to the DUT, and comparing the pattern signal with an output signal from the DUT. Output a signal with codeword bits added to it, or from DUT It is possible to compare a decision on the output signal codeword bits is added, it is possible to test the memory with CRC function.
以下本発明を図面を用いて詳細に説明する。図1は本発明に係るメモリ試験装置の一実施例を示す構成ブロック図であり、図3と共通する部分には同一の符号を付けている。図1と図3の構成で異なる点は、CRC選択部9とCRC演算部10を追加し、ピン出力選択部11にCRC演算部10の出力を入力していることである。
Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing a configuration of an embodiment of a memory test apparatus according to the present invention, and the same reference numerals are given to portions common to FIG. The difference between the configurations of FIG. 1 and FIG. 3 is that a CRC selection unit 9 and a
CRC選択部9は、インストラクションメモリ2から入力されるインストラクションに従い、アドレス発生部3からのアドレス信号、データ発生部4からのデータ信号、若しくは、制御信号発生部5からの制御信号の中からCRC演算部10で使用する複数の情報ビットを選択して出力する。
The CRC selection unit 9 performs CRC calculation from the address signal from the
CRC演算部10は、CRC選択部9からの情報ビットに対する符号語を演算し、この符号語を信号として(以下、符号語信号という)ピン出力選択部6へ出力する。
The
CRC選択部及びCRC演算部10はCRC機能部31を構成している。
The CRC selection unit and the
ピン出力選択部11は、メモリ試験装置のピン毎に備えられ、インストラクションメモリ2からインストラクションが入力される。そして、このインストラクションに従い、アドレス発生部3からのアドレス信号、データ発生部4からのデータ信号、制御信号発生部5からの制御信号、若しくは、CRC演算部10からの符号語の中から1ビットを選択して出力する。
The pin output selection unit 11 is provided for each pin of the memory test apparatus, and receives instructions from the
シーケンス制御部1、インストラクションメモリ2、ピン出力選択部11、発生部30及びCRC機能部31はパターン発生器52を構成している。また、パターン発生器52及びピンエレクトロニクス51はメモリ試験装置81を構成している。
The sequence control unit 1,
図1に示す実施例の動作を図2を用いて説明する。図2は本発明のメモリ試験装置の動作を示すタイミングチャートである。 The operation of the embodiment shown in FIG. 1 will be described with reference to FIG. FIG. 2 is a timing chart showing the operation of the memory test apparatus of the present invention.
図2において、図4と同様に、”A”はアドレス発生部3から発生されるアドレス信号で、ビット幅は”L+1”ビット(Lは整数)である。”T”はデータ発生部4から発生されるデータ信号で、ビット幅は”M+1”ビット(Mは整数)である。また、”RB”は制御信号発生部5から発生される制御信号で、ビット幅は”N+1”ビット(Nは整数)である。
In FIG. 2, as in FIG. 4, “A” is an address signal generated from the
CRC選択部9は、インストラクションメモリ2からのインストラクションに従い、アドレス信号”A[L:0]”の中から40ビット、制御信号”RB[23:0]”の中から24ビットを選択して出力する。
The CRC selection unit 9 selects and outputs 40 bits from the address signal “A [L: 0]” and 24 bits from the control signal “RB [23: 0]” in accordance with the instruction from the
そして、CRC演算部10は、CRC選択部9から入力されるアドレス信号”A[39:0]”及び制御信号”RB[23:0]”を用いて符号語を演算する。演算された符号語は符号語信号”CRA[7:0]”としてピン出力選択部6へ出力される。
Then, the
ピン出力選択部6は、制御信号”RB[N:0]”の中からピン毎に1ビットを選択し、波形整形部7は、選択された制御信号を基にピン1〜ピン8に”RB0”〜”RB7”としてDUT100に出力する。
The pin
次に、ピン出力選択部6は、アドレス信号”A[L:0]”の中からピン毎に1ビットを選択し、波形整形部7は、選択されたアドレス信号を基にピン1〜ピン8に”A0”〜”A7”としてDUT100に出力する。同様に、”A8”〜”A15”、”A16”〜”A23”、”A24”〜”A31”及び”A32”〜”A39”を出力する。
Next, the pin
次に、ピン出力選択部6は、制御信号”RB[N:0]”の中からピン毎に1ビットを選択し、波形整形部7は、選択された制御信号を基にピン1〜ピン8に”RB8”〜”RB15”としてDUT100に出力する。同様に、”RB16”〜”RB23”を出力する。
Next, the pin
そして、ピン出力選択部6は、符号語信号”CRA[7:0]”の中からピン毎に1ビットを選択し、波形整形部7は、選択された符号語信号を基にピン1〜ピン8に”CRA0”〜”CRA7”としてDUT100に出力する。
Then, the pin
CRC演算部10は、CRC選択部9から入力されるデータ信号”T[63:0]を用いて符号語を演算する。演算された符号語は符号語信号”CRB[7:0]”としてピン出力選択部6へ出力される。
The
ピン出力選択部6は、データ信号”T[M:0]”の中からピン毎に1ビットを選択し、波形整形部7は、選択されたデータ信号を基にピン1〜ピン8に”T0”〜”T7”としてDUT100に出力する。同様に、”T8”〜”T15”、”T16”〜”T23”、”T24”〜”T31”、”T32”〜”T39”、”T40”〜”T47”、”T48”〜”T55”、”T56”〜”T63”を出力する。
The pin
最後に、ピン出力選択部6は、符号語信号”CRB[7:0]”の中からピン毎に1ビットを選択し、波形整形部7は、選択された符号語信号を基にピン1〜ピン8に”CRB0”〜”CRB7”としてDUT100に出力する。
Finally, the pin
なお、DUT100からデータを読み出す時には、データ信号”T0”〜”T63”及び”CRB0”〜”CRB7”は期待値判定部8で期待値として使用される。この場合、データ信号”T0”〜”T63”はDUT100に書き込まれているデータと同じになるようにユーザによってテストプログラムに書かれている。
When reading data from the
このように、本発明では、DUT100からデータを読み出す時には、DUT100から符号語が付加された出力信号の情報ビットを割り算し、その余りを確認して良否判定するのではなく、CRC演算部10で演算した期待値、すなわち、DUT100から出力されるデータに対する期待値に基づいて演算した符号語の期待値(以下、符号語期待値という)とDUT100の出力信号を比較して良否判定を行っている。
As described above, in the present invention, when data is read from the
DUT100から出力されるデータは、テストプログラムにおいて前もってDUT100に書き込まれているデータであり、テストプログラムに演算式等で記述されている。そのため、同じ演算式等を用いることでDUT100から出力されるデータに対する期待値を発生することができ、この期待値に基づいて符号語期待値を演算することができる。
The data output from the
この結果、CRC選択部9がインストラクションメモリ2からのインストラクションに従ってアドレス発生部3から出力されるアドレス信号、データ発生部4から出力されるデータ信号及び制御信号発生部5から出力される制御信号の中から複数の情報ビットを選択し、CRC演算部10が選択された情報ビットを用いて符号語を演算して符号語信号を生成し、波形整形部7がアドレス信号、データ信号、若しくは、制御信号に符号語信号を付加してDUT100へ出力、若しくは、期待値判定部8がデータ信号の期待値及び符号語期待値とDUT100からの出力信号を比較判定することにより、DUT100に対して符号語ビットを付加した信号を出力すると共にDUT100からの符号語ビットが付加された出力信号を比較判定することができるので、CRC機能を備えたメモリを試験することが可能になる。
As a result, the CRC selection unit 9 includes an address signal output from the
なお、図1に示す実施例においてピンエレクトロニクス51は波形整形部7及び期待値判定部8で構成されているが、必ずしもこのようにする必要はなく、ピンによっては波形整形部7のみとしてもよい。
In the embodiment shown in FIG. 1, the pin electronics 51 includes the
また、図2に示す実施例においてアドレス信号”A”を40ビット、データ信号”T”を64ビット、制御信号”RB”を24ビット、符号語信号”CRA”を8ビット、符号語信号”CRB”を8ビットとして出力しているが、必ずしもこれに限定されるものではなく、DUT100の仕様に合わせて出力することも可能である。
Further, in the embodiment shown in FIG. 2, the address signal “A” is 40 bits, the data signal “T” is 64 bits, the control signal “RB” is 24 bits, the code word signal “CRA” is 8 bits, and the code word signal “ Although CRB ″ is output as 8 bits, the present invention is not necessarily limited to this, and can be output in accordance with the specifications of the
1 シーケンス制御部
2 インストラクションメモリ
3 アドレス発生部
4 データ発生部
5 制御信号発生部
6,11 ピン出力選択部
7 波形整形部
8 期待値判定部
9 CRC選択部
10 CRC演算部
30 発生部
31 CRC機能部
50,52 パターン発生器
51 ピンエレクトロニクス
100 DUT
DESCRIPTION OF SYMBOLS 1
Claims (5)
前記DUTから出力されるデータに対する期待値に基づいて演算した符号語期待値と前記DUTから出力されるデータに付加された符号語を比較して良否判定を行う
ことを特徴とするメモリ試験装置。 A memory test apparatus in which a memory having a CRC function is a DUT,
A memory test apparatus for performing pass / fail judgment by comparing an expected codeword value calculated based on an expected value for data output from the DUT and a codeword added to data output from the DUT.
演算した符号語をアドレス信号、データ信号、若しくは、制御信号に付加して出力する
ことを特徴とするメモリ試験装置。 A memory test apparatus in which a memory having a CRC function is a DUT,
A memory test apparatus characterized in that the calculated code word is added to an address signal, a data signal, or a control signal and output.
インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択し、この複数の情報ビットに対する符号語を演算して符号語信号を生成すると共に前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から1ビットを選択してパターン信号を出力するパターン発生器と、
前記パターン信号を波形整形して前記DUTへ印加するピンエレクトロニクスと
を備えたことを特徴とするメモリ試験装置。 A memory test apparatus in which a memory having a CRC function is a DUT,
A plurality of information bits are selected from an address signal, a data signal, or a control signal according to an instruction, a code word is calculated for the plurality of information bits, and a code word signal is generated according to the instruction. A pattern generator for selecting a bit from a data signal, the control signal, or the codeword signal and outputting a pattern signal;
A memory test apparatus comprising: pin electronics that shapes the pattern signal and applies the waveform signal to the DUT.
インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択し、この複数の情報ビットに対する符号語を演算して符号語信号を生成すると共に前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から1ビットを選択してパターン信号を出力するパターン発生器と、
前記パターン信号を波形整形して前記DUTへ印加すると共に前記パターン信号と前記DUTからの出力信号を比較判定するピンエレクトロニクスと
を備えたことを特徴とするメモリ試験装置。 A memory test apparatus in which a memory having a CRC function is a DUT,
A plurality of information bits are selected from an address signal, a data signal, or a control signal according to an instruction, a code word is calculated for the plurality of information bits, and a code word signal is generated according to the instruction. A pattern generator for selecting a bit from a data signal, the control signal, or the codeword signal and outputting a pattern signal;
A memory test apparatus comprising: pin electronics for shaping the waveform of the pattern signal and applying the waveform signal to the DUT and comparing the pattern signal with an output signal from the DUT.
テストプログラムのシーケンスを制御するシーケンス制御部と、
このシーケンス制御部からの信号によりインストラクションを出力するインストラクションメモリと、
前記インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号を発生する発生部と、
前記インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択して前記複数の情報ビットに対する符号語を演算し、符号語信号を出力するCRC機能部と、
前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から1ビットを選択してパターン信号を出力するピン出力選択部とから構成されることを特徴とする
請求項3若しくは請求項4に記載のメモリ試験装置。 The pattern generator is
A sequence controller for controlling the sequence of the test program;
An instruction memory that outputs instructions according to signals from the sequence control unit;
A generating unit for generating an address signal, a data signal, or a control signal according to the instructions;
A CRC function unit that selects a plurality of information bits from an address signal, a data signal, or a control signal according to the instructions, calculates a code word for the plurality of information bits, and outputs a code word signal;
And a pin output selection unit configured to select one bit from the address signal, the data signal, the control signal, or the codeword signal according to the instruction and output a pattern signal. Item 5. A memory test apparatus according to Item 3 or Item 4.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006307577A JP2008123623A (en) | 2006-11-14 | 2006-11-14 | Memory testing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006307577A JP2008123623A (en) | 2006-11-14 | 2006-11-14 | Memory testing device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008123623A true JP2008123623A (en) | 2008-05-29 |
Family
ID=39508210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006307577A Pending JP2008123623A (en) | 2006-11-14 | 2006-11-14 | Memory testing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008123623A (en) |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5493334A (en) * | 1977-12-30 | 1979-07-24 | Ricoh Co Ltd | Memory information check system for information processor |
JPH01162300A (en) * | 1987-12-18 | 1989-06-26 | Nec Corp | Rom checking circuit testing system |
JPH01292550A (en) * | 1988-05-20 | 1989-11-24 | Nec Corp | Error detecting circuit |
JPH02195599A (en) * | 1989-01-24 | 1990-08-02 | Ricoh Co Ltd | Information processor |
JPH0328598U (en) * | 1989-07-26 | 1991-03-22 | ||
JPH03252576A (en) * | 1990-03-01 | 1991-11-11 | Nec Corp | Self-diagnostic rom |
JPH0636600A (en) * | 1992-07-16 | 1994-02-10 | Fujitsu Ltd | Semiconductor memory |
JPH0836035A (en) * | 1994-07-22 | 1996-02-06 | Advantest Corp | Test pattern generating unit |
JP2002182991A (en) * | 2000-12-12 | 2002-06-28 | Nec Corp | Electronic disk unit and its address line fault detecting method |
JP2002288996A (en) * | 2001-03-26 | 2002-10-04 | Hitachi Ltd | Pattern generating circuit and test device |
JP2004327036A (en) * | 2004-08-06 | 2004-11-18 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit and inspection method of semiconductor integrated circuit |
JP2005011451A (en) * | 2003-06-19 | 2005-01-13 | Advantest Corp | Test device and program |
-
2006
- 2006-11-14 JP JP2006307577A patent/JP2008123623A/en active Pending
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5493334A (en) * | 1977-12-30 | 1979-07-24 | Ricoh Co Ltd | Memory information check system for information processor |
JPH01162300A (en) * | 1987-12-18 | 1989-06-26 | Nec Corp | Rom checking circuit testing system |
JPH01292550A (en) * | 1988-05-20 | 1989-11-24 | Nec Corp | Error detecting circuit |
JPH02195599A (en) * | 1989-01-24 | 1990-08-02 | Ricoh Co Ltd | Information processor |
JPH0328598U (en) * | 1989-07-26 | 1991-03-22 | ||
JPH03252576A (en) * | 1990-03-01 | 1991-11-11 | Nec Corp | Self-diagnostic rom |
JPH0636600A (en) * | 1992-07-16 | 1994-02-10 | Fujitsu Ltd | Semiconductor memory |
JPH0836035A (en) * | 1994-07-22 | 1996-02-06 | Advantest Corp | Test pattern generating unit |
JP2002182991A (en) * | 2000-12-12 | 2002-06-28 | Nec Corp | Electronic disk unit and its address line fault detecting method |
JP2002288996A (en) * | 2001-03-26 | 2002-10-04 | Hitachi Ltd | Pattern generating circuit and test device |
JP2005011451A (en) * | 2003-06-19 | 2005-01-13 | Advantest Corp | Test device and program |
JP2004327036A (en) * | 2004-08-06 | 2004-11-18 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit and inspection method of semiconductor integrated circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5086709B2 (en) | Semiconductor memory device having data input / output error detection function | |
US7657801B2 (en) | Test apparatus, program, and test method | |
KR20150094112A (en) | Semiconductor Memory Apparatus and Operating Method Thereof | |
JP2005228039A (en) | Semiconductor device and its memory test method | |
JP2009048751A (en) | Error correction code (ecc) circuit test mode | |
US9287003B2 (en) | Multi-cycle write leveling | |
JP2006318115A (en) | Semiconductor storage device, semiconductor storage device functional test method, and electronic device comprising semiconductor storage device | |
JP2008176828A (en) | Test circuit and test method of error detection correcting circuit | |
JP2008123623A (en) | Memory testing device | |
JP2006242569A (en) | Testing device and testing method | |
JP2006059477A (en) | Testing apparatus and testing method | |
JP5077806B2 (en) | Memory test equipment | |
US9513903B2 (en) | Fault-tolerant system and fault-tolerant operating method capable of synthesizing result by at least two calculation modules | |
JP2015056191A (en) | BIST circuit | |
KR20060020689A (en) | Test equipment | |
JP4009461B2 (en) | Semiconductor device | |
CN112540866B (en) | Memory device and data access method thereof | |
JP4045262B2 (en) | ROM test method and ROM test circuit | |
JP5136164B2 (en) | Connection error detection device, connection error detection method, and connection error detection program | |
JP4526985B2 (en) | Test system | |
TWI641846B (en) | A wire order testing method, apparatus, and electronic device | |
JP2007240390A (en) | Inspection method and device for semiconductor integrated circuit | |
JP2013064621A (en) | Method of shortening rom test time | |
JP2006217318A (en) | Data communication system | |
JP2006079678A (en) | Memory test circuit and memory test method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091014 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091215 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100315 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100507 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100610 |