JP2006217318A - Data communication system - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a data communication system capable of error correction without adding a complicated circuit. <P>SOLUTION: This data communication system comprises a CPU 10, a write address selection circuit 11, an ECC generation circuit 12, a RAM 13, a read source selection circuit 14, an ECC correction circuit 15, and a serial communication circuit 16. Thus, an error correction code generation function and/or an error correction function out of error correction functions included in a memory is utilized for the transmission and/or reception of data to/from the outside. Accordingly, since the error correction code generation function and/or the error correction function used in the memory can be utilized as it is for the transmission and reception of data, an error correction can be made without adding a complicated circuit. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明はデータ通信システムに関するものであり、より詳細にはエラー訂正機能を備えたデータ通信システムに関する。   The present invention relates to a data communication system, and more particularly to a data communication system having an error correction function.

データ通信は、正確にデータを送受信することが要求される。そのため、エラーのないデータを送信することが最も大切だが、エラーが発生した場合、エラーを検出し訂正する技術も必要となってくる。エラーの原因がノイズである場合の対策として、各コードデータをノイズの多い期間と少ない期間との比に合わせて分けてデータを並び替えて送受信するという方法が提案されている（例えば、特許文献１など）。しかしながら、このような方法を行うには複雑な回路構成が必要となる。   Data communication is required to transmit and receive data accurately. Therefore, it is most important to transmit error-free data, but when an error occurs, a technique for detecting and correcting the error is also required. As a countermeasure when the cause of error is noise, a method has been proposed in which each code data is rearranged according to the ratio between a period with a lot of noise and a period with a little noise, and the data is rearranged and transmitted (for example, Patent Documents). 1). However, in order to perform such a method, a complicated circuit configuration is required.

データ通信におけるエラーの検出や訂正はデータ通信システム自身ではなく、データ通信システムを利用するアプリケーション側で行う場合が多い。このようにすることにより、アプリケーションの変更によりエラー検出及びエラー訂正の方法の変更に柔軟に対応することができるからである。   In many cases, detection and correction of errors in data communication are performed not by the data communication system itself but by an application using the data communication system. By doing so, it is possible to flexibly cope with changes in error detection and error correction methods by changing applications.

しかしながら、このようなアプリケーションによる対応では、アプリケーション側のエラーが発生する危険もある。   However, in such a response by the application, there is a risk that an error on the application side occurs.

一方、ＲＡＭ（Random Access Memory）には、パリティビットやＥＣＣ（Error Correcting Code）等のエラー検出、訂正機能を回路自身に備えているものがある。例えばパリティビット付きＲＡＭの場合、データ用とは別にパリティビットと言われる１ビットのデータを通常の読み書き用のビットデータ以外に読み書きを行うことにより、データの整合性を確認する。   On the other hand, some RAMs (Random Access Memory) are provided with error detection and correction functions such as parity bits and ECC (Error Correcting Code) in the circuit itself. For example, in the case of a RAM with a parity bit, data consistency is confirmed by reading and writing 1-bit data, which is called a parity bit, in addition to data, in addition to normal bit data for reading and writing.

更には、ＥＣＣ回路を備えたＲＡＭも存在する。これはデータをメモリに書き込む際に書き込みを行うデータに応じてＥＣＣ生成回路がＥＣＣを生成し、ＲＡＭにデータと関連付けたＥＣＣを格納する。そして、読み出し時に、データとＥＣＣを読み出し、読み出したＥＣＣによって読み出したデータが正しいかどうかを確認する。更には、ＥＣＣによりデータの誤りを訂正することも可能となる。   Furthermore, there is a RAM having an ECC circuit. In this case, when data is written to the memory, the ECC generation circuit generates an ECC according to the data to be written, and stores the ECC associated with the data in the RAM. Then, at the time of reading, the data and ECC are read, and it is confirmed whether or not the read data is correct by the read ECC. Furthermore, it is possible to correct data errors by ECC.

しかしながら、ＲＡＭにＥＣＣ回路を備えたデータ通信システムはあったものの、このＥＣＣ回路をデータ通信にも利用することはなかった。以下に、従来技術におけるデータ通信システムについて説明する。   However, although there was a data communication system provided with an ECC circuit in the RAM, this ECC circuit was not used for data communication. Below, the data communication system in a prior art is demonstrated.

図９は、従来技術におけるデータ通信システムの例を示す図である。データ通信システム３は、ＣＰＵ３０、書き込み先選択回路３１、ＥＣＣ生成回路３２、ＲＡＭ３３、ＥＣＣ訂正回路３４、読み出し元選択回路３５、シリアル通信回路３６を備える。   FIG. 9 is a diagram showing an example of a data communication system in the prior art. The data communication system 3 includes a CPU 30, a write destination selection circuit 31, an ECC generation circuit 32, a RAM 33, an ECC correction circuit 34, a read source selection circuit 35, and a serial communication circuit 36.

ＣＰＵ３０は、データ通信システム３における各種制御を実行する。書き込み先選択回路３１は、ＣＰＵ３０から入力する選択信号に基づいてＲＡＭ３３とシリアル通信回路３６のいずれかにデータを書き込む回路である。ＥＣＣ生成回路３２は、入力データに基づいてＥＣＣを生成し、ＲＡＭ３３に生成したＥＣＣを書き込む回路である。   The CPU 30 executes various controls in the data communication system 3. The write destination selection circuit 31 is a circuit that writes data to either the RAM 33 or the serial communication circuit 36 based on a selection signal input from the CPU 30. The ECC generation circuit 32 is a circuit that generates an ECC based on input data and writes the generated ECC in the RAM 33.

ＲＡＭ３３は、データ及びＥＣＣを格納する記憶手段である。ＲＡＭ３３は、データ部３３０とＥＣＣ部３３１を備える。データ部３３０はデータを格納し、ＥＣＣ部３３１はＥＣＣを格納する。   The RAM 33 is a storage unit that stores data and ECC. The RAM 33 includes a data unit 330 and an ECC unit 331. The data unit 330 stores data, and the ECC unit 331 stores ECC.

ＥＣＣ訂正回路３４は、読み出しを行ったデータ及びＥＣＣに基づいて読み出したデータのエラーの有無を判定し、エラーが存在した場合にはデータの訂正を行う回路である。読み出し元選択回路３５は、ＣＰＵ３０から入力する選択信号に基づいてＲＡＭ３３とシリアル通信回路３６のいずれかからデータの読み出しを行う回路である。   The ECC correction circuit 34 is a circuit that determines whether there is an error in the read data and the read data based on the ECC, and corrects the data if an error exists. The read source selection circuit 35 is a circuit that reads data from either the RAM 33 or the serial communication circuit 36 based on a selection signal input from the CPU 30.

従来技術における、ＲＡＭ３３にデータの書き込みを行う場合の処理の流れについて説明する。まず、ＣＰＵ３０が、書き込み先選択回路３１に書き込み先をＲＡＭ３３にする旨の選択信号を出力する。そしてＣＰＵ３０は、送信を行うデータを書き込み先選択回路３１及びＥＣＣ生成回路３２に出力する。   The flow of processing when data is written to the RAM 33 in the prior art will be described. First, the CPU 30 outputs a selection signal indicating that the writing destination is the RAM 33 to the writing destination selection circuit 31. Then, the CPU 30 outputs data to be transmitted to the write destination selection circuit 31 and the ECC generation circuit 32.

書き込み先選択回路３１は、ＣＰＵ３０から選択信号及び書き込みデータを入力すると、入力した選択信号により書き込み先をＲＡＭ３３と判定し、ＲＡＭ３３のデータ部３３０に入力した書き込みデータの書き込みを行う。   When the selection signal and the write data are input from the CPU 30, the write destination selection circuit 31 determines that the write destination is the RAM 33 based on the input selection signal, and writes the write data input to the data unit 330 of the RAM 33.

ＥＣＣ生成回路３２は、ＣＰＵ３０から書き込みデータを入力すると、入力した書き込みデータに基づいてＥＣＣの生成を行う。ＥＣＣ生成回路３２は、ＥＣＣを生成すると、ＲＡＭ３３のＥＣＣ部３３１に生成したＥＣＣの書き込みを行う。   When the write data is input from the CPU 30, the ECC generation circuit 32 generates an ECC based on the input write data. When the ECC generation circuit 32 generates the ECC, the ECC generation circuit 32 writes the generated ECC in the ECC unit 331 of the RAM 33.

次にデータ通信システム３が、ＲＡＭ３３からデータの読み出しを行う場合の処理の流れについて説明する。ＣＰＵ３０が、読み出し元選択回路３５に読み出し元がＲＡＭ３３である旨の選択信号を出力する。   Next, the flow of processing when the data communication system 3 reads data from the RAM 33 will be described. The CPU 30 outputs a selection signal indicating that the reading source is the RAM 33 to the reading source selection circuit 35.

読み出し元選択回路３５は、ＣＰＵ３０から選択信号を入力すると、入力した選択信号によりＲＡＭ３３から読み出しデータ及びＥＣＣを入力する。読み出し元選択回路３５は読み出しデータ及びＥＣＣを入力すると、入力した読み出しデータ及びＥＣＣをＥＣＣ訂正回路３４に出力する。   When a selection signal is input from the CPU 30, the read source selection circuit 35 inputs read data and ECC from the RAM 33 according to the input selection signal. When the read data and ECC are input, the read source selection circuit 35 outputs the input read data and ECC to the ECC correction circuit 34.

ＥＣＣ訂正回路３４は、読み出し元選択回路３５から読み出しデータ及びＥＣＣを入力すると、入力したＥＣＣに基づいて入力した読み出しデータが正しいデータであるか否かの判定を行う。正しいデータであると判定した場合、ＥＣＣ訂正回路３４は、入力した読み出しデータをＣＰＵ３０に対して出力する。正しいデータでないと判定した場合、ＥＣＣ訂正回路３４は、入力したＥＣＣに基づいて入力した読み出しデータの訂正を行う。訂正が完了するとＥＣＣ訂正回路３４は、訂正した読み出しデータをＣＰＵ３０に対して出力する。   When the read data and ECC are input from the read source selection circuit 35, the ECC correction circuit 34 determines whether the input read data is correct data based on the input ECC. If it is determined that the data is correct, the ECC correction circuit 34 outputs the input read data to the CPU 30. If it is determined that the data is not correct, the ECC correction circuit 34 corrects the input read data based on the input ECC. When the correction is completed, the ECC correction circuit 34 outputs the corrected read data to the CPU 30.

次に、データ通信システム３におけるデータの送信方法について説明する。まず、ＣＰＵ３０が書き込み先選択回路３１にデータの書き込み先がシリアル通信回路３６である旨の選択信号及び書き込みデータを出力する。書き込み先選択回路３１は、ＣＰＵ３０から選択信号及び書き込みデータを入力すると、選択信号に基づいてシリアル通信回路３６に入力した書き込みデータの書き込みを行う。   Next, a data transmission method in the data communication system 3 will be described. First, the CPU 30 outputs a selection signal and write data indicating that the data write destination is the serial communication circuit 36 to the write destination selection circuit 31. When the selection signal and write data are input from the CPU 30, the write destination selection circuit 31 writes the write data input to the serial communication circuit 36 based on the selection signal.

シリアル通信回路３６は、書き込み先選択回路３１により書き込みデータが書き込まれると、書き込まれた書き込みデータを通信プロトコルに準じた形式で接続された送信端子より送信する。   When the write data is written by the write destination selection circuit 31, the serial communication circuit 36 transmits the written data that has been written from a transmission terminal connected in a format that conforms to the communication protocol.

続いて、従来技術におけるデータ受信時の処理の流れについて説明する。まず、シリアル通信回路３６が、読み出しデータを受信する。シリアル通信回路３６は、受信した読み出しデータを受信データ記憶部３６１に格納する。次にＣＰＵ３０が、読み出し元選択回路３５に読み出し元がシリアル通信回路３６である旨の選択信号を出力する。   Next, the flow of processing at the time of data reception in the prior art will be described. First, the serial communication circuit 36 receives read data. The serial communication circuit 36 stores the received read data in the received data storage unit 361. Next, the CPU 30 outputs a selection signal indicating that the reading source is the serial communication circuit 36 to the reading source selection circuit 35.

読み出し元選択回路３５は、ＣＰＵ３０から選択信号を入力すると、入力した選択信号によりシリアル通信回路３６から読み出しデータを入力する。読み出し元選択回路３５は読み出しデータを入力すると、入力した読み出しデータをＣＰＵ３０に対して出力する。   When the selection signal is input from the CPU 30, the read source selection circuit 35 inputs read data from the serial communication circuit 36 according to the input selection signal. When the read source selection circuit 35 receives the read data, the read source selection circuit 35 outputs the input read data to the CPU 30.

データ通信システム３がこのような構成の場合、ＲＡＭへのデータの読み書きはＥＣＣを利用することによりエラーの訂正が行われるため、データの信頼性が増す。しかしながら、データ通信時にはエラーの検出及び訂正を行う機能が備えられておらず、送受信したデータの信頼性を高めるためにはデータ通信システムを利用するアプリケーション側で対応しなければならなかった。
特開２００１−８６００７号公報 In the case where the data communication system 3 has such a configuration, reading and writing of data to and from the RAM performs error correction by using ECC, so that the reliability of data is increased. However, a function for detecting and correcting an error is not provided at the time of data communication, and the application side using the data communication system has to cope with it in order to increase the reliability of transmitted / received data.
JP 2001-86007 A

このように、従来技術におけるデータ通信システムは、データ通信時におけるエラー検出及び訂正の機能を備えておらず、送受信したデータにエラーが含まれていた場合、アプリケーション側で対応しなければならないという問題点があった。   As described above, the data communication system in the prior art does not have an error detection and correction function at the time of data communication, and if the transmitted / received data includes an error, the application side must deal with the problem. There was a point.

本発明におけるデータ通信システムは、エラー訂正機能を有するメモリを備えたデータ通信システムであって、前記メモリの有するエラー訂正機能のうちエラー訂正コード生成機能及び／又はエラー訂正機能を外部とのデータの送信及び／又は受信に利用したデータ通信システムである。このような構成によりメモリが使用しているエラー訂正コード生成機能及び／又はエラー訂正機能をデータの送受信にそのまま利用することができるため、複雑な回路を追加することなくエラー訂正を行うことが可能となる。   A data communication system according to the present invention is a data communication system including a memory having an error correction function, and includes an error correction code generation function and / or an error correction function among the error correction functions of the memory. A data communication system used for transmission and / or reception. With this configuration, the error correction code generation function and / or error correction function used by the memory can be used as it is for data transmission / reception, so that error correction can be performed without adding complicated circuits. It becomes.

本発明におけるデータ通信システムは、データに基づいてエラー訂正コードを生成するエラー訂正コード生成手段と、前記エラー訂正コード生成手段により生成されたエラー訂正コードと、当該エラー訂正コードに対応するデータとを互いに関連付けて格納する記憶手段と、前記記憶手段に格納されたエラー訂正コードに基づいて当該エラー訂正コードに対応するデータの訂正を行うエラー訂正手段と、前記エラー訂正コード生成手段によって生成されたエラー訂正コードと当該エラー訂正コードと対応するデータを外部に送信するデータ送信手段と、外部より送信されたエラー訂正コードと当該エラー訂正コードと対応するデータを受信するデータ受信手段とを備え、前記エラー訂正手段は、前記データ受信手段により受信されたエラー訂正コードに基づいて当該エラー訂正コードと対応するデータの訂正を行うデータ通信システムである。このような構成により記憶手段が使用しているエラー訂正コード生成手段及びエラー訂正手段をデータの送受信にそのまま利用することができるため、複雑な回路を追加することなくエラー訂正を行うことが可能となる。   The data communication system according to the present invention includes an error correction code generation unit that generates an error correction code based on data, an error correction code generated by the error correction code generation unit, and data corresponding to the error correction code. Storage means for storing the data in association with each other, error correction means for correcting data corresponding to the error correction code based on the error correction code stored in the storage means, and the error generated by the error correction code generation means A data transmission means for transmitting the correction code and data corresponding to the error correction code to the outside; and an error correction code transmitted from the outside and data receiving means for receiving the data corresponding to the error correction code. The correction means includes an error correction received by the data receiving means. Based on the code which is a data communication system for correcting data corresponding to the error correction code. With such a configuration, the error correction code generation means and the error correction means used by the storage means can be used as they are for data transmission / reception, so that error correction can be performed without adding complicated circuits. Become.

本発明におけるデータ通信システムは、データに基づいてエラー訂正コードを生成するエラー訂正コード生成手段と、前記エラー訂正コード生成手段により生成されたエラー訂正コードと、当該エラー訂正コードに対応するデータとを互いに関連付けて格納する記憶手段と、前記記憶手段に格納されたエラー訂正コードに基づいて当該エラー訂正コードに対応するデータの訂正を行うエラー訂正手段と、前記エラー訂正コード生成手段によって生成されたエラー訂正コードと当該エラー訂正コードと対応するデータを外部に送信するデータ送信手段とを備えたデータ通信システムである。このような構成により記憶手段が使用しているエラー訂正コード生成手段をデータの送受信にそのまま利用することができるため、複雑な回路を追加することなくエラー訂正を行うことが可能となる。   The data communication system according to the present invention includes an error correction code generation unit that generates an error correction code based on data, an error correction code generated by the error correction code generation unit, and data corresponding to the error correction code. Storage means for storing the data in association with each other, error correction means for correcting data corresponding to the error correction code based on the error correction code stored in the storage means, and the error generated by the error correction code generation means A data communication system including a correction code and data transmission means for transmitting data corresponding to the error correction code to the outside. With this configuration, the error correction code generation means used by the storage means can be used as it is for data transmission / reception, so that error correction can be performed without adding a complicated circuit.

本発明におけるデータ通信システムは、データに基づいてエラー訂正コードを生成するエラー訂正コード生成手段と、前記エラー訂正コード生成手段により生成されたエラー訂正コードと、当該エラー訂正コードに対応するデータとを互いに関連付けて格納する記憶手段と、前記記憶手段に格納されたエラー訂正コードに基づいて当該エラー訂正コードに対応するデータの訂正を行うエラー訂正手段と、外部より送信されたエラー訂正コードと当該エラー訂正コードと対応するデータを受信するデータ受信手段とを備え、前記エラー訂正手段は、前記データ受信手段により受信されたエラー訂正コードに基づいて当該エラー訂正コードと対応するデータの訂正を行うデータ通信システムである。このような構成により記憶手段が使用しているエラー訂正手段をデータの送受信にそのまま利用することができるため、複雑な回路を追加することなくエラー訂正を行うことが可能となる。   The data communication system according to the present invention includes an error correction code generation unit that generates an error correction code based on data, an error correction code generated by the error correction code generation unit, and data corresponding to the error correction code. Storage means for storing the data in association with each other, error correction means for correcting data corresponding to the error correction code based on the error correction code stored in the storage means, an error correction code transmitted from the outside, and the error A data receiving means for receiving data corresponding to the correction code, wherein the error correction means corrects the data corresponding to the error correction code based on the error correction code received by the data receiving means. System. With this configuration, the error correction means used by the storage means can be used as it is for data transmission / reception, so that error correction can be performed without adding a complicated circuit.

本発明によれば複雑な回路を追加することなくエラー訂正を行うことが可能なデータ通信システムを提供することが可能となる。   According to the present invention, it is possible to provide a data communication system capable of performing error correction without adding a complicated circuit.

図１は、本発明の実施の形態１におけるデータ通信システムの構成を示すブロック図である。データ通信システム１は、ＲＡＭ及びシリアル通信回路を備えたマイクロコンピュータである。データ通信システム１は、ＣＰＵ１０、書き込み先選択回路１１、ＥＣＣ生成回路１２、ＲＡＭ１３、読み出し元選択回路１４、ＥＣＣ訂正回路１５、シリアル通信回路１６を備える。   FIG. 1 is a block diagram showing a configuration of a data communication system according to Embodiment 1 of the present invention. The data communication system 1 is a microcomputer including a RAM and a serial communication circuit. The data communication system 1 includes a CPU 10, a write destination selection circuit 11, an ECC generation circuit 12, a RAM 13, a read source selection circuit 14, an ECC correction circuit 15, and a serial communication circuit 16.

ＣＰＵ１０は、データ通信システム１における各種制御を実行する制御手段である。書き込み先選択回路１１は、ＣＰＵ１０から入力する選択信号に基づいてＲＡＭ１３とシリアル通信回路１６のいずれかにデータを書き込む回路である。ＥＣＣ生成回路１２はエラー訂正コード生成手段であって、入力データに基づいてＥＣＣを生成し、ＣＰＵ１０から入力する選択信号に基づいてＲＡＭ１３とシリアル通信回路１６のいずれかに生成したＥＣＣを書き込む回路である。ＥＣＣは通常、８ビットのデータに対して５ビット、１６ビットのデータに対して６ビット生成されるが、ＥＣＣのビット数、データ形式については特に限定されない。   The CPU 10 is a control unit that executes various controls in the data communication system 1. The write destination selection circuit 11 is a circuit that writes data to either the RAM 13 or the serial communication circuit 16 based on a selection signal input from the CPU 10. The ECC generation circuit 12 is an error correction code generation unit that generates an ECC based on input data and writes the generated ECC to either the RAM 13 or the serial communication circuit 16 based on a selection signal input from the CPU 10. is there. ECC is normally generated 5 bits for 8-bit data and 6 bits for 16-bit data, but the number of ECC bits and the data format are not particularly limited.

ＲＡＭ１３は、データ及びＥＣＣを格納する記憶手段である。ＲＡＭ１３は、データ部１３０とＥＣＣ部１３１を備える。データ部１３０はデータを格納し、ＥＣＣ部１３１はＥＣＣを格納する。   The RAM 13 is storage means for storing data and ECC. The RAM 13 includes a data unit 130 and an ECC unit 131. The data unit 130 stores data, and the ECC unit 131 stores ECC.

読み出し元選択回路１４は、ＣＰＵ１０から入力する選択信号に基づいてＲＡＭ１３とシリアル通信回路１６のいずれかからデータ及びＥＣＣの読み出しを行う回路である。ＥＣＣ訂正回路１５はエラー訂正手段であって、読み出しを行ったデータ及びＥＣＣに基づいて読み出したデータのエラーの有無を判定し、エラーがあった場合にはデータの訂正を行う回路である。   The read source selection circuit 14 is a circuit that reads data and ECC from either the RAM 13 or the serial communication circuit 16 based on a selection signal input from the CPU 10. The ECC correction circuit 15 is an error correction unit that determines whether or not there is an error in the read data and the read data based on the ECC, and corrects the data if there is an error.

シリアル通信回路１６はデータ送信及び受信手段であって、バッファに書き込まれたデータの送信及び受信を行うための回路である。シリアル通信回路１６は、送信データ記憶部１６０、送信ＥＣＣ記憶部１６１、受信データ記憶部１６２、受信ＥＣＣ記憶部１６３を備える。送信データ記憶部１６０、送信ＥＣＣ記憶部１６１、受信データ記憶部１６２、受信ＥＣＣ記憶部１６３は、それぞれ送信データ、送信ＥＣＣ、受信データ、受信ＥＣＣを格納するバッファである。   The serial communication circuit 16 is a data transmission / reception means, and is a circuit for transmitting and receiving data written in the buffer. The serial communication circuit 16 includes a transmission data storage unit 160, a transmission ECC storage unit 161, a reception data storage unit 162, and a reception ECC storage unit 163. The transmission data storage unit 160, the transmission ECC storage unit 161, the reception data storage unit 162, and the reception ECC storage unit 163 are buffers that store transmission data, transmission ECC, reception data, and reception ECC, respectively.

次に、図２に示すフローチャートを用いて、本発明の実施の形態１におけるデータ送信時の処理の流れについて説明する。まず、ＣＰＵ１０が、書き込み先選択回路１１及びＥＣＣ生成回路１２に書き込み先をシリアル通信回路１６にする旨の選択信号を出力する（Ｓ１１）。選択信号は書き込み先が２箇所に限定される場合は１ビットのビットデータでよいが、複数ビットのビットデータで構成されていてもよい。そしてＣＰＵ１０は、送信を行うデータを書き込み先選択回路１１及びＥＣＣ生成回路１２に出力する（Ｓ１２）。   Next, the flow of processing at the time of data transmission in Embodiment 1 of the present invention will be described using the flowchart shown in FIG. First, the CPU 10 outputs a selection signal indicating that the write destination is the serial communication circuit 16 to the write destination selection circuit 11 and the ECC generation circuit 12 (S11). The selection signal may be 1-bit bit data when the write destination is limited to two locations, but may be composed of multiple bits of bit data. Then, the CPU 10 outputs data to be transmitted to the write destination selection circuit 11 and the ECC generation circuit 12 (S12).

書き込み先選択回路１１は、ＣＰＵ１０から選択信号及び送信データを入力すると、入力した選択信号により書き込み先をシリアル通信回路１６と判定し、シリアル通信回路１６の送信データ記憶部１６０に入力した送信データの書き込みを行う（Ｓ１３）。   When the selection signal and transmission data are input from the CPU 10, the write destination selection circuit 11 determines that the write destination is the serial communication circuit 16 based on the input selection signal, and transmits the transmission data input to the transmission data storage unit 160 of the serial communication circuit 16. Writing is performed (S13).

ＥＣＣ生成回路１２は、ＣＰＵ１０から選択信号及び送信データを入力すると、まず、入力した送信データに基づいてＥＣＣの生成を行う（Ｓ１４）。ＥＣＣ生成回路１２は、ＥＣＣを生成すると入力した選択信号により書き込み先をシリアル通信回路１６と判定し、シリアル通信回路１６の送信ＥＣＣ記憶部１６１に生成したＥＣＣの書き込みを行う（Ｓ１５）。   When the selection signal and the transmission data are input from the CPU 10, the ECC generation circuit 12 first generates an ECC based on the input transmission data (S14). When the ECC is generated, the ECC generation circuit 12 determines that the write destination is the serial communication circuit 16 based on the input selection signal, and writes the generated ECC in the transmission ECC storage unit 161 of the serial communication circuit 16 (S15).

シリアル通信回路１６は、送信データ記憶部１６０及び送信ＥＣＣ記憶部１６１に送信データ及びＥＣＣが書き込まれると、書き込まれた送信データ及びＥＣＣを互いに関連付けて通信プロトコルに準じた形式でシリアル通信回路１６に接続された送信端子より送信する（Ｓ１６）。このときの通信プロトコルは特に限定されない。   When the transmission data and the ECC are written in the transmission data storage unit 160 and the transmission ECC storage unit 161, the serial communication circuit 16 associates the written transmission data and the ECC with each other to the serial communication circuit 16 in a format according to the communication protocol. Transmission is performed from the connected transmission terminal (S16). The communication protocol at this time is not particularly limited.

続いて、図３に示すフローチャートを用いて、本発明の実施の形態１におけるデータ受信時の処理の流れについて説明する。まず、シリアル通信回路１６が、シリアル通信回路１６に接続された受信端子より、互いに関連付けられた受信データ及びＥＣＣを受信する（Ｓ２１）。シリアル通信回路１６は、受信した受信データを受信データ記憶部１６２に、受信したＥＣＣを受信ＥＣＣ記憶部１６３にそれぞれ格納する。次にＣＰＵ１０が、読み出し元選択回路１４に読み出し元がシリアル通信回路１６である旨の選択信号を出力する（Ｓ２２）。   Next, the flow of processing at the time of data reception in Embodiment 1 of the present invention will be described using the flowchart shown in FIG. First, the serial communication circuit 16 receives reception data and ECC associated with each other from the reception terminal connected to the serial communication circuit 16 (S21). The serial communication circuit 16 stores the received data received in the received data storage unit 162, and the received ECC stored in the received ECC storage unit 163. Next, the CPU 10 outputs a selection signal indicating that the reading source is the serial communication circuit 16 to the reading source selection circuit 14 (S22).

読み出し元選択回路１４は、ＣＰＵ１０から選択信号を入力すると、入力した選択信号によりシリアル通信回路１６から受信データ及びＥＣＣを入力する（Ｓ２３）。読み出し元選択回路１４は受信データ及びＥＣＣを入力すると、入力した受信データ及びＥＣＣをＥＣＣ訂正回路１５に出力する。   When the selection signal is input from the CPU 10, the reading source selection circuit 14 inputs received data and ECC from the serial communication circuit 16 according to the input selection signal (S23). When the reading source selection circuit 14 receives the reception data and ECC, the reading source selection circuit 14 outputs the input reception data and ECC to the ECC correction circuit 15.

ＥＣＣ訂正回路１５は、読み出し元選択回路１４から受信データ及びＥＣＣを入力すると入力したＥＣＣに基づいて入力した受信データが正しいデータであるか否かの判定を行う（Ｓ２４）。正しいデータであると判定した場合（Ｓ２５）、ＥＣＣ訂正回路１５は、入力した受信データをＣＰＵ１０に対して出力する（Ｓ２７）。正しいデータでないと判定した場合、ＥＣＣ訂正回路１５は、入力したＥＣＣに基づいて入力した受信データの訂正を行う（Ｓ２６）。訂正が完了するとＥＣＣ訂正回路１５は、訂正した受信データをＣＰＵ１０に対して出力する（Ｓ２７）。   When the reception data and ECC are input from the read source selection circuit 14, the ECC correction circuit 15 determines whether or not the input reception data is correct data based on the input ECC (S24). If it is determined that the data is correct (S25), the ECC correction circuit 15 outputs the input received data to the CPU 10 (S27). If it is determined that the data is not correct, the ECC correction circuit 15 corrects the input received data based on the input ECC (S26). When the correction is completed, the ECC correction circuit 15 outputs the corrected received data to the CPU 10 (S27).

次に、図４に示すフローチャートを用いて、データ通信システム１が、ＲＡＭ１３にデータの書き込みを行う場合の処理の流れについて説明する。まず、ＣＰＵ１０が、書き込み先選択回路１１及びＥＣＣ生成回路１２に書き込み先をＲＡＭ１３にする旨の選択信号を出力する（Ｓ３１）。そしてＣＰＵ１０は、書き込みを行うデータを書き込み先選択回路１１及びＥＣＣ生成回路１２に出力する（Ｓ３２）。   Next, the flow of processing when the data communication system 1 writes data to the RAM 13 will be described using the flowchart shown in FIG. First, the CPU 10 outputs a selection signal indicating that the writing destination is the RAM 13 to the writing destination selection circuit 11 and the ECC generation circuit 12 (S31). Then, the CPU 10 outputs data to be written to the write destination selection circuit 11 and the ECC generation circuit 12 (S32).

書き込み先選択回路１１は、ＣＰＵ１０から選択信号及び書き込みデータを入力すると、入力した選択信号により書き込み先をＲＡＭ１３と判定し、ＲＡＭ１３のデータ部１３０に入力した書き込みデータの書き込みを行う（Ｓ３３）。   When the selection signal and the write data are input from the CPU 10, the write destination selection circuit 11 determines that the write destination is the RAM 13 based on the input selection signal, and writes the write data input to the data unit 130 of the RAM 13 (S33).

ＥＣＣ生成回路１２は、ＣＰＵ１０から選択信号及び書き込みデータを入力すると、まず、入力した書き込みデータに基づいてＥＣＣの生成を行う（Ｓ３４）。ＥＣＣ生成回路１２は、ＥＣＣを生成すると入力した選択信号により書き込み先をＲＡＭ１３と判定し、ＲＡＭ１３のＥＣＣ部１３１に生成したＥＣＣの書き込みを行う（Ｓ３５）。   When the selection signal and the write data are input from the CPU 10, the ECC generation circuit 12 first generates an ECC based on the input write data (S34). When the ECC is generated, the ECC generation circuit 12 determines that the write destination is the RAM 13 based on the input selection signal, and writes the generated ECC in the ECC unit 131 of the RAM 13 (S35).

次に、図５に示すフローチャートを用いて、データ通信システム１が、ＲＡＭ１３からデータの読み出しを行う場合の処理の流れについて説明する。ＣＰＵ１０が、読み出し元選択回路１４に読み出し元がＲＡＭ１３である旨の選択信号を出力する（Ｓ４１）。   Next, the flow of processing when the data communication system 1 reads data from the RAM 13 will be described using the flowchart shown in FIG. The CPU 10 outputs a selection signal indicating that the reading source is the RAM 13 to the reading source selection circuit 14 (S41).

読み出し元選択回路１４は、ＣＰＵ１０から選択信号を入力すると、入力した選択信号によりＲＡＭ１３から読み出しデータ及びＥＣＣを入力する（Ｓ４２）。読み出し元選択回路１４は読み出しデータ及びＥＣＣを入力すると、入力した読み出しデータ及びＥＣＣをＥＣＣ訂正回路１５に出力する。   When the selection signal is input from the CPU 10, the reading source selection circuit 14 inputs read data and ECC from the RAM 13 according to the input selection signal (S42). When the read source selection circuit 14 receives the read data and ECC, the read source selection circuit 14 outputs the read data and ECC that have been input to the ECC correction circuit 15.

ＥＣＣ訂正回路１５は、読み出し元選択回路１４から読み出しデータ及びＥＣＣを入力すると入力したＥＣＣに基づいて入力した読み出しデータが正しいデータであるか否かの判定を行う（Ｓ４３）。正しいデータであると判定した場合（Ｓ４４）、ＥＣＣ訂正回路１５は、入力した読み出しデータをＣＰＵ１０に対して出力する（Ｓ４５）。正しいデータでないと判定した場合、ＥＣＣ訂正回路１５は、入力したＥＣＣに基づいて入力した読み出しデータの訂正を行う（Ｓ４６）。訂正が完了するとＥＣＣ訂正回路１５は、訂正した読み出しデータをＣＰＵ１０に対して出力する（Ｓ４５）。   When the read data and ECC are input from the read source selection circuit 14, the ECC correction circuit 15 determines whether or not the input read data is correct data based on the input ECC (S43). When it is determined that the data is correct (S44), the ECC correction circuit 15 outputs the input read data to the CPU 10 (S45). If it is determined that the data is not correct, the ECC correction circuit 15 corrects the input read data based on the input ECC (S46). When the correction is completed, the ECC correction circuit 15 outputs the corrected read data to the CPU 10 (S45).

このようにしてデータ通信時にＥＣＣを利用することにより、データ通信時のエラー訂正を行うことが可能となる。また、ＲＡＭの備えているＥＣＣ回路を利用することができるため、複雑な回路追加を行わずにデータ通信時のエラー訂正を行うことによりデータ通信時の信頼性を高めることができる。   By using the ECC at the time of data communication in this way, error correction at the time of data communication can be performed. In addition, since the ECC circuit provided in the RAM can be used, reliability during data communication can be improved by performing error correction during data communication without adding a complicated circuit.

発明の実施の形態２．
発明の実施の形態１の構成をＤＭＡ（Direct Memory Access）機能付きデータ通信システムに応用した例である。 Embodiment 2 of the Invention
This is an example in which the configuration of the first embodiment of the invention is applied to a data communication system with a DMA (Direct Memory Access) function.

図６は、本発明の実施の形態２におけるデータ通信システムの構成を示すブロック図である。データ通信システム２は、ＲＡＭ及びシリアル通信回路を備えたマイクロコンピュータである。データ通信システム２は、ＣＰＵ２０、ＥＣＣ生成回路２１、ＲＡＭ２２、ＤＭＡ制御回路２３、シリアル通信回路２４、ＥＣＣ訂正回路２５を備える。   FIG. 6 is a block diagram showing the configuration of the data communication system according to Embodiment 2 of the present invention. The data communication system 2 is a microcomputer including a RAM and a serial communication circuit. The data communication system 2 includes a CPU 20, an ECC generation circuit 21, a RAM 22, a DMA control circuit 23, a serial communication circuit 24, and an ECC correction circuit 25.

ＣＰＵ２０は、データ通信システム２における各種制御を行う。ＥＣＣ生成回路２１はエラー訂正コード生成手段であって、ＣＰＵ２０から書き込みデータを入力し、入力した書き込みデータに基づいてＥＣＣを生成する。ＥＣＣは通常、８ビットのデータに対して５ビット、１６ビットのデータに対して６ビット生成されるが、ＥＣＣのビット数、データ形式については特に限定されない。ＥＣＣ生成回路２１は、生成したＥＣＣをＲＡＭ２２の備えるＥＣＣ部２２１に書き込みを行う。   The CPU 20 performs various controls in the data communication system 2. The ECC generation circuit 21 is an error correction code generation unit that receives write data from the CPU 20 and generates an ECC based on the input write data. ECC is normally generated 5 bits for 8-bit data and 6 bits for 16-bit data, but the number of ECC bits and the data format are not particularly limited. The ECC generation circuit 21 writes the generated ECC into the ECC unit 221 provided in the RAM 22.

ＲＡＭ２２は、データ及びＥＣＣを格納する記憶手段である。ＲＡＭ２２は、データ部２２０、ＥＣＣ部２２１、データ部２２２、ＥＣＣ部２２３を備える。データ部２２０、２２２はデータを格納し、ＥＣＣ部２２１、２２３はＥＣＣを格納する。データ部２２０と２２２、ＥＣＣ部２２１と２２３は、図６では区別しているが、ＲＡＭ２２内の同一のエリアを利用してもよい。   The RAM 22 is a storage unit that stores data and ECC. The RAM 22 includes a data unit 220, an ECC unit 221, a data unit 222, and an ECC unit 223. The data units 220 and 222 store data, and the ECC units 221 and 223 store ECC. Although the data parts 220 and 222 and the ECC parts 221 and 223 are distinguished in FIG. 6, the same area in the RAM 22 may be used.

ＤＭＡ制御回路２３はＤＭＡ制御手段であって、ＲＡＭ２２がＣＰＵ２０などの制御手段を介さずに直接シリアル通信回路２４にアクセスするための制御を行う回路である。ＤＭＡ制御回路２３は、ＲＡＭ２２に格納された書き込みデータ及びＥＣＣを読み出し、シリアル通信回路２４に書き込みを行う。またシリアル通信回路２４に書き込まれた読み出しデータ及びＥＣＣを読み出し、ＲＡＭ２２に書き込みを行う。   The DMA control circuit 23 is a DMA control means, and is a circuit that performs control for allowing the RAM 22 to directly access the serial communication circuit 24 without using a control means such as the CPU 20. The DMA control circuit 23 reads the write data and ECC stored in the RAM 22 and writes them in the serial communication circuit 24. The read data and ECC written in the serial communication circuit 24 are read out and written into the RAM 22.

シリアル通信回路２４はデータ送信及び受信手段であって、バッファに書き込まれたデータの送信及び受信を行うための回路である。シリアル通信回路２４は、送信データ記憶部２４０、送信ＥＣＣ記憶部２４１、受信データ記憶部２４２、受信ＥＣＣ記憶部２４３を備える。送信データ記憶部２４０、送信ＥＣＣ記憶部２４１、受信データ記憶部２４２、受信ＥＣＣ記憶部２４３は、それぞれ送信データ、送信ＥＣＣ、受信データ、受信ＥＣＣを格納する。   The serial communication circuit 24 is a data transmission / reception means, and is a circuit for transmitting and receiving data written in the buffer. The serial communication circuit 24 includes a transmission data storage unit 240, a transmission ECC storage unit 241, a reception data storage unit 242, and a reception ECC storage unit 243. The transmission data storage unit 240, the transmission ECC storage unit 241, the reception data storage unit 242, and the reception ECC storage unit 243 store transmission data, transmission ECC, reception data, and reception ECC, respectively.

ＥＣＣ訂正回路２５は、ＲＡＭ２２から読み出しデータ及びＥＣＣを入力すると入力したＥＣＣに基づいて入力した読み出しデータが正しいデータであるか否かの判定を行う。正しいデータであると判定した場合、ＥＣＣ訂正回路２５は、入力した読み出しデータをＣＰＵ２０に対して出力する。正しいデータでないと判定した場合、ＥＣＣ訂正回路２５はエラー訂正手段であって、入力したＥＣＣに基づいて入力した読み出しデータの訂正を行う。訂正が完了するとＥＣＣ訂正回路２５は、訂正した読み出しデータをＣＰＵ２０に対して出力する。   When the read data and the ECC are input from the RAM 22, the ECC correction circuit 25 determines whether or not the input read data is correct data based on the input ECC. If it is determined that the data is correct, the ECC correction circuit 25 outputs the input read data to the CPU 20. When it is determined that the data is not correct, the ECC correction circuit 25 is an error correction unit, and corrects the read data input based on the input ECC. When the correction is completed, the ECC correction circuit 25 outputs the corrected read data to the CPU 20.

続いて、図７に示すフローチャートを用いて、本発明の実施の形態２におけるデータ送信時の処理の流れについて説明する。まずＣＰＵ２０が、送信を行う送信データをＥＣＣ生成回路２１とＲＡＭ２２に対して出力する（Ｓ５１）。   Next, the flow of processing at the time of data transmission according to the second embodiment of the present invention will be described using the flowchart shown in FIG. First, the CPU 20 outputs transmission data to be transmitted to the ECC generation circuit 21 and the RAM 22 (S51).

ＥＣＣ生成回路２１は、ＣＰＵ２０から入力した送信データに基づいてＥＣＣを生成する（Ｓ５２）。ＥＣＣの生成が完了するとＥＣＣ生成回路２１は、生成したＥＣＣをＲＡＭ２２に対して出力する（Ｓ５３）。   The ECC generation circuit 21 generates an ECC based on the transmission data input from the CPU 20 (S52). When the generation of the ECC is completed, the ECC generation circuit 21 outputs the generated ECC to the RAM 22 (S53).

ＲＡＭ２２は、ＣＰＵ２０から送信データを入力しデータ部２２０に格納する。また、ＥＣＣ生成回路２１からＥＣＣ入力しＥＣＣ部２２１に格納する。   The RAM 22 receives transmission data from the CPU 20 and stores it in the data unit 220. Further, the ECC is input from the ECC generation circuit 21 and stored in the ECC unit 221.

ＤＭＡ制御回路２３は、ＲＡＭ２２に送信データ及びＥＣＣが格納されるとＲＡＭ２２から格納された送信データ及びＥＣＣを読み出し（Ｓ５４）、読み出した送信データ及びＥＣＣをシリアル通信回路２４の送信データ記憶部２４０及び送信ＥＣＣ記憶部２４１にそれぞれ書き込む（Ｓ５５）。   When the transmission data and ECC are stored in the RAM 22, the DMA control circuit 23 reads the transmission data and ECC stored from the RAM 22 (S 54). Each data is written in the transmission ECC storage unit 241 (S55).

シリアル通信回路２４は、送信データ記憶部及び送信ＥＣＣ記憶部書き込みデータ及びＥＣＣが書き込まれると、書き込まれた書き込みデータ及びＥＣＣを通信プロトコルに準じた形式でシリアル通信回路２４に接続された送信端子より送信する（Ｓ５６）。このときの通信プロトコルは特に限定されない。   When the transmission data storage unit and the transmission ECC storage unit write data and ECC are written, the serial communication circuit 24 sends the written data and ECC to the transmission terminal connected to the serial communication circuit 24 in a format according to the communication protocol. Transmit (S56). The communication protocol at this time is not particularly limited.

続いて、図８に示すフローチャートを用いて、本発明の実施の形態２におけるデータ受信時の処理の流れについて説明する。まず、シリアル通信回路２４が、シリアル通信回路２４に接続された受信端子より、受信データ及びＥＣＣを受信する（Ｓ６１）。シリアル通信回路２４は、受信した受信データを受信データ記憶部２４２に、受信したＥＣＣを受信ＥＣＣ記憶部２４３にそれぞれ格納する。   Next, the flow of processing at the time of data reception in Embodiment 2 of the present invention will be described using the flowchart shown in FIG. First, the serial communication circuit 24 receives reception data and ECC from a reception terminal connected to the serial communication circuit 24 (S61). The serial communication circuit 24 stores the received data received in the received data storage unit 242, and the received ECC stored in the received ECC storage unit 243.

ＤＭＡ制御回路２３は、シリアル通信回路２４の送信データ記憶部及び送信ＥＣＣ記憶部に受信データ及びＥＣＣが格納されるとシリアル通信回路２４から格納された読み出しデータ及びＥＣＣを読み出し、ＲＡＭ２２に読み出した受信データ及びＥＣＣを書き込む（Ｓ６２）。このとき、ＤＭＡ制御回路２３は、ＲＡＭ２２内のデータ部２２３に受信データを、ＥＣＣ部２２４にＥＣＣをそれぞれ書き込む。   When the reception data and ECC are stored in the transmission data storage unit and the transmission ECC storage unit of the serial communication circuit 24, the DMA control circuit 23 reads the read data and ECC stored from the serial communication circuit 24, and the reception data read out to the RAM 22. Data and ECC are written (S62). At this time, the DMA control circuit 23 writes the received data in the data part 223 in the RAM 22 and the ECC in the ECC part 224.

ＲＡＭ２２は、受信データ及びＥＣＣを格納すると、ＥＣＣ訂正回路２５は、ＲＡＭ２２から格納した受信データ及びＥＣＣを入力する（Ｓ６３）。ＥＣＣ訂正回路２５は、ＲＡＭ２２から受信データ及びＥＣＣを入力すると入力したＥＣＣに基づいて入力した読み出しデータが正しいデータであるか否かの判定を行う（Ｓ６４）。受信データが正しいデータであると判定した場合（Ｓ６５）、ＥＣＣ訂正回路２５は、入力した受信データをＣＰＵ２０に対して出力する（Ｓ６６）。正しいデータでないと判定した場合、ＥＣＣ訂正回路２５は、入力したＥＣＣに基づいて入力した受信データの訂正を行う（Ｓ６７）。訂正が完了するとＥＣＣ訂正回路２５は、訂正した受信データをＣＰＵ２０に対して出力する（Ｓ６６）。   When the RAM 22 stores the received data and ECC, the ECC correction circuit 25 inputs the received data and ECC stored from the RAM 22 (S63). When the received data and ECC are input from the RAM 22, the ECC correction circuit 25 determines whether or not the input read data is correct data based on the input ECC (S64). When it is determined that the received data is correct data (S65), the ECC correction circuit 25 outputs the input received data to the CPU 20 (S66). If it is determined that the data is not correct, the ECC correction circuit 25 corrects the input received data based on the input ECC (S67). When the correction is completed, the ECC correction circuit 25 outputs the corrected received data to the CPU 20 (S66).

このように本発明におけるデータ通信システムは、ＤＭＡ機能付きの構成にすることも可能となる。このようにすることにより、ＣＰＵを介さずにＲＡＭとシリアル通信回路間でデータのアクセスが可能になるため、処理を高速化することが可能となる。   Thus, the data communication system according to the present invention can be configured with a DMA function. By doing so, data can be accessed between the RAM and the serial communication circuit without going through the CPU, so that the processing speed can be increased.

その他の発明の実施の形態．
上述の例では、データ送信時にエラー訂正コード生成手段がエラー訂正コードを生成し、データ受信時にエラー訂正手段がエラーの訂正を行ったが、これをいずれか一方だけ行う構成にしてもよい。 Other Embodiments of the Invention
In the above-described example, the error correction code generation unit generates the error correction code at the time of data transmission and the error correction unit corrects the error at the time of data reception. However, only one of them may be configured.

本発明におけるデータ通信システムの構成を示すブロック図である。It is a block diagram which shows the structure of the data communication system in this invention. 本発明におけるデータ通信システムの処理の流れを示すフローチャートである。It is a flowchart which shows the flow of a process of the data communication system in this invention. 本発明におけるデータ通信システムの処理の流れを示すフローチャートである。It is a flowchart which shows the flow of a process of the data communication system in this invention. 本発明におけるデータ通信システムの処理の流れを示すフローチャートである。It is a flowchart which shows the flow of a process of the data communication system in this invention. 本発明におけるデータ通信システムの処理の流れを示すフローチャートである。It is a flowchart which shows the flow of a process of the data communication system in this invention. 本発明におけるデータ通信システムの構成を示すブロック図である。It is a block diagram which shows the structure of the data communication system in this invention. 本発明におけるデータ通信システムの処理の流れを示すフローチャートである。It is a flowchart which shows the flow of a process of the data communication system in this invention. 本発明におけるデータ通信システムの処理の流れを示すフローチャートである。It is a flowchart which shows the flow of a process of the data communication system in this invention. 従来技術におけるデータ通信システムの構成を示すブロック図である。It is a block diagram which shows the structure of the data communication system in a prior art.

符号の説明Explanation of symbols

１ データ通信システム
１０ ＣＰＵ
１１ 書き込み先選択回路
１２ ＥＣＣ生成回路
１３ ＲＡＭ
１３０ データ部
１３１ ＥＣＣ部
１４ 読み出し元選択回路
１５ ＥＣＣ訂正回路
１６ シリアル通信回路
１６０ 送信データ記憶部
１６１ 送信ＥＣＣ記憶部
１６２ 受信データ記憶部
１６３ 受信ＥＣＣ記憶部
２ データ通信システム
２０ ＣＰＵ
２１ ＥＣＣ生成回路
２２ ＲＡＭ
２２０ データ部
２２１ ＥＣＣ部
２２２ データ部
２２３ ＥＣＣ部
２３ 制御回路
２４ シリアル通信回路
２４０ 送信データ記憶部
２４１ 送信ＥＣＣ記憶部
２４２ 受信データ記憶部
２４３ 受信ＥＣＣ記憶部
２５ ＥＣＣ訂正回路
３ データ通信システム
３０ ＣＰＵ
３１ 書き込み先選択回路
３２ ＥＣＣ生成回路
３３ ＲＡＭ
３４ ＥＣＣ訂正回路
３５ 読み出し元選択回路
３６ シリアル通信回路
３３０ データ部
３３１ ＥＣＣ部
３６０ 受信データ記憶部
３６１ 送信データ記憶部 1 Data communication system 10 CPU
11 Write destination selection circuit 12 ECC generation circuit 13 RAM
130 Data Unit 131 ECC Unit 14 Reading Source Selection Circuit 15 ECC Correction Circuit 16 Serial Communication Circuit 160 Transmission Data Storage Unit 161 Transmission ECC Storage Unit 162 Reception Data Storage Unit 163 Reception ECC Storage Unit 2 Data Communication System 20 CPU
21 ECC generation circuit 22 RAM
220 Data section 221 ECC section 222 Data section 223 ECC section 23 Control circuit 24 Serial communication circuit 240 Transmission data storage section 241 Transmission ECC storage section 242 Reception data storage section 243 Reception ECC storage section 25 ECC correction circuit 3 Data communication system 30 CPU
31 Write destination selection circuit 32 ECC generation circuit 33 RAM
34 ECC correction circuit 35 Reading source selection circuit 36 Serial communication circuit 330 Data section 331 ECC section 360 Reception data storage section 361 Transmission data storage section

Claims (10)

エラー訂正機能を有するメモリを備えたデータ通信システムであって、
前記メモリの有するエラー訂正機能のうちエラー訂正コード生成機能及び／又はエラー訂正機能を外部とのデータの送信及び／又は受信に利用したデータ通信システム。 A data communication system including a memory having an error correction function,
A data communication system using an error correction code generation function and / or an error correction function among the error correction functions of the memory for data transmission and / or reception with the outside. データに基づいてエラー訂正コードを生成するエラー訂正コード生成手段と、
前記エラー訂正コード生成手段により生成されたエラー訂正コードと、当該エラー訂正コードに対応するデータとを互いに関連付けて格納する記憶手段と、
前記記憶手段に格納されたエラー訂正コードに基づいて当該エラー訂正コードに対応するデータの訂正を行うエラー訂正手段と、
前記エラー訂正コード生成手段によって生成されたエラー訂正コードと当該エラー訂正コードと対応するデータを外部に送信するデータ送信手段と、
外部より送信されたエラー訂正コードと当該エラー訂正コードと対応するデータを受信するデータ受信手段とを備え、
前記エラー訂正手段は、前記データ受信手段により受信されたエラー訂正コードに基づいて当該エラー訂正コードと対応するデータの訂正を行うデータ通信システム。 Error correction code generation means for generating an error correction code based on the data;
Storage means for storing the error correction code generated by the error correction code generation means and data corresponding to the error correction code in association with each other;
Error correction means for correcting data corresponding to the error correction code based on the error correction code stored in the storage means;
Data transmission means for transmitting the error correction code generated by the error correction code generation means and data corresponding to the error correction code to the outside;
An error correction code transmitted from the outside and data receiving means for receiving data corresponding to the error correction code,
The data communication system, wherein the error correction means corrects data corresponding to the error correction code based on the error correction code received by the data receiving means. 前記記憶手段は、制御手段を介さずに前記データ送信手段及び前記データ受信手段に対してデータの入出力を行うＤＭＡ（Direct Memory Access）制御手段を備えることを特徴とする請求項２記載のデータ通信システム。   3. The data according to claim 2, wherein the storage means includes DMA (Direct Memory Access) control means for inputting / outputting data to / from the data transmission means and the data reception means without going through the control means. Communications system. 前記データ通信システムは、更に、
書き込み先を前記記憶手段と前記データ送信手段から選択し、選択した書き込み先に前記エラー訂正コード生成手段により生成されたエラー訂正コードと、当該エラー訂正コードに対応するデータとを互いに関連付けて書き込む書き込み先選択手段を備えることを特徴とする請求項２記載のデータ通信システム。 The data communication system further comprises:
A write destination is selected from the storage means and the data transmission means, and the error correction code generated by the error correction code generation means and the data corresponding to the error correction code are written in association with each other at the selected write destination 3. The data communication system according to claim 2, further comprising a first selection unit. 前記書き込み先選択手段は、入力した選択信号に基づいて書き込み先を決定することを特徴とする請求項４記載のデータ通信システム。   5. The data communication system according to claim 4, wherein the write destination selection unit determines a write destination based on an input selection signal. 前記データ通信システムは、更に、
読み出し元を前記メモリと前記受信手段から選択し、選択した読み出し元からエラー訂正コードと当該エラー訂正コードと対応するデータを入力し、前記エラー訂正手段に出力する読み出し元選択手段を備えることを特徴とする請求項２または４記載のデータ通信システム。 The data communication system further comprises:
A reading source selecting unit that selects a reading source from the memory and the receiving unit, inputs an error correction code and data corresponding to the error correction code from the selected reading source, and outputs the data to the error correcting unit; The data communication system according to claim 2 or 4. 前記読み出し元選択手段は、入力した選択信号に基づいて読み出し元を決定することを特徴とする請求項６記載のデータ通信システム。   7. The data communication system according to claim 6, wherein the reading source selection unit determines a reading source based on an input selection signal. 前記データ送信手段及びデータ受信手段は、シリアル通信によるデータ送信及びデータ受信を行うことを特徴とする請求項１乃至７いずれかに記載のデータ通信システム。   8. The data communication system according to claim 1, wherein the data transmission unit and the data reception unit perform data transmission and data reception by serial communication. データに基づいてエラー訂正コードを生成するエラー訂正コード生成手段と、
前記エラー訂正コード生成手段により生成されたエラー訂正コードと、当該エラー訂正コードに対応するデータとを互いに関連付けて格納する記憶手段と、
前記記憶手段に格納されたエラー訂正コードに基づいて当該エラー訂正コードに対応するデータの訂正を行うエラー訂正手段と、
前記エラー訂正コード生成手段によって生成されたエラー訂正コードと当該エラー訂正コードと対応するデータを外部に送信するデータ送信手段とを備えたデータ通信システム。 Error correction code generation means for generating an error correction code based on the data;
Storage means for storing the error correction code generated by the error correction code generation means and data corresponding to the error correction code in association with each other;
Error correction means for correcting data corresponding to the error correction code based on the error correction code stored in the storage means;
A data communication system comprising an error correction code generated by the error correction code generation means and a data transmission means for transmitting data corresponding to the error correction code to the outside. データに基づいてエラー訂正コードを生成するエラー訂正コード生成手段と、
前記エラー訂正コード生成手段により生成されたエラー訂正コードと、当該エラー訂正コードに対応するデータとを互いに関連付けて格納する記憶手段と、
前記記憶手段に格納されたエラー訂正コードに基づいて当該エラー訂正コードに対応するデータの訂正を行うエラー訂正手段と、
外部より送信されたエラー訂正コードと当該エラー訂正コードと対応するデータを受信するデータ受信手段とを備え、
前記エラー訂正手段は、前記データ受信手段により受信されたエラー訂正コードに基づいて当該エラー訂正コードと対応するデータの訂正を行うデータ通信システム。 Error correction code generation means for generating an error correction code based on the data;
Storage means for storing the error correction code generated by the error correction code generation means and data corresponding to the error correction code in association with each other;
Error correction means for correcting data corresponding to the error correction code based on the error correction code stored in the storage means;
An error correction code transmitted from the outside and data receiving means for receiving data corresponding to the error correction code,
The data communication system, wherein the error correction means corrects data corresponding to the error correction code based on the error correction code received by the data receiving means.
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