JP2008117962A - 半導体リレー - Google Patents

Abstract

【課題】寄生インダクタンスを最小化し、２０Ｇｂｐｓ程度まで使用可能な半導体リレーを実現する。
【解決手段】接地金属板上に配置された半導体基板と、この半導体基板上に積層された絶縁層及び単結晶層と、この単結晶層上に形成された配線に接続された発光ダイオードと、前記単結晶層に形成された光起電力素子、サイリスタ、ダイオード及び２個一組の出力用ＦＥＴと、前記接地金属板と隔離して形成された４個の信号パッドからなり、前記発光ダイオードのアノードとカソードのそれぞれが前記信号パッドの２個にボンディングワイヤを介して接続され、前記出力用ＦＥＴのそれぞれのドレイン電極と信号パッドの他の２個が前記ボンディングワイヤを介して接続され、前記接地金属及び信号パッドの底面を除く前記半導体基板上の電子部品を樹脂封止型パッケージで封止した。
【選択図】 図１

Description

本発明は、半導体テスター、計測器、通信機器、映像機器などの広帯域、高速のディジタル信号を取り扱い、かつ、高い信頼性を求められる機器に用いられ、特にマイクロ波帯に渡る超高速信号を制御する半導体リレーに関する。

発光素子と光起電力素子を備え、ＲＦ信号やビデオ信号などの高周波の信号を制御するソリッドステートの半導体リレーの従来例として下記に示す文献がある。

特開平０５−２６８０４２号公報 特開平１１−１６３７０５号公報 特開２０００−３４０８３０号公報 特開２００２−５７５６３号公報

図７（ａ，ｂ）は上述の特許文献１、特開平０５−２６８０４２号公報に記載された従来のソリッドステート半導体リレーの一例を示すもので、図７（ａ）は開封図、図７（ｂ）はその回路図である。
図７（ｂ）に示すように、従来の半導体リレーは入力端子１，１Ａ間に印加した電圧により発光ダイオード２を点灯し、この発光した光により複数個の光起電力素子１０を縦続接続してなる光起電力素子３に起電力を発生させる。

この光起電力素子３の両端のアノード電極およびカソード電極間にはサイリスタ６の両端がそれぞれ第１ダイオード４及び第２ダイオード５を介して接続されている。また、光起電力素子３のアノード電極と第１ダイオード４のアノード電極の接続点には、サイリスタ６のＮ極ゲートを接続し、同様に光起電力素子３のカソード電極と第２ダイオード５のカソード電極との接続点には、サイリスタ６のＰ極ゲートを接続している。

そして、サイリスタ６のアノード電極（以下、電極を省略する）とカソードとはそれぞれ２つのエンハンスメント型ＭＯＳＦＥＴ７のゲート７ａとバックゲート７ｂとに接続されており、これらＭＯＳＦＥＴ７がオンすることにより、ドレイン電極７ｃ−７ｃに接続された出力端子８，８Ａ間の負荷を閉じる。

この半導体リレーは、発光ダイオード２を点灯した状態でサイリスタ６がオフ状態であり、抵抗値が極めて高い。従って、光起電力素子３で発生した起電力による電荷は第１ダイオード４および第２ダイオード５を介して出力用ＭＯＳＦＥＴ７のゲート７ａに直ちに印加される。

次に、入力端子１，１Ａに印加されていた電圧が無くなり、発光ダイオード２が消灯した場合、光起電力３の発生電圧は無くなるが、第１，第２ダイオード４，５およびサイリスタ６により出力用エンハンスメント型ＤＭＯＳＦＥＴ７のゲート電圧はそのまま保たれている。

この状態で光起電力素子３は自己放電により電圧が低下して行くので、まずダイオード４，５がオフ状態になる。このため、サイリスタ６のＮ極ゲートおよびＰ極ゲートのインピーダンスは極めて高くなり、極く僅かな電流でサイリスタ６をオンするようになる。更に電圧が低下すると、サイリスタ６のＮ極ゲートあるいはＰ極ゲートが順方向にバイアスされる。

このサイリスタ６のゲートの感度は極めて高いため、光起電力素子３のわずかの自己放電電流によりサイリスタ６はオンしている。更に、サイリスタ６は自己保持特性を持つため、一度オンするとアノード・カソード間の電圧が１Ｖ程度に下がるまでオン状態を保つ。このため、出力用エンハンスメントＭＯＳＦＥＴ７のゲート７ａに蓄積された電荷はサイリスタ６を通って速やかに放電され、ＭＯＳＦＥＴ７はオフとなる。

ところで、上述した従来の半導体リレーでは、図７（ａ，ｂ）に示すように各素子間、リード間の配線にボンディングワイヤ１１を、また基板実装用にリードフレームパッケージのリード１５を用いている。ＲＦ信号を印加した場合に当該ボンディングワイヤ１１および当該リード１５は、接地面に対し高インピーダンスであり、寄生インダクタンスとして影響を与える。特にＲＦ信号が数ＧＨｚを超えるとオン時の伝送特性を劣化させる。

例えば、ボンディングワイヤ１１について１本当たり２ｍｍの長さがあり、１ｍｍ当たりおよそ０．５ｎＨの寄生インダクタンスを持ち、またリード１５も０．５ｎＨ程度の寄生インダクタンスを持ち、仮に４本のボンディングワイヤ１１と２本のリード１５がオン時の信号線路に対し直列に入ったとすると、信号線に対し、２．５ＧＨｚで８０オームのインピーダンスが信号線に入った状態となり、信号線路は５０Ωの特性インピーダンスなので半分以下の電圧レベルまで減衰する。

近年の通信機器では５Ｇｂｐｓから１０Ｇｂｐｓの伝送帯域を必要とされるようになってきており、このように２．５ＧＨｚで伝送特性が大きく劣化するデバイスは使えない。
また、オン時のみならず、信号伝送線路と対直流電圧源間、つまりＡＣ的には信号伝送線路と対接地間で、オフ状態で当該半導体リレーが置かれる場合、当該寄生インダクタンスとオフバイアスされたＭＯＳＦＥＴ７の寄生容量でＬＣ直列共振回路を形成してしまう。

この結果、信号伝送線路を伝達する信号は、この共振周波数帯域では接地側に流れ、信号の品質がこの帯域で大きく劣化する。
この問題を改善する方法として上述の特許文献３、特開２０００−３４０８３０号公報では、図８の開封図に示すように、半導体素子のドレイン、ゲート、ソースの各電極が同一基板の一表面側に形成されている横型構造素子として１対以上集積された集積化横型ＭＯＳＦＥＴチップ２１と、受光チップ６および発光素子１が実装されるプリント配線基板３６と、前記プリント配線基板３６に形成された信号伝送路に設けられて前記チップが接合されるバンプとを備えている。

図８に示す構成によれば、一対以上の半導体素子が配線距離の短いチップ内配線とすること、さらにそのチップをプリント配線基板３６上に直接バンプ接合することによって、ボンディングワイヤとパッケージのリードを減らし、インダクタンス成分を減少させることができ、高周波信号に対する挿入損失を低減することができる。

しかし、このような構成を用いる場合、チップをプリント配線基板３６に実装する設備やワイヤーボンダーの設備がチップの使用者側に必要となり、結果製造コストが高くなるという問題がある。

また、副次的な問題として高周波化するために、半導体リレーのパッケージの小型化もすすめられてきた。パッケージの小型化とともにリードパッドも小型化されたが、近年、鉛フリー化が進められ、サイズとはんだ強度との相乗的関係により実装基板への固着力が劣るようになってきた。その結果として弱い衝撃でも基板からの脱落や断線の事故を起こすという問題もあった。

従って、本発明は、パッケージに収めてありながら、寄生インダクタンスを最小化するため、配線のためのボンディングワイヤやリードによる信号の引き回しと、リードフレームのリードでの信号伝播を極力排除する構造とすることで、１０ＧＨｚ程度まで、ディジタル信号で言えば２０Ｇｂｐｓ程度まで使用可能な半導体リレーを提供することにある。副次的に、大きな接地はんだ面をパッケージ裏面に持たせ、小型パッケージにおいても実装基板への固着力に優れた半導体リレーを実現することを目的としている。

本発明は上記問題点を解決するためになされたもので、請求項１記載の半導体リレーにおいては、
接地金属板上に配置された半導体基板と、この半導体基板上に形成された配線と、フリップチップ実装されバンプを介して前記配線に接続された発光ダイオードと、前記半導体基板上に形成された光起電力素子、サイリスタ、ダイオード及び２個一組の出力用ＦＥＴと、前記接地金属板と隔離して形成された４個の信号パッドからなり、
前記発光ダイオードのアノードとカソードのそれぞれが前記信号パッドの２個にボンディングワイヤを介して接続され、前記２個一組の出力用ＦＥＴのそれぞれのドレイン電極と信号パッドの他の２個がボンディングワイヤを介して接続され、前記接地金属板及び信号パッドの底面を除く前記半導体基板上の電子部品を樹脂封止型パッケージで封止したことを特徴とする。

請求項２においては、請求項１に記載の半導体リレーにおいて、
前記絶縁層及び単結晶層を含む半導体基板はＳＯＩ基板若しくは化合物半導体基板であることを特徴とする。

請求項３の半導体リレーにおいては、接地金属板上に配置された化合物半導体基板と、この化合物半導体基板に形成された発光ダイオード、光起電力素子、サイリスタ、ダイオード及び２個一組の出力用ＦＥＴと、前記接地金属板と隔離して形成された４個の信号パッドからなり、
前記発光ダイオードのアノードとカソードのそれぞれが前記信号パッドの２個にボンディングワイヤを介して接続され、前記２個一組の出力用ＦＥＴのそれぞれのドレイン電極と信号パッドの他の２個がボンディングワイヤを介して接続され、前記接地金属板及び信号パッドの底面を除く前記半導体基板上の電子部品を樹脂封止型パッケージで封止したことを特徴とする。

請求項４においては、請求項１乃至３に記載の半導体リレーにおいて、
前記樹脂リードレスリードフレームードレスパッケージであることを特徴とする。

請求項５においては、請求項１乃至４に記載の半導体リレーにおいて、
前記接地金属板および信号パッドは前記樹脂封止型パッケージの裏面に露出していることを特徴とする。

請求項６においては、請求項１乃至５に記載の半導体リレーにおいて、
前記２個一組の出力用ＦＥＴはデプレッション型で構成し、前記発光ダイオードがオフの状態で前記２個一組の出力用ＦＥＴの出力が導通状態になるように構成したことを特徴とする。

以上説明したことから明らかなように本発明によれば、次のような効果がある。
請求項１，５に記載の発明によれば、
光電変換素子である光起電力素子、制御回路を構成するサイリスタ、ダイオード４，５および出力用ＦＥＴを一体的に半導体基板上に集積回路として作りこむことで、信号経路のワイヤボンディングは入出力部分の２ヵ所のみとして、素子間のワイヤボンディングを一切除去し寄生インダクタンスを低減することで、同一チップ上の最短配線化を実現した。その結果、１０ＧＨＺ帯域までの周波数特性を実現することが可能となった。

請求項２に記載の発明によれば、半導体基板をＳＯＩ基板若しくは化合物半導体基板としたので、光起電力素子、サイリスタ、ダイオード、および出力用ＦＥＴの素子分離が可能となり、集積回路化が実現し、製造コストの低減、部品点数の減少による不良率・故障率の低下が可能となった。

また、出力用ＦＥＴを電子移動度が大きいＧａＡｓ、ＩｎＰなどの化合物半導体で構成することにより、さらに広帯域周波数特性、高速レスポンスが実現でき、誘電体損失も小さく（tanδ＝０．００４程度）、基板上での線路での伝送損失を小さくすることが可能となった。

請求項３に記載の発明によれば、化合物半導体基板に、発光ダイオード、光起電力素子、サイリスタ、ダイオード、および出力用ＦＥＴを形成したので集積回路化が実現し、製造コストの低減、部品点数の減少による不良率・故障率の低下が可能となった。

請求項４に記載の発明によれば、樹脂封止型パッケージをリードレスパッケージとしたので、リードの物理長に起因する寄生インダクタンスがなく、高周波特性に優れたものとなった。また、半導体基板は、パッケージの裏面に設けられた接地金属板上に設置されているので、半導体基板上にある配線は、線路幅と半導体基板の厚みでインピーダンス設計が可能となり、インピーダンスミスマッチングを減じることができた。
更に、接地金属板はパッケージの裏面に露出しているので、大きな接地はんだ面として利用できるため実装プリント基板への固着力の増強が可能となった。

請求項６に記載の発明によれば、２個一組の出力用ＦＥＴはデプレッション型で構成し、前記発光ダイオードがオフの状態で前記２個一組の出力用ＦＥＴの出力が導通状態になるように構成したので、一次側オフつまり発光ダイオードが非点灯状態で、二次側の出力端子間は導通状態動作が可能となり、導通状態が多いスイッチの用途には省電力化が可能となった。また、ノーマリオンになるので出力端子１５ａ，１５ｂ間の静電放電破壊耐性をあげることができた。

図１（ａ，ｂ）は本発明の一実施例を示す構成図であり。図１（ａ）は斜視図、図１（ｂ）は回路図である。

これらの図において、本発明の半導体リレーは、樹脂封止型リードレスリードフレームパッケージ６２とその裏面中央の接地金属板６４上に置かれた半導体基板５１とこの半導体基板５１上にフリップチップ実装され、バンプ５２ｂで電気的に半導体基板５１の配線に接続された発光ダイオード５２と、樹脂封止型リードレスリードフレームパッケージ６２の信号パッド６５ａ〜６５ｄと、その信号パッド６５ａ〜６５ｄと半導体基板５１および発光ダイオード５２を電気的に接続するボンディングワイヤ６１ａ〜６１ｄで構成されている。

なお、樹脂封止型リードレスリードフレームパッケージ６２はセラミック基板もしくは樹脂基板と半導体基板５１と発光ダイオード５２を基板上に設置し、ボンディングワイヤ後、樹脂封止を用いたパッケージでリードレスパッケージにて構成しても良い。

ここで、半導体基板５１上にフリップチップ実装された発光ダイオード５２と半導体基板５１の間隙は導光路となるように透明シリコン樹脂６３が充填され、パッケージの封止樹脂の進入を防止する。

図２は光電変換素子である光起電力素子５３、制御回路を構成するサイリスタ５６、ダイオード５４，５５および出力用ＦＥＴ５７，５８を一体的に集積回路として作り込んだデバイスの模式構成図である。半導体基板５１は、構成保持用シリコン基板５１ｃ、シリコン酸化膜による絶縁層５１ｂ、シリコン単結晶層５１ａより構成されている。シリコン単結晶層５１ａは基板形成直後の状態では、ｎ⁻にドーピングされるが、図２に示すようなデバイス構成を実現するため、目的に合わせてイオン注入―アニールなどで活性層を形成する。

次に、図１（ｂ）に示す導体リレーの回路図の動作について説明する。
オン状態では、一次側の入力端子６５ｄ，６５ｃ間に印加した電圧により発光ダイオード５２を点灯し、この発光した光により縦続接続された複数個の光起電力素子５３に起電力を発生させる。

この光起電力素子５３の両端のアノード電極およびカソード電極間にはサイリスタ５６の両端がそれぞれ第１ダイオード５４及び第２ダイオード５５を介して接続されている。また、光起電力素子５３のアノード電極と第１ダイオード５４のアノード電極の接続点には、サイリスタ５６のＮ極ゲートが接続され、同様に光起電力素子５３のカソード電極と第２ダイオード５５のカソード電極との接続点には、サイリスタ５６のＰ極ゲートが接続されている。

そして、サイリスタ５６のアノード電極（以下、電極を省略する）とカソードとはそれぞれ２つのエンハンスメント形ＭＯＳＦＥＴ５７、５８のゲート電極に接続されており、一次側オンで発光ダイオード５２を点灯した状態でサイリスタ５６のアノードよりダイオード５４のバンドギャップ分高い電圧がサイリスタ５６のＮ極ゲートに、また、カソードよりダイオード５５のバンドギャップ分低い電圧がサイリスタ５６のＰ極ゲートに印加されるため、サイリスタ５６はオフ状態になり抵抗値が極めて高くなる。

従って、光起電力素子５３で発生した起電力による電圧は第１ダイオード５４および第２ダイオード５５を介して出力用ＭＯＳＦＥＴ５７、５８のゲート電極にダイオード５４、５５のバンドギャップ分を差し引いた電圧が印加され、出力用ＭＯＳＦＥＴ５７、５８はオン状態になる。これらＭＯＳＦＥＴ５７、５８がオンすることにより、ドレイン電極に接続された二次側の出力端子６５ａ，６５ｂ間は導通状態となる。

オン状態からオフ状態への変移においては、入力端子６５ｄ，６５ｃに印加されていた電圧が無くなり、発光ダイオード５２が消灯した場合、光起電力素子５３の発生電圧は無くなり、光起電力素子５３は自己放電により電圧が低下していく。その結果、まずダイオード５４，５５がオフ状態になる。

この状態で、出力用エンハンスメント型ＭＯＳＦＥＴ５７、５８のゲート電圧はそのまま保たれている。オフ状態でのサイリスタ５６のＮ極ゲートおよびＰ極ゲートのインピーダンスは極めて高い。光起電力素子５３のわずかの自己放電電流により、サイリスタ５６のＮ極ゲートの電位はアノードより下がり、サイリスタ５６のＰ極ゲートはカソード電位より上がり、サイリスタ５６として順方向にバイアスされ、この順方向バイアスによってサイリスタ５６はオンとなる。

更に、サイリスタ５６は自己保持特性を持つため、一度オンするとアノード、カソード間の電圧が０．５Ｖ程度に下がるまでオン状態を保つ。このため、出力用エンハンスメントＭＯＳＦＥＴ５７、５８のゲート電極に蓄積された電荷はサイリスタ５６を通って速やかに放電され、ＭＯＳＦＥＴ５７、５８はオフとなる。

つまり、ダイオード５４、５５およびサイリスタ５６は、出力用エンハンスメントＭＯＳＦＥＴ５７、５８のゲート電極に蓄積された電荷を、一次側オンからオフの変位に合せて、高速に放電させるための回路を構成している。
出力用エンハンスメントＭＯＳＦＥＴ５７、５８のゲート電極に保持された電荷が放電され、電位が０．５Ｖ程度に下るとサイリスタ５６はオフ状態となる。この状態で出力端子６５ａ，６５ｂ間は非導通状態となる。

光起電力素子５３、サイリスタ５６、ダイオード５４，５５およびエンハンスメント形ＭＯＳＦＥＴ５７、５８は、図２に示すデバイス構成によりＳＯＩ基板を用いた半導体基板５１上に集積回路として構成されている。

図２において、５１はＳＯＩからなる半導体基板であり、５１ｃは構成保持用シリコン基板、５１ｂはシリコン酸化膜による絶縁層、５１ａは、基板形成直後の状態では、ｎ⁻にドーピングされたシリコン単結晶層であるが、図に示すようなデバイス構成を実現するため、目的に合せイオン注入―アニールなどで活性層が形成される。
なお、デバイス間の電気的な分離は、基板厚み方向では、シリコン酸化膜５１ｂによって、５１ａでは、Ｐ側かＮ側かどちらかがフローティングのＰＮ接合による空乏層によって得ている。

上述の構成によれば、光電変換素子である光起電力素子５３、制御回路を構成するサイリスタ５６、ダイオード５４、５５および出力用ＦＥＴ５７，５８を半導体基板１上に一体的に集積回路として作りこむことで、信号経路のワイヤボンディングは入出力部分の２ヵ所のみ６１ａ、６１ｂとして、素子間のワイヤボンディングを一切除去し寄生インダクタンスを低減することで、同一チップ上の最短配線化が可能となり、１０ＧＨｚ帯域までの周波数特性を実現することができる。

また、光起電力素子５３、サイリスタ５６、ダイオード５４，５５および出力用ＦＥＴ５７，５８をＳＯＩ基板上もしくは半絶縁性基板上で構成することで素子分離が可能となり、集積回路化を実現することができる。

更に、パッケージ６２としてリードレスパッケージを用いているので、リードの物理長に起因する寄生インダクタンスがなく、高周波特性に優れている。また、半導体基板５１は、パッケージ６２の裏面に設けられた接地金属板６４上に設置されている。

これにより、半導体基板５１上にある配線は、線路幅と半導体基板５１の厚みでインピーダンス設計が可能となり、インピーダンスミスマッチングを減じることができる。
副次的効果として、接地金属板６４の一面はパッケージ６２の裏面に露出しており、大きな接地はんだ面として利用できるため実装プリント基板への固着力の増強が可能となる。

次に第２の実施例について、図３（ａ，ｂ）及び図４の模式構成図を用いて説明する。この実施例においては、半導体基板５１がＧａＡｓ、ＩｎＰなどの化合物半導体で構成されている。
したがって光起電力素子５３、制御回路を構成するサイリスタ５６、ダイオード５４，５５および出力用ＦＥＴ５７，５８、抵抗５９の素子分離のための絶縁体は基板内に必要がない。また化合物半導体では誘電体損失も小さく（ｔａｎδ＝０．００４程度）、半導体基板５１上での線路での伝送損失を小さくすることができる。

図３（ｂ）及び図４に示すように出力用ＦＥＴ５７，５８は高耐圧高速動作が可能なデプレッションタイプのＮチャンネルＭＥＳＦＥＴである。したがってゲートバイアスがゼロで、オン状態にある。発光ダイオード５２が点灯したところで、ゲート−ソース間電圧に負バイアスが印加されて出力用ＦＥＴ５７，５８はオフ状態になる。したがって、一次側オン・オフに対し、二次側はオフ、オンと反転する。

一次側オン、オフに対し、二次側はオフ、オンと反転させるために光起電力素子５３、制御回路を構成するサイリスタ５６、ダイオード５４，５５の極性が第一の実施例と反転している。そして、この実施例では図３（ｂ）に示すようにサイリスタ５６がオフ状態にあるときゲートバイアスを固定させるため抵抗５９を設けている。この抵抗５９は数１０ｋΩ以上の高抵抗である。

上述の構成によれば、化合物半導体にて出力用ＦＥＴ５７，５８を形成しているため電子移動度が大きく、さらに広帯域周波数特性、高速レスポンスを実現することができる。
また、化合物半導体では誘電体損失も小さい（ｔａｎδ＝０．００４程度）ので、半導体基板５１上での線路での伝送損失を小さくすることができる。

また、一次側オフつまり発光ダイオード５２が非点灯状態で、二次側の出力端子６５ａ，６５ｂ間は導通状態にある。したがって、導通状態が多いスイッチに用いれば省電力化が可能となる。また、ノーマリオンになるので出力端子６５ａ，６５ｂ間の静電放電破壊耐性を上げることができる。

更に、一次側オフ状態で二次側の出力端子１５ａ，１５ｂ間は導通状態にあるので、出力端子６５ａ，６５ｂ間の静電耐圧が大きくなる。その結果、半導体リレーの製造時、およびこの半導体リレーを用いた製品の製造時の歩留まりを上げることができる。

次に第三の実施例について、図５（ａ，ｂ）及び図６の模式構成図を用いて説明する。この実施例においても、半導体基板５１がＧａＡｓ、ＩｎＰなどの化合物半導体で構成されている。第二の実施例との構成、動作の相違点は
図５（ａ）及び図６に示すように、この実施例においては発光ダイオード５２も一体的に半導体基板５１上に集積回路として作りこまれる。

図６は発光ダイオード５２、光電変換素子５３、ダイオード５４，５５，サイリスタ５６、ＦＥＴ出力スイッチ素子５７，５８の集積回路のデバイス構成を示している。このような構成では発光ダイオード５２と光電変換素子５３が同一平面にあるため、透明シリコン樹脂６３は導光路として動作するように発光ダイオード５２と光電変換素子５３の双方に覆いかぶさるように配置される。

上述の構成によれば、発光ダイオード５２も一体的に半導体基板５１上に集積回路として作りこまれるため、製造コストの低減、製造歩留まりの向上が可能となる。
また、発光ダイオード５２も一体的に半導体基板５１上に集積回路として作りこまれるため、樹脂封止型リードレスリードフレームパッケージ６２の薄型化が可能となる。

なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。
従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。

本発明の一実施例を示す半導体リレーの構成図および回路図である。 図１の半導体素子を集積回路として作り込んだデバイスの模式構成図である。 他の実施例を示す半導体リレーの構成図および回路図である。 図３の半導体素子を集積回路として作り込んだデバイスの模式構成図である。 他の実施例を示す半導体リレーの構成図および回路図である。 図５の半導体素子を集積回路として作り込んだデバイスの模式構成図である。 従来例を示す半導体リレーの構成図である。 他の従来例を示す半導体リレーの構成図である。

符号の説明

５１ 半導体基板
５２ 発光ダイオード
５３ 光起電力素子
５４，５５ ダイオード
５６ サイリスタ
５７，５８ 出力用ＦＥＴ
５９ 抵抗
６１ａ〜６１ｄ ボンディングワイヤ
６２ 樹脂封止型パッケージ
６３ 透明シリコン樹脂
６４ 接地金属板
６５ａ〜６５ｄ 信号パッド

Claims (6)

1. 接地金属板上に配置された半導体基板と、この半導体基板上に形成された配線と、フリップチップ実装されバンプを介して前記配線に接続された発光ダイオードと、前記半導体基板上に形成された光起電力素子、サイリスタ、ダイオード及び２個一組の出力用ＦＥＴと、前記接地金属板と隔離して形成された４個の信号パッドからなり、
   前記発光ダイオードのアノードとカソードのそれぞれが前記信号パッドの２個にボンディングワイヤを介して接続され、前記２個一組の出力用ＦＥＴのそれぞれのドレイン電極と信号パッドの他の２個がボンディングワイヤを介して接続され、前記接地金属板及び信号パッドの底面を除く前記半導体基板上の電子部品を樹脂封止型パッケージで封止したことを特徴とする半導体リレー。
2. 前記絶縁層及び単結晶層を含む半導体基板はＳＯＩ基板若しくは化合物半導体基板であることを特徴とする請求項１に記載の半導体リレー。
3. 接地金属板上に配置された化合物半導体基板と、この化合物半導体基板に形成された発光ダイオード、光起電力素子、サイリスタ、ダイオード及び２個一組の出力用ＦＥＴと、前記接地金属板と隔離して形成された４個の信号パッドからなり、
   前記発光ダイオードのアノードとカソードのそれぞれが前記信号パッドの２個にボンディングワイヤを介して接続され、前記２個一組の出力用ＦＥＴのそれぞれのドレイン電極と信号パッドの他の２個がボンディングワイヤを介して接続され、前記接地金属板及び信号パッドの底面を除く前記半導体基板上の電子部品を樹脂封止型パッケージで封止したことを特徴とする半導体リレー。
4. 前記樹脂封止型パッケージはリードレスパッケージであることを特徴とする請求項１乃至３に記載の半導体リレー。
5. 前記接地金属板および信号パッドは前記樹脂封止型パッケージの裏面に露出していることを特徴とする請求項１乃至４に記載の半導体リレー。
6. 前記２個一組の出力用ＦＥＴはデプレッション型で構成し、前記発光ダイオードがオフの状態で前記２個一組の出力用ＦＥＴの出力が導通状態になるように構成したことを特徴とする請求項１乃至５に記載の半導体リレー。

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