JP2008117962A - 半導体リレー - Google Patents
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Abstract
【課題】寄生インダクタンスを最小化し、20Gbps程度まで使用可能な半導体リレーを実現する。
【解決手段】接地金属板上に配置された半導体基板と、この半導体基板上に積層された絶縁層及び単結晶層と、この単結晶層上に形成された配線に接続された発光ダイオードと、前記単結晶層に形成された光起電力素子、サイリスタ、ダイオード及び2個一組の出力用FETと、前記接地金属板と隔離して形成された4個の信号パッドからなり、前記発光ダイオードのアノードとカソードのそれぞれが前記信号パッドの2個にボンディングワイヤを介して接続され、前記出力用FETのそれぞれのドレイン電極と信号パッドの他の2個が前記ボンディングワイヤを介して接続され、前記接地金属及び信号パッドの底面を除く前記半導体基板上の電子部品を樹脂封止型パッケージで封止した。
【選択図】 図1
【解決手段】接地金属板上に配置された半導体基板と、この半導体基板上に積層された絶縁層及び単結晶層と、この単結晶層上に形成された配線に接続された発光ダイオードと、前記単結晶層に形成された光起電力素子、サイリスタ、ダイオード及び2個一組の出力用FETと、前記接地金属板と隔離して形成された4個の信号パッドからなり、前記発光ダイオードのアノードとカソードのそれぞれが前記信号パッドの2個にボンディングワイヤを介して接続され、前記出力用FETのそれぞれのドレイン電極と信号パッドの他の2個が前記ボンディングワイヤを介して接続され、前記接地金属及び信号パッドの底面を除く前記半導体基板上の電子部品を樹脂封止型パッケージで封止した。
【選択図】 図1
Description
本発明は、半導体テスター、計測器、通信機器、映像機器などの広帯域、高速のディジタル信号を取り扱い、かつ、高い信頼性を求められる機器に用いられ、特にマイクロ波帯に渡る超高速信号を制御する半導体リレーに関する。
発光素子と光起電力素子を備え、RF信号やビデオ信号などの高周波の信号を制御するソリッドステートの半導体リレーの従来例として下記に示す文献がある。
図7(a,b)は上述の特許文献1、特開平05−268042号公報に記載された従来のソリッドステート半導体リレーの一例を示すもので、図7(a)は開封図、図7(b)はその回路図である。
図7(b)に示すように、従来の半導体リレーは入力端子1,1A間に印加した電圧により発光ダイオード2を点灯し、この発光した光により複数個の光起電力素子10を縦続接続してなる光起電力素子3に起電力を発生させる。
図7(b)に示すように、従来の半導体リレーは入力端子1,1A間に印加した電圧により発光ダイオード2を点灯し、この発光した光により複数個の光起電力素子10を縦続接続してなる光起電力素子3に起電力を発生させる。
この光起電力素子3の両端のアノード電極およびカソード電極間にはサイリスタ6の両端がそれぞれ第1ダイオード4及び第2ダイオード5を介して接続されている。また、光起電力素子3のアノード電極と第1ダイオード4のアノード電極の接続点には、サイリスタ6のN極ゲートを接続し、同様に光起電力素子3のカソード電極と第2ダイオード5のカソード電極との接続点には、サイリスタ6のP極ゲートを接続している。
そして、サイリスタ6のアノード電極(以下、電極を省略する)とカソードとはそれぞれ2つのエンハンスメント型MOSFET7のゲート7aとバックゲート7bとに接続されており、これらMOSFET7がオンすることにより、ドレイン電極7c−7cに接続された出力端子8,8A間の負荷を閉じる。
この半導体リレーは、発光ダイオード2を点灯した状態でサイリスタ6がオフ状態であり、抵抗値が極めて高い。従って、光起電力素子3で発生した起電力による電荷は第1ダイオード4および第2ダイオード5を介して出力用MOSFET7のゲート7aに直ちに印加される。
次に、入力端子1,1Aに印加されていた電圧が無くなり、発光ダイオード2が消灯した場合、光起電力3の発生電圧は無くなるが、第1,第2ダイオード4,5およびサイリスタ6により出力用エンハンスメント型DMOSFET7のゲート電圧はそのまま保たれている。
この状態で光起電力素子3は自己放電により電圧が低下して行くので、まずダイオード4,5がオフ状態になる。このため、サイリスタ6のN極ゲートおよびP極ゲートのインピーダンスは極めて高くなり、極く僅かな電流でサイリスタ6をオンするようになる。更に電圧が低下すると、サイリスタ6のN極ゲートあるいはP極ゲートが順方向にバイアスされる。
このサイリスタ6のゲートの感度は極めて高いため、光起電力素子3のわずかの自己放電電流によりサイリスタ6はオンしている。更に、サイリスタ6は自己保持特性を持つため、一度オンするとアノード・カソード間の電圧が1V程度に下がるまでオン状態を保つ。このため、出力用エンハンスメントMOSFET7のゲート7aに蓄積された電荷はサイリスタ6を通って速やかに放電され、MOSFET7はオフとなる。
ところで、上述した従来の半導体リレーでは、図7(a,b)に示すように各素子間、リード間の配線にボンディングワイヤ11を、また基板実装用にリードフレームパッケージのリード15を用いている。RF信号を印加した場合に当該ボンディングワイヤ11および当該リード15は、接地面に対し高インピーダンスであり、寄生インダクタンスとして影響を与える。特にRF信号が数GHzを超えるとオン時の伝送特性を劣化させる。
例えば、ボンディングワイヤ11について1本当たり2mmの長さがあり、1mm当たりおよそ0.5nHの寄生インダクタンスを持ち、またリード15も0.5nH程度の寄生インダクタンスを持ち、仮に4本のボンディングワイヤ11と2本のリード15がオン時の信号線路に対し直列に入ったとすると、信号線に対し、2.5GHzで80オームのインピーダンスが信号線に入った状態となり、信号線路は50Ωの特性インピーダンスなので半分以下の電圧レベルまで減衰する。
近年の通信機器では5Gbpsから10Gbpsの伝送帯域を必要とされるようになってきており、このように2.5GHzで伝送特性が大きく劣化するデバイスは使えない。
また、オン時のみならず、信号伝送線路と対直流電圧源間、つまりAC的には信号伝送線路と対接地間で、オフ状態で当該半導体リレーが置かれる場合、当該寄生インダクタンスとオフバイアスされたMOSFET7の寄生容量でLC直列共振回路を形成してしまう。
また、オン時のみならず、信号伝送線路と対直流電圧源間、つまりAC的には信号伝送線路と対接地間で、オフ状態で当該半導体リレーが置かれる場合、当該寄生インダクタンスとオフバイアスされたMOSFET7の寄生容量でLC直列共振回路を形成してしまう。
この結果、信号伝送線路を伝達する信号は、この共振周波数帯域では接地側に流れ、信号の品質がこの帯域で大きく劣化する。
この問題を改善する方法として上述の特許文献3、特開2000−340830号公報では、図8の開封図に示すように、半導体素子のドレイン、ゲート、ソースの各電極が同一基板の一表面側に形成されている横型構造素子として1対以上集積された集積化横型MOSFETチップ21と、受光チップ6および発光素子1が実装されるプリント配線基板36と、前記プリント配線基板36に形成された信号伝送路に設けられて前記チップが接合されるバンプとを備えている。
この問題を改善する方法として上述の特許文献3、特開2000−340830号公報では、図8の開封図に示すように、半導体素子のドレイン、ゲート、ソースの各電極が同一基板の一表面側に形成されている横型構造素子として1対以上集積された集積化横型MOSFETチップ21と、受光チップ6および発光素子1が実装されるプリント配線基板36と、前記プリント配線基板36に形成された信号伝送路に設けられて前記チップが接合されるバンプとを備えている。
図8に示す構成によれば、一対以上の半導体素子が配線距離の短いチップ内配線とすること、さらにそのチップをプリント配線基板36上に直接バンプ接合することによって、ボンディングワイヤとパッケージのリードを減らし、インダクタンス成分を減少させることができ、高周波信号に対する挿入損失を低減することができる。
しかし、このような構成を用いる場合、チップをプリント配線基板36に実装する設備やワイヤーボンダーの設備がチップの使用者側に必要となり、結果製造コストが高くなるという問題がある。
また、副次的な問題として高周波化するために、半導体リレーのパッケージの小型化もすすめられてきた。パッケージの小型化とともにリードパッドも小型化されたが、近年、鉛フリー化が進められ、サイズとはんだ強度との相乗的関係により実装基板への固着力が劣るようになってきた。その結果として弱い衝撃でも基板からの脱落や断線の事故を起こすという問題もあった。
従って、本発明は、パッケージに収めてありながら、寄生インダクタンスを最小化するため、配線のためのボンディングワイヤやリードによる信号の引き回しと、リードフレームのリードでの信号伝播を極力排除する構造とすることで、10GHz程度まで、ディジタル信号で言えば20Gbps程度まで使用可能な半導体リレーを提供することにある。副次的に、大きな接地はんだ面をパッケージ裏面に持たせ、小型パッケージにおいても実装基板への固着力に優れた半導体リレーを実現することを目的としている。
本発明は上記問題点を解決するためになされたもので、請求項1記載の半導体リレーにおいては、
接地金属板上に配置された半導体基板と、この半導体基板上に形成された配線と、フリップチップ実装されバンプを介して前記配線に接続された発光ダイオードと、前記半導体基板上に形成された光起電力素子、サイリスタ、ダイオード及び2個一組の出力用FETと、前記接地金属板と隔離して形成された4個の信号パッドからなり、
前記発光ダイオードのアノードとカソードのそれぞれが前記信号パッドの2個にボンディングワイヤを介して接続され、前記2個一組の出力用FETのそれぞれのドレイン電極と信号パッドの他の2個がボンディングワイヤを介して接続され、前記接地金属板及び信号パッドの底面を除く前記半導体基板上の電子部品を樹脂封止型パッケージで封止したことを特徴とする。
接地金属板上に配置された半導体基板と、この半導体基板上に形成された配線と、フリップチップ実装されバンプを介して前記配線に接続された発光ダイオードと、前記半導体基板上に形成された光起電力素子、サイリスタ、ダイオード及び2個一組の出力用FETと、前記接地金属板と隔離して形成された4個の信号パッドからなり、
前記発光ダイオードのアノードとカソードのそれぞれが前記信号パッドの2個にボンディングワイヤを介して接続され、前記2個一組の出力用FETのそれぞれのドレイン電極と信号パッドの他の2個がボンディングワイヤを介して接続され、前記接地金属板及び信号パッドの底面を除く前記半導体基板上の電子部品を樹脂封止型パッケージで封止したことを特徴とする。
請求項2においては、請求項1に記載の半導体リレーにおいて、
前記絶縁層及び単結晶層を含む半導体基板はSOI基板若しくは化合物半導体基板であることを特徴とする。
前記絶縁層及び単結晶層を含む半導体基板はSOI基板若しくは化合物半導体基板であることを特徴とする。
請求項3の半導体リレーにおいては、接地金属板上に配置された化合物半導体基板と、この化合物半導体基板に形成された発光ダイオード、光起電力素子、サイリスタ、ダイオード及び2個一組の出力用FETと、前記接地金属板と隔離して形成された4個の信号パッドからなり、
前記発光ダイオードのアノードとカソードのそれぞれが前記信号パッドの2個にボンディングワイヤを介して接続され、前記2個一組の出力用FETのそれぞれのドレイン電極と信号パッドの他の2個がボンディングワイヤを介して接続され、前記接地金属板及び信号パッドの底面を除く前記半導体基板上の電子部品を樹脂封止型パッケージで封止したことを特徴とする。
前記発光ダイオードのアノードとカソードのそれぞれが前記信号パッドの2個にボンディングワイヤを介して接続され、前記2個一組の出力用FETのそれぞれのドレイン電極と信号パッドの他の2個がボンディングワイヤを介して接続され、前記接地金属板及び信号パッドの底面を除く前記半導体基板上の電子部品を樹脂封止型パッケージで封止したことを特徴とする。
請求項4においては、請求項1乃至3に記載の半導体リレーにおいて、
前記樹脂リードレスリードフレームードレスパッケージであることを特徴とする。
前記樹脂リードレスリードフレームードレスパッケージであることを特徴とする。
請求項5においては、請求項1乃至4に記載の半導体リレーにおいて、
前記接地金属板および信号パッドは前記樹脂封止型パッケージの裏面に露出していることを特徴とする。
前記接地金属板および信号パッドは前記樹脂封止型パッケージの裏面に露出していることを特徴とする。
請求項6においては、請求項1乃至5に記載の半導体リレーにおいて、
前記2個一組の出力用FETはデプレッション型で構成し、前記発光ダイオードがオフの状態で前記2個一組の出力用FETの出力が導通状態になるように構成したことを特徴とする。
前記2個一組の出力用FETはデプレッション型で構成し、前記発光ダイオードがオフの状態で前記2個一組の出力用FETの出力が導通状態になるように構成したことを特徴とする。
以上説明したことから明らかなように本発明によれば、次のような効果がある。
請求項1,5に記載の発明によれば、
光電変換素子である光起電力素子、制御回路を構成するサイリスタ、ダイオード4,5および出力用FETを一体的に半導体基板上に集積回路として作りこむことで、信号経路のワイヤボンディングは入出力部分の2ヵ所のみとして、素子間のワイヤボンディングを一切除去し寄生インダクタンスを低減することで、同一チップ上の最短配線化を実現した。その結果、10GHZ帯域までの周波数特性を実現することが可能となった。
請求項1,5に記載の発明によれば、
光電変換素子である光起電力素子、制御回路を構成するサイリスタ、ダイオード4,5および出力用FETを一体的に半導体基板上に集積回路として作りこむことで、信号経路のワイヤボンディングは入出力部分の2ヵ所のみとして、素子間のワイヤボンディングを一切除去し寄生インダクタンスを低減することで、同一チップ上の最短配線化を実現した。その結果、10GHZ帯域までの周波数特性を実現することが可能となった。
請求項2に記載の発明によれば、半導体基板をSOI基板若しくは化合物半導体基板としたので、光起電力素子、サイリスタ、ダイオード、および出力用FETの素子分離が可能となり、集積回路化が実現し、製造コストの低減、部品点数の減少による不良率・故障率の低下が可能となった。
また、出力用FETを電子移動度が大きいGaAs、InPなどの化合物半導体で構成することにより、さらに広帯域周波数特性、高速レスポンスが実現でき、誘電体損失も小さく(tanδ=0.004程度)、基板上での線路での伝送損失を小さくすることが可能となった。
請求項3に記載の発明によれば、化合物半導体基板に、発光ダイオード、光起電力素子、サイリスタ、ダイオード、および出力用FETを形成したので集積回路化が実現し、製造コストの低減、部品点数の減少による不良率・故障率の低下が可能となった。
請求項4に記載の発明によれば、樹脂封止型パッケージをリードレスパッケージとしたので、リードの物理長に起因する寄生インダクタンスがなく、高周波特性に優れたものとなった。また、半導体基板は、パッケージの裏面に設けられた接地金属板上に設置されているので、半導体基板上にある配線は、線路幅と半導体基板の厚みでインピーダンス設計が可能となり、インピーダンスミスマッチングを減じることができた。
更に、接地金属板はパッケージの裏面に露出しているので、大きな接地はんだ面として利用できるため実装プリント基板への固着力の増強が可能となった。
更に、接地金属板はパッケージの裏面に露出しているので、大きな接地はんだ面として利用できるため実装プリント基板への固着力の増強が可能となった。
請求項6に記載の発明によれば、2個一組の出力用FETはデプレッション型で構成し、前記発光ダイオードがオフの状態で前記2個一組の出力用FETの出力が導通状態になるように構成したので、一次側オフつまり発光ダイオードが非点灯状態で、二次側の出力端子間は導通状態動作が可能となり、導通状態が多いスイッチの用途には省電力化が可能となった。また、ノーマリオンになるので出力端子15a,15b間の静電放電破壊耐性をあげることができた。
図1(a,b)は本発明の一実施例を示す構成図であり。図1(a)は斜視図、図1(b)は回路図である。
これらの図において、本発明の半導体リレーは、樹脂封止型リードレスリードフレームパッケージ62とその裏面中央の接地金属板64上に置かれた半導体基板51とこの半導体基板51上にフリップチップ実装され、バンプ52bで電気的に半導体基板51の配線に接続された発光ダイオード52と、樹脂封止型リードレスリードフレームパッケージ62の信号パッド65a〜65dと、その信号パッド65a〜65dと半導体基板51および発光ダイオード52を電気的に接続するボンディングワイヤ61a〜61dで構成されている。
なお、樹脂封止型リードレスリードフレームパッケージ62はセラミック基板もしくは樹脂基板と半導体基板51と発光ダイオード52を基板上に設置し、ボンディングワイヤ後、樹脂封止を用いたパッケージでリードレスパッケージにて構成しても良い。
ここで、半導体基板51上にフリップチップ実装された発光ダイオード52と半導体基板51の間隙は導光路となるように透明シリコン樹脂63が充填され、パッケージの封止樹脂の進入を防止する。
図2は光電変換素子である光起電力素子53、制御回路を構成するサイリスタ56、ダイオード54,55および出力用FET57,58を一体的に集積回路として作り込んだデバイスの模式構成図である。半導体基板51は、構成保持用シリコン基板51c、シリコン酸化膜による絶縁層51b、シリコン単結晶層51aより構成されている。シリコン単結晶層51aは基板形成直後の状態では、n−にドーピングされるが、図2に示すようなデバイス構成を実現するため、目的に合わせてイオン注入―アニールなどで活性層を形成する。
次に、図1(b)に示す導体リレーの回路図の動作について説明する。
オン状態では、一次側の入力端子65d,65c間に印加した電圧により発光ダイオード52を点灯し、この発光した光により縦続接続された複数個の光起電力素子53に起電力を発生させる。
オン状態では、一次側の入力端子65d,65c間に印加した電圧により発光ダイオード52を点灯し、この発光した光により縦続接続された複数個の光起電力素子53に起電力を発生させる。
この光起電力素子53の両端のアノード電極およびカソード電極間にはサイリスタ56の両端がそれぞれ第1ダイオード54及び第2ダイオード55を介して接続されている。また、光起電力素子53のアノード電極と第1ダイオード54のアノード電極の接続点には、サイリスタ56のN極ゲートが接続され、同様に光起電力素子53のカソード電極と第2ダイオード55のカソード電極との接続点には、サイリスタ56のP極ゲートが接続されている。
そして、サイリスタ56のアノード電極(以下、電極を省略する)とカソードとはそれぞれ2つのエンハンスメント形MOSFET57、58のゲート電極に接続されており、一次側オンで発光ダイオード52を点灯した状態でサイリスタ56のアノードよりダイオード54のバンドギャップ分高い電圧がサイリスタ56のN極ゲートに、また、カソードよりダイオード55のバンドギャップ分低い電圧がサイリスタ56のP極ゲートに印加されるため、サイリスタ56はオフ状態になり抵抗値が極めて高くなる。
従って、光起電力素子53で発生した起電力による電圧は第1ダイオード54および第2ダイオード55を介して出力用MOSFET57、58のゲート電極にダイオード54、55のバンドギャップ分を差し引いた電圧が印加され、出力用MOSFET57、58はオン状態になる。これらMOSFET57、58がオンすることにより、ドレイン電極に接続された二次側の出力端子65a,65b間は導通状態となる。
オン状態からオフ状態への変移においては、入力端子65d,65cに印加されていた電圧が無くなり、発光ダイオード52が消灯した場合、光起電力素子53の発生電圧は無くなり、光起電力素子53は自己放電により電圧が低下していく。その結果、まずダイオード54,55がオフ状態になる。
この状態で、出力用エンハンスメント型MOSFET57、58のゲート電圧はそのまま保たれている。オフ状態でのサイリスタ56のN極ゲートおよびP極ゲートのインピーダンスは極めて高い。光起電力素子53のわずかの自己放電電流により、サイリスタ56のN極ゲートの電位はアノードより下がり、サイリスタ56のP極ゲートはカソード電位より上がり、サイリスタ56として順方向にバイアスされ、この順方向バイアスによってサイリスタ56はオンとなる。
更に、サイリスタ56は自己保持特性を持つため、一度オンするとアノード、カソード間の電圧が0.5V程度に下がるまでオン状態を保つ。このため、出力用エンハンスメントMOSFET57、58のゲート電極に蓄積された電荷はサイリスタ56を通って速やかに放電され、MOSFET57、58はオフとなる。
つまり、ダイオード54、55およびサイリスタ56は、出力用エンハンスメントMOSFET57、58のゲート電極に蓄積された電荷を、一次側オンからオフの変位に合せて、高速に放電させるための回路を構成している。
出力用エンハンスメントMOSFET57、58のゲート電極に保持された電荷が放電され、電位が0.5V程度に下るとサイリスタ56はオフ状態となる。この状態で出力端子65a,65b間は非導通状態となる。
出力用エンハンスメントMOSFET57、58のゲート電極に保持された電荷が放電され、電位が0.5V程度に下るとサイリスタ56はオフ状態となる。この状態で出力端子65a,65b間は非導通状態となる。
光起電力素子53、サイリスタ56、ダイオード54,55およびエンハンスメント形MOSFET57、58は、図2に示すデバイス構成によりSOI基板を用いた半導体基板51上に集積回路として構成されている。
図2において、51はSOIからなる半導体基板であり、51cは構成保持用シリコン基板、51bはシリコン酸化膜による絶縁層、51aは、基板形成直後の状態では、n−にドーピングされたシリコン単結晶層であるが、図に示すようなデバイス構成を実現するため、目的に合せイオン注入―アニールなどで活性層が形成される。
なお、デバイス間の電気的な分離は、基板厚み方向では、シリコン酸化膜51bによって、51aでは、P側かN側かどちらかがフローティングのPN接合による空乏層によって得ている。
なお、デバイス間の電気的な分離は、基板厚み方向では、シリコン酸化膜51bによって、51aでは、P側かN側かどちらかがフローティングのPN接合による空乏層によって得ている。
上述の構成によれば、光電変換素子である光起電力素子53、制御回路を構成するサイリスタ56、ダイオード54、55および出力用FET57,58を半導体基板1上に一体的に集積回路として作りこむことで、信号経路のワイヤボンディングは入出力部分の2ヵ所のみ61a、61bとして、素子間のワイヤボンディングを一切除去し寄生インダクタンスを低減することで、同一チップ上の最短配線化が可能となり、10GHz帯域までの周波数特性を実現することができる。
また、光起電力素子53、サイリスタ56、ダイオード54,55および出力用FET57,58をSOI基板上もしくは半絶縁性基板上で構成することで素子分離が可能となり、集積回路化を実現することができる。
更に、パッケージ62としてリードレスパッケージを用いているので、リードの物理長に起因する寄生インダクタンスがなく、高周波特性に優れている。また、半導体基板51は、パッケージ62の裏面に設けられた接地金属板64上に設置されている。
これにより、半導体基板51上にある配線は、線路幅と半導体基板51の厚みでインピーダンス設計が可能となり、インピーダンスミスマッチングを減じることができる。
副次的効果として、接地金属板64の一面はパッケージ62の裏面に露出しており、大きな接地はんだ面として利用できるため実装プリント基板への固着力の増強が可能となる。
副次的効果として、接地金属板64の一面はパッケージ62の裏面に露出しており、大きな接地はんだ面として利用できるため実装プリント基板への固着力の増強が可能となる。
次に第2の実施例について、図3(a,b)及び図4の模式構成図を用いて説明する。この実施例においては、半導体基板51がGaAs、InPなどの化合物半導体で構成されている。
したがって光起電力素子53、制御回路を構成するサイリスタ56、ダイオード54,55および出力用FET57,58、抵抗59の素子分離のための絶縁体は基板内に必要がない。また化合物半導体では誘電体損失も小さく(tanδ=0.004程度)、半導体基板51上での線路での伝送損失を小さくすることができる。
したがって光起電力素子53、制御回路を構成するサイリスタ56、ダイオード54,55および出力用FET57,58、抵抗59の素子分離のための絶縁体は基板内に必要がない。また化合物半導体では誘電体損失も小さく(tanδ=0.004程度)、半導体基板51上での線路での伝送損失を小さくすることができる。
図3(b)及び図4に示すように出力用FET57,58は高耐圧高速動作が可能なデプレッションタイプのNチャンネルMESFETである。したがってゲートバイアスがゼロで、オン状態にある。発光ダイオード52が点灯したところで、ゲート−ソース間電圧に負バイアスが印加されて出力用FET57,58はオフ状態になる。したがって、一次側オン・オフに対し、二次側はオフ、オンと反転する。
一次側オン、オフに対し、二次側はオフ、オンと反転させるために光起電力素子53、制御回路を構成するサイリスタ56、ダイオード54,55の極性が第一の実施例と反転している。そして、この実施例では図3(b)に示すようにサイリスタ56がオフ状態にあるときゲートバイアスを固定させるため抵抗59を設けている。この抵抗59は数10kΩ以上の高抵抗である。
上述の構成によれば、化合物半導体にて出力用FET57,58を形成しているため電子移動度が大きく、さらに広帯域周波数特性、高速レスポンスを実現することができる。
また、化合物半導体では誘電体損失も小さい(tanδ=0.004程度)ので、半導体基板51上での線路での伝送損失を小さくすることができる。
また、化合物半導体では誘電体損失も小さい(tanδ=0.004程度)ので、半導体基板51上での線路での伝送損失を小さくすることができる。
また、一次側オフつまり発光ダイオード52が非点灯状態で、二次側の出力端子65a,65b間は導通状態にある。したがって、導通状態が多いスイッチに用いれば省電力化が可能となる。また、ノーマリオンになるので出力端子65a,65b間の静電放電破壊耐性を上げることができる。
更に、一次側オフ状態で二次側の出力端子15a,15b間は導通状態にあるので、出力端子65a,65b間の静電耐圧が大きくなる。その結果、半導体リレーの製造時、およびこの半導体リレーを用いた製品の製造時の歩留まりを上げることができる。
次に第三の実施例について、図5(a,b)及び図6の模式構成図を用いて説明する。この実施例においても、半導体基板51がGaAs、InPなどの化合物半導体で構成されている。第二の実施例との構成、動作の相違点は
図5(a)及び図6に示すように、この実施例においては発光ダイオード52も一体的に半導体基板51上に集積回路として作りこまれる。
図5(a)及び図6に示すように、この実施例においては発光ダイオード52も一体的に半導体基板51上に集積回路として作りこまれる。
図6は発光ダイオード52、光電変換素子53、ダイオード54,55,サイリスタ56、FET出力スイッチ素子57,58の集積回路のデバイス構成を示している。このような構成では発光ダイオード52と光電変換素子53が同一平面にあるため、透明シリコン樹脂63は導光路として動作するように発光ダイオード52と光電変換素子53の双方に覆いかぶさるように配置される。
上述の構成によれば、発光ダイオード52も一体的に半導体基板51上に集積回路として作りこまれるため、製造コストの低減、製造歩留まりの向上が可能となる。
また、発光ダイオード52も一体的に半導体基板51上に集積回路として作りこまれるため、樹脂封止型リードレスリードフレームパッケージ62の薄型化が可能となる。
また、発光ダイオード52も一体的に半導体基板51上に集積回路として作りこまれるため、樹脂封止型リードレスリードフレームパッケージ62の薄型化が可能となる。
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。
従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。
従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。
51 半導体基板
52 発光ダイオード
53 光起電力素子
54,55 ダイオード
56 サイリスタ
57,58 出力用FET
59 抵抗
61a〜61d ボンディングワイヤ
62 樹脂封止型パッケージ
63 透明シリコン樹脂
64 接地金属板
65a〜65d 信号パッド
52 発光ダイオード
53 光起電力素子
54,55 ダイオード
56 サイリスタ
57,58 出力用FET
59 抵抗
61a〜61d ボンディングワイヤ
62 樹脂封止型パッケージ
63 透明シリコン樹脂
64 接地金属板
65a〜65d 信号パッド
Claims (6)
- 接地金属板上に配置された半導体基板と、この半導体基板上に形成された配線と、フリップチップ実装されバンプを介して前記配線に接続された発光ダイオードと、前記半導体基板上に形成された光起電力素子、サイリスタ、ダイオード及び2個一組の出力用FETと、前記接地金属板と隔離して形成された4個の信号パッドからなり、
前記発光ダイオードのアノードとカソードのそれぞれが前記信号パッドの2個にボンディングワイヤを介して接続され、前記2個一組の出力用FETのそれぞれのドレイン電極と信号パッドの他の2個がボンディングワイヤを介して接続され、前記接地金属板及び信号パッドの底面を除く前記半導体基板上の電子部品を樹脂封止型パッケージで封止したことを特徴とする半導体リレー。 - 前記絶縁層及び単結晶層を含む半導体基板はSOI基板若しくは化合物半導体基板であることを特徴とする請求項1に記載の半導体リレー。
- 接地金属板上に配置された化合物半導体基板と、この化合物半導体基板に形成された発光ダイオード、光起電力素子、サイリスタ、ダイオード及び2個一組の出力用FETと、前記接地金属板と隔離して形成された4個の信号パッドからなり、
前記発光ダイオードのアノードとカソードのそれぞれが前記信号パッドの2個にボンディングワイヤを介して接続され、前記2個一組の出力用FETのそれぞれのドレイン電極と信号パッドの他の2個がボンディングワイヤを介して接続され、前記接地金属板及び信号パッドの底面を除く前記半導体基板上の電子部品を樹脂封止型パッケージで封止したことを特徴とする半導体リレー。 - 前記樹脂封止型パッケージはリードレスパッケージであることを特徴とする請求項1乃至3に記載の半導体リレー。
- 前記接地金属板および信号パッドは前記樹脂封止型パッケージの裏面に露出していることを特徴とする請求項1乃至4に記載の半導体リレー。
- 前記2個一組の出力用FETはデプレッション型で構成し、前記発光ダイオードがオフの状態で前記2個一組の出力用FETの出力が導通状態になるように構成したことを特徴とする請求項1乃至5に記載の半導体リレー。
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- 2006-11-06 JP JP2006300458A patent/JP2008117962A/ja active Pending
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