JP2008117952A - 半導体装置 - Google Patents
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Abstract
【課題】独自の低濃度層を設けることなく空乏層の積層面内方向の幅を広げることの可能な半導体装置を提供する。
【解決手段】p型半導体基板10上に、p型半導体層11、n型半導体層12およびn型カソード領域15をこの順に有するフォトダイオードを備える。n型半導体層12はp型素子分離領域13によって複数の受光領域Sに分離されている。n型半導体層12のうち受光領域S以外の領域(n型半導体層12の外縁領域)には、複数のp型半導体領域16がn型半導体層12の面内方向に規則的に形成されている。
【選択図】図1
【解決手段】p型半導体基板10上に、p型半導体層11、n型半導体層12およびn型カソード領域15をこの順に有するフォトダイオードを備える。n型半導体層12はp型素子分離領域13によって複数の受光領域Sに分離されている。n型半導体層12のうち受光領域S以外の領域(n型半導体層12の外縁領域)には、複数のp型半導体領域16がn型半導体層12の面内方向に規則的に形成されている。
【選択図】図1
Description
本発明は、例えば、共通の半導体基板に、受光素子と他の回路素子とを有するフォトディテクタIC(Integrated Circuit)などに適用可能な半導体装置に関する。
フォトダイオードは、光信号を電気信号に変換する受光素子の1つであり、各種の光電変換機器における制御用光センサ等に広く用いられている。このフォトダイオードは、高機能化、小型化の要求に伴って、トランジスタ、抵抗、容量等の周辺の信号処理回路素子と一体化されたフォトディテクタICとして普及している。
例えば、図7に示したように、半導体装置100には、p型半導体基板110上に、低濃度のp型半導体層111と、n型半導体層112とを順次積層することによりフォトダイオードが形成されており、p型半導体層111上に、このフォトダイオードからの光電流を処理する機能回路、例えば、バイポーラトランジスタ(図示せず)が形成されている。また、n型半導体層112を複数の受光領域Sに分離する第1p型素子分離領域113がn型半導体層112を貫通して形成されている。さらに、p型半導体層111のうち第1p型素子分離領域113と対向する領域に、第2p型素子分離領域116が第1p型素子分離領域113と接して形成されている。また、第1p型素子分離領域113の表面の一部からn型半導体層112の表面の一部に渡って素子分離絶縁層114が形成されており、さらに、n型半導体層112の表層のうち受光領域Sに対応する部分に高濃度のn型カソード領域115がn型半導体層112の表面からのイオン注入および拡散によって形成されている(特許文献1参照)。
このような構成の半導体装置100では、n型カソード領域115に電気的に接続されたカソード電極(図示せず)と、第1p型素子分離領域113に電気的に接続されたアノード電極(図示せず)との間に逆バイアス電圧が印加されると、図8に示したように、p型半導体層111とn型半導体層112との間に空乏層(111A,112A)が形成されると共に、第1p型素子分離領域113とn型半導体層112との間に空乏層(113A,112B)が形成される。
ここで、空乏層(111A,112A)の積層方向の幅は、低濃度のp型半導体層111の厚さにほぼ等しく広いことから、積層方向の接合容量は極めて小さい。他方、空乏層(113A,112B)の積層面内方向の幅は、第1p型素子分離領域113にp型半導体層111よりも高濃度の不純物がドープされており、空乏層(111A,112A)の積層方向の幅よりも狭いことから、積層面内方向の接合容量は積層方向の接合容量よりも大きい。このように、積層面内方向の接合容量が大きいと、フォトダイオードの高周波特性が低くなり、例えば、光ディスクの高倍速化に対応するのが困難となる虞がある。
そこで、例えば、第1p型素子分離領域113とn型半導体層112との間に独自に低濃度層(図示せず)を設けて空乏層の積層面内方向の幅を広げることにより、積層面内方向の接合容量を低減することが考えられる。しかし、この場合には、低濃度層を設けるための追加工程が必要となり、また、従来のイオン注入技術では低濃度層の濃度を精度良く制御することは容易ではないという問題がある。
本発明はかかる問題点に鑑みてなされたものであり、その目的は、独自の低濃度層を設けることなく空乏層の積層面内方向の幅を広げることの可能な半導体装置を提供することにある。
本発明の半導体装置は、第1導電型不純物を含有する第1導電型半導体層と、第1導電型半導体層上に設けられ、第2導電型不純物を含有する第2導電型半導体層とを含んで構成された受光素子を備えたものである。この第2導電型半導体層内には、第1導電型不純物を含有する複数の第1導電型領域が面内方向に規則的に設けられている。
本発明の半導体装置では、第1導電型不純物を含有する複数の第1導電型領域が第2導電型半導体層の面内方向に規則的に設けられているので、隣接する第1導電型領域同士の間隔を適切に調整した場合には、第2導電型半導体層と各第1導電型領域との間に逆バイアス電圧が印加された際に、第2導電型半導体層と各第1導電型領域との間に形成される空乏層が互いに結合して、積層面内方向に一連に繋がった空乏層が形成される。
ここで、第2導電型半導体層を複数の受光領域に分離すると共に第1導電型不純物を含有する第1導電型素子分離領域を設け、さらに第1導電型領域を、受光領域と第1導電型素子分離領域との間に配置した場合には、受光領域と第1導電型素子分離領域との間に形成される空乏層が互いに結合して、積層面内方向に一連に繋がった空乏層が形成される。
本発明の半導体装置によれば、第1導電型不純物を含有する複数の第1導電型領域を第2導電型半導体層の面内方向に規則的に設けるようにしたので、第2導電型半導体層と各第1導電型領域との間に電圧を印加した際に、第2導電型半導体層と各第1導電型領域との間に形成される空乏層を結合させて、各空乏層を積層面内方向に一連に繋げることができる。ここで、一連に繋った空乏層の積層面内方向の幅は第1導電型領域の数および間隔の少なくとも一方を変えることにより自由に変更することができるので、独自の低濃度層を設けることなく空乏層の積層面内方向の幅を広げることができる。
また、第2導電型半導体層を複数の受光領域に分離すると共に第1導電型不純物を含有する第1導電型素子分離領域を設け、さらに第1導電型領域を、受光領域と第1導電型素子分離領域との間に配置した場合には、受光領域と第1導電型素子分離領域との間に形成される空乏層を互いに結合させて、各空乏層を積層面内方向に一連に繋げることができる。これにより、独自の低濃度層を設けることなく、受光領域と第1導電型素子分離領域との間の空乏層の積層面内方向の幅を広げることができる。その結果、受光素子の積層面内方向の接合容量を小さくすることができる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
図1は本発明の一実施の形態に係る半導体装置1の断面構成を、図2は図1のA−A矢視方向の断面構成をそれぞれ表すものである。この半導体装置1は、共通のp型半導体基板10に、フォトダイオード(受光素子)と、このフォトダイオードからの光電流を処理する機能素子、例えばバイポーラトランジスタ、CMOSトランジスタ、抵抗、容量等(図示せず)とが形成されたフォトディテクタICである。
半導体装置1は、p型半導体基板10の一面側に、低濃度のp型半導体層11と、n型半導体層12とを順次積層することにより形成されたフォトダイオードと、フォトダイオードの周辺領域に形成された機能素子(図示せず)とを有している。なお、p型半導体基板10およびp型半導体層11が本発明の「第1導電型半導体層」の一具体例に対応し、n型半導体層12および後述のn型カソード領域15が本発明の「第2導電型半導体層」の一具体例に対応する。
p型半導体基板10は、例えば、高濃度のp型不純物がドープされたシリコン基板、または、高濃度のp型不純物がドープされた埋込層(図示せず)を上部に有するシリコン基板により構成されている。
p型半導体層11は、例えば、p型不純物がドープされたシリコンからなり、p型半導体基板10上に例えば5〜15μm程度エピタキシャル成長させることにより形成されている。p型半導体層11のp型不純物の濃度はp型半導体基板10のうちp型半導体層11が形成された表面よりも低濃度(例えば1×1014cm−3)となっている。これにより、p型半導体層11は空乏化し易く、高抵抗となっているので、p型半導体層11とn型半導体層12との間に通常動作時に印加される電圧範囲内の逆バイアス電圧が印加されると、p型半導体層11とn型半導体層12とのPN接合面からp型半導体基板10の表面にかけて空乏化するようになっている。
n型半導体層12は、例えば、n型不純物がドープされたシリコンからなり、p型半導体層11上にエピタキシャル成長させることにより形成されている。n型半導体層12のn型不純物の濃度は高濃度(例えば2×1015cm−3)となっている。これにより、n型半導体層12はp型半導体層11と比べて空乏化しにくく、低抵抗となっているので、p型半導体層11とn型半導体層12との間に通常動作時に印加される電圧範囲内の逆バイアス電圧が印加されると、n型半導体層12のうちp型半導体層11とのPN接合面のごく近傍が空乏化する。
この半導体装置1には、p型素子分離領域13が形成されている。なお、p型素子分離領域13が本発明の「第1導電型素子分離領域」の一具体例に対応する。
p型素子分離領域13は、n型半導体層12を複数の受光領域Sに分離するためのものであり、例えば、n型半導体層12が複数の島状となるようにn型半導体層12を貫通して形成されている。このp型素子分離領域13は、p型半導体層11および後述のp型半導体領域16に電圧を印加するためのものでもあり、p型半導体層11よりも高濃度(例えば1×1017cm−3)のp型不純物がドープされたシリコンからなり、例えば、n型半導体層12の表面からのイオン注入および拡散によって形成されている。これにより、p型素子分離領域13はp型半導体層11と比べて空乏化しにくく、低抵抗となっているので、p型素子分離領域13とn型半導体層12との間に通常動作時に印加される電圧範囲内の逆バイアス電圧が印加されると、p型素子分離領域13のうちn型半導体層12とのPN接合面のごく近傍が空乏化する。なお、このときに、n型半導体層12のうちp型素子分離領域13とのPN接合面のごく近傍も空乏化する。
この半導体装置1にはまた、p型素子分離領域13の表面の一部からn型半導体層12の表面の一部に渡って素子分離絶縁層14が形成されており、この素子分離絶縁層14の形成されていない受光領域Sには、n型カソード領域15が形成されている。
素子分離絶縁層14は、例えば、LOCOS(local oxidation of silicon)またはSTI(Shallow Trench Isolation)により形成されており、n型カソード領域15を受光領域Sごとに島状に分離するようになっている。この素子分離絶縁層14は、例えば、n型半導体層12の一部を窪ませて、その窪みに形成されたものであり、その厚さは、例えば0.4μmとなっている。n型カソード領域15は、n型半導体層12よりも高濃度のn型不純物がドープされたシリコンからなり、例えば、n型半導体層12の表面からのイオン注入および拡散によって形成されている。このn型カソード領域15の厚さは、素子分離絶縁層14の厚さよりも薄くなっており、受光領域Sの周辺領域に設けられたp型素子分離領域13とは接していない。
ここで、p型半導体層11、n型半導体層12およびn型カソード領域15の合計厚さ、すなわち、n型カソード領域15の表面からp型半導体基板10の表面までの距離は、受光領域Sに入射させる光の吸収長よりも厚くなっている。
この半導体装置1にはさらに、n型半導体層12の各受光領域Sと、p型素子分離領域13との間に、各受光領域Sを取り囲むように複数のp型半導体領域16が環状に配置されている。なお、p型半導体領域16が本発明の「第1導電型領域」の一具体例に対応する。
このp型半導体領域16は、n型半導体層12のうち受光領域Sの周辺領域(以下、「n型半導体層12の外縁領域」と称する。)に空乏層を形成するためのものであり、例えば、n型半導体層12を貫通すると共にp型半導体層11内にまで延在して形成されており、柱状の形状を有している。つまり、p型半導体領域16はp型半導体層11と接触しており、p型半導体層11を介してp型素子分離領域13と電気的に接続されているので、p型半導体層11とn型半導体層12との間に通常動作時に印加される電圧範囲内の逆バイアス電圧が印加されると、p型半導体層11と電気的に接続されたp型半導体領域16とn型半導体層12との間に逆バイアス電圧が印加されるようになっている。
p型半導体領域16は、p型半導体層11よりも高濃度(例えば1×1017cm−3)のp型不純物がドープされたシリコンからなり、例えば、n型半導体層12の表面からのイオン注入および拡散によって形成されている。これにより、p型半導体領域16はp型半導体層11と比べて空乏化しにくくなっているので、p型半導体領域16の直径が大きい場合には、p型半導体領域16のうちn型半導体層12とのPN接合面のごく近傍だけが空乏化し、p型半導体領域16の中心部分が空乏化しないこともあるが、p型半導体領域16の直径が所定の大きさよりも小さい場合には、p型半導体領域16全体が空乏化する。
なお、p型半導体領域16とn型半導体層12との間に逆バイアス電圧が印加された際に、p型半導体領域16全体が空乏化することが好ましい。そのためには、p型半導体領域16の直径が、p型半導体領域16におけるp型不純物の濃度と、p型半導体層11とn型半導体層12との間に通常動作時に印加される電圧範囲内の逆バイアス電圧とに応じて決まるp型半導体領域16側の空乏層の幅よりも狭くなっていることが必要である。
ところで、隣接するp型半導体領域16同士の間隔Dは、n型半導体層12におけるn型不純物の濃度と、p型半導体層11とn型半導体層12との間に通常動作時に印加される電圧範囲内の逆バイアス電圧とに応じて決まるn型半導体層12側の空乏層の幅(W×2)よりも狭くなっている(図2参照)。これにより、p型半導体領域16は、p型半導体領域16とn型半導体層12との間に逆バイアス電圧が印加された際に、n型半導体層12と各p型半導体領域16との間に形成される空乏層が互いに結合して、積層面内方向に一連に繋がった空乏層が形成されるようになっている。
なお、p型半導体領域16は図1に例示したようにp型半導体層11の内部にまで延在している必要はなく、例えば、n型半導体層12とp型半導体層11とのPN接合面にまで延在し、p型半導体層11の表面に接していてもよい。また、p型半導体領域16は図1に例示したようにn型半導体層12を貫通している必要はなく、n型半導体層12の外縁領域全体を空乏化することの可能な形状、大きさおよび配置となっていればよい。例えば、図3に例示したように、p型半導体領域16がp型半導体層11とn型半導体層12とのPN接合面およびその付近にだけ設けられ、p型半導体領域16の上部がn型半導体層12のp型半導体層11とは反対側の表面に露出していなくてもよい。また、例えば、図4に例示したように、p型素子分離領域13と電気的に接続されたp型コンタクト層17をn型半導体層12と素子分離絶縁層14との間に設け、p型半導体領域16の上部がp型コンタクト層17と電気的に接続され、p型半導体領域16の下部がp型半導体層11とn型半導体層12とのPN接合面と直接接しないようにしてもよい。
また、p型半導体領域16は、図1、図2に例示したように、円柱状になっている必要はなく、例えば、図5に例示したように角柱状になっていてもよいし、図示しないが球状になっていてもよい。
このような構成の半導体装置1では、p型半導体層11にp型素子分離領域13を介して電気的に接続されたアノード電極(図示せず)と、n型半導体層12にn型カソード領域15を介して電気的に接続されたカソード電極(図示せず)との間に通常動作時に印加される電圧範囲内の逆バイアス電圧を印加すると、図6に示したように、p型半導体層11とn型半導体層12との間に積層方向に空乏層(11A,12A)が形成され、p型素子分離領域13とn型半導体層12との間に積層面内方向に空乏層(13A,12B)が形成され、さらに、n型半導体層12と各p型半導体領域16との間に積層方向に空乏層(16A,12C)が形成される。
このとき、空乏層(11A,12A)のうちp型半導体層11側の空乏層11Aはp型半導体層11とn型半導体層12とのPN接合面からp型半導体基板10の表面にかけて形成される。これにより、空乏層(11A,12A)の積層方向の幅がp型半導体層111の厚さにほぼ等しく広くなるので、積層方向の接合容量を極めて小さくすることができる。
他方、積層面内方向では、n型半導体層12と各p型半導体領域16との間に形成された空乏層(16A,12C)が互いに結合して、積層面内方向に一連に繋がった空乏層が形成される。さらに、この空乏層と、空乏層(11A,12A)と、空乏層(13A,12B)とが互いに結合して、n型半導体層12の外縁領域全体に空乏層が形成される。
例えば、n型半導体層12のn型不純物濃度を2×1015cm−3とした場合に、n型半導体層12と縦方向にPN接合を形成するp型半導体層11のp型不純物濃度を1×1014cm−3とし、n型半導体層12と横方向にPN接合を形成するp型の半導体層(p型素子分離領域13およびp型半導体領域16)のp型不純物濃度を1×1017cm−3とし、n型半導体層12の外縁領域の厚さを1μmとし、p型半導体領域16の直径を0.4μmとし、隣り合うp型半導体領域16同士の間隔を2.0μmとしたときに、n型半導体層12にn型カソード領域15を介して電気的に接続されたカソード電極(図示せず)との間に通常動作時に印加される電圧範囲内の逆バイアス電圧を印加すると、n型半導体層12の外縁領域全体に空乏層を形成することができる。
これにより、p型半導体領域16を設けなかった場合と比べて、この空乏層の積層面内方向の幅が広くなるので、積層面内方向の接合容量を小さくすることができる。
このように、本実施の形態の半導体装置1では、積層方向だけでなく、積層面内方向の接合容量も低減することができるので、フォトダイオードの高周波特性が向上する。これにより、例えば、光ディスクの高倍速化に容易に対応することが可能となる。
また、本実施の形態において、p型半導体領域16とp型素子分離領域13とを互いに等しい不純物濃度で形成した場合には、例えばイオン注入技術を用いてp型半導体領域16とp型素子分離領域13とを一括に形成することができるので、p型半導体領域16を設けるための追加工程が不要となる。また、p型半導体領域16の不純物濃度を低くする必要がないので、例えばイオン注入技術を用いてp型半導体領域16の不純物濃度を精度良く制御することができる。
また、n型半導体層12およびn型カソード領域15をp型素子分離領域13で複数に分割し、複数に分割されたカソードのそれぞれの出力を用いて演算することにより、例えば、光ディスク装置のフォーカス、トラッキング等の制御信号を得ることができる。
また、p型半導体基板10は高濃度の不純物を含有しているので、光吸収によって発生するキャリアがp型半導体基板10において再結合し、受光感度が低下する虞がある。しかし、本実施の形態では、p型半導体層11およびn型半導体層12の合計厚さを光の吸収長よりも厚くしているので、p型半導体基板10の内部で発生するキャリア数を減らし、受光感度を向上させることができる。
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明は上記の実施の形態等に限定されるものではなく、種々変形可能である。
例えば、上記実施の形態等では、共通基板としてp型半導体基板10を用いた場合について説明したが、本発明は、共通基板としてn型半導体基板を用いた場合にも適用可能である。ただし、その場合には、上記実施の形態等で説明した導電型をp型からn型に、n型からp型に置き換えればよい。
また、上記実施の形態等では、本発明を、フォトダイオードと、フォトダイオードからの光電流を処理する機能素子とが混載されたフォトディテクタICに対して適用した場合について説明したが、基板上にフォトダイオードだけを形成した半導体装置に対して適用することももちろん可能である。
1…半導体装置、10…p型半導体基板、11…p型半導体層、11A,12A,12B,12C,13A,16A…空乏層、12…n型半導体層、13…p型素子分離領域、14…素子分離絶縁層、15…n型カソード領域、16…p型半導体領域、17…コンタクト層、S…受光領域。
Claims (8)
- 第1導電型不純物を含有する第1導電型半導体層と、
前記第1導電型半導体層上に設けられ、第2導電型不純物を含有する第2導電型半導体層と、
前記第2導電型半導体層の面内方向に規則的に設けられ、第1導電型不純物を含有する複数の第1導電型領域と
を備えたことを特徴とする半導体装置。 - 隣接する前記第1導電型領域同士の間隔は、前記第2導電型半導体層における第2導電型不純物の濃度と、前記第1導電型領域および前記第2導電型半導体層の間に通常動作時に印加される電圧範囲内の逆バイアス電圧とに応じて決まる空乏層の幅よりも狭くなっている
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1導電型領域は、前記第1導電型半導体層と接している
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1導電型領域は、前記第1導電型半導体層内にまで延在している
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1導電型領域は、前記第1導電型半導体層の前記第2導電型半導体層とは反対側の表面に露出している
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1導電型領域における第1導電型不純物の濃度は、前記第1導電型半導体層における第1導電型不純物の濃度よりも高くなっている
ことを特徴とする請求項1に記載の半導体装置。 - 前記第2導電型半導体層を複数の受光領域に分離すると共に第1導電型不純物を含有する第1導電型素子分離領域を備え、
前記第1導電型領域は、前記受光領域と前記第1導電型素子分離領域との間に配置されている
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1導電型領域における第1導電型不純物の濃度は、前記素子分離領域における第1導電型不純物の濃度と等しくなっている
ことを特徴とする請求項6に記載の半導体装置。
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