JP2008117952A

JP2008117952A - 半導体装置

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Publication number: JP2008117952A
Application number: JP2006299981A
Authority: JP
Inventors: Tomotaka Fujisawa; 知隆藤澤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-11-06
Filing date: 2006-11-06
Publication date: 2008-05-22

Abstract

【課題】独自の低濃度層を設けることなく空乏層の積層面内方向の幅を広げることの可能な半導体装置を提供する。
【解決手段】ｐ型半導体基板１０上に、ｐ型半導体層１１、ｎ型半導体層１２およびｎ型カソード領域１５をこの順に有するフォトダイオードを備える。ｎ型半導体層１２はｐ型素子分離領域１３によって複数の受光領域Ｓに分離されている。ｎ型半導体層１２のうち受光領域Ｓ以外の領域（ｎ型半導体層１２の外縁領域）には、複数のｐ型半導体領域１６がｎ型半導体層１２の面内方向に規則的に形成されている。
【選択図】図１

Description

本発明は、例えば、共通の半導体基板に、受光素子と他の回路素子とを有するフォトディテクタＩＣ（Integrated Circuit）などに適用可能な半導体装置に関する。

フォトダイオードは、光信号を電気信号に変換する受光素子の１つであり、各種の光電変換機器における制御用光センサ等に広く用いられている。このフォトダイオードは、高機能化、小型化の要求に伴って、トランジスタ、抵抗、容量等の周辺の信号処理回路素子と一体化されたフォトディテクタＩＣとして普及している。

例えば、図７に示したように、半導体装置１００には、ｐ型半導体基板１１０上に、低濃度のｐ型半導体層１１１と、ｎ型半導体層１１２とを順次積層することによりフォトダイオードが形成されており、ｐ型半導体層１１１上に、このフォトダイオードからの光電流を処理する機能回路、例えば、バイポーラトランジスタ（図示せず）が形成されている。また、ｎ型半導体層１１２を複数の受光領域Ｓに分離する第１ｐ型素子分離領域１１３がｎ型半導体層１１２を貫通して形成されている。さらに、ｐ型半導体層１１１のうち第１ｐ型素子分離領域１１３と対向する領域に、第２ｐ型素子分離領域１１６が第１ｐ型素子分離領域１１３と接して形成されている。また、第１ｐ型素子分離領域１１３の表面の一部からｎ型半導体層１１２の表面の一部に渡って素子分離絶縁層１１４が形成されており、さらに、ｎ型半導体層１１２の表層のうち受光領域Ｓに対応する部分に高濃度のｎ型カソード領域１１５がｎ型半導体層１１２の表面からのイオン注入および拡散によって形成されている（特許文献１参照）。

特開２０００−３１２０２１号公報

このような構成の半導体装置１００では、ｎ型カソード領域１１５に電気的に接続されたカソード電極（図示せず）と、第１ｐ型素子分離領域１１３に電気的に接続されたアノード電極（図示せず）との間に逆バイアス電圧が印加されると、図８に示したように、ｐ型半導体層１１１とｎ型半導体層１１２との間に空乏層（１１１Ａ，１１２Ａ）が形成されると共に、第１ｐ型素子分離領域１１３とｎ型半導体層１１２との間に空乏層（１１３Ａ，１１２Ｂ）が形成される。

ここで、空乏層（１１１Ａ，１１２Ａ）の積層方向の幅は、低濃度のｐ型半導体層１１１の厚さにほぼ等しく広いことから、積層方向の接合容量は極めて小さい。他方、空乏層（１１３Ａ，１１２Ｂ）の積層面内方向の幅は、第１ｐ型素子分離領域１１３にｐ型半導体層１１１よりも高濃度の不純物がドープされており、空乏層（１１１Ａ，１１２Ａ）の積層方向の幅よりも狭いことから、積層面内方向の接合容量は積層方向の接合容量よりも大きい。このように、積層面内方向の接合容量が大きいと、フォトダイオードの高周波特性が低くなり、例えば、光ディスクの高倍速化に対応するのが困難となる虞がある。

そこで、例えば、第１ｐ型素子分離領域１１３とｎ型半導体層１１２との間に独自に低濃度層（図示せず）を設けて空乏層の積層面内方向の幅を広げることにより、積層面内方向の接合容量を低減することが考えられる。しかし、この場合には、低濃度層を設けるための追加工程が必要となり、また、従来のイオン注入技術では低濃度層の濃度を精度良く制御することは容易ではないという問題がある。

本発明はかかる問題点に鑑みてなされたものであり、その目的は、独自の低濃度層を設けることなく空乏層の積層面内方向の幅を広げることの可能な半導体装置を提供することにある。

本発明の半導体装置は、第１導電型不純物を含有する第１導電型半導体層と、第１導電型半導体層上に設けられ、第２導電型不純物を含有する第２導電型半導体層とを含んで構成された受光素子を備えたものである。この第２導電型半導体層内には、第１導電型不純物を含有する複数の第１導電型領域が面内方向に規則的に設けられている。

本発明の半導体装置では、第１導電型不純物を含有する複数の第１導電型領域が第２導電型半導体層の面内方向に規則的に設けられているので、隣接する第１導電型領域同士の間隔を適切に調整した場合には、第２導電型半導体層と各第１導電型領域との間に逆バイアス電圧が印加された際に、第２導電型半導体層と各第１導電型領域との間に形成される空乏層が互いに結合して、積層面内方向に一連に繋がった空乏層が形成される。

ここで、第２導電型半導体層を複数の受光領域に分離すると共に第１導電型不純物を含有する第１導電型素子分離領域を設け、さらに第１導電型領域を、受光領域と第１導電型素子分離領域との間に配置した場合には、受光領域と第１導電型素子分離領域との間に形成される空乏層が互いに結合して、積層面内方向に一連に繋がった空乏層が形成される。

本発明の半導体装置によれば、第１導電型不純物を含有する複数の第１導電型領域を第２導電型半導体層の面内方向に規則的に設けるようにしたので、第２導電型半導体層と各第１導電型領域との間に電圧を印加した際に、第２導電型半導体層と各第１導電型領域との間に形成される空乏層を結合させて、各空乏層を積層面内方向に一連に繋げることができる。ここで、一連に繋った空乏層の積層面内方向の幅は第１導電型領域の数および間隔の少なくとも一方を変えることにより自由に変更することができるので、独自の低濃度層を設けることなく空乏層の積層面内方向の幅を広げることができる。

また、第２導電型半導体層を複数の受光領域に分離すると共に第１導電型不純物を含有する第１導電型素子分離領域を設け、さらに第１導電型領域を、受光領域と第１導電型素子分離領域との間に配置した場合には、受光領域と第１導電型素子分離領域との間に形成される空乏層を互いに結合させて、各空乏層を積層面内方向に一連に繋げることができる。これにより、独自の低濃度層を設けることなく、受光領域と第１導電型素子分離領域との間の空乏層の積層面内方向の幅を広げることができる。その結果、受光素子の積層面内方向の接合容量を小さくすることができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

図１は本発明の一実施の形態に係る半導体装置１の断面構成を、図２は図１のＡ−Ａ矢視方向の断面構成をそれぞれ表すものである。この半導体装置１は、共通のｐ型半導体基板１０に、フォトダイオード（受光素子）と、このフォトダイオードからの光電流を処理する機能素子、例えばバイポーラトランジスタ、ＣＭＯＳトランジスタ、抵抗、容量等（図示せず）とが形成されたフォトディテクタＩＣである。

半導体装置１は、ｐ型半導体基板１０の一面側に、低濃度のｐ型半導体層１１と、ｎ型半導体層１２とを順次積層することにより形成されたフォトダイオードと、フォトダイオードの周辺領域に形成された機能素子（図示せず）とを有している。なお、ｐ型半導体基板１０およびｐ型半導体層１１が本発明の「第１導電型半導体層」の一具体例に対応し、ｎ型半導体層１２および後述のｎ型カソード領域１５が本発明の「第２導電型半導体層」の一具体例に対応する。

ｐ型半導体基板１０は、例えば、高濃度のｐ型不純物がドープされたシリコン基板、または、高濃度のｐ型不純物がドープされた埋込層（図示せず）を上部に有するシリコン基板により構成されている。

ｐ型半導体層１１は、例えば、ｐ型不純物がドープされたシリコンからなり、ｐ型半導体基板１０上に例えば５〜１５μｍ程度エピタキシャル成長させることにより形成されている。ｐ型半導体層１１のｐ型不純物の濃度はｐ型半導体基板１０のうちｐ型半導体層１１が形成された表面よりも低濃度（例えば１×１０^１４ｃｍ^−３）となっている。これにより、ｐ型半導体層１１は空乏化し易く、高抵抗となっているので、ｐ型半導体層１１とｎ型半導体層１２との間に通常動作時に印加される電圧範囲内の逆バイアス電圧が印加されると、ｐ型半導体層１１とｎ型半導体層１２とのＰＮ接合面からｐ型半導体基板１０の表面にかけて空乏化するようになっている。

ｎ型半導体層１２は、例えば、ｎ型不純物がドープされたシリコンからなり、ｐ型半導体層１１上にエピタキシャル成長させることにより形成されている。ｎ型半導体層１２のｎ型不純物の濃度は高濃度（例えば２×１０^１５ｃｍ^−３）となっている。これにより、ｎ型半導体層１２はｐ型半導体層１１と比べて空乏化しにくく、低抵抗となっているので、ｐ型半導体層１１とｎ型半導体層１２との間に通常動作時に印加される電圧範囲内の逆バイアス電圧が印加されると、ｎ型半導体層１２のうちｐ型半導体層１１とのＰＮ接合面のごく近傍が空乏化する。

この半導体装置１には、ｐ型素子分離領域１３が形成されている。なお、ｐ型素子分離領域１３が本発明の「第１導電型素子分離領域」の一具体例に対応する。

ｐ型素子分離領域１３は、ｎ型半導体層１２を複数の受光領域Ｓに分離するためのものであり、例えば、ｎ型半導体層１２が複数の島状となるようにｎ型半導体層１２を貫通して形成されている。このｐ型素子分離領域１３は、ｐ型半導体層１１および後述のｐ型半導体領域１６に電圧を印加するためのものでもあり、ｐ型半導体層１１よりも高濃度（例えば１×１０^１７ｃｍ^−３）のｐ型不純物がドープされたシリコンからなり、例えば、ｎ型半導体層１２の表面からのイオン注入および拡散によって形成されている。これにより、ｐ型素子分離領域１３はｐ型半導体層１１と比べて空乏化しにくく、低抵抗となっているので、ｐ型素子分離領域１３とｎ型半導体層１２との間に通常動作時に印加される電圧範囲内の逆バイアス電圧が印加されると、ｐ型素子分離領域１３のうちｎ型半導体層１２とのＰＮ接合面のごく近傍が空乏化する。なお、このときに、ｎ型半導体層１２のうちｐ型素子分離領域１３とのＰＮ接合面のごく近傍も空乏化する。

この半導体装置１にはまた、ｐ型素子分離領域１３の表面の一部からｎ型半導体層１２の表面の一部に渡って素子分離絶縁層１４が形成されており、この素子分離絶縁層１４の形成されていない受光領域Ｓには、ｎ型カソード領域１５が形成されている。

素子分離絶縁層１４は、例えば、ＬＯＣＯＳ（local oxidation of silicon）またはＳＴＩ（Shallow Trench Isolation）により形成されており、ｎ型カソード領域１５を受光領域Ｓごとに島状に分離するようになっている。この素子分離絶縁層１４は、例えば、ｎ型半導体層１２の一部を窪ませて、その窪みに形成されたものであり、その厚さは、例えば０．４μｍとなっている。ｎ型カソード領域１５は、ｎ型半導体層１２よりも高濃度のｎ型不純物がドープされたシリコンからなり、例えば、ｎ型半導体層１２の表面からのイオン注入および拡散によって形成されている。このｎ型カソード領域１５の厚さは、素子分離絶縁層１４の厚さよりも薄くなっており、受光領域Ｓの周辺領域に設けられたｐ型素子分離領域１３とは接していない。

ここで、ｐ型半導体層１１、ｎ型半導体層１２およびｎ型カソード領域１５の合計厚さ、すなわち、ｎ型カソード領域１５の表面からｐ型半導体基板１０の表面までの距離は、受光領域Ｓに入射させる光の吸収長よりも厚くなっている。

この半導体装置１にはさらに、ｎ型半導体層１２の各受光領域Ｓと、ｐ型素子分離領域１３との間に、各受光領域Ｓを取り囲むように複数のｐ型半導体領域１６が環状に配置されている。なお、ｐ型半導体領域１６が本発明の「第１導電型領域」の一具体例に対応する。

このｐ型半導体領域１６は、ｎ型半導体層１２のうち受光領域Ｓの周辺領域（以下、「ｎ型半導体層１２の外縁領域」と称する。）に空乏層を形成するためのものであり、例えば、ｎ型半導体層１２を貫通すると共にｐ型半導体層１１内にまで延在して形成されており、柱状の形状を有している。つまり、ｐ型半導体領域１６はｐ型半導体層１１と接触しており、ｐ型半導体層１１を介してｐ型素子分離領域１３と電気的に接続されているので、ｐ型半導体層１１とｎ型半導体層１２との間に通常動作時に印加される電圧範囲内の逆バイアス電圧が印加されると、ｐ型半導体層１１と電気的に接続されたｐ型半導体領域１６とｎ型半導体層１２との間に逆バイアス電圧が印加されるようになっている。

ｐ型半導体領域１６は、ｐ型半導体層１１よりも高濃度（例えば１×１０^１７ｃｍ^−３）のｐ型不純物がドープされたシリコンからなり、例えば、ｎ型半導体層１２の表面からのイオン注入および拡散によって形成されている。これにより、ｐ型半導体領域１６はｐ型半導体層１１と比べて空乏化しにくくなっているので、ｐ型半導体領域１６の直径が大きい場合には、ｐ型半導体領域１６のうちｎ型半導体層１２とのＰＮ接合面のごく近傍だけが空乏化し、ｐ型半導体領域１６の中心部分が空乏化しないこともあるが、ｐ型半導体領域１６の直径が所定の大きさよりも小さい場合には、ｐ型半導体領域１６全体が空乏化する。

なお、ｐ型半導体領域１６とｎ型半導体層１２との間に逆バイアス電圧が印加された際に、ｐ型半導体領域１６全体が空乏化することが好ましい。そのためには、ｐ型半導体領域１６の直径が、ｐ型半導体領域１６におけるｐ型不純物の濃度と、ｐ型半導体層１１とｎ型半導体層１２との間に通常動作時に印加される電圧範囲内の逆バイアス電圧とに応じて決まるｐ型半導体領域１６側の空乏層の幅よりも狭くなっていることが必要である。

ところで、隣接するｐ型半導体領域１６同士の間隔Ｄは、ｎ型半導体層１２におけるｎ型不純物の濃度と、ｐ型半導体層１１とｎ型半導体層１２との間に通常動作時に印加される電圧範囲内の逆バイアス電圧とに応じて決まるｎ型半導体層１２側の空乏層の幅（Ｗ×２）よりも狭くなっている（図２参照）。これにより、ｐ型半導体領域１６は、ｐ型半導体領域１６とｎ型半導体層１２との間に逆バイアス電圧が印加された際に、ｎ型半導体層１２と各ｐ型半導体領域１６との間に形成される空乏層が互いに結合して、積層面内方向に一連に繋がった空乏層が形成されるようになっている。

なお、ｐ型半導体領域１６は図１に例示したようにｐ型半導体層１１の内部にまで延在している必要はなく、例えば、ｎ型半導体層１２とｐ型半導体層１１とのＰＮ接合面にまで延在し、ｐ型半導体層１１の表面に接していてもよい。また、ｐ型半導体領域１６は図１に例示したようにｎ型半導体層１２を貫通している必要はなく、ｎ型半導体層１２の外縁領域全体を空乏化することの可能な形状、大きさおよび配置となっていればよい。例えば、図３に例示したように、ｐ型半導体領域１６がｐ型半導体層１１とｎ型半導体層１２とのＰＮ接合面およびその付近にだけ設けられ、ｐ型半導体領域１６の上部がｎ型半導体層１２のｐ型半導体層１１とは反対側の表面に露出していなくてもよい。また、例えば、図４に例示したように、ｐ型素子分離領域１３と電気的に接続されたｐ型コンタクト層１７をｎ型半導体層１２と素子分離絶縁層１４との間に設け、ｐ型半導体領域１６の上部がｐ型コンタクト層１７と電気的に接続され、ｐ型半導体領域１６の下部がｐ型半導体層１１とｎ型半導体層１２とのＰＮ接合面と直接接しないようにしてもよい。

また、ｐ型半導体領域１６は、図１、図２に例示したように、円柱状になっている必要はなく、例えば、図５に例示したように角柱状になっていてもよいし、図示しないが球状になっていてもよい。

このような構成の半導体装置１では、ｐ型半導体層１１にｐ型素子分離領域１３を介して電気的に接続されたアノード電極（図示せず）と、ｎ型半導体層１２にｎ型カソード領域１５を介して電気的に接続されたカソード電極（図示せず）との間に通常動作時に印加される電圧範囲内の逆バイアス電圧を印加すると、図６に示したように、ｐ型半導体層１１とｎ型半導体層１２との間に積層方向に空乏層（１１Ａ，１２Ａ）が形成され、ｐ型素子分離領域１３とｎ型半導体層１２との間に積層面内方向に空乏層（１３Ａ，１２Ｂ）が形成され、さらに、ｎ型半導体層１２と各ｐ型半導体領域１６との間に積層方向に空乏層（１６Ａ，１２Ｃ）が形成される。

このとき、空乏層（１１Ａ，１２Ａ）のうちｐ型半導体層１１側の空乏層１１Ａはｐ型半導体層１１とｎ型半導体層１２とのＰＮ接合面からｐ型半導体基板１０の表面にかけて形成される。これにより、空乏層（１１Ａ，１２Ａ）の積層方向の幅がｐ型半導体層１１１の厚さにほぼ等しく広くなるので、積層方向の接合容量を極めて小さくすることができる。

他方、積層面内方向では、ｎ型半導体層１２と各ｐ型半導体領域１６との間に形成された空乏層（１６Ａ，１２Ｃ）が互いに結合して、積層面内方向に一連に繋がった空乏層が形成される。さらに、この空乏層と、空乏層（１１Ａ，１２Ａ）と、空乏層（１３Ａ，１２Ｂ）とが互いに結合して、ｎ型半導体層１２の外縁領域全体に空乏層が形成される。

例えば、ｎ型半導体層１２のｎ型不純物濃度を２×１０^１５ｃｍ^−３とした場合に、ｎ型半導体層１２と縦方向にＰＮ接合を形成するｐ型半導体層１１のｐ型不純物濃度を１×１０^１４ｃｍ^−３とし、ｎ型半導体層１２と横方向にＰＮ接合を形成するｐ型の半導体層（ｐ型素子分離領域１３およびｐ型半導体領域１６）のｐ型不純物濃度を１×１０^１７ｃｍ^−３とし、ｎ型半導体層１２の外縁領域の厚さを１μｍとし、ｐ型半導体領域１６の直径を０．４μｍとし、隣り合うｐ型半導体領域１６同士の間隔を２．０μｍとしたときに、ｎ型半導体層１２にｎ型カソード領域１５を介して電気的に接続されたカソード電極（図示せず）との間に通常動作時に印加される電圧範囲内の逆バイアス電圧を印加すると、ｎ型半導体層１２の外縁領域全体に空乏層を形成することができる。

これにより、ｐ型半導体領域１６を設けなかった場合と比べて、この空乏層の積層面内方向の幅が広くなるので、積層面内方向の接合容量を小さくすることができる。

このように、本実施の形態の半導体装置１では、積層方向だけでなく、積層面内方向の接合容量も低減することができるので、フォトダイオードの高周波特性が向上する。これにより、例えば、光ディスクの高倍速化に容易に対応することが可能となる。

また、本実施の形態において、ｐ型半導体領域１６とｐ型素子分離領域１３とを互いに等しい不純物濃度で形成した場合には、例えばイオン注入技術を用いてｐ型半導体領域１６とｐ型素子分離領域１３とを一括に形成することができるので、ｐ型半導体領域１６を設けるための追加工程が不要となる。また、ｐ型半導体領域１６の不純物濃度を低くする必要がないので、例えばイオン注入技術を用いてｐ型半導体領域１６の不純物濃度を精度良く制御することができる。

また、ｎ型半導体層１２およびｎ型カソード領域１５をｐ型素子分離領域１３で複数に分割し、複数に分割されたカソードのそれぞれの出力を用いて演算することにより、例えば、光ディスク装置のフォーカス、トラッキング等の制御信号を得ることができる。

また、ｐ型半導体基板１０は高濃度の不純物を含有しているので、光吸収によって発生するキャリアがｐ型半導体基板１０において再結合し、受光感度が低下する虞がある。しかし、本実施の形態では、ｐ型半導体層１１およびｎ型半導体層１２の合計厚さを光の吸収長よりも厚くしているので、ｐ型半導体基板１０の内部で発生するキャリア数を減らし、受光感度を向上させることができる。

以上、実施の形態および変形例を挙げて本発明を説明したが、本発明は上記の実施の形態等に限定されるものではなく、種々変形可能である。

例えば、上記実施の形態等では、共通基板としてｐ型半導体基板１０を用いた場合について説明したが、本発明は、共通基板としてｎ型半導体基板を用いた場合にも適用可能である。ただし、その場合には、上記実施の形態等で説明した導電型をｐ型からｎ型に、ｎ型からｐ型に置き換えればよい。

また、上記実施の形態等では、本発明を、フォトダイオードと、フォトダイオードからの光電流を処理する機能素子とが混載されたフォトディテクタＩＣに対して適用した場合について説明したが、基板上にフォトダイオードだけを形成した半導体装置に対して適用することももちろん可能である。

本発明の一実施の形態に係る半導体装置の断面構成図である。図１のＡ−Ａ矢視方向の断面構成図である。図１の一変形例に係る半導体装置の断面構成図である。図１の他の変形例に係る半導体装置の断面構成図である。図１のその他の変形例に係る半導体装置の断面構成図である。図１の半導体装置に電圧を印加したときに形成される空乏層を説明するための断面構成図である。従来の半導体装置の断面構成図である。図７の半導体装置に電圧を印加したときに形成される空乏層を説明するための断面構成図である。

符号の説明

１…半導体装置、１０…ｐ型半導体基板、１１…ｐ型半導体層、１１Ａ，１２Ａ，１２Ｂ，１２Ｃ，１３Ａ，１６Ａ…空乏層、１２…ｎ型半導体層、１３…ｐ型素子分離領域、１４…素子分離絶縁層、１５…ｎ型カソード領域、１６…ｐ型半導体領域、１７…コンタクト層、Ｓ…受光領域。

Claims

第１導電型不純物を含有する第１導電型半導体層と、
前記第１導電型半導体層上に設けられ、第２導電型不純物を含有する第２導電型半導体層と、
前記第２導電型半導体層の面内方向に規則的に設けられ、第１導電型不純物を含有する複数の第１導電型領域と
を備えたことを特徴とする半導体装置。
隣接する前記第１導電型領域同士の間隔は、前記第２導電型半導体層における第２導電型不純物の濃度と、前記第１導電型領域および前記第２導電型半導体層の間に通常動作時に印加される電圧範囲内の逆バイアス電圧とに応じて決まる空乏層の幅よりも狭くなっている
ことを特徴とする請求項１に記載の半導体装置。
前記第１導電型領域は、前記第１導電型半導体層と接している
ことを特徴とする請求項１に記載の半導体装置。
前記第１導電型領域は、前記第１導電型半導体層内にまで延在している
ことを特徴とする請求項１に記載の半導体装置。
前記第１導電型領域は、前記第１導電型半導体層の前記第２導電型半導体層とは反対側の表面に露出している
ことを特徴とする請求項１に記載の半導体装置。
前記第１導電型領域における第１導電型不純物の濃度は、前記第１導電型半導体層における第１導電型不純物の濃度よりも高くなっている
ことを特徴とする請求項１に記載の半導体装置。
前記第２導電型半導体層を複数の受光領域に分離すると共に第１導電型不純物を含有する第１導電型素子分離領域を備え、
前記第１導電型領域は、前記受光領域と前記第１導電型素子分離領域との間に配置されている
ことを特徴とする請求項１に記載の半導体装置。
前記第１導電型領域における第１導電型不純物の濃度は、前記素子分離領域における第１導電型不純物の濃度と等しくなっている
ことを特徴とする請求項６に記載の半導体装置。