JP2008117397A - プロセシング・コアの独立電力制御 - Google Patents

Abstract

【課題】二つ以上のプロセシング・コアの独立した電力制御。より具体的には、本発明の少なくとも一つの実施形態は、少なくとも一つのプロセシング・コアを、一つまたは複数の他のプロセシング・コアの電力状態と協調することなく、ある電力状態に置く技術に係る。
【解決手段】第二のプロセシング・コアとは独立に第一のプロセシング・コアの電力消費を制御する電力制御論理を設ける。
【選択図】図４

Description

本開示は、コンピューティングおよびコンピュータ・システムに係り、より特定的にはマイクロプロセッサの電力制御の分野に係る。

いくつかのコンピューティング・システムおよびマイクロプロセッサは、プログラムの命令を実行し、それに応じて何らかの機能を実行する複数のプロセシング要素すなわち「コア」を含むことがある。たとえば、複数のプロセシング・コアが同じプロセッサ・ダイの上に存在することがある。代替的または結合的に、いくつかのコンピュータ・システムは、それぞれが一つまたは複数のプロセシング・コアを有する複数のプロセッサを含むことがある。さらに、いくつかのコンピュータ・システムおよびマイクロプロセッサは、一つまたは複数のプロセシング・コアの電力消費を、コアをさまざまな電力状態に置くことによって制御できることがある。該電力状態は、ACPI（定義済み）または他の何らかの規格といった電力規格に従って定義されうる。

しかしながら、プロセシング・システムおよびマイクロプロセッサは、各プロセシング・コアの電力状態を独立して制御できないこともあるが、システムまたはプロセッサ内に存在しているさまざまなコアの間での電力状態変化を、他のプロセシング・コアの電力状態をポーリングするとか、あるいはそれ以外でも何らかの方法で他のコアの電力状態を検出するといった技法を使うことによって調整しなければならない。したがって、あるプロセシング・コアの電力状態が、コンピューティング・システムまたはプロセッサ内の少なくとも一つの他のプロセシング・コアに依存することがある。

いくつかのプロセシング・システムまたはプロセッサは、特定のコアのプロセシング状態を制御するために一つまたは複数のコアのプロセシング状態に頼ることがあるので、該システムまたはプロセッサは、コアの電力状態を変えるために追加的な制御回路を必要とすることがある。さらに、特定のプロセシング・コアの電力状態を変えることができるようになる前に他のプロセシング・コアの電力状態をポーリングまたはそれ以外で検出することは、コアのプロセッサ状態が変更されうるまでに追加的な時間を要求することがあり、それは処理パフォーマンスを劣化させることがありうる。皮肉なことに、あるプロセシング・コアの電力状態変化を一つまたは複数の他のプロセシング・コアと調整するために必要とされる前記追加的な回路が、プロセッサまたはシステムをしてより多くの電力を引き出させることになりえ、それにより、電力を節約するために意図された低減電力状態変化の電力消費低減を少なくとも部分的に打ち消してしまう。

本発明は、限定ではなく例として、付属の図面において例示されている。

本発明の実施形態はコンピュータ・システムに関する。より具体的には、本発明のいくつかの実施形態は二つ以上のプロセシング・コアまたはコア部分の電力消費を互いに独立して制御する技法に関する。本発明の少なくとも一つの実施形態は、少なくとも一つのプロセシング・コアが、同じプロセッサまたはコンピューティング・システム内の少なくとも一つの他のプロセシング・コアの電力状態への考慮なしにいくつかの電力状態にはいれるようにする。少なくとも一つの実施形態は、一つまたは複数のコア内の回路または機能ブロックの独立な電力制御を可能にする。

本発明の少なくとも一つの実施形態は、コアが使用する一つもしくは複数のクロックおよび／または動作電圧を調整することによって一つまたは複数のコアの電力消費を制御しうる。たとえば、ある実施形態は、プロセッサまたはプロセシング・コアの一つまたは複数の部分への電圧を制御するために、有効または無効にする制御論理、電圧変圧器、チャージポンプまたは他の何らかの電圧変更機構を使用しうる。代替的または結合的に、ある実施形態は、プロセッサまたはプロセシング・コアの一つまたは複数の部分を動作させるのに使われる一つまたは複数のクロック信号の周波数、位相、継続時間（duration）などを制御するために、一つまたは複数の位相ロック・ループ（PLL）を有効または無効にする制御論理、クロック分割器または他の何らかのクロック・ゲーティング機構を使用しうる。

さらに、プロセッサまたはコアのようなプロセシング・コンポーネントの電力消費の制御は、ある規格によれば、オペレーティング・システムまたは他のソフトウェアもしくはハードウェアが該コンポーネントを一つまたは複数の電力状態に置くことを、電力消費変化の差、比または範囲が他の電力消費状態との関係で知られうるような形でなしうるように行われる。そのような規格の一つがACPI電力規格であり、これはなかでも、該コンポーネントを特定の電力状態に置くことによって該コンポーネントによって消費される電力が他のコンポーネントの電力状態との関係で変化する範囲に従って、いくつかのコンポーネント電力状態（または「c状態」）を定義しうる。プロセシング・コアのようなコンポーネントは、クロック、動作電圧またはその両方を調節することによって、規格によって定義されたいくつかの電力消費範囲をサポートできうる。

たとえばACPIの場合、ある実施形態によれば、処理コアは「c3」状態にはいる機能をサポートしうる。この状態では、コアまたはプロセッサの動作電圧は、該動作電圧の間出力データを変えるよりは状態を保持するための最低レベルに低下させられる。他の実施形態では、プロセッサおよび／またはコアによって、ACPI規格または他の何らかの規格のいずれかに含まれている他の電力状態がサポートされうる。

本発明の少なくとも一つの実施形態は、同じシステムまたはダイ内の別のプロセッサやコアを顧慮することなく、かつそうした別のプロセッサやコアと最初に調整することなく、プロセッサまたはプロセシング・コアをある特定の電力状態（ACPIまたはその他によって定義された）に置きうる。有利なことに、本発明の実施形態は、プロセッサまたはコアの電力状態を変えるのに必要な時間および／または論理を減らしつつ、従来技術のいくつかよりもより大いなる電力制御柔軟性を享受しうる。

図１は、本発明の少なくとも一つの実施形態が使用されうるマルチコア・プロセッサを示している。具体的には、図１は、同じダイ内に統合されているプロセシング・コア１０５および１１０を有するプロセッサ１００を示している。他の実施形態では、複数のコアは別個のダイ上にあってもよいし、あるいは別個のプロセッサ内にあってもよい。さらに、本発明の実施形態は、三つ以上のコアまたはプロセッサを有するプロセッサまたはシステムにも適用されうる。図１のコアの厳密な配置または配位は本発明の実施形態にとって重要ではない。いくつかの実施形態では、多数のコアが、リングなど他の配位で配置されうる。図１の各コア内には、各コアによって消費される電力を制御する電力コントローラが位置している。他の実施形態では、各コアの電力はプロセッサ外も含めて他所に位置する論理（ソフトウェア、ハードウェアまたはその両方）によって制御されてもよい。

図１のコア内には、処理命令のためのパイプライン段が示されている。他の実施形態では、コア内に他の論理が見出されてもよい。ある実施形態では、コアはアウトオブオーダー実行コアであるが、他の実施形態では命令を順序通りに処理するのでもよい。さらに、他の実施形態では、複数のコアは、その内部に位置する論理が異なる種々の型のものでありうる。

図２は、少なくとも一つの実施形態が使用されうるプロセッサ・コアを示している。図１に示されているプロセッサ・コア２００は、一方または両方のコアに接続された一つまたは複数のバス上にデータを駆動してプロセッサ内またはプロセッサ外の他の回路、デバイスまたは論理にデータを届けられるようにする、一つまたは複数の出力回路２０７を含みうる。また、図１の各プロセッサ・コア内に位置するか、他の仕方で付随しているものとして、コアの一つまたは複数の部分の動作電圧を増減するための一つまたは複数の電力回路２０８ならびに一つまたは複数のクロック信号周波数、位相、仕事サイクルなどを修正する一つまたは複数のPLLのような一つまたは複数のクロック修正回路２０９がある。ある実施形態では、前記一つまたは複数の電力回路は、電圧分割回路を実装するいくつかのトランジスタを含みうる。電力回路は、コアへの電力を増減するための、チャージポンプ、電圧変圧器回路などを含む他のデバイスまたは回路を使用してもよい。

ある実施形態では、図２のコアは、電力制御論理２１５を通じて、さまざまな電力状態に応じてその電力消費が調節されうる。ある実施形態では、電力制御論理は、各コアの活動レベルに互いに独立に反応して、他のコアの電力状態と調整したり、他の仕方で他のコアの電力状態を検出したりすることなく、各コアが使う電圧および／またはクロックを調整することができる。たとえば、ある実施形態では、電力制御論理は仕事負荷または活動の変化を検出するか、あるいは対応するコアの仕事負荷または活動の変化を検出する検出回路からの信号を受信するかして、電圧（電力回路を介して）または一つもしくは複数のクロック（クロック修正回路を介して）またはその両方を調整して、コアを活動レベルまたは負荷の要求に最もよく合う電力状態にする。さらに、ある実施形態では、制御論理はコアの電圧および／またはクロックを、コア内の熱的な変化またはコアから引き出される電流の量の変化に反応して変更しうる。

ある実施形態では、たとえば、コアによって引き出される電力は、コアがある時間期間にわたって比較的アイドルである場合には減らされる。ある実施形態では、コアにおいて電力を減らされるのは、コアをc3状態または他の何らかの電力状態に置くことによる。さらに、ある実施形態では、コアは、まずプロセッサまたはシステム内の別のコアの電力状態を検出したり、他の仕方で別のコアと電力状態の変化を調整したりすることなく、新たな電力状態に置かれる。有利には、少なくとも一つの実施形態は、各コアが電力条件およびそのコアに対する要求に対し、他のコアとは独立に反応できるようにしうる。それにより、各コアはその電力消費を、他のコアの電力状態を顧慮することなく調節しうる。

コア論理に加えて、「アンコア（un-core）」論理のような他の回路がプロセッサに含められていてもよい。アンコア論理は、メモリ・インターフェース機能、デジタル信号処理機能、グラフィック機能などといった、コアによって実行される以外の他の機能を実行する回路を含みうる。ある実施形態では、アンコア論理によって消費される電力は、前記一つまたは複数のコアに関して記述したのと同様の仕方で制御されうる。さらに、コアおよびアンコア論理が異なる電圧および／またはクロック要件をもついくつかの実施形態では、コアおよびアンコア論理によって消費される電力は、互いに独立に制御されうる。これはちょうど、コアによって消費される電力が互いに独立に制御されうるのと同様である。

図３は、コアまたはアンコア論理および対応する出力を表１に示されている電力状態のうちの一つに置くある実施形態に基づく電力制御論理を示している。電力制御論理３００は、対応するコアまたはアンコア論理の少なくとも一つの条件を検出するために少なくとも一つの入力３０１を含む。ある実施形態では、該少なくとも一つの条件は、ある規定の期間にわたってコアまたはアンコアが比較的不活動であることでありうる。一方、他の実施形態では、該条件は、コアまたはアンコア論理の電力消費のある特定のレベルまたは熱的条件でありうる。他の実施形態では、制御論理に、対応するコアまたはアンコア論理を異なる電力状態に置くべきかどうかを示すために、他の諸条件または諸条件の何らかの組み合わせが電力制御論理または他の何らかの検出論理によって検出されうる。

電力制御論理３００はまた、対応するコアまたはアンコア論理にクロック信号を届ける役割を担う一つまたは複数のPLLを制御する出力３１０を含む。さらに、電力制御論理３００は、電圧修正論理または回路を制御する出力をも含みうる。一つまたは複数のパワー・トランジスタを使うもの、電圧分割器または電圧変成デバイスといったものである。他の実施形態では、電力制御論理はより多くの入力および／またはより多いか少ない出力を含んでいてもよい。さらに、ある実施形態では、電力制御論理は、それが制御するコアと同じプロセッサ内に位置していてもよいが、他方では他の実施形態ではそれが制御するコアを含むプロセッサの外に位置していてもよい。ある実施形態では、電力制御論理は、ハードウェア回路を使って実装されてもよいが、他方では他の実施形態では電力制御論理はソフトウェアで、またはハードウェアとソフトウェアの両方で実装されてもよい。

電力制御論理は、コアが電力制御されるべきときの状況に依存して、いくつの論理演算に基づいてコアの電力を制御してもよい。しかしながら、電力制御論理は、他のコアの電力を制御する他の制御論理との調整は要求しなくてもよい。よって、電力制御論理は、コアの電力を、他のいかなるコアまたはプロセシング要素の電力状態や電力制御とも独立に制御しうる。有利なことに、電力制御論理は、別のコアの電力状態を検出したり、他の仕方で他のコアと協調したりすることなく、コア（単数または複数）の電力消費を制御しうる。それにより、各コアの電力制御は、いくつかの従来技術の電力制御技法よりも効率的に実行されうる。

図４は、ある実施形態に基づいて実行されうる動作を示す流れ図である。たとえば、動作４０１では、電力制御論理は、該電力制御論理によって電力制御されているコアの何らかの電力関係の条件を示す信号を受領する。動作４０５で該信号が第一の条件を示す場合、電力制御論理は動作４０７で、コアまたはアンコア論理をACPIのc3状態のような第一の電力状態に置きうる。他方、動作４１０でもし前記信号によって第二の条件が示される場合には、電力制御論理は動作４１３で、コアまたはアンコア論理を第二の電力状態に置きうる。少なくとも一つの実施形態では、いくつかのコアが少なくとも上記動作に従って互いに独立に電力制御されうる。

図５は、本発明のある実施形態が使用されうるフロントサイドバス（FSB: front-side-bus）・コンピュータ・システムを示している。プロセッサ５０５は一次（L1）キャッシュ・メモリ５１０およびメイン・メモリ５１５からのデータにアクセスする。本発明の他の実施形態では、該キャッシュ・メモリは二次（L2）キャッシュまたはコンピュータ・システム・メモリ階層内の他のメモリでもよい。さらに、いくつかの実施形態では、図５のコンピュータ・システムはL1キャッシュおよびL2キャッシュの両方を含んでいてもよい。

メイン・メモリは、ダイナミック・ランダム・アクセス・メモリ（DRAM）、ハード・ディスク・ドライブ（HDD）５２０またはネットワーク・インターフェース５３０を介して当該コンピュータ・システムから遠隔に位置するメモリ・ソースのようなさまざまな記憶デバイスおよび技術を含むさまざまなメモリ・ソースで実装されうる。キャッシュ・メモリはプロセッサ内に位置されてもよいし、あるいはプロセッサのローカル・バス５０７上などプロセッサの直近に位置されてもよい。

さらに、前記キャッシュ・メモリは比較的高速なメモリ・セルを含みうる。６トランジスタ（6T）セルまたはほぼ同じまたはそれ以上のアクセス・スピードのその他のメモリ・セルなどである。図５のコンピュータ・システムは、マイクロプロセッサのような諸バス・エージェントのポイント・ツー・ポイント（PtP）ネットワークであってもよい。バス・エージェントは、各エージェント専用のバス信号を介してPtPネットワーク上で通信する。図６は、ポイント・ツー・ポイント（PtP）配位に構成されたコンピュータ・システムを示している。具体的には、図６は、プロセッサ、メモリおよび入出力装置がいくつかのポイント・ツー・ポイント・インターフェースによって相互接続されているシステムを示している。

図６のシステムは、いくつかのプロセッサを含んでいてもよいが、明確のためそのうち二つのプロセッサ６７０、６８０しか図示していない。プロセッサ６７０、６８０はそれぞれメモリ２２、２４と接続するローカルなメモリ・コントローラ・ハブ（MCH）６７２、６８２を含んでいてもよい。プロセッサ６７０、６８０は、ポイント・ツー・ポイント（PtP）インターフェース６５０を介してPtPインターフェース回路６７８、６８８を使ってデータを交換しうる。プロセッサ６７０、６８０はそれぞれ、個別のPtPインターフェース６５２、６５４を介してポイント・ツー・ポイント・インターフェース回路６７６、６９４、６８６、６９８を使ってチップセット６９０とデータを交換しうる。チップセット６９０はまた、高パフォーマンス・グラフィクス・インターフェース６３９を介して高パフォーマンス・グラフィクス回路６３８とデータを交換しうる。本発明の実施形態は、いくつのプロセシング・コアをもついかなるプロセッサ内に位置されても、あるいは図６のPtPバス・エージェントのそれぞれの中に位置されてもよい。

しかしながら、本発明の他の実施形態は、図６のシステム内の他の回路、論理ユニットまたはデバイス内に存在しうる。さらに、本発明の他の実施形態は、図６に示したいくつかの回路、論理ユニットまたはデバイスを通じて分散されていてもよい。

ここで言及されているプロセッサ、あるいは本発明の実施形態に基づいて設計される他の任意のコンポーネントは、創造からシミュレーション、製造へとさまざまな段階において設計されうる。設計を表現するデータは該設計をいくつかの仕方で表現しうる。まず、シミュレーションにおいて有用なように、ハードウェアはハードウェア記述言語または他の機能記述言語を使って表現されてもよい。追加的または代替的に、論理および／またはトランジスタ・ゲートをもつ回路レベル・モデルは設計プロセスのいくつかの段階において生成されてもよい。さらに、ほとんどの設計は、何らかの段階で、さまざまなデバイスの物理的な配置を表現するデータを用いてモデル化されうるレベルに達する。通常の半導体製造技術が使用される場合、デバイス配置モデルを表現するデータは、集積回路を生産するために使われるマスクのための種々のマスク層上におけるさまざまな特徴の存在または不在を指定するデータでありうる。

設計のいかなる表現においても、データはいかなる形の機械可読媒体に記憶されていてもよい。変調されるか、あるいはそのような情報を伝送するために他の仕方で生成されている光学的または電気的な波、メモリまたはディスクのような磁気もしくは光記憶媒体が、前記の機械可読媒体でありうる。これらの媒体のいずれも、前記設計またはエラー回復ルーチン内の命令のような本発明のある実施形態で使われるその他の情報を「担持し」または「示し」うる。前記情報を示すか担持するかする電気的搬送波が伝送されるとき、該電気信号のコピー、バッファリングまたは再伝送が実行される限りにおいて、新たなコピーが作られる。こうして、通信プロバイダーまたはネットワーク・プロバイダーの行動は、本発明の諸技法を具現する品、たとえば搬送波のコピーを作ることでありうる。

このように、ロードまたはストアといったメモリ・アクセスを操る諸技法が開示される。ある種の実施形態を記載し、付属の図面に示してきたが、そのような実施形態が単に例示するものであって、広い本発明を制限するものではないこと、そして本発明が図示および記述された特定の構成および配置に限定されないことは理解しておくべきである。というのも、本開示を研究すれば当業者にはさまざまな他の修正が思いつきうるからである。成長が速く、さらなる進歩が簡単には予見できないこのような技術領域においては、開示された実施形態は、本開示または付属の請求項の範囲の原理から外れることなく、可能にする技術的進展によって容易化されるように、構成および詳細において容易に修正可能でありうる。

本発明の一つまたは複数の実施形態のさまざまな側面は、本発明の一つまたは複数の実施形態が使用されうるプロセッサまたはコンピュータ・システムのための広告において記述され、議論され、あるいは他の仕方で言及されることがありうる。そのような広告は、これに限られないが、新聞、雑誌、ビルボードまたは他の紙もしくはその他の具体的な媒体を含みうる。特に、本発明の一つまたは複数の実施形態のさまざまな側面は、インターネット上でウェブサイト、「ポップアップ」広告またはその他のウェブ・ベースの媒体を介して宣伝されることがありえ、該ウェブサイトまたはポップアップを生成するためのプログラムをホストするサーバーがアメリカ合衆国またはその領土内に位置しているかどうかにはよらない。

本発明のある実施形態が使用されうるマルチコア・プロセッサを示す図である。 本発明のある実施形態が使用されうるプロセッサ・コアおよびアンコア論理を示す図である。 本発明のある実施形態に基づく電力制御論理を示す図である。 本発明のある実施形態に基づく少なくとも一つのプロセシング・コアの電力状態を変化させることにおいて使用される動作を示す流れ図である。 本発明の少なくとも一つの実施形態が使用されうる共有バス・コンピューティング・システムを示す図である。 本発明の少なくとも一つの実施形態が使用されうるポイント・ツー・ポイントのコンピューティング・システムを示す図である。

符号の説明

１００ プロセッサ
１０５ プロセシング・コア
１１０ プロセシング・コア
２００ プロセッサ・コア
２０７ 出力回路
２０８ 電力回路
２０９ クロック修正回路
２１５ 電力制御論理
３００ 電力制御論理
３０１ 入力
３１０ 出力
４０１ あるコアについて電力条件が検出される
４０５ 第一の条件？
４０７ コア／アンコアが第一の状態に置かれる
４１０ 第二の条件？
４１３ コア／アンコアが第二の状態に置かれる
５０５ プロセッサ
５１０ キャッシュ・メモリ
５１５ メイン・メモリ
５２０ ハード・ディスク・ドライブ
５３０ インターフェース
６２ メモリ
６４ メモリ
６１４ I/Oデバイス
６１８ バス・ブリッジ
６２４ オーディオI/O
６２２ キーボード／マウス
６２６ 通信デバイス
６２８ データ記憶装置
６３０ コード
６３８ 高パフォーマンス・グラフィクス回路
６３９ 高パフォーマンス・グラフィクス・インターフェース
６５０ ポイント・ツー・ポイント（PtP）インターフェース
６５２ 個別のPtPインターフェース
６５４ 個別のPtPインターフェース
６７０ プロセッサ
６７２ メモリ・コントローラ・ハブ（MCH）
６７４ プロセシング・コア
６７６ PtPインターフェース回路
６７８ PtPインターフェース回路
６８０ プロセッサ
６８２ メモリ・コントローラ・ハブ（MCH）
６８４ プロセシング・コア
６８６ PtPインターフェース回路
６８８ PtPインターフェース回路
６９４ PtPインターフェース回路
６９８ PtPインターフェース回路
６９０ チップセット

Claims (30)

1. 第一のプロセシング・コアと；
   第一のプロセシング・コアに結合された第二のプロセシング・コアと；
   第二のプロセシング・コアとは独立に第一のプロセシング・コアの電力消費を制御する電力制御論理とを有する装置。
2. 前記電力制御論理が第一のプロセシング・コアを複数の電力状態のうちの任意の状態に置く、請求項１記載の装置。
3. 前記複数の電力状態のうちある第一のものが、第一のプロセシング・コアをデータ保持電力状態にするものである、請求項２記載の装置。
4. 前記複数の電力状態のうちある第二のものが、第一のプロセシング・コアおよび出力を無効にするものである、請求項３記載の装置。
5. 前記第一のコアによっても前記第二のコアによっても実行されない機能を実行する少なくとも一つのアンコア論理をさらに有する、請求項１記載の装置。
6. 前記電力制御論理が、前記少なくとも一つのアンコア論理を複数の電力状態のうちの任意の状態に置く、請求項５記載の装置。
7. 前記複数の電力状態のうちある第一のものが、少なくとも一つのアンコア論理をデータ保持電力状態にするものである、請求項６記載の装置。
8. 前記複数の電力状態のうちある第二のものが、前記少なくとも一つのアンコア論理を無効にするものである、請求項７記載の装置。
9. 複数のプロセシング・コアを有するシステムであって：各プロセシング・コアは前記複数のプロセシング・コアのうち残りのもののいずれの電力状態にも関わりなく複数の電力状態に置かれることができ、該複数の電力状態は前記複数のプロセシング・コアのうち少なくとも一つをプロセシング・コアのうち前記少なくとも一つ以外の残りとは異なるある第一の電力状態に置くことを含む、システム。
10. 前記複数の電力状態が、前記複数のプロセシング・コアのうち少なくとも一つを無効状態に置くことを含む、請求項９記載のシステム。
11. 前記複数のプロセシング・コアのうちの前記少なくとも一つが、該複数のプロセシング・コアのうち前記少なくとも一つの、少なくとも一つの機能ブロック（FUB）が受ける電圧の変化を引き起こす助けとなるパワー・トランジスタを含む、請求項１０記載のシステム。
12. 前記複数のプロセシング・コアのうち前記少なくとも一つが、前記少なくとも一つのFUBが受けるクロック信号の変化を引き起こす位相ロック・ループ（PLL）を含む、請求項１１記載のシステム。
13. 前記複数の電力状態が、前記電圧を変化させることによって達成される、請求項１２記載のシステム。
14. 前記複数の電力状態が、前記クロック信号を変化させることによって達成される、請求項１２記載のシステム。
15. 前記複数の電力状態が、前記電圧および前記クロック信号を変化させることによって達成される、請求項１２記載のシステム。
16. 前記複数のコアのうち少なくとも二つを含む少なくとも一つのマルチコア・プロセッサをさらに含んでいる、請求項９記載のシステム。
17. 前記複数のコアのうち一つを含む少なくとも一つの単一コア・プロセッサをさらに含んでいる、請求項９記載のシステム。
18. 電力に関係したある条件を示す第一の信号を受領する段階と；
    前記第一の信号を受領するのに反応して、複数のプロセシング・コアのうちの一つを複数の電力状態のうちの一つに置く段階とを有する方法であって、複数の電力状態のうちの前記一つは前記複数のプロセシング・コアのうちの他のものの他の電力状態とは独立である、方法。
19. 前記第一の信号がある第一の電力状態に対応する場合、前記複数の電力状態のうちの前記一つが、前記複数のプロセシング・コアのうちの前記一つがデータ保持状態にあり、前記複数のプロセシング・コアのうちの前記一つ以外の残りが通常の動作状態にあるという出力を含む、請求項１８記載の方法。
20. 前記第一の信号がある第二の電力状態に対応する場合、前記複数の電力状態のうちの前記一つが、前記複数のプロセシング・コアのうちの前記一つを無効にすることを含む、請求項１９記載の方法。
21. 前記複数のプロセシング・コアのうちの前記一つが受ける電圧を調整することをさらに含む、請求項２０記載の方法。
22. 前記複数のプロセシング・コアのうちの前記一つが受けるクロック信号を調整することをさらに含む、請求項２０記載の方法。
23. 前記複数のプロセシング・コアのうちの前記一つが受けるクロック信号および電圧を調整することをさらに含む、請求項２０記載の方法。
24. 前記複数のプロセシング・コアがACPI規格に従って定義されたものである、請求項１８記載の方法。
25. それぞれが対応する出力を有する少なくとも二つのプロセシング・コアと；
    前記少なくとも二つのプロセシング・コアのうちのある第一のプロセシング・コアの電力状態を、前記少なくとも二つのプロセシング・コアのうちのある第二のプロセシング・コアの電力状態とは独立に変更する電力制御論理とを有するプロセッサであって、前記第一のプロセシング・コアが、該第一のプロセシング・コアへの電圧を調整する少なくとも一つのパワー・トランジスタと、該第一のプロセシング・コアが受けるクロック信号を調整する少なくとも一つの位相ロック・ループ（PLL）を含んでいる、プロセッサ。
26. 前記少なくとも二つのプロセシング・コアのうち前記第二のプロセシング・コアが、前記少なくとも二つのプロセシング・コアのうち前記第一のプロセシング・コアと共有されていない少なくとも一つのパワー・トランジスタおよび少なくとも一つのPLLを有する、請求項２５記載のプロセッサ。
27. 前記少なくとも二つのプロセシング・コアのうち前記第二のプロセシング・コアが、前記少なくとも二つのプロセシング・コアのうち前記第一のプロセシング・コアと共有されていない電力制御論理を含む、請求項２６記載のプロセッサ。
28. 前記少なくとも二つのプロセシング・コアのうち前記第一のプロセシング・コアが、データ保持電圧を受け取る電力状態に置かれ、前記少なくとも二つのプロセシング・コアのうち前記第一のプロセシング・コア以外の残りが通常の動作電圧を受け取る、請求項２５記載のプロセッサ。
29. 前記少なくとも二つのプロセシング・コアのうち前記第一のプロセシング・コアおよびその対応する出力が無効にされる、請求項２５記載のプロセッサ。
30. 他のコアまたは論理に関わりなくある電力状態に置かれるアンコア論理をさらに有する、請求項２５記載のプロセッサ。

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