JP2008116964A - 液晶表示装置及びその駆動方法 - Google Patents

Abstract

【課題】データラインにデータを供給するためのソースドライブＩＣの個数を減少させ、前記ソースドライブＩＣに信号を供給するためのＦＰＣとＰＣＢの大きさを減少させる液晶表示装置及びその駆動方法を提供する。
【解決手段】基板の長軸方向に沿って形成される多数のデータラインと、前記データラインと交差するように前記基板の短軸方向に沿って形成される多数のゲートラインとを有する液晶パネルと；前記データラインにデータ電圧を供給するデータ駆動回路と；前記ゲートラインにスキャンパルスを供給するゲート駆動回路と；前記データ駆動回路にデジタルビデオデータを供給して前記データ駆動回路と前記ゲート駆動回路を制御するタイミングコントローラと；を備えることを特徴とする液晶表示装置を構成する。
【選択図】図８

Description

本発明は、各データラインにデータを供給するためのソースドライブ集積回路の個数を減少させ、前記各ソースドライブＩＣに信号を供給するための可撓性印刷回路と印刷回路ボードの大きさを減少させる液晶表示装置及びその駆動方法に関するものである。

液晶表示装置は、ビデオ信号によって各液晶セルの光透過率を調節して画像を表示する装置である。アクティブマトリックスタイプの液晶表示装置は、液晶セルごとにスイッチング素子が形成されるので、動映像を表示するのに有利である。スイッチング素子としては、主に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、”ＴＦＴ”という。）が用いられる。

図１は、アクティブマトリックスタイプの液晶表示装置を概略的に示した図である。そして、図２は、図１に示した液晶パネルの４×４液晶セルマトリックスに対するＴＦＴアレイ基板を等価的に示す等価回路図である。図３は、図２に示した液晶セルマトリックスの信号配線に供給される各信号を示す波形図である。

図１乃至図３を参照すると、アクティブマトリックスタイプの液晶表示装置は、データラインＤ１〜ＤｍとゲートラインＧ１〜Ｇｎとが交差し、その交差部に液晶セルＣｌｃを駆動するためのＴＦＴが形成された液晶パネル１４と、液晶パネル１４のデータラインＤ１〜Ｄｍを駆動するためのデータ駆動回路１２と、液晶パネル１４のゲートラインＧ１〜Ｇｎを駆動するためのゲート駆動回路１３と、データ駆動回路１２及びゲート駆動回路１３を制御するためのタイミングコントローラ１１とを備える。

データ駆動回路１２は、多数のソースドライブＩＣを含み、タイミングコントローラ１１の制御下でアナログガンマ補償電圧を用いてデジタルデータをアナログデータ電圧Ｒ１〜Ｒ４，Ｇ１〜Ｇ４，Ｂ１〜Ｂ４に変換してデータラインＤ１〜Ｄｍに供給する。

ゲート駆動回路１３は、多数のゲートドライブＩＣを含み、タイミングコントローラ１１の制御下でゲートラインＧ１〜ＧｎにスキャンパルスＳＰ１〜ＳＰ４を順次供給する。

各スキャンパルスＳＰ１〜ＳＰ４は、約１水平期間の間に発生し、データ電圧Ｒ１〜Ｒ４，Ｇ１〜Ｇ４，Ｂ１〜Ｂ４は、各スキャンパルスＳＰ１〜ＳＰ４に同期されてデータラインＤ１〜Ｄｍに供給される。ＴＦＴは、スキャンパルスＳＰ１〜ＳＰ４に応答してターンオンされ、データラインＤ１〜Ｄｍからのデータ電圧を液晶セルＣｌｃのピクセル電極ＰＩＸに供給する。液晶セルＣｌｃには、データ電圧が供給されるピクセル電極ＰＩＸと、共通電圧Ｖｃｏｍが供給される共通電極との間に液晶分子が配置される。

液晶分子は、誘電異方性によってピクセル電極ＰＩＸと共通電極ＣＯＭによって印加される電界にしたがって回動し、入射光の偏光成分を変調する。

タイミングコントローラ１１は、垂直／水平同期信号Ｖ，Ｈ、クロックＣＬＫを用いて、駆動回路１３を制御するためのゲート制御信号ＧＤＣと、データ駆動回路１２を制御するためのデータ制御信号ＤＤＣとを発生する。データ制御信号ＤＤＣは、ソーススタートパルス（Ｓｏｕｒｃｅ Ｓｔａｒｔ Ｐｕｌｓｅ：ＳＳＰ）、ソースシフトクロック（Ｓｏｕｒｃｅ Ｓｈｉｆｔ Ｃｌｏｃｋ ＳＳＣ）、ソース出力イネーブル信号ＳＯＥ、極性制御信号ＰＯＬなどを含む。

ゲート制御信号ＧＤＣは、ゲートシフトクロック（Ｇａｔｅ Ｓｈｉｆｔ Ｃｌｏｃｋ：ＧＳＣ）、ゲート出力信号（Ｇａｔｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ：ＧＯＥ）、ゲートスタートパルス（Ｇａｔｅ Ｓｔａｒｔ Ｐｕｌｓｅ：ＧＳＰ）などを含む。

図１において、液晶セルＣｌｃに接続された’Ｃｓｔ´は、液晶セルＣｌｃの電圧を維持するためのストレージキャパシタである。ストレージキャパシタＣｓｔは、前段ゲートラインとピクセル電極ＰＩＸとの間に接続されるストレージオンゲート（Ｓｔｏｒａｇｅ Ｏｎ Ｇａｔｅ）方式、または、別途の共通電極ＣＯＭとピクセル電極ＰＩＸとの間に接続されるストレージオンコモン（Ｓｔｏｒａｇｅ Ｏｎ Ｃｏｍｍｏｎ）方式で形成される。

ソースドライブＩＣとゲートドライブＩＣは、図４のようなテープオートメイテッドボンディング（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ：以下、”ＴＡＢ”という。）方式、または、図５のようなチップオングラス（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ；以下、”ＣＯＧ”という。）方式で基板上に接着される。

ＴＡＢ方式は、図４に示すように、ソースドライブＩＣ５１とゲートドライブＩＣ５５がテープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ；以下、”ＴＣＰ”という。）５２，５６に実装され、それらＴＣＰ５２，５６の出力パッドが異方導電性フィルム（ＡＣＦ）でガラス基板のデータパッドまたはゲートパッドに接着される。ソースＴＣＰ５２の入力パッドは、タイミングコントローラ１１とガンマ基準電圧発生回路（図示せず）が実装されたソースＰＣＢ５３の出力パッドに接着される。ゲートＴＣＰ５６の入力パッドは、ゲートＰＣＢ５７の出力パッドに接着される。ソースＰＣＢ５３とゲートＰＣＢ５７は、ＦＰＣ５４で連結される。ＦＰＣ５４を通してソースＰＣＢ５３からゲートＰＣＢ５７にゲートドライブＩＣに必要な駆動電圧と制御信号が供給される。ＣＯＧ方式は、導電性バンプ（Ｃｏｎｄｕｃｔｉｖｅ ｂｕｍｐ）を用いて、図５に示すように、ソースドライブＩＣ６１とゲートドライブＩＣ６５をガラス基板上に直接接着させる方式である。図５において、参照番号’６２´は、ガラス基板に接着され、ソースＰＣＢ６３から発生するソースドライブＩＣ６１とゲートドライブＩＣ６５に必要な信号と電圧を供給するＦＰＣである。

図４及び図５において、参照番号’５０’、’６０’は、データラインＤ１〜ＤｍとゲートラインＧ１〜Ｇｎとが交差し、液晶セルＣｌｃがマトリックス形態で配置されるピクセルアレイを示す。

上記のような液晶表示装置は、液晶パネル１４の長軸（ｘ軸）方向にデータラインが配列されるので、ゲートラインに比べてデータラインの数が多い。したがって、データラインを駆動するためのソースドライブＩＣ５１，６１の個数が多くなる。ソースドライブＩＣ５１，６１は、ゲートドライブＩＣ５５，６５に比べて単価が高いので、液晶表示装置の製造費用を上昇させる主な要因として作用している。現在、ＸＧＡ解像度（１０２４＊７６８）を有する液晶パネル１４においてソースドライブＩＣ５１，６１が６１８個の出力チャネルを有する場合、５個のソースドライブＩＣを必要とする。また、ＰＣＢとＦＰＣが比較的大きいので、液晶表示装置の費用が一層上昇する。

また、液晶表示装置は、共通電圧Ｖｃｏｍが変動することで、画質が低下するという問題がある。斯かる問題は、図６及び図７に示すように、共通電圧Ｖｃｏｍが供給される共通電極７１，８１と、データ電圧が供給されるデータラインＤ１〜Ｄｍとが交差し、それらの間に負荷が発生することに原因がある。図６は、ピクセル電極ＰＩＸと重畳されるストレージオンコモン方式でデータラインと共通電極７１とが交差する例を示す図で、図７は、ピクセル電極ＰＩＸと共通電極ＣＯＭが同一基板上に形成され、液晶分子に水平電界を形成するインプレインスイッチングモード（Ｉｎ−ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ Ｍｏｄｅ；以下、”ＩＰＳモード”という。）でデータラインと共通電極８１とが交差する例を示す図である。図６及び図７に示すように、データラインＤ１〜Ｄｍと共通電極７１，８１とが交差すると、その交差部によってデータラインＤ１〜Ｄｍと共通電極７１，８１との電気的カップリングが発生し、そのカップリングのために１水平期間単位でデータ電圧が供給されるデータラインによって共通電圧Ｖｃｏｍが変動される。

したがって、本発明の目的は、データラインにデータを供給するためのソースドライブＩＣの個数を減少させ、前記ソースドライブＩＣに信号を供給するためのＦＰＣとＰＣＢの大きさを減少させる液晶表示装置及びその駆動方法を提供することにある。

本発明の他の目的は、データラインと共通電圧ラインとの交差によって発生する共通電圧の変動を防止するための液晶表示装置及びその駆動方法を提供することにある。

本発明の更に他の目的は、ゲートラインの個数を減少させてデータ電圧の充電時間を確保するための液晶表示装置及びその駆動方法を提供することにある。

上記の目的を達成するために、本発明の実施例に係る液晶表示装置は、
基板の長軸方向に沿って形成される多数のデータラインと、前記データラインと交差するように前記基板の短軸方向に沿って形成される多数のゲートラインとを有する液晶パネルと；
前記データラインにデータ電圧を供給するデータ駆動回路と；
前記ゲートラインにスキャンパルスを供給するゲート駆動回路と；
前記データ駆動回路にデジタルビデオデータを供給して前記データ駆動回路と前記ゲート駆動回路を制御するタイミングコントローラと；を備える。

上記の目的を達成するために、本発明の実施例に係る液晶表示装置は、
基板の長軸方向に沿って形成される多数の奇数及び偶数データラインと、前記データラインと交差するように前記基板の短軸方向に沿って形成される多数のゲートラインとを有する液晶パネルと；
前記データラインにデータ電圧を供給するデータ駆動回路と；
前記ゲートラインにスキャンパルスを供給するゲート駆動回路と；前記データ駆動回路にデジタルビデオデータを供給して前記データ駆動回路と前記ゲート駆動回路を制御するタイミングコントローラと；
を備えており、前記ゲートラインを挟んで左右に配置される二つのサブピクセルは、前記ゲートラインを共有することを特徴とする。

上記の目的を達成するために、本発明の実施例に係る液晶表示装置の駆動方法は、
多数のデータラインを基板の長軸方向に沿って前記基板に形成し、前記データラインと交差するように多数のゲートラインを前記基板の短軸方向に沿って前記基板に形成する段階と；
前記データラインにデータ電圧を供給する段階と；
前記ゲートラインにスキャンパルスを供給する段階と；を含むことを特徴とする。

上記の目的を達成するために、本発明の実施例に係る液晶表示装置の駆動方法は、
多数の奇数及び偶数データラインを基板の長軸方向に沿って前記基板に形成し、前記データラインと交差するように多数のゲートラインを前記基板の短軸方向に沿って前記基板に形成する段階と；
前記ゲートラインを挟んで左右に配置される二つのサブピクセルが前記ゲートラインを共有するようにサブピクセルを配置する段階と；
前記データラインにデータ電圧を供給する段階と；前記ゲートラインにスキャンパルスを供給する段階と；を含むことを特徴とする。

本発明に係る液晶表示装置及びその駆動方法は、液晶パネルの短軸方向にデータラインを形成してデータラインの個数を減少させることで、データラインの駆動に必要な高価のソースドライブＩＣの個数を減少させることができ、ＦＰＣとＰＣＢを小さくかつ単純にすることができる。

また、本発明に係る液晶表示装置及びその駆動方法は、データラインと共通電圧ラインとが平行になるので、それら信号配線の交差によって発生する共通電圧の変動を防止することができる。

また、本発明に係る液晶表示装置及びその駆動方法は、データラインの個数を減少させるとともに、一つのゲートラインを二つのサブピクセルが共有することで、ゲートラインの個数を減少させてデータ電圧の充電時間を容易に確保することができる。

上記の目的以外の本発明の他の目的及び利点は、添付の図面を参照した本発明の好適な実施例に対する説明を通して明らかになるだろう。

以下、本発明の好適な実施例について、図８乃至図２５に基づいて説明する。

図８を参照すると、本発明の実施例に係る液晶表示装置は、液晶パネル６のピクセルアレイ１０で長軸方向（ｘ軸方向）に沿って並んで配置されたｍ個のゲートラインＧ１〜Ｇｍと、ゲートラインＧ１〜Ｇｍと交差するように液晶パネル６のピクセルアレイ１０で短軸方向（ｙ軸方向）に沿って並んで配置されたｎ（ｎは、ｍより小さい整数）個のデータラインＤ１〜Ｄｎと、液晶パネル６のガラス基板上に直接形成されたゲート駆動回路２と、液晶パネル６のガラス基板上にＣＯＧまたはＴＣＰ形態で接着されるデータ駆動回路のソースドライブＩＣ １ａ，１ｂと、液晶パネル６とソースＰＣＢ４との間に接続されたＦＰＣ５とを備える。

ピクセルアレイ１０には、ゲートラインＧ１〜ＧｍとデータラインＤ１〜Ｄｎとの交差によって定義されたピクセル領域にｍ×ｎ個の液晶セルが形成される。

液晶パネル６には、２枚のガラス基板の間に液晶が注入される。２枚のガラス基板のうちＴＦＴアレイ基板上には、データラインＤ１〜ＤｎとゲートラインＧ１〜Ｇｍとが直交するように形成される。

データラインＤ１〜ＤｎとゲートラインＧ１〜Ｇｍとの交差部に形成されたＴＦＴは、ゲートラインＧ１〜Ｇｍからのスキャンパルスに応答し、データラインＤ１〜Ｄｎからのデータを液晶セルに供給する。これらＴＦＴは、図９及び図１３に示すように、ゲートラインＧ１〜Ｇｍに接続されたゲート電極、データラインＤ１〜Ｄｎに接続されたソース電極、及び液晶セルＣｌｃの画素電極に接続されたドレーン電極を含む。

また、ＴＦＴアレイ基板上には、各液晶セルに接続されたストレージキャパシタが形成される。ストレージキャパシタは、上述したスキャンパルスによって前段垂直ラインを選択するための前段ゲートラインと、データ電圧が供給されるピクセル電極との間に接続されるストレージオンゲート方式、または、共通電圧Ｖｃｏｍが供給される共通電極８と、データ電圧が供給されるピクセル電極との間に接続されるストレージオンコモン方式で形成される。

２枚のガラス基板のうち、液晶セルを挟んでＴＦＴアレイ基板と対向するカラーフィルタアレイ基板には、カラーフィルタ、ブラックマトリックスなどが形成される。

ＴＦＴアレイ基板とカラーフィルタアレイ基板には、液晶分子のプレチルトを決定するための配向膜、特定の線偏光の光を通過させる偏光子などが形成される。ピクセル電極と対向し、共通電圧が供給される共通電極は、ＴＦＴアレイ基板またはカラーフィルタアレイ基板に形成される。

ゲート駆動回路２は、ＣＯＧやＴＡＢ方式でガラス基板に接着されるものでなく、その内部の素子がＴＦＴアレイ基板の製造工程でピクセルアレイのＴＦＴ、ゲートラインＧ１〜Ｇｍ及びデータラインＤ１〜Ｄｎと同時に形成される。このようなゲート駆動回路２の実装方式は、”ゲートインパネル（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）”として知られたことがある。ゲート駆動回路２は、シフトレジスタと出力バッファなどを含み、タイミングコントローラ３からの制御信号ＧＤＣに応答し、ゲートラインＧ１〜Ｇｍにスキャンパルスを順次供給する。このゲート駆動回路２は、ゲートラインＧ１〜Ｇｍが液晶パネル６の長軸方向に沿って並んで配置されるので、左から右に、またはその逆にスキャンパルスを順次供給する。

図９に示すように、赤色、緑色及び青色のサブピクセルが液晶パネル６の短軸方向に沿って配列されると、図１０に示すように、ｋ＋１（ｋは、０以上の正の整数）番目のゲートラインに供給されるスキャンパルスの発生時点と、ｋ＋４番目のゲートラインに供給されるスキャンパルスの発生時点との間の期間は、約１水平期間（１Ｈ）を満足し、その期間内で発生するスキャンパルスは、液晶セルの充電時間を確保するために、データのプリチャージ効果を得られるように重畳または非重畳状態になる。ここで、１水平期間（１Ｈ）の大きさは、同一の解像度を有する従来技術において１水平ラインにデータ電圧を供給する期間と実質的に同一である。以下で説明する１水平期間（１Ｈ）は、この値を有する。

図１３に示すように、赤色、緑色及び青色のサブピクセルが液晶パネル６の長軸方向に沿って配列されると、図１４に示すように、各スキャンパルスのパルス幅は、約１水平期間（１Ｈ）であり、そのスキャンパルスは、重畳または非重畳状態になる。

図１８及び図２０に示すように、赤色、緑色及び青色のサブピクセルが液晶パネル６の短軸方向に沿って配列されるとともに、一つのゲートラインを隣接する二つのサブピクセルが共有すると、図１９及び図２１に示すように、ｋ＋１（ｋは、０以上の正の整数）番目のゲートラインに供給されるスキャンパルスの発生時点と、ｋ＋３番目のゲートラインに供給されるスキャンパルスの発生時点との間の期間は、約１水平期間（１Ｈ）を満足し、その期間内で発生するスキャンパルスは、液晶セルの充電時間を確保するために、データのプリチャージ効果を得られるように重畳または非重畳状態になる。ソースドライブＩＣ１ａ，１ｂは、レジスタ、シフトレジスタ、ラッチ１０２、デジタルアナログ変換器（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｏｒ：以下、”ＤＡＣ”という。）、及び出力バッファなどを含み、ＦＰＣ５を経由して入力されるデジタルビデオデータＲＧＢをサンプリングしてラッチした後、これをアナログガンマ補償電圧に変換してデータラインＤ１〜Ｄｎに供給する。これらソースドライブＩＣ １ａ，１ｂは、データラインＤ１〜Ｄｎが液晶パネル６の短軸方向に沿って配置されるので、ピクセルアレイ１０の上側に配置されたピクセルのデータから下側に配置されたピクセルのデータの順に、またはその逆にデータをサンプリングする。ソースドライブＩＣ １ａ，１ｂから出力されるデータ電圧は、スキャンパルスに同期され、１／３水平期間、１／２水平期間または１水平期間単位で発生する。

ソースＰＣＢ４には、タイミングコントローラ３、レベルシフタ７、直流―直流変換器（図示せず）及びガンマ基準電圧発生回路などが実装される。

タイミングコントローラ３は、垂直／水平同期信号Ｖｓｙｎｃ，ＨｓｙｎｃとクロックＣＬＫを用いて、ゲート駆動回路３３を制御するためのゲート制御信号ＧＤＣと、データ駆動回路３２を制御するためのデータ制御信号ＤＤＣとを発生する。データ制御信号ＤＤＣは、ソーススタートパルスＳＳＰ、ソースシフトクロックＳＳＣ、ソース出力信号ＳＯＥ、極性制御信号ＰＯＬなどを含む。ゲート制御信号ＧＤＣは、ゲートシフトクロック、ゲート出力信号、ゲートスタートパルスなどを含む。

タイミングコントローラ３は、図１０に示すように、ｋ＋１番目のスキャンパルスの発生時点と、ｋ＋４番目のスキャンパルスの発生時点との間の期間が１水平期間を満足する条件内で、スキャンパルスのパルス幅が１水平期間（１Ｈ）より小さいと、ゲート制御信号ＧＤＣとデータ制御信号ＤＤＣの周波数を基準周波数より速く変調する。タイミングコントローラ３は、図１９に示すように、ｋ＋１番目のスキャンパルスの発生時点と、ｋ＋３番目のスキャンパルスの発生時点との間の期間が１水平期間を満足する条件内で、スキャンパルスのパルス幅が１水平期間（１Ｈ）より小さいと、ゲート制御信号ＧＤＣとデータ制御信号ＤＤＣの周波数を基準周波数より速く変調する。また、タイミングコントローラ３は、ピクセルアレイ１０のデータライン及び液晶セル、ソースドライブＩＣ １ａ，１ｂのデータサンプリング順序に合わせてデジタルビデオデータＲＧＢを再整列する。レベルシフタ７は、低電位／高電位の直流入力電圧を受けた後、それら電圧をシフトさせ、ピクセルアレイ１０のＴＦＴ動作電圧でスイング幅を増加させたゲートハイ電圧（Ｇａｔｅ ｈｉｇｈ ｖｏｌｔａｇｅ；ＶＧＨ）とゲートロー電圧（Ｇａｔｅ ｌｏｗ ｖｏｌｔａｇｅ；ＶＧL）を発生する。

ＦＰＣ５は、ゲート駆動回路２とソースドライブＩＣ １ａ，１ｂの入力端子に電気的に連結された液晶パネル６の信号パッドとソースＰＣＢ５の出力パッドに接続され、ソースＰＣＢ５からのデータ電圧、ゲートハイ／ロー電圧、各種の制御信号をゲート駆動回路２とソースドライブＩＣ １ａ，１ｂに伝送する。

図９は、図８に示したピクセルアレイの第１実施例を示す。

図９を参照すると、ピクセルアレイ１０には、ＴＦＴアレイ基板上にデータラインＤ１〜Ｄｎが液晶パネル６の長軸方向ｘに沿って形成され、ゲートラインＧ１〜Ｇｍが液晶パネル６の短軸方向ｙに沿って形成される。ピクセルアレイ１０のカラーフィルタアレイ基板に形成された赤色カラーフィルタ、緑色カラーフィルタ及び青色カラーフィルタは、液晶パネル６の短軸方向ｙに沿って配置される。したがって、ピクセルアレイ１０内の赤色サブピクセル、緑色サブピクセル及び青色サブピクセルは、液晶パネル６の短軸方向ｙに沿って配置される。

図１０は、図９のようなピクセルアレイ１０を駆動するためのデータ電圧とスキャンパルスを示す。

図１０を参照すると、ゲート駆動回路２は、１水平期間（１Ｈ）より小さいスキャンパルスを順次発生し、それらスキャンパルスをゲートラインＧ１〜Ｇｍに供給する。スキャンパルスのパルス幅は、ｋ＋１番目のスキャンパルスの発生時点と、ｋ＋４番目のスキャンパルスの発生時点との間の期間が１水平期間を満足する条件内で１水平期間（１Ｈ）より小さい。

ソースドライブＩＣ １ａ，１ｂは、スキャンパルスに同期され、データラインＤ１〜Ｄｎに約１／３水平期間（１／３Ｈ）の間に１ライン分の赤色データ電圧Ｒ１〜Ｒ４を全て出力し、約１／３水平期間（１／３Ｈ）の間に１ライン分の緑色データ電圧Ｇ１〜Ｇ４を全て出力した後、約１／３水平期間（１／３Ｈ）の間に１ライン分の青色データ電圧Ｂ１〜Ｂ４を全て出力する。

本発明の第１実施例に係る液晶表示装置の駆動方法は、上述したように、データラインＤ１〜Ｄｎが液晶パネル６の短軸方向ｙに沿って配置され、図９に示すように、サブピクセルが赤色、緑色及び青色の順に液晶パネル６の長軸方向ｘに沿って配置されるので、１水平期間の間に赤色、緑色及び青色サブピクセルに該当する色のデータ電圧が供給されるようにデータ電圧の発生周期を既存対比１／３以下に減少させる。

図１０に示すように、データラインＤ１〜Ｄｎにデータ電圧が供給されるためには、ソースドライブＩＣ １ａ，１ｂに供給されるデータ順序を、図２のような信号配線に供給される順序と異ならせるべきである。このために、本発明の第１実施例に係る液晶表示装置の駆動方法は、インターフェース回路を通して外部からタイミングコントローラ３にデジタルビデオデータを供給するための外部システムのグラフィックカードでまたはタイミングコントローラ３内で、図９のような信号配線とサブピクセルの配置を基準にしてデータを再整列する必要がある。

現在市販されているグラフィックカードには、図２のような従来技術の信号配線及びサブピクセルの配置を基準にして、図３のようなデータ出力が可能になるように”横表示”形態でデータを整列するだけでなく、”縦表示”形態でデータを整列することができる、いわゆるピボット機能を支援するグラフィックカードがある。このグラフィックカードにおいて”縦表示”オプションでピボットを選択すると、図１０のようなデータ出力が可能である。

図１１は、図９及び図１０の信号配線及びサブピクセルの配置に合わせてデジタルビデオデータを整列するタイミングコントローラ３の一例を示す。

図１１を参照すると、タイミングコントローラ３は、メモリ３１を備える。

メモリ３１は、第１データ入力ラインを通してＲ１、Ｒ２、Ｒ３…の順に入力される赤色デジタルビデオデータと、第２データ入力ラインを通してＧ１、Ｇ２、Ｇ３…の順に入力される緑色デジタルビデオデータと、第３データ入力ラインを通してＢ１、Ｂ２、Ｂ３…の順に入力される青色デジタルビデオデータを受け取る。そして、メモリ３１は、それらデータをメモリコントローラ（図示せず）の制御下で再整列し、データ出力ラインを通してＲ１、Ｒ２、Ｒ３…Ｒｎ、Ｇ１、Ｇ２、Ｇ３…Ｇｎ、Ｂ１、Ｂ２、Ｂ３…Ｂｎの順に出力する。このメモリ３１から出力されるデジタルビデオデータは、３倍速されてタイミングコントローラ３の入力データと対比して周期が１／３に短くなる。

図１２は、図１０のようなデータ供給のためのソースドライブＩＣ １ａ，１ｂの構成及び動作を説明するための図で、第１ソースドライブＩＣ １ａを詳細に示す。

図１２を参照すると、第１ソースドライブＩＣ １ａは、シフトレジスタ１０１、第１ラッチ１０２、第２ラッチ１０３、ＤＡＣ１０４、出力バッファ１０５及びレジスタ１０６を備える。

レジスタ１０６は、タイミングコントローラ３からのデジタルビデオデータＲＧＢを一時保存し、そのデジタルビデオデータＲＧＢを第１ラッチ１０２に供給する。シフトレジスタ１０１は、タイミングコントローラ３からのソーススタートパルスＳＳＰをソースシフトクロック信号ＳＳＣによってシフトさせてサンプリング信号を発生する。また、シフトレジスタ１０１は、ソーススタートパルスＳＳＰをシフトさせ、次の段の集積回路にキャリー信号ＣＡＲを伝達する。第１ラッチ１０２は、シフトレジスタ１０１から入力されるサンプリング信号によってデジタルビデオデータＲＧＢを順次サンプリングしてラッチした後、ラッチされたデジタルビデオデータＲＧＢを同時に第２ラッチ１０３に供給する。

第２ラッチ１０３は、第２ソースドライブＩＣ １ａの第２ラッチに１ラインの最後のデータ、すなわち、ｎ番目のデータがラッチされる時まで第１ラッチ１０２からのデータをラッチした後、３倍速されたソース出力信号ＳＯＥに応答して、第２ソースドライブＩＣ １ａの第２ラッチと同時にラッチされたデジタルビデオデータを同時に出力する。

ＤＡＣ１０４は、ガンマ基準電圧ＧＭＡ１〜ＧＭＡ６を用いて第２ラッチ１０４からのデジタルビデオデータＲＧＢを正極性／負極性アナログデータ電圧に変換する。

出力バッファ１０５は、データラインＤ１〜Ｄｎ／２に接続され、ＤＡＣ１０４からデータラインＤ１〜Ｄｎ／２に供給されるデータ電圧の損失を減少させるための出力バッファを含む。

図１３は、図８に示したピクセルアレイの第２実施例を示す。

図１３を参照すると、ピクセルアレイ１０には、ＴＦＴアレイ基板上にデータラインＤ１〜Ｄｎが液晶パネル６の長軸方向ｘに沿って形成され、ゲートラインＧ１〜Ｇｍが液晶パネル６の短軸方向ｙに沿って形成される。ピクセルアレイ１０のカラーフィルタアレイ基板に形成された赤色カラーフィルタ、緑色カラーフィルタ及び青色カラーフィルタは、液晶パネル６の長軸方向ｘに沿って配置される。したがって、ピクセルアレイ１０内の赤色サブピクセル、緑色サブピクセル及び青色サブピクセルは、液晶パネル６の長軸方向ｘに沿って配置される。

図１４は、図１３のようなピクセルアレイ１０を駆動するためのデータ電圧とスキャン
パルスを示す。

図１４を参照すると、ゲート駆動回路２は、約１水平期間（１Ｈ）のパルス幅を有するスキャンパルスを順次発生し、それらスキャンパルスをゲートラインＧ１〜Ｇｍに供給する。

ソースドライブＩＣ １ａ，１ｂは、スキャンパルスに同期されてデータラインＤ１〜Ｄｎに約１水平期間（１Ｈ）の間に１ライン分の赤色データ電圧、緑色データ電圧及び青色データ電圧を出力した後、次のラインの１ライン分の赤色データ電圧、緑色データ電圧及び青色データ電圧を出力する。

本発明の第２実施例に係る液晶表示装置の駆動方法は、上述したように、データラインＤ１〜Ｄｎが液晶パネル６の短軸方向ｙに沿って配置され、図１３に示すように、サブピクセルが赤色、緑色及び青色の順に液晶パネル６の短軸方向ｙに沿って配置されるので、スキャンパルスのパルス幅とデータ電圧の発生周期を約１水平期間（１Ｈ）に制御する。

図１４のようなデータ供給方式は、図３と実質的に同一であるので、データの再整列や駆動周波数の変更が必要でない。

図１５は、図１４のようなデータ電圧を発生するためのソースドライブＩＣ １ａ，１ｂの構成及び動作を説明するための図で、第１ソースドライブＩＣ １ａを詳細に示す。

図１５を参照すると、第１ソースドライブＩＣ １ａは、シフトレジスタ２０１、第１ラッチ２０２、第２ラッチ２０３、ＤＡＣ２０４、出力バッファ２０５及びレジスタ２０６を備える。この第１ソースドライブＩＣ １ａには、タイミングコントローラ３から入力されるデジタルビデオデータがＲ１、Ｇ１、Ｂ１…Ｒ２、Ｇ２、Ｂ２…の順に供給されるので、第１及び第２ラッチ２０２，２０３には、デジタルビデオデータが左側から右側にＲ、Ｇ、Ｂの順に配置される。

図１６は、本発明の実施例に係る液晶表示装置及びその駆動方法において、液晶セルの共通電極ＣＯＭに共通電圧Ｖｃｏｍを供給するための共通電極ＣＯＭを示す。

図１６を参照すると、共通電圧供給ラインＣＯＭＬは、データラインＤ１〜Ｄｎと同一の方向、すなわち、液晶パネル６の短軸方向ｙに沿って配置されるので、データラインＤ１〜Ｄｎと平行に液晶パネル６のＴＦＴアレイ基板上に形成され、データラインＤ１〜Ｄｎと交差しない。したがって、共通電圧Ｖｃｏｍは、データ電圧の影響を受けないので、データ電圧によって変動されることはない。

本発明の実施例に係る液晶表示装置は、ｎ個のデータラインＤ１〜Ｄｎが液晶パネル６の短軸方向ｙに沿って並んで配置され、各データラインＤ１〜Ｄｎが液晶パネル６の長軸方向ｘに沿って長く配置される。したがって、データラインＤ１〜Ｄｎが長くなるほど、データラインの抵抗とデータラインの寄生容量が増加し、データ電圧のＲＣ遅延が増加しうる。このＲＣ遅延を減少させるための方案としては、データラインＤ１〜Ｄｎを低抵抗金属、例えば、銅（Ｃu）で形成するか、図１７に示すようにデータラインＤ１〜Ｄｎを分割し、分割されたデータラインの左／右側を互いに異なるソースドライブＩＣ １ａ〜１Ｄで分割・駆動する方法がある。図１７のような方法を適用した場合も、本発明は、同一の解像度で従来よりソースドライブＩＣの個数を減少させることができる。例えば、図１のような従来の液晶表示装置においてＸＧＡ解像度（１０２４＊７６８）でデータラインが配置される場合、６１８個の出力チャネルを有するソースドライブＩＣが５個必要である反面、本発明においては、同一の解像度で図１７に示すように４個のソースドライブＩＣが必要である。

図１８及び図２０は、図８に示したピクセルアレイの第３実施例を示す。

図１８を参照すると、本発明の第３実施例に係るピクセルアレイ１０は、ＴＦＴアレイ基板上で液晶パネル６の長軸方向ｘに沿って形成されるデータラインＤ１〜Ｄ２ｎと、液晶パネル６の短軸方向ｙに沿って形成されるゲートラインＧ１〜Ｇ３ｍ／２とを備える。本発明の第３実施例に係るピクセルアレイ１０のカラーフィルタアレイ基板には、赤色カラーフィルタ、緑色カラーフィルタ及び青色カラーフィルタが備わり、赤色カラーフィルタ、緑色カラーフィルタ及び青色カラーフィルタは、液晶パネル６の短軸方向ｙに沿って配置される。したがって、ピクセルアレイ１０内の赤色サブピクセル、緑色サブピクセル及び青色サブピクセルは、液晶パネル６の短軸方向ｙに沿って配置される。一つのゲートラインを共有する二つのサブピクセルのうち共有ゲートラインＧ１〜Ｇ（３ｍ／２）の左側に配置されるサブピクセルＲ１１〜Ｒｎ１，Ｂ１１〜Ｂｎ１，Ｇ１２〜Ｇｎ２，Ｒ１３〜Ｒｎ３，…Ｇ１ｍ〜Ｇｎｍは、それぞれ奇数データラインＤ１，Ｄ３，…Ｄ（２ｎ−１）からデータを受け取る。

一つのゲートラインを共有する二つのサブピクセルのうち共有ゲートラインＧ１〜Ｇ（３ｍ／２）の右側に配置されるサブピクセルＧ１１〜Ｇｎ１，Ｒ１２〜Ｒｎ２，Ｂ１２〜Ｂｎ２，Ｇ１３〜Ｇｎ３，…Ｂ１ｍ〜Ｂｎｍは、それぞれ偶数データラインＤ２，Ｄ４，…Ｄ２ｎからデータを受け取る。

このために、共有ゲートラインと奇数データラインとの交差地点の左側領域に薄膜トランジスタが形成され、奇数データラインからのデータを共有ゲートラインの左側に配置されるサブピクセルにスイッチングさせる。

共有ゲートラインと偶数データラインとの交差地点の右側領域には、薄膜トランジスタが形成され、偶数データラインからのデータを共有ゲートラインの右側に配置されるサブピクセルにスイッチングさせる。

本発明の第３実施例に係るピクセルアレイ１０において、一つのピクセルを構成するＲ、Ｇ、Ｂサブピクセルのうち２個は、奇数（または偶数）データラインからデータを受け取り、残りの１個は、偶数（または奇数）データラインからデータを受け取る。

したがって、本発明の第３実施例に係るピクセルアレイ１０は、図１８に限定されることなく、多様な形態、例えば、図２０のように構成されることもできる。図２０に示すように、本発明の第３実施例に係るピクセルアレイ１０には、ＴＦＴアレイ基板上にデータラインＤ１〜Ｄ２ｎが液晶パネル６の長軸方向ｘに沿って形成され、ゲートラインＧ１〜Ｇ３ｍ／２が液晶パネル６の短軸方向ｙに沿って形成される。ピクセルアレイ１０のカラーフィルタアレイ基板に形成された赤色カラーフィルタ、緑色カラーフィルタ及び青色カラーフィルタは、液晶パネル６の短軸方向ｙに沿って配置される。したがって、ピクセルアレイ１０内の赤色サブピクセル、緑色サブピクセル及び青色サブピクセルは、液晶パネル６の短軸方向に沿って配置される。ここで、一つのゲートラインを共有する二つのサブピクセルのうち共有ゲートラインＧ１〜Ｇ（３ｍ／２）の左側に配置される４ｉ＋１（ｉは、０または自然数）番目及び４ｉ＋２番目のサブピクセルＲ１１〜Ｒｎ１，Ｂ１１〜Ｂｎ１，…Ｒ１（ｍ−２）〜Ｒｎ（ｍ−２）は、それぞれ奇数データラインからデータを受け取り、４ｉ＋３番目及び４ｉ＋４番目のサブピクセルＧ１２〜Ｇｎ２，Ｒ１３〜Ｒｎ３，…Ｇ１ｍ〜Ｇｎｍは、それぞれ偶数データラインからデータを受け取る。また、一つのゲートラインを共有する二つのサブピクセルのうち共有ゲートラインＧ１〜Ｇ（３ｍ／２）の右側に配置される４ｉ＋１番目及び４ｉ＋２番目のサブピクセルＧ１１〜Ｇｎ１，Ｒ１２〜Ｒｎ２，…Ｇ１（ｍ−２）〜Ｇｎ（ｍ−２）は、それぞれ偶数データラインからデータを受け取り、４ｉ＋３番目及び４ｉ＋４番目のサブピクセルＢ１２〜Ｂｎ２，Ｇ１３〜Ｇｎ３，…Ｂ１ｍ〜Ｂｎｍは、それぞれ奇数データラインからデータを受け取る。

このために、共有ゲートラインと奇数データラインとの交差地点の左側領域に形成された薄膜トランジスタは、奇数データラインからのデータを共有ゲートラインの左側に配置される４ｉ＋１及び４ｉ＋２番目のサブピクセルにスイッチングさせる。共有ゲートラインと奇数データラインとの交差地点の右側領域に形成された薄膜トランジスタは、奇数データラインからのデータを共有ゲートラインの右側に配置される４ｉ＋３及び４ｉ＋４番目のサブピクセルにスイッチングさせる。

共有ゲートラインと偶数データラインとの交差地点の右側領域に形成された薄膜トランジスタは、偶数データラインからのデータを共有ゲートラインの右側に配置される４ｉ＋１及び４ｉ＋２番目のサブピクセルにスイッチングさせる。共有ゲートラインと偶数データラインとの交差地点の左側領域に形成された薄膜トランジスタは、偶数データラインからのデータを共有ゲートラインの左側に配置される４ｉ＋３及び４ｉ＋４番目のサブピクセルにスイッチングさせる。

図１９は、図１８のようなピクセルアレイ１０を駆動するためのデータ電圧とスキャンパルスを示す。図２１は、図１９のようなピクセルアレイ１０を駆動するためのデータ電圧とスキャンパルスを示す。

図１９及び図２１を参照すると、ゲート駆動回路２は、１水平期間（１Ｈ）より小さいスキャンパルスを順次発生し、それらスキャンパルスをゲートラインＧ１〜Ｇ（３ｍ／２）に供給する。スキャンパルスのパルス幅は、ｋ＋１番目のスキャンパルスの発生時点と、ｋ＋３番目のスキャンパルスの発生時点との間の期間が１水平期間（１Ｈ）を満足する条件内で１水平期間（１Ｈ）より小さい。

ソースドライブＩＣ １ａ，１ｂは、スキャンパルスに同期されてデータラインＤ１〜Ｄ２ｎにデータ電圧を出力する。例えば、ソースドライブＩＣ １ａ，１ｂは、約１／２水平期間（１／２Ｈ）の間に１ライン分の赤色及び緑色データ電圧Ｒ１１〜Ｇｎ１を全て出力した後、約１／２水平期間（１／２Ｈ）の間に１ライン分の青色及び赤色データ電圧Ｂ１１〜Ｒｎ１を全て出力する。

本発明の第３実施例に係る液晶表示装置の駆動方法は、上述したように、データラインＤ１〜Ｄｎが液晶パネル６の長軸方向ｘに沿って配置され、サブピクセルが赤色、緑色及び青色の順に液晶パネル６の長軸方向ｘに沿って配置される。

併せて、共有ゲートラインの間に配置される二つのサブピクセルが前記ゲートラインからのスキャンパルスに同期され、同時に奇数または偶数データラインからデータ電圧を受け取るようになる。したがって、本発明の第３実施例に係る液晶表示装置の駆動方法は、１水平期間の間に赤色、緑色及び青色サブピクセルに該当する色のデータ電圧が供給されるように、データ電圧の発生周期を既存対比１／２に減少させる。

表１は、このような本発明の第３実施例を従来技術及び第１及び第２実施例と比較したものである。

表１に示すように、本発明の第３実施例に係る液晶表示装置は、従来技術に比べてデータライン数を半分に減少させるとともに、第１及び第２実施例に比べてゲートライン数を半分に減少させる。これによって、本発明の第３実施例に係る液晶表示装置は、同一の解像度で従来よりソースドライブＩＣの個数を減少させることができ、第１及び第２実施例よりデータライン数が増加し、ソースドライブＩＣの個数が増加する場合も、ゲートラインの数を減少させ、データラインの充電時間を容易に確保することができる。

図１９及び図２１に示すように、データラインＤ１〜Ｄ２ｎにデータ電圧が供給されるためには、ソースドライブＩＣ １ａ，１ｂに供給されるデータ順序を、図２のような信号配線に供給される順序と異ならせるべきである。このために、本発明の第３実施例に係る液晶表示装置の駆動方法は、インターフェース回路を通して外部からタイミングコントローラ３にデジタルビデオデータを供給するための外部システムのグラフィックカードでまたはタイミングコントローラ３内で、図１８及び図２０のような信号配線とサブピクセルの配置を基準にしてデータを再整列する必要がある。

図２２は、図１８及び図１９の信号配線及びサブピクセルの配置に合わせてデジタルビデオデータを整列するタイミングコントローラ３の一例を示す。

図２２を参照すると、タイミングコントローラ３は、メモリ１３１を備える。

メモリ１３１は、第１データ入力ラインを通してＲ１１からＲｎｍの順に入力される赤色デジタルビデオデータと、第２データ入力ラインを通してＧ１１からＧｎｍの順に入力される緑色デジタルビデオデータと、第３データ入力ラインを通してＢ１１からＢｎｍの順に入力される青色デジタルビデオデータを受け取る。そして、メモリ１３１は、それらデータをメモリコントローラー（図示せず）の制御下で再整列し、データ出力ラインを通してＲ１１、Ｇ１１、Ｒ２１、Ｇ２１…Ｇｎ１、Ｂ１１、Ｒ１２、Ｂ２１、Ｒ２２…Ｒｎ２、Ｇ１２、Ｂ１２、Ｇ２２、Ｂ２２…Ｂｎ２、Ｒ１３、Ｇ１３、Ｒ２３、Ｇ２３…Ｇｎ３の順に出力する。メモリ１３１から出力されるデジタルビデオデータは、２倍速されてタイミングコントローラ３の入力データと対比して周期が１／２に短くなる。

図２３は、図２２のようなデータ電圧を発生するためのソースドライブＩＣ １ａ，１ｂの構成及び動作を説明するための図で、第１ソースドライブＩＣ １ａを詳細に示す。図２３を参照すると、本発明の実施例に係る第１ソースドライブＩＣ １ａは、シフトレジスタ３０１、第１ラッチ３０２、第２ラッチ３０３、ＤＡＣ３０４、出力バッファ３０５及びレジスタ３０６を備える。この第１ソースドライブＩＣ １ａは、タイミングコントローラ３からＲ１１、Ｇ１１、Ｒ２１、Ｇ２１…Ｇｎ１、Ｂ１１、Ｒ１２、Ｂ２１、Ｒ２２…Ｒｎ２、Ｇ１２、Ｂ１２、Ｇ２２、Ｂ２２…Ｂｎ２、Ｒ１３、Ｇ１３、Ｒ２３、Ｇ２３…Ｇｎ３の順に入力されるデジタルビデオデータを第１及び第２ラッチ３０２,３０３を経由して各データラインＤ１〜Ｄｎに供給する。

図２４は、図２０及び図２１の信号配線及びサブピクセルの配置に合わせてデジタルビデオデータを整列するタイミングコントローラ３の一例を示す。

図２４を参照すると、タイミングコントローラ３は、メモリ２３１を備える。

メモリ２３１は、第１データ入力ラインを通してＲ１１からＲｎｍの順に入力される赤色デジタルビデオデータと、第２データ入力ラインを通してＧ１１からＧｎｍの順に入力される緑色デジタルビデオデータと、第３データ入力ラインを通してＢ１１からＢｎｍの順に入力される青色デジタルビデオデータを受け取る。そして、メモリ２３１は、それらデータをメモリコントローラー（図示せず）の制御下で再整列し、データ出力ラインを通してＲ１１、Ｇ１１、Ｒ２１、Ｇ２１…Ｇｎ１、Ｂ１１、Ｒ１２、Ｂ２１、Ｒ２２…Ｒｎ２、Ｂ１２、Ｇ１２、Ｂ２２、Ｇ２２…Ｇｎ２、Ｇ１３、Ｒ１３、Ｇ２３、Ｒ２３…Ｒｎ３の順に出力する。このメモリ２３１から出力されるデジタルビデオデータは、２倍速されてタイミングコントローラ３の入力データと対比して周期が１／２に短くなる。

図２５は、図２４のようなデータ電圧を発生するためのソースドライブＩＣ １ａ,１ｂの構成及び動作を説明するための図で、第１ソースドライブＩＣ １ａを詳細に示す。

図２５を参照すると、第１ソースドライブＩＣ １ａは、シフトレジスタ４０１、第１ラッチ４０２、第２ラッチ４０３、ＤＡＣ４０４、出力バッファ４０５及びレジスタ４０６を備える。この第１ソースドライブＩＣ １ａは、タイミングコントローラ３からＲ１１、Ｇ１１、Ｒ２１、Ｇ２１…Ｇｎ１、Ｂ１１、Ｒ１２、Ｂ２１、Ｒ２２…Ｒｎ２、Ｂ１２、Ｇ１２、Ｂ２２、Ｇ２２…Ｇｎ２、Ｇ１３、Ｒ１３、Ｇ２３、Ｒ２３…Ｒｎ３の順に入力されるデジタルビデオデータを第１及び第２ラッチ４０２,４０３を経由して各データラインＤ１〜Ｄｎに供給する。

以上説明した内容を通して、当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることを理解できるだろう。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものでなく、特許請求の範囲によって定められるべきである。

従来の液晶表示装置を示すブロック図である。 図１の液晶パネルにおける４×４液晶セルマトリックスを拡大して示す図である。 図１に示したデータラインとゲートラインに供給される信号を示す波形図である。 ソース／ゲートドライブ集積回路がＴＡＢ方式でガラス基板上に接着された例を示す図である。 ソース／ゲートドライブ集積回路がＣＯＧ方式でガラス基板上に接着された例を示す図である。 ストレージオンコモン方式でデータラインと共通電極とが交差する例を示す図である。 ＩＰＳモードでデータラインと共通電極とが交差する例を示す図である。 本発明の第１実施例に係る液晶表示装置を示すブロック図である。 図８に示したピクセルアレイの第１実施例を示す図である。 図９のようなピクセルアレイを駆動するためのデータ電圧とスキャンパルスを示す波形図である。 図９及び図１０の信号配線及びサブピクセルの配置に合わせてデジタルビデオデータを整列するタイミングコントローラの例を示す図である。 図１０のようなデータ供給のための本発明の第１実施例に係るソースドライブ集積回路を詳細に示すブロック図である。 図８に示したピクセルアレイの第２実施例を示す図である。 図１３のようなピクセルアレイを駆動するためのデータ電圧とスキャンパルスを示す波形図である。 図１４のようなデータ電圧を発生するための本発明の第２実施例に係るソースドライブ集積回路を詳細に示すブロック図である。 本発明の実施例に係る液晶表示装置及びその駆動方法において、液晶セルの共通電極に共通電圧を供給するための共通電極を示す図である。 本発明の他の実施例に係る液晶表示装置のデータライン及びソースドライブ集積回路を示す図である。 図８に示したピクセルアレイの第３実施例を示す図である。 図１８のようなピクセルアレイを駆動するためのデータ電圧とスキャンパルスを示す波形図である。 図８に示したピクセルアレイの第３実施例を示す図である。 図１９のようなピクセルアレイを駆動するためのデータ電圧とスキャンパルスを示す波形図である。 図１８及び図１９の信号配線及びサブピクセルの配置に合わせてデジタルビデオデータを整列するタイミングコントローラの一例を示す図である。 図２２のようなデータ電圧を発生するためのソースドライブＩＣの構成及び動作を説明するための図である。 図２０及び図２１の信号配線及びサブピクセルの配置に合わせてデジタルビデオデータを整列するタイミングコントローラの一例を示す図である。 図２４のようなデータ電圧を発生するためのソースドライブＩＣの構成及び動作を説明するための図である。

符号の説明

１ａ，１ｂ ソースドライブＩＣ
２ ゲート駆動回路
３ タイミングコントローラ
４ ソースＰＣＢ
５ ＦＰＣ
６ 液晶パネル
７ レベルシフタ
１０ ピクセルアレイ

Claims (21)

1. 基板の長軸方向に沿って形成される多数のデータラインと、前記データラインと交差するように前記基板の短軸方向に沿って形成される多数のゲートラインとを有する液晶パネルと；
   前記データラインにデータ電圧を供給するデータ駆動回路と；
   前記ゲートラインにスキャンパルスを供給するゲート駆動回路と；
   前記データ駆動回路にデジタルビデオデータを供給して前記データ駆動回路と前記ゲート駆動回路を制御するタイミングコントローラと；を備えることを特徴とする液晶表示装置。
2. 前記液晶パネルは、
   前記基板の短軸方向に沿って配置される多数の赤色サブピクセルと；
   前記基板の短軸方向に沿って配置される多数の緑色サブピクセルと；
   前記基板の短軸方向に沿って配置される多数の青色サブピクセルと；を備えることを特徴とする請求項１に記載の液晶表示装置。
3. 前記ゲート駆動回路は、１水平期間より小さいパルス幅で前記スキャンパルスを発生することを特徴とする請求項２に記載の液晶表示装置。
4. 前記データ駆動回路は
   １／３水平期間の間に赤色のデジタルビデオデータに対応する赤色のデータ電圧を前記各データラインに供給し、前記１／３水平期間の間に緑色のデジタルビデオデータに対応する緑色のデータ電圧を前記各データラインに供給した後、前記１／３水平期間の間に青色のデジタルビデオデータに対応する青色のデータ電圧を前記各データラインに供給することを特徴とする請求項３に記載の液晶表示装置。
5. 前記液晶パネルは、
   前記基板の長軸方向に沿って配置される多数の赤色サブピクセルと；
   前記基板の長軸方向に沿って配置される多数の緑色サブピクセルと；
   前記基板の長軸方向に沿って配置される多数の青色サブピクセルと；を備えることを特徴とする請求項１に記載の液晶表示装置。
6. 前記ゲート駆動回路は、１水平期間のパルス幅で前記スキャンパルスを発生することを特徴とする請求項５に記載の液晶表示装置。
7. 前記データ駆動回路は、
   前記１水平期間の間に赤色、緑色及び青色のデータ電圧を互いに異なるデータラインに供給することを特徴とする請求項６に記載の液晶表示装置。
8. 基板の長軸方向に沿って形成される多数の奇数及び偶数データラインと、前記データラインと交差するように前記基板の短軸方向に沿って形成される多数のゲートラインとを有する液晶パネルと；
   前記データラインにデータ電圧を供給するデータ駆動回路と；
   前記ゲートラインにスキャンパルスを供給するゲート駆動回路と；
   前記データ駆動回路にデジタルビデオデータを供給して前記データ駆動回路と前記ゲート駆動回路を制御するタイミングコントローラと；を備えており、
   前記ゲートラインを挟んで左右に配置される二つのサブピクセルは、前記ゲートラインを共有することを特徴とする液晶表示装置。
9. 前記液晶パネルは、
   前記基板の短軸方向に沿って配置される多数の赤色サブピクセルと；
   前記基板の短軸方向に沿って配置される多数の緑色サブピクセルと；
   前記基板の短軸方向に沿って配置される多数の青色サブピクセルと；を備えることを特徴とする請求項８に記載の液晶表示装置。
10. 前記多数の赤色、緑色及び青色サブピクセルのうち前記ゲートラインを挟んで前記ゲートラインの左側に配置される各サブピクセルは、前記奇数データラインから前記データ電圧を受け取り、前記ゲートラインを挟んで前記ゲートラインの右側に配置される各サブピクセルは、前記偶数データラインから前記データ電圧を受け取ることを特徴とする請求項９に記載の液晶表示装置。
11. 前記ゲート駆動回路は、１／２水平期間のパルス幅で前記スキャンパルスを発生することを特徴とする請求項１０に記載の液晶表示装置。
12. 前記データ駆動回路は、
    １／２水平期間の間に、赤色のデジタルビデオデータに対応する赤色のデータ電圧と緑色のデジタルビデオデータに対応する緑色のデータ電圧をそれぞれ前記奇数及び偶数データラインに供給し、１／２水平期間の間に、青色のデジタルビデオデータに対応する青色のデータ電圧と赤色のデジタルビデオデータに対応する赤色のデータ電圧をそれぞれ前記奇数及び偶数データラインに供給した後、１／２水平期間の間に、緑色のデジタルビデオデータに対応する緑色のデータ電圧と青色のデジタルビデオデータに対応する青色のデータ電圧をそれぞれ前記奇数及び偶数データラインに供給することを特徴とする請求項１１に記載の液晶表示装置。
13. 前記多数の赤色、緑色及び青色サブピクセルのうち前記ゲートラインを挟んで前記ゲートラインの左側に配置される４ｉ＋１（ｉは、０または自然数）番目及び４ｉ＋２番目のサブピクセルは、前記奇数データラインから前記データ電圧を受け取り、４ｉ＋３番目及び４ｉ＋４番目のサブピクセルは、前記偶数データラインから前記データ電圧を受け取ることを特徴とする請求項９に記載の液晶表示装置。
14. 前記多数の赤色、緑色及び青色サブピクセルのうち前記ゲートラインを挟んで前記ゲートラインの右側に配置される４ｉ＋１（ｉは、０または自然数）番目及び４ｉ＋２番目のサブピクセルは、前記偶数データラインから前記データ電圧を受け取り、４ｉ＋３番目及び４ｉ＋４番目のサブピクセルは、前記奇数データラインから前記データ電圧を受け取ることを特徴とする請求項９に記載の液晶表示装置。
15. 前記ゲート駆動回路は、１／２水平期間のパルス幅で前記スキャンパルスを発生することを特徴とする請求項１４に記載の液晶表示装置。
16. 前記データ駆動回路は、
    １／２水平期間の間に、赤色のデジタルビデオデータに対応する赤色のデータ電圧と緑色のデジタルビデオデータに対応する緑色のデータ電圧をそれぞれ前記奇数及び偶数データラインに供給し、１／２水平期間の間に、青色のデジタルビデオデータに対応する青色のデータ電圧と赤色のデジタルビデオデータに対応する赤色のデータ電圧をそれぞれ前記奇数及び偶数データラインに供給した後、１／２水平期間の間に、緑色のデジタルビデオデータに対応する緑色のデータ電圧と青色のデジタルビデオデータに対応する青色のデータ電圧をそれぞれ前記偶数及び奇数データラインに供給することを特徴とする請求項１５に記載の液晶表示装置。
17. 前記各サブピクセルの共通電極に同一の共通電圧を供給する共通電圧供給ラインをさらに備えており、
    前記共通電極は、前記データラインと並んで配置され、前記データラインと交差しないことを特徴とする請求項９に記載の液晶表示装置。
18. 前記タイミングコントローラは、
    前記赤色、緑色及び青色のデジタルビデオデータを保存し、１ライン分の前記赤色のデジタルビデオデータを前記データ駆動回路に供給し、１ライン分の前記緑色のデジタルビデオデータを前記データ駆動回路に供給した後、１ライン分の前記青色のデジタルビデオデータを前記データ駆動回路に供給するメモリを備えることを特徴とする請求項8に記載の液晶表示装置。
19. 前記タイミングコントローラは、
    前記赤色、緑色及び青色のデジタルビデオデータを保存し、１ライン分の前記赤色及び緑色のデジタルビデオデータを前記データ駆動回路に供給し、１ライン分の前記青色及び赤色のデジタルビデオデータを前記データ駆動回路に供給した後、１ライン分の前記緑色及び青色のデジタルビデオデータを前記データ駆動回路に供給するメモリを備えることを特徴とする請求項１２に記載の液晶表示装置。
20. 多数のデータラインを基板の長軸方向に沿って前記基板に形成し、前記データラインと交差するように多数のゲートラインを前記基板の短軸方向に沿って前記基板に形成する段階と；
    前記データラインにデータ電圧を供給する段階と；
    前記ゲートラインにスキャンパルスを供給する段階と；を含むことを特徴とする液晶表示装置の駆動方法。
21. 多数の奇数及び偶数データラインを基板の長軸方向に沿って前記基板に形成し、前記データラインと交差するように多数のゲートラインを前記基板の短軸方向に沿って前記基板に形成する段階と；
    前記ゲートラインを挟んで左右に配置される二つのサブピクセルが前記ゲートラインを共有するように各サブピクセルを配置する段階と；
    前記データラインにデータ電圧を供給する段階と；
    前記ゲートラインにスキャンパルスを供給する段階と；を含むことを特徴とする液晶表示装置の駆動方法。

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