JP2004093887A

JP2004093887A - 表示装置

Info

Publication number: JP2004093887A
Application number: JP2002254824A
Authority: JP
Inventors: Taku Nakamura; 中　村　　　卓
Original assignee: Toshiba Matsushita Display Technology Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2002-08-30
Filing date: 2002-08-30
Publication date: 2004-03-25

Abstract

【課題】消費電力を増やすことなく表示品質を向上可能な表示装置を提供する。
【解決手段】本発明の表示装置のアレイ基板上には、画素アレイ部１と、走査線駆動回路２と、信号線駆動回路３の一部である信号線選択アナログスイッチ４、アンプ回路５及びサンプルホールド回路６とが形成され、アレイ基板とは別個に、信号線駆動回路３の一部を構成するディスプレイコントローラ７と、アナログ画素電圧を画素アレイ部１に供給するＴＡＢ−ＩＣ８とが設けられる。１水平ライン期間に、同じ信号線に対して２度ずつ信号線電圧を書き込むため、画素ＴＦＴ９周辺の容量の影響をほとんど受けずに信号線書き込みを行うことができ、各信号線を所望の電圧に設定できることから、表示品質が向上する。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、信号線駆動回路の少なくとも一部がアレイ基板上に形成された表示装置に関する。
【０００２】
【従来の技術】
コンピュータ機器用のモニタとして一般的に用いられている液晶表示装置は、アクティブマトリックス型と呼ばれるものであり、列設された信号線及び走査線の各交点付近に画素ＴＦＴが設けられている。
【０００３】
最近では、画面サイズが大きく、高解像度の液晶表示装置に対する要求が強くなっている。ところが、画面サイズが大きくなると、画素ＴＦＴは種々の容量の影響を強く受ける。
【０００４】
図１１は画素ＴＦＴ周辺の回路構成を示す図である。図示のように、画素ＴＦＴの周辺には４つの容量Ｃ１〜Ｃ４が形成される。容量Ｃ１は画素ＴＦＴの一端に接続される画素電極と自信号線との間の容量である。容量Ｃ２は画素電極と隣接信号線との間の容量である。容量Ｃ３は液晶容量と補助容量（Ｃｓ容量）との合成容量である。容量Ｃ４は信号線容量である。
【０００５】
図１２は容量Ｃ１〜Ｃ３の発生要因を示す図であり、図１２（ａ）は画素アレイ部の１画素分のレイアウト図、図１２（ｂ）は図１２（ａ）のＡ−Ａ線断面図、図１２（ｃ）は図１２（ａ）のＢ−Ｂ線断面図である。また、図１３は液晶表示装置の分解斜視図である。
【０００６】
図１２（ａ）に示すように、容量Ｃ１は、カラーフィルタ２１を介して対向配置される画素電極２２と信号線２３とにより形成され、容量Ｃ２は、カラーフィルタ２１を介して対向配置される画素電極２２と隣接信号線２３とにより形成される。
【０００７】
また、図１２（ｂ）に示すように、容量Ｃ３は、液晶層２４を挟んで対向配置される対向電極２５と画素電極２２との間に形成される液晶容量Ｃ３ａと、補助容量線（Ｃｓ線）２６とポリシリコン層２７との間に形成される補助容量Ｃ３ｂと、により形成される。
【０００８】
ポリシリコンＴＦＴを用いた液晶表示装置では、信号線駆動回路の少なくとも一部を画素アレイ部と同じガラス基板に形成することが可能である。この場合、ガラス基板に占める駆動回路部分の面積が大きくなると、液晶パネルの額縁部分が大きくなるため、望ましくない。そこで、信号線駆動回路内Ｄ／Ａ変換回路を複数の信号線で共用する回路構成が提案されている。
【０００９】
【発明が解決しようとする課題】
次に、１個のアンプ回路で赤、緑、青の順に信号線書込みを行う場合について説明する。図１４は、書き込み行の特定の赤画素ｒ１を書き込んだ直後の状態を示している。赤を書き込んだ後、緑を書き込むことにより、緑の信号線電位がΔＶ０だけ変化したとする。これにより、赤画素ｒ１以外の全赤画素の電位がΔＶ１だけ変動する。この電位変動ΔＶ１は、以下の（１）式で表される。
【００１０】
ΔＶ１＝Ｃ２／（Ｃ１＋Ｃ２＋Ｃ３）×ΔＶ０　　…（１）
次に、書込み済みの赤画素に対応する信号線電位がΔＶ２だけ変動する。この電位変動ΔＶ２は、以下の（２）式で表される。
【００１１】
ΔＶ２＝Ｃ２／（Ｃ１＋Ｃ２＋Ｃ３）×Ｃ２／（Ｃ１＋Ｃ２＋Ｃ４）×ΔＶ０　　…（２）
図１５はアンプ回路に入力されるアナログ画素電圧と信号線電圧の電圧波形図である。図示のように、赤画素用のアナログ画素電圧とその次の緑画素用のアナログ画素電圧との電圧差が大きい場合には、書込み済みの赤画素用信号線の電位がΔＶ２だけ変動する。
【００１２】
上述した電位変動ΔＶ０，ΔＶ１，ΔＶ２は、例えば２１インチサイズのＸＧＡ規格の液晶表示装置の場合、２１ｍＶ以上になり、さまざまな画質不良を引き起こす。例えば、中間調の背景の中に黒ウインドウを表示させるような場合に、縦方向のスジが視認されてしまう。また、駆動方法によっては、全画面均一な中間調表示を行った場合に、個々の画素の液晶層に印加される実効電圧が少しずつ異なるため、フリッカ（ちらつき）や焼きつきを招く場合もある。いずれにしても、書き込みが済んだ画素に対応する信号線の電位が変動する割合は極力抑制する必要がある。
【００１３】
この種の問題を解決するために、従来は、補助容量を大きくしたり、信号線容量を大きくするなどの対策が取られていた。前者は、開口率が小さくなることから、バックライトの消費電力が増大するという問題がある。また、後者は、アレイ基板にアナログ画素電圧を供給するＩＣの駆動負荷が増大することから、このＩＣの消費電力が増えるという問題がある。
【００１４】
本発明は、このような点に鑑みてなされたものであり、その目的は、消費電力を増やすことなく表示品質を向上可能な表示装置を提供することにある。
【００１５】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、列設された信号線および走査線の各交点付近に形成された表示素子と、前記信号線を駆動する信号線駆動回路と、前記走査線を駆動する走査線駆動回路と、を備え、前記信号線駆動回路は、前記走査線駆動回路が１本の走査線を駆動している間に、同じ信号線を複数回ずつ駆動する。
【００１６】
本発明では、同じ信号線に対して複数回の書込みを行うため、表示素子周辺の容量の影響を受けずに信号線書込みを行うことができ、信号線書込み精度が向上する。
【００１７】
また、絶縁基板上に列設された信号線及び走査線と、これら信号線及び走査線の交点付近に設けられる表示素子と、半導体チップが出力するアナログ電圧をサンプリングして表示装置の信号線駆動を行うアンプ回路と、を備えるアレイ基板と、デジタル画素データを表示装置の信号線を駆動するためのアナログ電圧に変換する半導体チップと、を備える。
【００１８】
【発明の実施の形態】
以下、本発明に係る表示装置について、図面を参照しながら具体的に説明する。以下では、表示装置の一例として、液晶表示装置を例に取って説明する。
【００１９】
（第１の実施形態）
図１は本発明に係る表示装置の第１の実施形態の全体レイアウト図であり、画面サイズの大きい（例えば、２１インチ）の液晶表示装置の構成を示している。図示のように、ガラス基板からなるアレイ基板上には、ＸＧＡ規格（１０２４×７６８画素で、各画素がＲ，Ｇ，Ｂの副画素を備える）の画素アレイ部１と、７６８本の走査線を駆動する走査線駆動回路２と、３０７２本の信号線を駆動する信号線駆動回路３の一部である信号線選択アナログスイッチ４、アンプ回路５及びサンプルホールド回路６とが形成されている。
【００２０】
本実施形態の液晶表示装置で用いられる液晶は、２枚の偏光板と組み合わせて表示を行うツイステッドネマチック液晶であり、４Ｖ印加時に透過率最低、０Ｖ印加時に透過率最大となるごく普通のものを用いる。この液晶を用いて、印加電圧に応じて６４階調表示を行う。印加電圧が所定値からずれると、とくに中間調付近で表示ムラの表示不良を招く。印加電圧に対する透過率応答は線形でなく、とくに中間調付近では、印加電圧精度が２０ｍＶ以内であることが一般に要求される。
【００２１】
また、アレイ基板とは別個に、ディスプレイコントローラ７と、アナログ画素電圧を画素アレイ部１に供給するＴＡＢ−ＩＣ８とが設けられている。ディスプレイコントローラ７は、少なくとも１画面分のデジタル画素データを保持するメモリと、画素データを所定タイミングおよび所定のデータ順にて出力する出力回路とを備える。
【００２２】
ＴＡＢ−ＩＣ８は、デジタル画素データを保持するラッチ回路と、デジタル画素データを表示素子の駆動のためのアナログ電圧に変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路が出力するアナログ電圧を負荷に書き込むアンプ回路を備える。全ＴＡＢ−ＩＣ８から合計１０２４本の出力がアレイ基板に供給される。ＴＡＢ−ＩＣ８は、アレイ基板とは別個の基板に実装されて、ＦＰＣ等によりアレイ基板にデータを供給してもよいし、あるいはアレイ基板上に直接実装されてもよい。
【００２３】
図２は画素アレイ部１の詳細構成を示す回路図の一例である。図示のように、画素アレイ部１は、列設された信号線及び走査線と、これら信号線及び走査線の各交点付近に形成された画素ＴＦＴ９と、これら画素ＴＦＴ９に接続された液晶容量Ｃ３ａ及び補助容量Ｃ３ｂとを有する。
【００２４】
走査線駆動回路２は、複数のレジスタ回路からなるシフトレジスタ１０と、各レジスタ回路に接続されたバッファ１１とを有する。
【００２５】
信号線駆動回路３内のアンプ回路５とサンプルホールド回路６は、赤緑青の３本の信号線ごとに一つずつ設けられている。信号線選択アナログスイッチ４は、各信号線に接続される３個のアナログスイッチＸＳＷ１，ＸＳＷ２，ＸＳＷ３を有し、これらアナログスイッチＸＳＷ１，ＸＳＷ２，ＸＳＷ３をオン・オフすることにより、一個のアンプ回路５の出力が３本の信号線のいずれかに供給される。
【００２６】
サンプルホールド回路６は、ＴＡＢ−ＩＣ８からのアナログ画素電圧をサンプルホールドする３個のスイッチＡＳＰ１，ＡＳＰ２，ＡＳＰ３を有する。これら３個のスイッチＡＳＰ１，ＡＳＰ２，ＡＳＰ３はそれぞれ赤緑青用のアナログ画素電圧をサンプルホールドする。ここで、サンプルホールドとは、信号線に書き込むべきアナログ電圧を、直接信号線に書き込む前に、一旦、信号線とは別の場所に保持することをいう。
【００２７】
アンプ回路５は、並列接続された３個のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３と、これらインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の出力のいずれか一つを選択するスイッチＩＳＰ１，ＩＳＰ２，ＩＳＰ３と、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の各入力端子とスイッチＡＳＰ１，ＡＳＰ２，ＡＳＰ３との間に接続されるキャパシタ素子Ｃ１，Ｃ２，Ｃ３と、スイッチＩＳＰ１，ＩＳＰ２，ＩＳＰ３の共通接続端子に縦続接続されるキャパシタ素子Ｃ４、インバータＩＮＶ４、キャパシタ素子Ｃ５及びインバータＩＮＶ５と、インバータＩＮＶ１〜ＩＮＶ５の各入出力端子間を短絡するか否かを切り替えるスイッチＩＳＰと、最終段のインバータＩＮＶ５の出力信号を初段のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３にフィードバックさせるか否かを切り替えるスイッチＡＦＢ１，ＡＦＢ２，ＡＦＢ３と、中間のインバータＩＮＶ２の入出力端子間に縦続接続された抵抗Ｒ１及びキャパシタ素子Ｃ６とを有する。
【００２８】
図３は本実施形態と従来の信号線駆動回路３の動作タイミングを比較した図である。図示のように、従来は、１水平ライン期間を第１〜第３の期間に分け、第１の期間では赤色画素（Ｒ画素）を、第２の期間では緑色画素（Ｇ画素）を、第３の期間では青色画素（Ｂ画素）を書き込んでいた。
【００２９】
これに対して、本実施形態では、まず、各色のアナログ画素電圧をサンプルホールドした（時刻ｔ１〜ｔ２）後、各色ごとに順に１回目の信号線書込みを行い（時刻ｔ２〜ｔ３、ｔ３〜ｔ４、ｔ４〜ｔ５）、その後、各色ごとに順に２回目の信号線書込みを行う（時刻ｔ５〜ｔ６、ｔ６〜ｔ７、ｔ７〜ｔ８）。
【００３０】
このような動作は、従来に比べてタイミング制御が複雑になるが、サンプルホールド回路６をアレイ基板上に一体形成することにより、新規なＴＡＢ−ＩＣを用いる必要がなくなり、汎用のＴＡＢ−ＩＣ８を用いることができる。すなわち、この場合のＴＡＢ−ＩＣ８は、１水平ライン期間内に従来どおりアナログ電圧をＲ画素について一回、Ｇ画素について一回、Ｂ画素について一回ずつアレイ基板に供給すればよい。
【００３１】
また、サンプルホールド回路６をアレイ基板上に一体形成すれば、表示装置の画面サイズが大きくても、ＴＡＢ−ＩＣ８の負荷駆動能力をことさら高める必要がなくなる。すなわち、ＴＡＢ−ＩＣ８は、アレイ基板上のサンプルホールド回路６を充放電すれば足り、アレイ基板上の信号線を直接駆動する必要がないため、ＴＡＢ−ＩＣ８の負荷駆動能力（例えば単位時間に出力できる電流量）をことさら高める必要がない。
【００３２】
本実施形態の信号線駆動回路３は、１回目の信号線書込みでは、それほど精度を要求しないことから、誤差５００ｍＶ程度を許容する。一方、２回目の信号線書込みでは、誤差２０ｍＶ以下の精度を要求する。実際には、１回目の信号線書き込み期間よりも２回目の信号線書き込み期間を長くして、２回目の書き込み精度を上げる。この他にも、１回目の書き込みと２回目の書き込みとで、アンプ回路５の電源電圧や信号線選択アナログスイッチの駆動電圧を変更する方法など種々の変形が可能である。
【００３３】
図４は本実施形態における１垂直期間の信号線書込みタイミング図である。図示のように、１水平期間ごとにコモン電圧Ｖｃｓが反転する極性反転駆動が行われ、各水平ライン期間にて、同じ信号線に対して２回ずつ信号線書込みが行われる。
【００３４】
図５は本実施形態における１水平期間の詳細な信号線書込みタイミング図である。図示のように、まず、時刻ｔ１〜ｔ６ではサンプリング動作を行う。図２のアンプ回路５のスイッチＡＳＰｉとスイッチＩＳＰｉを同時にオンし、キャパシタＣｉの下端にＴＡＢ−ＩＣ８の出力電圧Ｖｉ（ｉ＝１〜３）を、上端にインバータＩＮＶｉの動作しきい値を充電する（ただし、ｉ＝１〜３）。より詳しくは、まずＲ画素に対応するスイッチＡＳＰ１，ＩＳＰ１をオンし（時刻ｔ１〜ｔ２）、次に、Ｇ画素に対応するスイッチＡＳＰ２，ＩＳＰ２をオンし（時刻ｔ３〜ｔ４）、最後に、Ｂ画素に対応するスイッチＡＳＰ３，ＩＳＰ３をオンする（時刻ｔ５〜ｔ６）。ここまでがサンプリング動作である。キャパシタＣｉには、ＩＮＶｉの動作しきい値電圧とＴＡＢ−ＩＣが出力するアナログ電圧との差分電圧が保持される。
【００３５】
次に、時刻ｔ７〜ｔ８では、キャパシタ素子Ｃ４の一端をインバータＩＮＶ１の動作しきい値に、他端をインバータＩＮＶ４の動作しきい値に設定する。同時にキャパシタ素子Ｃ５の一端をインバータＩＮＶ４の動作しきい値に、他端をインバータＩＮＶ５の動作しきい値に設定する。
【００３６】
時刻ｔ９〜ｔ１０では、スイッチＡＦＢ１とスイッチＸＳＷ１を同時にオンし、Ｒ信号線に１回目の信号線書き込み（粗書き込み）を行う。この間、信号線の電位が、サンプリング動作の際にキャパシタ素子Ｃ１の下端に保持されたアナログ電圧Ｖ１と等しくなるような方向の書き込み動作が行われる。仮にｔ９〜ｔ１０の間の時間が十分長ければ電圧Ｖ１に収束するが、１回目の書き込みでは誤差電圧５００ｍＶを許容するので、電圧Ｖ１に達しなくてもかまわない。
【００３７】
次に、時刻ｔ１１〜ｔ１２では、キャパシタ素子Ｃ４の一端をインバータＩＮＶ２の動作しきい値に、他端をインバータＩＮＶ４の動作しきい値に設定する。同時にキャパシタ素子Ｃ５の一端をインバータＩＮＶ４の動作しきい値に、他端をインバータＩＮＶ５の動作しきい値に設定する。
【００３８】
時刻ｔ１３〜ｔ１４では、スイッチＡＦＢ２とスイッチＸＳＷ２を同時にオンし、Ｇ信号線に１回目の信号線書き込み（粗書き込み）を行う。
【００３９】
次に、時刻ｔ１５〜ｔ１６では、キャパシタ素子Ｃ４の一端をインバータＩＮＶ３の動作しきい値に、他端をインバータＩＮＶ４の動作しきい値に設定する。同時にキャパシタ素子Ｃ５の一端をインバータＩＮＶ４の動作しきい値に、他端をインバータＩＮＶ５の動作しきい値に設定する。
【００４０】
時刻ｔ１７〜ｔ１８では、スイッチＡＦＢ３とスイッチＸＳＷ３を同時にオンし、Ｂ信号線に１回目の信号線書き込み（粗書き込み）を行う。
【００４１】
次に、時刻ｔ１９〜ｔ２０では、キャパシタ素子Ｃ４の一端をインバータＩＮＶ１の動作しきい値に、他端をインバータＩＮＶ４の動作しきい値に設定する。同時にキャパシタ素子Ｃ５の一端をインバータＩＮＶ４の動作しきい値に、他端をインバータＩＮＶ５の動作しきい値に設定する。
【００４２】
時刻ｔ２１〜ｔ２２では、スイッチＡＦＢ１とスイッチＸＳＷ１を同時にオンし、Ｒ信号線に２回目の信号線書き込み（高精度書き込み）を行う。
【００４３】
次に、時刻ｔ２３〜ｔ２４では、キャパシタ素子Ｃ４の一端をインバータＩＮＶ２の動作しきい値に、他端をインバータＩＮＶ４の動作しきい値に設定する。同時にキャパシタ素子Ｃ５の一端をインバータＩＮＶ４の動作しきい値に、他端をインバータＩＮＶ５の動作しきい値に設定する。
【００４４】
時刻ｔ２５〜ｔ２６では、スイッチＡＦＢ２とスイッチＸＳＷ２を同時にオンし、Ｇ信号線に２回目の信号線書き込み（高精度書き込み）を行う。
【００４５】
次に、時刻ｔ２７〜ｔ２８では、キャパシタ素子Ｃ４の一端をインバータＩＮＶ３の動作しきい値に、他端をインバータＩＮＶ４の動作しきい値に設定する。同時にキャパシタ素子Ｃ５の一端をインバータＩＮＶ４の動作しきい値に、他端をインバータＩＮＶ５の動作しきい値に設定する。
【００４６】
時刻ｔ２９〜ｔ３０では、スイッチＡＦＢ３とスイッチＸＳＷ３を同時にオンし、Ｂ信号線に２回目の信号線書き込み（高精度書き込み）を行う。
【００４７】
図６は、ＴＡＢ−ＩＣ８から出力されるアナログ画素電圧、Ｒ信号線及びＧ信号線の各電圧波形図である。図示のように、１回目の信号線書込みでは、Ｒ信号線は完全には電圧が上がりきらず、２回目の信号線書込みで、所望の電圧に設定される。また、１回目の信号線書込みで、Ｇ信号線は電圧が低下するため、２回目のＧ信号線の信号線書込みを行う時点では、Ｒ信号線にはＧ信号線の書き込みの影響は小さくなる。Ｒ信号線への影響は、Ｇ信号線の最後の書き込み時の振幅に比例するが、１回目の書き込みを済ませているので、２回目の書き込み時のＧ信号線の振幅は小さくなるからである。
【００４８】
このように、第１の実施形態では、１水平ライン期間に、同じ信号線に対して２度ずつ信号線電圧を書き込むため、画素ＴＦＴ９周辺の容量の影響をほとんど受けずに信号線書き込みを行うことができ、各信号線を所望の電圧に設定できることから、表示品質が向上する。特に、本実施形態の場合、画面サイズが大きくて容量の影響を受けやすい液晶表示装置について有効である。
【００４９】
なお、本実施形態で示したアンプ回路５は、ＴＡＢ−ＩＣ８からアナログ電圧をキャパシタ素子Ｃ５にサンプリングする動作だけでなく、インバータの動作閾値を同じキャパシタ素子Ｃ５に保持するため、いわゆる閾値キャンセルを効率的に行うことができる。
【００５０】
本実施形態は、ガラス基板などの絶縁基板上に低温ポリシリコンＴＦＴ技術を用いてアンプ回路５を一体形成する場合に有効である。比較的面積の大きい絶縁基板上に低温ポリシリコンＴＦＴ技術を用いてＣＭＯＳ回路を形成する場合、どうしてもＮチャネルＴＦＴおよびＰチャネルＴＦＴのＶｔｈが例えば１Ｖ程度ばらついてしまうことがあり、なんらかの手段で閾値ばらつきをキャンセルするような手段が必要となることが多いからである。
【００５１】
また、本実施形態では、アンプ回路５として図１４に示す特殊なものを用いて説明したが、これに限定されるものではない。要は、入力されるアナログ電圧を一旦サンプルホールドし、その後信号線書き込みを行うようなものであれば、オペアンプやソースフォロアなどのよく知られたアンプでもよい。これらの場合にもなんらかの閾値ばらつきをキャンセルする手段は有効である。
【００５２】
上述した実施形態では、１水平ライン期間中に、ＴＡＢ−ＩＣ８はＲ，Ｇ，Ｂに相当する３種類のアナログ電圧を出力したが、４種類以上のアナログ電圧を出力するようにしてもよい。例えば、該期間中に、ＴＡＢ−ＩＣ８が６種類のアナログ電圧を出力するようにしてもよい。その場合は、３０７２本の信号線を駆動するためのＴＡＢ−ＩＣ８の出力合計数を５１２本に減らすことができ、接続不良の発生確率を低減することができる。なお、その場合、アレイ基板側では、一つのＴＡＢ−ＩＣ８からの出力に対し、サンプルホールド回路６および信号線選択アナログスイッチ４を６つずつ設け、６本の信号線に対して、粗書き込みと精密書き込みをおのおの１回ずつ行うような構成にすればよい。
【００５３】
近年の半導体製造プロセスは微細化が進展し、５１２本程度の出力であれば、１乃至２個のＴＡＢ−ＩＣ８しか要しない。表示装置を少ない半導体数で構成することが可能となり、製造コストを低減できる、表示装置全体の重量を軽量化できるなどの利点がある。
【００５４】
また、本実施形態では、アレイ基板とＴＡＢ−ＩＣ８の間は表示データの受け渡しに関してはアナログインタフェースとなっており、１画素あたり６ビットのデジタル画素データを受け渡すのでなく、１画素あたり一つのアナログ電圧を受け渡すようにしている。
【００５５】
大型表示装置では、本実施形態のように、アンプ回路５をアレイ基板に一体形成し、Ｄ／Ａ変換回路などのデジタル信号の処理をアレイ基板の外部のＴＡＢ−ＩＣ８側で行うようにアレイ基板とＴＡＢ−ＩＣ８との間で機能分担を行うことは以下の理由で特に有利である。
【００５６】
仮に、Ｄ／Ａ変換回路をアレイ基板に一体形成すると、アレイ基板はデジタル画素データをＴＡＢ−ＩＣ８から受けなければならない。滑らかな動画表示や液晶の焼きつき防止などのために、画面は６０Ｈｚ程度で周期的にリフレッシュされる。ＸＧＡでは総画素数が１０２４ｘ３ｘ７６８＝２．４ｘ１０^６も有り，１フレーム期間には、１０２４ｘ３ｘ７６８ｘ６＝１．４ｘ１０^７ビットのデータを更新する必要がある。このデータを例えば１８本のデータ伝送線で送ろうとすると、データ周波数は６０ｘ１．４ｘ１０７／１８＝４７ＭＨｚと高速になる。
【００５７】
また、ディスプレイコントローラがＬＶＤＳ（低電圧差動信号）方式などで信号出力するような場合、さらに高い周波数のデータをアレイが受け取らなければならなくなる。
【００５８】
しかしながら、シリコンウェハー上に形成されるトランジスタと異なり、ガラスなどの絶縁基板上に形成されるＴＦＴは移動度があまり速くなく、また基板上でＶｔｈ等の特性ばらつきを生じることがあるため、上述のような高速デジタルデータを常に正確に受けることが難しく、ミスラッチが生じて表示を正常に行えないことがある。
【００５９】
また、動作マージンを確保しようとすると、アレイ基板のインターフェース回路（レベルシフタ、サンプリング回路など）に大きな電流を流す必要が生じ、消費電力の点からも不利となる。
【００６０】
これに対して、アンプ回路５をアレイ基板に一体形成する本実施形態のような構成では、高速デジタルデータの処理はＴＡＢ−ＩＣ８等の外部半導体で確実かつ最低限の消費電力で行うことができる。
【００６１】
また、アンプ回路５だけをアレイ基板に一体化する利点は次のようである。仮にアンプ回路５がアレイ基板に一体形成されていないとすると、大画面表示装置の信号線（１００ｐＦ程度以上の大容量）をＴＡＢ−ＩＣ８等の外部半導体が直接駆動しなければならず、このようなＩＣは大電流を流せるように特殊仕様となるため、コストアップにつながる。
【００６２】
ところが、アンプ回路５をアレイ基板に一体形成する場合には、ＴＡＢ−ＩＣ８が駆動しなければならない負荷はＴＡＢ−ＩＣ８とアレイ基板の間に設けられる伝送線の容量およびアンプの入力容量であり、大画面表示装置の大きな信号線負荷は除かれる。大きな信号線負荷を駆動するためにことさら駆動能力の高いＴＡＢ−ＩＣ８を必要とせず、汎用の安価なものを用いることができるため、表示装置の製造コストの点でも有利となる。
【００６３】
（第２の実施形態）
第２の実施形態は、凹面表示装置である。第１の実施形態との違いは、アレイ基板上にＴＦＴ素子などを形成するアレイ工程と、対向基板と組み合わせてその間に液晶材料を充填するセル工程の後に、通常は０．５ｍｍ〜１．１ｍｍの厚さを有するアレイ基板を０．１ｍｍ程度まで薄くする工程を有する点である。アレイ基板を薄くすることにより、液晶充填後の表示パネル３１を図７のように湾曲して凹面化させても破壊されにくくなる。このように表示面が凹面である表示装置は、ユーザーと表示面の距離を、ほぼ一定に保てるようになり、ユーザーの目の疲れが緩和される利点をもつ。
【００６４】
基板薄化は例えばフッ酸系エッチャントによる化学エッチングにより実現可能である。この他、機械的研磨あるいは化学的研磨を行ってもよい。
【００６５】
以下、化学エッチングにより基板薄化を行う場合の凹面表示装置の製造方法を説明する。まず、対向基板側を耐薬品性を有するシート等で保護する。
【００６６】
次に、アレイ基板をエッチャントに所定時間浸し、厚さ０．１ｍｍとする。この厚さは、セルの柔軟性、研磨精度、機械強度、アレイに一体形成される回路に加わる内部応力、セル内部に水分などがガラス基板を通過して進入しないこと等の条件を考慮し、０．０１ｍｍ以上０．１５ｍｍ以下とすることが好ましい。厚すぎると曲げに対する柔軟性がなくなって割れやすくなり、薄すぎると液晶層に水分などが浸入し使用時間とともに液晶が著しく劣化し、ムラなどの表示不良が生じてくる。
【００６７】
続いて対向基板も同様な処理を行う。さらに、研磨されたアレイ基板および対向基板の外面に、所定の光学軸を有した偏光板を貼り付ける。偏光板はアレイ基板および対向基板の補強材の役割を果たす。
【００６８】
このようにして湾曲可能となった表示パネル３１にＦＰＣ３２を接着して、ＴＡＢ−ＩＣ８等の外部半導体と接続する。あるいは、図８に示すように、ＴＡＢ−ＩＣ８などの半導体を直接表示パネル３１に実装してしまってもよい。いずれの場合にも、表示パネル３１とＦＰＣ３２の接続点数、または表示パネル３１とＴＡＢ−ＩＣ８などの半導体との接続点数が少ないほど、接続不良の故障発生確率を低減することができ、有利である。こうして作製された表示装置を、ユーザーは適当に湾曲して凹面表示装置として利用することができる。
【００６９】
（第３の実施形態）
第３の実施形態は、信号線駆動回路３内のアンプ回路５をアレイ基板の外部に設けるものである。
【００７０】
図９は本発明に係る表示装置の第１の実施形態の全体レイアウト図である。図示のように、アレイ基板上には、信号線駆動回路３のうち信号線選択アナログスイッチ４だけが設けられている。信号線駆動回路３の残りの構成部分であるアンプ回路５、Ｄ／Ａ変換回路１３、デジタルバッファ１４、ラインメモリ１５及びデジタルサンプリング回路１６は、アレイ基板とは別個のＴＡＢ−ＩＣ８に内蔵されている。第１の実施形態と同様に、ＴＡＢ−ＩＣ８はアレイ基板とは別基板に実装されてもよいし、アレイ基板上に実装されてもよい。
【００７１】
図１０はアレイ基板の詳細構成を示す回路図である。図示のように、列設された信号線及び走査線と、これら信号線及び走査線の各交点付近に形成された画素ＴＦＴ９と、信号線の端部に接続された信号線選択アナログスイッチ４と、シフトレジスタ１０及びバッファからなる走査線駆動回路２とが設けられている。
【００７２】
以下、第２の実施形態における信号線駆動回路３の動作を説明する。
【００７３】
（１）１水平ライン期間に１回デジタルサンプリング回路１６が動作し、外部から供給される１水平ライン分のデジタル画素データをラインメモリ１５に格納する。
【００７４】
（２）次に、１水平ライン期間分のデジタル画素データを保持するラインメモリ１５から、例えば赤のみのデジタル画素データをデジタルバッファ１４に転送する。
【００７５】
（３）Ｄ／Ａ変換回路１３はラダー抵抗式であり、デジタルバッファ１４のデータに応じて６４階調のアナログ画素電圧のうち１つを出力する。
【００７６】
（４）アレイ基板上の走査線駆動回路２は、各走査線を交互に駆動し、ある走査線を駆動している間に、１水平ライン分の信号線書き込みが行われる。より具体的には、アンプ回路５は、Ｄ／Ａ変換回路１３の出力を増幅して、アレイ基板上の所望の信号線に供給する。ここでは、租書込みを行うため、書込み誤差は５００ｍＶ程度を許容する。
【００７７】
（５）上記の（２）〜（４）の動作は、緑データ及び青データについても順次繰り返される。
【００７８】
（６）書込み誤差を２０ｍＶ程度にして、上記の（３）〜（５）の動作が再び繰り返され、高精度の信号線書込みが行われる。
【００７９】
このように、第２の実施形態では、アンプ回路５をアレイ基板の代わりにＴＡＢ−ＩＣ８の内部に設けるため、アレイ基板内の信号線駆動回路３の回路規模を縮小でき、額縁を小さくできる。
【００８０】
上述した実施形態では、表示装置の一例として液晶表示装置を例に取って説明したが、本発明は、画素ごとに表示素子を持つすべての表示装置（例えば、ＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置）についても適用可能である。
【００８１】
また、上述した実施形態では、１水平ライン期間に、同じ信号線を２回駆動する例を説明したが、時間的に余裕があれば、３回以上駆動してもよい。
【００８２】
さらに、アンプ回路５のインバータの段数についても特に制限はない。
【００８３】
【発明の効果】
以上詳細に説明したように、本発明によれば、走査線駆動回路が１本の走査線を駆動している間に、同じ信号線を複数回ずつ駆動するようにしたため、表示素子周辺に形成される容量の影響を受けずに信号線書き込みを行うことができ、信号線を所望の電圧に設定できることから、表示品質の向上が図れる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の第１の実施形態の全体レイアウト図。
【図２】画素アレイ部１の詳細構成を示す回路図。
【図３】本実施形態と従来の信号線駆動回路３の動作タイミングを比較した図。
【図４】本実施形態における１垂直期間の信号線書込みタイミング図。
【図５】本実施形態における１水平期間の詳細な信号線書込みタイミング図。
【図６】ＴＡＢ−ＩＣ８から出力されるアナログ画素電圧、Ｒ信号線及びＧ信号線の各電圧波形図。
【図７】凹面表示装置の外観を示す図。
【図８】図７の変形例を示す図。
【図９】本発明に係る表示装置の第１の実施形態の全体レイアウト図。
【図１０】アレイ基板の詳細構成を示す回路図。
【図１１】画素ＴＦＴ周辺の回路構成を示す図。
【図１２】容量Ｃ１〜Ｃ３の発生要因を示す図であり、（ａ）は画素アレイ部の１画素分のレイアウト図、（ｂ）は（ａ）のＡ−Ａ線断面図、（ｃ）は（ａ）のＢ−Ｂ線断面図。
【図１３】液晶表示装置の分解斜視図。
【図１４】書き込み行の特定の赤画素ｒ１を書き込んだ直後の状態を示す図。
【図１５】アンプ回路に入力されるアナログ画素電圧と信号線電圧の電圧波形図。
【符号の説明】
１　画素アレイ部
２　走査線駆動回路
３　信号線駆動回路
４　信号線選択アナログスイッチ
５　アンプ回路
６　サンプルホールド回路
７　ディスプレイコントローラ
８　ＴＡＢ−ＩＣ
９　画素ＴＦＴ
１０　シフトレジスタ
１１　バッファ

Claims

列設された信号線および走査線の各交点付近に形成された表示素子と、
前記信号線を駆動する信号線駆動回路と、
前記走査線を駆動する走査線駆動回路と、を備え、
前記信号線駆動回路は、前記走査線駆動回路が１本の走査線を駆動している間に、同じ信号線を複数回ずつ駆動することを特徴とする表示装置。
前記信号線駆動回路は、同じ信号線を複数回ずつ駆動する際、２回目以降の信号線書込み精度を１回目の信号線書込み精度よりも高くすることを特徴とする請求項１に記載の表示装置。
前記信号線駆動回路は、
アナログ画素電圧をサンプルホールドするサンプルホールド回路と、
サンプルホールドされたアナログ画素電圧に基づいて信号線駆動を行うアンプ回路と、
前記アンプ回路の出力を複数の信号線のどれに供給するかを切り替える信号線選択回路と、を有し、
前記サンプルホールド回路及び前記信号線選択回路は、複数の信号線ごとに設けられ、
前記信号線選択回路は、前記アンプ回路の出力を、対応する前記複数の信号線のいずれかに供給することを特徴とする請求項１または２に記載の表示装置。
前記アンプ回路は、
前記複数の信号線のそれぞれに対応する並列接続された複数の第１インバータと、
前記複数の第１インバータそれぞれの入力端子と前記サンプルホールド回路の出力端子との間に接続された複数の第１キャパシタと、
前記複数の第１インバータの出力のいずれか一つを選択する第１切換回路と、
前記第１切換回路の選択出力端子に縦続接続された複数の第２インバータと、
前記複数の第２インバータの段間にそれぞれ接続された複数の第２キャパシタ素子と、
前記第１及び第２インバータそれぞれの入出力端子間を短絡するか否かを切り替える複数の第２切換回路と、
前記複数の第１インバータそれぞれの入力端子と最終段の前記第２インバータの出力端子とを短絡するか否かを切り替える第３切換回路と、
前記複数の第１インバータそれぞれの入力端子と最終段の前記第２インバータの出力端子との接続経路上に接続される複数の第３キャパシタ素子と、を有することを特徴とする請求項３に記載の表示装置。
前記サンプルホールド回路でサンプルホールドした状態で、前記第２切換回路により前記複数のインバータそれぞれの入出力端子間を短絡させ、その後、前記第３切換回路により前記初段のインバータの入力端子と前記最終段のインバータの出力端子とを第１の期間だけ短絡させた状態で、前記信号線選択回路により複数の信号線を順に選択し、その後、前記第３切換回路により前記初段のインバータの入力端子と前記最終段のインバータの出力端子とを第１の期間よりも長い第２の期間だけ短絡させた状態で、前記信号線選択回路により前記複数の信号線を順に選択することを特徴とする請求項３に記載の表示装置。
絶縁基板上に列設された信号線及び走査線と、これら信号線及び走査線の交点付近に設けられる表示素子と、半導体チップが出力するアナログ電圧をサンプリングして表示装置の信号線駆動を行うアンプ回路と、を備えるアレイ基板と、
デジタル画素データを前記表示装置の信号線を駆動するためのアナログ電圧に変換する半導体チップと、を備える表示装置。
アレイ基板および対向基板は、厚さ０．０１乃至０．１５ｍｍのガラス基板で形成された湾曲表示面を有する請求項１及至６のいずれかに記載の表示装置。