JP2008112565A - 電子装置及びダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ - Google Patents
電子装置及びダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ Download PDFInfo
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Abstract
【解決手段】ストローブ信号として相補ストローブ信号QSOUT、/QSOUT、QSIN、/QSINを使用し、相補ストローブ信号QSOUT、/QSOUT、QSIN、/QSINの立ち上がり時間と立ち下がり時間とが異なる場合であっても、ストローブの確定時間を一定時間とし、データDQOUT、DQINの確定時間を一定とする。
【選択図】図1
Description
QSOUT、/QSOUT 相補出力ストローブ信号
DSIN、/DSIN 相補入力ストローブ信号
1…DDR−SDRAM
2…正相クロック信号線
3…逆相クロック信号線
4…コマンドバス
5…アドレスバス
6…データバス
7…ストローブ信号線
9…コマンドバッファ
10…コマンドデコーダ
11…コントローラ
12…アドレスバッファ
13−1、13−m…アドレスラッチ
14−1、14−m…バンク
15−1、15−m…メモリセルアレイ
16−1、16−m…ロウデコーダ
17−1、17−m…センスアンプ
18−1、18−m…コラムデコーダ
19−1、19−m…データバスバッファ
20−1、20−m…ライトバッファ
21…データ出力バッファ
22…データ入力バッファ
23…ストローブ出力バッファ
24…ストローブ入力バッファ
26…FCRAM(本発明のDDR−SDRAMの一実施形態)
27…正相クロック信号線
28…逆相クロック信号線
29…コマンドバス
30…アドレスバス
31…データバス
32…正相ストローブ信号線
33…逆相ストローブ信号線
35…コマンドバッファ
36…コマンドデコーダ
37…アドレスバッファ
38−1、38−m…アドレスラッチ
39−1、39−m…バンク
40−1、40−m…メモリセルアレイ
41−1、41−m…ロウデコーダ
42−1、42−m…センスアンプ
43−1、43−m…コラムデコーダ
44−1、44−m…アクティブ・プリコントローラ
45−1、45−m…データバスバッファ
46−1、46−m…ライトバッファ
47…パラレル/シリアル変換回路
48…データ出力バッファ
49…データ入力バッファ
50…シリアル/パラレル変換回路
51…ストローブ出力バッファ
52…ストローブ入力バッファ
54、55…nMOSトランジスタ
56…インバータ
57、58…pMOSトランジスタ
59…ラッチ回路
60、61…インバータ
62…ラッチ回路
63、64…インバータ
65−1、65−2、65−N…NAND回路
66−1、66−2、66−N…スリーステートインバータ
67…NAND回路
68…インバータ
69…NAND回路
70、71…スリーステートインバータ
73、74…差動アンプ
75−1、75−2、75−N…シンクロナス・フリップフロップ回路
Claims (16)
- 正相クロック信号と該正相クロック信号と逆相関係にある逆相クロック信号を受け、正相クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作するダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリであって、
外部から入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、
各々メモリセルアレイを含んでいる複数バンクと、
該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル/シリアル変換回路と、
該リードモード時に、該パラレル/シリアル変換回路からのシリアルデータを受け、リードデータとして外部へ出力するデータ出力バッファと、
該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を出力するストローブ出力バッファと、
該ライトモード時に、シリアルに入力される複数個のライトデータを外部から入力するデータ入力バッファと、
該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が入力されるストローブ入力バッファと、
該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル/パラレル変換回路と、
を有することを特徴とするダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 - 前記正相出力ストローブ信号及び前記逆相出力ストローブ信号の開始を示す先頭のクロスポイントの前の一定期間を第1プリアンブル時間とされ、この時間、前記正相出力ストローブ信号はロウレベル、前記逆相出力ストローブ信号はハイレベルであり、
前記第1プリアンブル時間前において、前記正相出力ストローブ信号及び前記逆相出力ストローブ信号はともに、フローティング状態である
ことを特徴とする請求項1記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 - 前記正相入力ストローブ信号及び前記逆相入力ストローブ信号の開始を示す先頭のクロスポイントの前の一定期間を第2プリアンブル時間とされ、この時間、前記正相入力ストローブ信号はロウレベル、前記逆相入力ストローブ信号はハイレベルであり、
前記第2プリアンブル時間前において、前記正相入力ストローブ信号及び前記逆相入力ストローブ信号はともに、フローティング状態である
ことを特徴とする請求項1又は2記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 - 内部クロックに応答してデータイネーブル信号を保持するラッチ回路を更に有し、
前記データイネーブル信号は、前記ラッチ回路で保持されるとともに、前記データ出力バッファと前記ストローブ出力バッファを活性化する
ことを特徴とする請求項1乃至3のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 - 前記ストローブ出力バッファは、1つの内部出力ストローブ信号から前記正相出力ストローブ信号と前記逆相出力ストローブ信号とを生成する
ことを特徴とする請求項1乃至4のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 - 前記ストローブ入力バッファは、前記正相入力ストローブ信号と前記逆相入力ストローブ信号とから1つの内部入力ストローブ信号を生成する
ことを特徴とする請求項1乃至5のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 - 前記データ入力バッファは前記内部入力ストローブ信号に同期して前記複数個のライトデータをラッチする
ことを特徴とする請求項6記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 - 前記リードデータ及び前記ライトデータのデータ数を設定する
ことを特徴とする請求項1乃至7のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 - 半導体記憶装置と、
コントローラチップと、
正相クロック信号を伝送する正相クロック信号線と、
該正相クロック信号と逆相関係にある逆相クロック信号を伝送する逆相クロック信号線と、
該半導体記憶装置と該コントローラチップ間において、コマンド信号を伝送するコマンドバスと、
該半導体記憶装置と該コントローラチップ間において、ロウアドレス信号及びコラムアドレス信号を伝送するアドレスバスと、
該半導体記憶装置と該コントローラチップ間において、データを伝送するデータバスと、
該半導体記憶装置と該コントローラチップ間において、正相ストローブ信号を伝送する正相ストローブ信号線と、
該半導体記憶装置と該コントローラチップ間において、逆相ストローブ信号を伝送する逆相ストローブ信号線と
から構成される電子装置であり、
該半導体記憶装置は、
前記正相クロック信号と前記逆相クロック信号を受け、前記正相クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作するダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリであって、
前記コントローラチップから前記コマンドバスを介して入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、
各々メモリセルアレイを含んでいる複数バンクと、
該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル/シリアル変換回路と、
該リードモード時に、該パラレル/シリアル変換回路からのシリアルデータを受け、リードデータとして前記データバスを介して前記コントローラチップへ出力するデータ出力バッファと、
該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップへ出力するストローブ出力バッファと、
該ライトモード時に、シリアルに入力される複数個のライトデータを前記データバスを介して前記コントローラチップから入力するデータ入力バッファと、
該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が、前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップから入力されるストローブ入力バッファと、
該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル/パラレル変換回路と、
を有するダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリである
ことを特徴とする電子装置。 - 前記正相出力ストローブ信号及び前記逆相出力ストローブ信号の開始を示す先頭のクロスポイントの前の一定期間をプリアンブル時間とされ、この時間、前記正相出力ストローブ信号はロウレベル、前記逆相出力ストローブ信号はハイレベルであり、
前記プリアンブル時間前において、前記正相出力ストローブ信号及び前記逆相出力ストローブ信号はともに、フローティング状態である
ことを特徴とする請求項9記載の電子装置。 - 前記正相入力ストローブ信号及び前記逆相入力ストローブ信号の開始を示す先頭のクロスポイントの前の一定期間を第2プリアンブル時間とされ、この時間、前記正相入力ストローブ信号はロウレベル、前記逆相入力ストローブ信号はハイレベルであり、
前記第2プリアンブル時間前において、前記正相入力ストローブ信号及び前記逆相入力ストローブ信号はともに、フローティング状態である
ことを特徴とする請求項9又は10記載の電子装置。 - 内部クロックに応答してデータイネーブル信号を保持するラッチ回路を更に有し、
前記データイネーブル信号は、前記ラッチ回路で保持されるとともに、前記データ出力バッファと前記ストローブ出力バッファを活性化する
ことを特徴とする請求項9乃至11のいずれか一項に記載の電子装置。 - 前記ストローブ出力バッファは、1つの内部出力ストローブ信号から前記正相出力ストローブ信号と前記逆相出力ストローブ信号とを生成する
ことを特徴とする請求項9乃至12のいずれか一項に記載の電子装置。 - 前記ストローブ入力バッファは、前記正相入力ストローブ信号と前記逆相入力ストローブ信号とから1つの内部入力ストローブ信号を生成する
ことを特徴とする請求項9乃至13のいずれか一項に記載の電子装置。 - 前記データ入力バッファは前記内部入力ストローブ信号に同期して前記複数個のデータをラッチする
ことを特徴とする請求項14記載の電子装置。 - 前記リードデータ及び前記ライトデータのデータ数を設定する
ことを特徴とする請求項9乃至15のいずれか一項に記載の電子装置。
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