JP2008112565A - 電子装置及びダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ - Google Patents

Abstract

【課題】半導体記憶装置を備える電子装置であって、ストローブ周期が短くなっても、データのやりとりを確実に行うことができるようにした電子装置を提供する。
【解決手段】ストローブ信号として相補ストローブ信号ＱＳ_OUT、／ＱＳ_OUT、ＱＳ_IN、／ＱＳ_INを使用し、相補ストローブ信号ＱＳ_OUT、／ＱＳ_OUT、ＱＳ_IN、／ＱＳ_INの立ち上がり時間と立ち下がり時間とが異なる場合であっても、ストローブの確定時間を一定時間とし、データＤＱ_OUT、ＤＱ_INの確定時間を一定とする。
【選択図】図１

Description

本発明は、半導体記憶装置を備える電子装置、及び、ダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリに関する。

図１５は従来の電子装置の一例の一部分を示す回路図である。図１５中、１はクロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作する従来のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ（以下、ＤＤＲ−ＳＤＲＡＭという）の一例であり、この電子装置は、同一構成の複数のＤＤＲ−ＳＤＲＡＭと、これら複数のＤＤＲ−ＳＤＲＡＭをコントロールするコントロールチップとを備えているものである。

また、２は正相クロック信号ＣＬＫを伝送する正相クロック信号線、３は正相クロック信号ＣＬＫと逆相関係にある逆相クロック信号／ＣＬＫを伝送する逆相クロック信号線、４はコマンド信号を伝送するコマンドバス、５はロウアドレス信号及びコラムアドレス信号を伝送するアドレスバス、６はデータを伝送するデータバスである。

また、７はＤＤＲ−ＳＤＲＡＭ１等のＤＤＲ−ＳＤＲＡＭから出力データＤＱ_OUTと共に出力される出力データＤＱ_OUTの取り込みタイミングを知らせる出力ストローブ信号ＱＳ_OUTをコントロールチップに伝送し、コントロールチップから入力データＤＱ_INと共に出力される入力データＤＱ_INの取り込みタイミングを知らせる入力ストローブ信号ＱＳ_INをＤＤＲ−ＳＤＲＡＭ１等のＤＤＲ−ＳＤＲＡＭに伝送するストローブ信号線である。

図１６はＤＤＲ−ＳＤＲＡＭ１の要部を示す回路図であり、図１６中、９はコマンドバス４を伝送されてくるコマンド信号を入力するためのコマンドバッファ、１０はコマンドバッファ９から出力されるコマンド信号をデコードするコマンドデコーダ、１１はコマンドデコーダ１０から出力されるコマンドデコード信号を入力してコマンドの内容に従って内部回路を制御するコントローラである。

また、１２はアドレスバス５を伝送されてくるロウアドレス信号及びコラムアドレス信号を入力するためのアドレスバッファ、１３−１、１３−ｍはアドレスバッファ１２から出力されるロウアドレス信号及びコラムアドレス信号をラッチするアドレスラッチである。

また、１４−１、１４−ｍはバンクであり、バンク１４−１において、１５−１はメモリセルが配列されたメモリセルアレイ、１６−１はアドレスラッチ１４−１にラッチされたロウアドレス信号をデコードしてワード線の選択を行うロウデコーダである。

また、１７−１は選択されたワード線によって選択されたメモリセルから読み出されたデータを増幅するセンスアンプが配列されたセンスアンプ列、１８−１はアドレスラッチ１３−１にラッチされたコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダである。

また、バンク１４−ｍにおいて、１５−ｍはメモリセルが配列されたメモリセルアレイ、１６−ｍはアドレスラッチ１３−ｍにラッチされたロウアドレス信号をデコードしてワード線の選択を行うロウデコーダである。

また、１７−ｍは選択されたワード線によって選択されたメモリセルから読み出されたデータを増幅するセンスアンプが配列されたセンスアンプ列、１８−ｍはアドレスラッチ１３−ｍにラッチされたコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダである。

また、１９−１はバンク１４−１からコアデータバスＣＤＢ１に出力されたリードデータを増幅するデータバスバッファ、２０−１はコアデータバスＣＤＢ１にライトデータを出力するためのライトバッファである。

また、１９−ｍはバンク１４−ｍからコアデータバスＣＤＢｍに出力されたリードデータを増幅するデータバスバッファ、２０−ｍはコアデータバスＣＤＢｍにライトデータを出力するためのライトバッファである。

また、ＤＢは周辺データバス、２１は出力データＤＱ_OUTを外部に出力するためのデータ出力バッファ、２２は外部から並列Ｎビット構成の入力データＤＱ_INを入力するためのデータ入力バッファである。

また、２３は出力ストローブ信号ＱＳ_OUTを出力するストローブ出力バッファ、２４は入力ストローブ信号ＱＳ_INを入力して入力データＤＱ_INの取り込みタイミングを制御するストローブ入力バッファである。

図１７はＤＤＲ−ＳＤＲＡＭ１からのデータ出力時における相補クロック信号ＣＬＫ、／ＣＬＫと、出力ストローブ信号ＱＳ_OUTと、出力データＤＱ_OUTとの関係を示す波形図である。

図１７中、tCKQSはクロック信号ＣＬＫと逆相クロック信号／ＣＬＫとのクロスポイントからのＱＳアクセス時間（QS Access Time from CLK//CLK）、tQSPREはＱＳプリアンブル時間（QS Preamble Time）、tQSPSTはＱＳポストアンブル時間（QS Postamble Time）である。

また、tQSQはストローブ信号ＱＳからの出力データ・スキュー（Data Output Skew from QS）、tACはクロック信号ＣＬＫと逆相クロック信号／ＣＬＫとのクロスポイントからのデータ・アクセス時間（Data Access Time from CLK//CLK）、tDVは出力データ確定時間（Data Output Valid Time）である。

図１８はＤＤＲ−ＳＤＲＡＭ１へのデータ入力時における相補クロック信号ＣＬＫ、／ＣＬＫと、入力ストローブ信号ＱＳ_INと、入力データＤＱ_INとの関係を示す波形図である。

図１８中、tDHはストローブ信号ＱＳからの入力データ・セットアップ時間（ Data Input set up time from QS）、tDSはストローブ信号ＱＳからの入力データ・ホールド時間（Data Input hold time from QS）である。

この電子装置は、データバス６と同じ環境を持ったストローブ信号線７を設け、ＤＤＲ−ＳＤＲＡＭから出力データＤＱ_OUTと共に出力ストローブ信号ＱＳ_OUTを伝送し、出力ストローブ信号ＱＳ_OUTから見た出力データＤＱ_OUTの確定時間を一定とし、コントロールチップによる出力データＤＱ_OUT の受け取りの容易化を図ると共に、コントロールチップから入力データＤＱ_INと共に入力ストローブ信号ＱＳ_INを伝送し、入力ストローブ信号ＱＳ_INから見た入力データＤＱ_INの確定時間を一定とし、ＤＤＲ−ＳＤＲＡＭによる入力データＤＱ_INの受け取りの容易化を図るというものである。
特開平７−２４４９８５号公報

しかし、ストローブ信号ＱＳ_OUT、ＱＳ_INの立ち上がり時間と立ち下がり時間とが異なると、ストローブ周期が一定とならず、このため、データＤＱ_OUT、ＤＱ_INの確定時間が一定とならず、データＤＱ_OUT、ＤＱ_INの取り込みのタイミングが取りにくく、ストローブ周期が短くなると、たとえば、ストローブ周期が４ｎｓ以下となると、データＤＱ_OUT、ＤＱ_INのやりとりが不確実になるおそれがあるという問題点があった。

本発明は、かかる点に鑑み、半導体記憶装置を有する電子装置であって、ストローブ周期が短くなっても、データのやりとりを確実に行うことができるようにした電子装置、及び、このような電子装置に使用することができるＤＤＲ−ＳＤＲＡＭを提供することを目的とする。

本発明の電子装置は、半導体記憶装置と、コントローラチップと、正相クロック信号を伝送する正相クロック信号線と、該正相クロック信号と逆相関係にある逆相クロック信号を伝送する逆相クロック信号線と、該半導体記憶装置と該コントローラチップ間において、コマンド信号を伝送するコマンドバスと、該半導体記憶装置と該コントローラチップ間において、ロウアドレス信号及びコラムアドレス信号を伝送するアドレスバスと、該半導体記憶装置と該コントローラチップ間において、データを伝送するデータバスと、該半導体記憶装置と該コントローラチップ間において、正相ストローブ信号を伝送する正相ストローブ信号線と、該半導体記憶装置と該コントローラチップ間において、逆相ストローブ信号を伝送する逆相ストローブ信号線とから構成される電子装置であり、該半導体記憶装置は、前記正相クロック信号と前記逆相クロック信号を受け、前記正相クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作するＤＤＲ−ＳＤＲＡＭであって、前記コントローラチップから前記コマンドバスを介して入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、各々メモリセルアレイを含んでいる複数バンクと、該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路と、該リードモード時に、該パラレル／シリアル変換回路からのシリアルデータを受け、リードデータとして前記データバスを介して前記コントローラチップへ出力するデータ出力バッファと、該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップへ出力するストローブ出力バッファと、該ライトモード時に、シリアルに入力される複数個のライトデータを前記データバスを介して前記コントローラチップから入力するデータ入力バッファと、該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が、前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップから入力されるストローブ入力バッファと、該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル／パラレル変換回路と、を有するＤＤＲ−ＳＤＲＡＭであるというものである。

本発明のＤＤＲ−ＳＤＲＡＭは、正相クロック信号と該正相クロック信号と逆相関係にある逆相クロック信号を受け、正相クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作するＤＤＲ−ＳＤＲＡＭであって、外部から入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、各々メモリセルアレイを含んでいる複数バンクと、該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路と、該リードモード時に、該パラレル／シリアル変換回路からのシリアルデータを受け、リードデータとして外部へ出力するデータ出力バッファと、該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を出力するストローブ出力バッファと、該ライトモード時に、シリアルに入力される複数個のライトデータを外部から入力するデータ入力バッファと、該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が入力されるストローブ入力バッファと、該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル／パラレル変換回路と、を有するものである。

本発明の電子装置によれば、出力ストローブ信号として相補出力ストローブ信号を使用するとしているので、相補出力ストローブ信号の立ち上がり時間と立ち下がり時間とが異なる場合であっても、相補出力ストローブ信号の周期（相補出力ストローブ信号のクロスポイント間の時間）は一定となる。したがって、出力データの確定時間（確定幅）を一定とすることができる。

また、入力ストローブ信号として相補入力ストローブ信号を使用するとしているので、相補入力ストローブ信号の立ち上がり時間と立ち下がり時間とが異なる場合であっても、相補入力ストローブ信号の周期（相補入力ストローブ信号のクロスポイント間の時間）は一定となる。したがって、入力データの確定時間（確定幅）を一定とすることができる。

このように、本発明の電子装置によれば、ストローブ信号として、相補ストローブ信号を使用するとしたことにより、相補ストローブ信号の立ち上がり時間と立ち下がり時間とが異なる場合であっても、ストローブ周期を一定とし、データの確定時間を一定とすることができるので、ストローブ周期が短くなっても、データのやりとりを確実に行うことができる。

本発明のＤＤＲ−ＳＤＲＡＭによれば、ストローブ出力バッファとして、相補出力ストローブ信号を出力するストローブ出力バッファを有すると共に、ストローブ入力バッファとして、相補入力ストローブ信号を入力して入力データの取り込みを制御するストローブ入力バッファを有しているので、本発明の電子装置に使用することができる。

このように、本発明のＤＤＲ−ＳＤＲＡＭによれば、ストローブ信号として、相補ストローブ信号を使用するとしたことにより、相補ストローブ信号の立ち上がり時間と立ち下がり時間とが異なる場合であっても、ストローブ周期を一定とし、データの確定時間を一定とすることができるので、ストローブ周期が短くなっても、データのやりとりを確実に行うことができる。

以下、図１〜図１４を参照して、本発明の電子装置の一実施形態及び本発明のＤＤＲ−ＳＤＲＡＭの一実施形態について説明する。

図１は本発明の電子装置の一実施形態の一部分を示すブロック回路図である。図１中、２６はＤＤＲ−ＳＤＲＡＭの一種であるファースト・サイクル・ランダム・アクセス・メモリ（以下、ＦＣＲＡＭという）であり、本発明のＤＤＲ−ＳＤＲＡＭの一実施形態である。本発明の電子装置の一実施形態は、同一構成の複数のＦＣＲＡＭと、これら複数のＦＣＲＡＭをコントロールするコントロールチップとを備えているものである。

また、２７は正相クロック信号ＣＬＫを伝送する正相クロック信号線、２８は正相クロック信号ＣＬＫと逆相関係にある逆相クロック信号／ＣＬＫを伝送する逆相クロック信号線、２９はコマンド信号を伝送するコマンドバス、３０はロウアドレス信号及びコラムアドレス信号を伝送するアドレスバス、３１はデータを伝送するデータバスである。

また、３２はＦＣＲＡＭ２６等から出力データＤＱ_OUTと共に出力される出力データＤＱ_OUTの取り込みタイミングを知らせる正相出力ストローブ信号ＱＳ_OUTをコントロールチップに伝送し、コントロールチップから入力データＤＱ_INと共に出力される入力データＤＱ_INの取り込みタイミングを知らせる正相入力ストローブ信号ＱＳ_INをＦＣＲＡＭ２６等に伝送する正相ストローブ信号線である。

また、３３はＦＣＲＡＭ２６等から出力される正相出力ストローブ信号ＱＳ_OUTと逆相関係にある逆相出力ストローブ信号／ＱＳ_OUTをコントロールチップに伝送し、コントロールチップから出力される正相入力ストローブ信号ＱＳ_INと逆相関係にある逆相入力ストローブ信号／ＱＳ_INをＦＣＲＡＭ２６等に伝送する逆相ストローブ信号線である。

図２はＦＣＲＡＭ２６の要部を示す回路図であり、図２中、３５はコマンドバス２９を伝送されてくるコマンド信号を入力するためのコマンドバッファ、３６はコマンドバッファ３５から出力されるコマンド信号をデコードするコマンドデコーダである。

また、３７はアドレスバス３０を伝送されてくるロウアドレス信号及びコラムアドレス信号を入力するためのアドレスバッファ、３８−１、３８−ｍはアドレスバッファ３７から出力されるロウアドレス信号及びコラムアドレス信号をラッチするアドレスラッチである。

また、３９−１、３９−ｍはバンクであり、バンク３９−１において、４０−１はメモリセルが配列されたメモリセルアレイ、４１−１はアドレスラッチ３８−１にラッチされたロウアドレス信号をデコードしてワード線の選択を行うロウデコーダである。

また、４２−１は選択されたワード線によって選択されたメモリセルから読み出されたデータを増幅するセンスアンプが配列されたセンスアンプ列、４３−１はアドレスラッチ３８−１にラッチされたコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダである。

また、４４−１はコマンドデコーダ３６から出力されるコマンドデコード信号を入力してコマンドの内容に従ってコラムデコーダ４３−１やセンスアンプ列４２−１等を制御するアクティブ・プリコントローラである。

また、バンク３９−ｍにおいて、４０−ｍはメモリセルが配列されたメモリセルアレイ、４１−ｍはアドレスラッチ３８−ｍにラッチされたロウアドレス信号をデコードしてワード線の選択を行うロウデコーダである。

また、４２−ｍは選択されたワード線によって選択されたメモリセルから読み出されたデータを増幅するセンスアンプが配列されたセンスアンプ列、４３−ｍはアドレスラッチ３８−ｍにラッチされたコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダである。

また、４４−ｍはコマンドデコーダ３６から出力されるコマンドデコード信号を入力してコマンドの内容に従ってコラムデコーダ４３−ｍやセンスアンプ列４２−ｍ等を制御するアクティブ・プリコントローラである。

なお、ＦＣＲＡＭ２６は、例えば、バースト長を複数に設定することができ、このようにされた場合には、リード時、選択されたバンクから複数個のデータが並列して読み出されるように動作し、ライト時、複数個のパラレルデータを選択されたバンクに書き込むことができるように構成されているものである。

また、４５−１はバンク３９−１からコアデータバスＣＤＢ１に出力されたリードデータを増幅するデータバスバッファ、４６−１はコアデータバスＣＤＢ１にライトデータを出力するためのライトバッファである。

また、４５−ｍはバンク３９−ｍからコアデータバスＣＤＢｍに出力されたリードデータを増幅するデータバスバッファ、４６−ｍはコアデータバスＣＤＢｍにライトデータを出力するためのライトバッファである。

また、４７は選択されたバンクに対応するデータバスバッファから伝送されてくるパラレルデータをシリアル化するパラレル／シリアル変換回路、４８はパラレル／シリアル変換回路４７から出力されるシリアル化された並列Ｎビット構成の出力データＤＱ_OUT１〜ＤＱ_OUTＮを外部に出力するためのデータ出力バッファである。

また、４９は外部から並列Ｎビット構成の入力データＤＱ_IN１〜ＤＱ_INＮを入力するためのデータ入力バッファ、５０はデータ入力バッファ４９から出力される並列Ｎビット構成の入力データＤＱ_IN１〜ＤＱ_INＮのそれぞれをパラレル化するシリアル／パラレル変換回路である。

また、５１は正相出力ストローブ信号ＱＳ_OUTを正相ストローブ信号線３２に出力し、逆相出力ストローブ信号／ＱＳ_OUTを逆相ストローブ信号線３３に出力するストローブ出力バッファである。

また、５２は正相ストローブ信号線３２を伝送されてくる正相入力ストローブ信号ＱＳ_IN及び逆相ストローブ信号線３３を伝送されてくる逆相入力ストローブ信号／ＱＳ_INを入力するストローブ入力バッファである。

図３はデータ出力バッファ４８及びストローブ出力バッファ５１の構成を示す回路図である。図３中、ｍＣＬＫは内部クロック、ＤＥはデータイネーブル信号、ｍＤＱ_OUT１、ｍＤＱ_OUT２、ｍＤＱ_OUTＮは内部出力データ、ｍＱＳ_OUTは内部出力ストローブ信号である。

また、データ出力バッファ４８において、５４、５５は内部クロック信号ｍＣＬＫにオン、オフが制御されるｎＭＯＳトランジスタ、５６は内部クロック信号ｍＣＬＫを反転するインバータ、５７、５８はインバータ５６の出力によりオン、オフが制御されるｐＭＯＳトランジスタである。

また、５９はデータイネーブル信号ＤＥをラッチするインバータ６０、６１からなるラッチ回路、６２はラッチ回路５９の出力をラッチするインバータ６３、６４からなるラッチ回路である。

また、６５−１は内部出力データｍＤＱ_OUT１とラッチ回路６２の出力とをＮＡＮＤ処理するＮＡＮＤ回路、６５−２は内部出力データｍＤＱ_OUT２とラッチ回路６２の出力とをＮＡＮＤ処理するＮＡＮＤ回路、６５−Ｎは内部出力データｍＤＱ_OUTＮとラッチ回路６２の出力とをＮＡＮＤ処理するＮＡＮＤ回路である。

また、６６−１、６６−２、６６−Ｎは、それぞれ、ＮＡＮＤ回路６５−１、６５−２、６５−Ｎの出力を反転増幅して出力データＤＱ_OUT１、ＤＱ_OUT２、ＤＱ_OUTＮを出力するスリーステートインバータである。

また、ストローブ出力バッファ５１において、６７は内部出力ストローブ信号ｍＱＳ_OUTとデータイネーブル信号ＤＥとをＮＡＮＤ処理するＮＡＮＤ回路、６８は内部出力ストローブ信号ｍＱＳ_OUTを反転するインバータ、６９はインバータ６８の出力とデータイネーブル信号ＤＥとをＮＡＮＤ処理するＮＡＮＤ回路である。

また、７０はＮＡＮＤ回路６７の出力を反転増幅して正相出力ストローブ信号ＱＳ_OUTを出力するスリーステートインバータ、７１はＮＡＮＤ回路６９の出力を反転増幅して逆相出力ストローブ信号／ＱＳ_OUTを出力するスリーステートインバータである。

このように構成されたデータ出力バッファ４８及びストローブ出力バッファ５１においては、データイネーブル信号ＤＥ＝Ｈレベルとなり、内部クロックｍＣＬＫ＝Ｈレベルとなると、ストローブ出力バッファ５１においては、ＮＡＮＤ回路６７、６９が活性化され、内部出力ストローブ信号ｍＱＳ_OUTに対応した相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTが出力される。

また、データ出力バッファ４８においては、ラッチ回路５９の出力＝Ｌレベル、ラッチ回路６２の出力＝Ｈレベルとなり、ＮＡＮＤ回路６５−１〜６５−Ｎが活性化され、内部出力データｍＤＱ_OUT１〜ｍＤＱ_OUTＮに対応した出力データＤＱ_OUT１〜ＤＱ_OUTＮが出力されることになる。

図４はデータ入力バッファ４９及びストローブ入力バッファ５２の構成を示す回路図である。図４中、ストローブ入力バッファ５２において、７３、７４はストローブクロックＱＳ−ＣＬＫを生成するための差動アンプであり、差動アンプ７３は、正相入力端子に正相入力ストローブ信号ＱＳ_INが入力され、逆相入力端子に逆相入力ストローブ信号／ＱＳ_INが入力され、差動アンプ７４は、正相入力端子に逆相入力ストローブ信号／ＱＳ_INが入力され、逆相入力端子に正相入力ストローブ信号ＱＳ_INが入力される。

また、データ入力バッファ４９において、７５−１、７５−２、７５−Ｎはストローブ入力バッファ５２から出力されるストローブクロックＱＳ−ＣＬＫに同期して、それぞれ、入力データＤＱ_IN１、ＤＱ_IN２、ＤＱ_INＮをラッチするシンクロナス・フリップフロップ回路（ＳＦＦ）である。

図５はＦＣＲＡＭ２６からのデータ出力時における相補クロック信号ＣＬＫ、／ＣＬＫと、相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTと、連続２ビットの出力データＤＱ_OUT＝ＲＤ１、ＲＤ２との関係を示す波形図である。

即ち、本発明の電子装置の一実施形態においては、相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTの周期の開始を示す相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTの先頭のクロスポイントの前の一定時間をプリアンブル時間tQSPREとされる。

そして、プリアンブル時間tQSPREにおいては、正相出力ストローブ信号ＱＳ_OUT＝Ｌレベル、逆相出力ストローブ信号／ＱＳ_OUT＝Ｈレベルとされ、このレベルは、リードコマンドＲＤ−ＣＭＤをトリガーとしてセットされる。

このように、プリアンブル時間tQSPREにおいては、正相出力ストローブ信号ＱＳ_OUT＝Ｌレベル、逆相出力ストローブ信号／ＱＳ_OUT＝Ｈレベルとすることにより、正相出力ストローブ信号ＱＳ_OUT及び逆相出力ストローブ信号／ＱＳ_OUTを受ける回路が差動アンプの場合、内部レベルを決定させ、出力データＤＱ_OUTを受信可能状態とさせることができる。

また、相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTの周期の終了を示す相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTのクロスポイントの後の一定時間をポストアンブル時間tQSPSTとされ、この時間、正相出力ストローブ信号ＱＳ_OUT及び逆相出力ストローブ信号／ＱＳ_OUTは、レベルを異にする状態とされる。

また、正相ストローブ信号線３２及び逆相ストローブ信号線３３を駆動するＦＣＲＡＭ２６のトランジスタは、プリアンブル時間tQSPRE、出力ストローブ確定時間、入力ストローブ信号の周期が継続する期間及びポストアンブル時間tQSPST以外の待機時間の間、オフ状態とされ、正相ストローブ信号線３２及び逆相ストローブ信号線３３は、フローティング状態とされ、ハイインピーダンス状態（Hi-Ｚ）又はロウインピーダンス状態（Low-Ｚ）とされる。

また、本発明の一実施形態においては、相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTのクロスポイントは、出力データＤＱoutのエッジトリガーポイントを与えるように設定される。

なお、プリアンブル時間 tQSPRE における相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTのレベルは、リードコマンドＲＤ−ＣＭＤに対してデータレイテンシーがある場合には、図６に示すように、先頭の出力データＤＱ_OUT＝ＲＤ１の出力時の一定時間前（たとえば、１クロック前あるいは半クロック前）にセットするようにしても良い。

また、相補出力ストローブ信号線と相補入力ストローブ信号線とが別個に設けられている場合においては、相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTは、図７に示すように、出力データＤＱ_OUTが連続する偶数データの場合、待機時間の間、ポストアンブル時間tQSPSTにおけるレベルと同一、即ち、正相出力ストローブ信号ＱＳ_OUT＝Ｈレベル、逆相出力ストローブ信号／ＱＳ_OUT＝Ｌレベルを維持するようにしても、コントローラチップを受信可能状態とすることについて何ら問題は生じない。

また、相補出力ストローブ信号線と相補入力ストローブ信号線とが別個に設けられている場合においては、相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTは、図８に示すように、出力データＤＱ_OUTが１又は連続する奇数データの場合、待機時間の間、ポストアンブル時間 tQSPST におけるレベルと同一、即ち、正相出力ストローブ信号ＱＳ_OUT＝Ｈレベル、逆相出力ストローブ信号／ＱＳ_OUT＝Ｌレベルを維持し、次のリード時におけるプリアンブル時間tQSPREの開始時において、元のレベルに戻すように制御する場合には、コントローラチップを受信可能状態とすることについて何ら問題は生じない。

また、相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTのクロスポイントは、図９に示すように、出力データＤＱ_OUTのセンタポイントを与えるように設定しても良い。

図１０はＦＣＲＡＭ２６へのデータ入力時における相補クロック信号ＣＬＫ、／ＣＬＫと、相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INと、連続２ビットの入力データＤＱ_IN＝ＷＤ１、ＷＤ２との関係を示す波形図である。

即ち、本発明の電子装置の一実施形態においては、相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INの周期の開始を示す相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INの先頭のクロスポイントの前の一定時間をプリアンブル時間tQSPREとされる。

そして、プリアンブル時間tQSPREにおいては、正相入力ストローブ信号ＱＳ_IN＝Ｌレベル、逆相入力ストローブ信号／ＱＳ_IN＝Ｈレベルとされ、このレベルは、ライトコマンドＷＲ−ＣＭＤをトリガーとしてセットされる。

このように、プリアンブル時間tQSPREにおいては、正相入力ストローブ信号ＱＳ_IN＝Ｌレベル、逆相入力ストローブ信号／ＱＳ_IN＝Ｈレベルとすることにより、正相入力ストローブ信号ＱＳ_IN及び逆相入力ストローブ信号／ＱＳ_INを受ける回路が差動アンプの場合、内部レベルを決定させ、入力データＤＱ_INを受信可能状態とさせることができる。

また、相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INの周期の終了を示す相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INのクロスポイントの後の一定時間をポストアンブル時間tQSPSTとされ、この時間、正相入力ストローブ信号ＱＳ_IN及び逆相入力ストローブ信号／ＱＳ_INは、レベルを異にする状態とされる。

また、正相ストローブ信号線３２及び逆相ストローブ信号線３３を駆動するコントローラチップのトランジスタは、待機時間の間、オフ状態とされ、正相ストローブ信号線３２及び逆相ストローブ信号線３３は、フローティング状態とされハイインピーダンス状態（Hi-Ｚ）又はロウインピーダンス状態（Low-Ｚ）とされる。

また、本発明の一実施形態においては、相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INのクロスポイントは、入力データＤＱ_INのエッジトリガーポイントを与えるように設定される。

なお、プリアンブル時間tQSPREにおける相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INのレベルは、図１１に示すように、ライトコマンドＷＲ−ＣＭＤに対してデータレイテンシーがある場合には、先頭の入力データＤＱ_IN＝ＷＤ１の出力時の一定時間前にセットするようにしても良い。

また、相補出力ストローブ信号線と相補入力ストローブ信号線とが別個に設けられている場合においては、相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INは、図１２に示すように、出力データＤＱ_INが連続する偶数データの場合、待機時間の間、ポストアンブル時間 tQSPST におけるレベルと同一、即ち、正相入力ストローブ信号ＱＳ_IN＝Ｌレベル、逆相入力ストローブ信号／ＱＳ_IN＝Ｈレベルを維持するようにしても、ＦＣＲＡＭを受信可能状態とすることについて何ら問題は生じない。

また、相補出力ストローブ信号線と相補入力ストローブ信号線とが別個に設けられている場合においては、相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INは、図１３に示すように、入力データＤＱ_INが１又は連続する奇数データの場合、待機時間の間、ポストアンブル時間 tQSPST におけるレベルと同一、即ち、正相入力ストローブ信号ＱＳ_IN＝Ｈレベル、逆相入力ストローブ信号／ＱＳ_IN＝Ｌレベルを維持し、次のリード時におけるプリアンブル時間 tQSPRE の開始時において、元のレベルに戻すように制御する場合には、ＦＣＲＡＭを受信可能状態とすることについて何ら問題は生じない。

また、相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INのクロスポイントは、図１４に示すように、入力データＤＱ_INのセンタポイントを与えるように設定しても良い。

以上のように、本発明の電子装置の一実施形態においては、出力ストローブ信号として、相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTを使用するとしているので、相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTの立ち上がり時間と立ち下がり時間とが異なる場合であっても、相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTの周期（相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTのクロスポイント間の時間）を一定とし、出力データＤＱ_OUTの確定時間（確定幅）を一定とすることができる。

また、入力ストローブ信号として、相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INを使用するとしたことにより、相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INの立ち上がり時間と立ち下がり時間とが異なる場合であっても、相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INの周期（相補出力ストローブ信号ＱＳ_IN、／ＱＳ_INのクロスポイント間の時間）を一定とし、入力データＤＱ_INの確定時間（確定幅）を一定とすることができる。

したがって、本発明の電子装置の一実施形態によれば、ストローブ周期が短くなっても、たとえば、ストローブ周期が４ｎｓ以下となっても、データＤＱ_OUT、ＤＱ_INのやりとりを確実に行うことができる。

また、ＦＣＲＡＭ２６は、選択されたバンクからバースト長に対応するビット長のデータをパラレルに読出し、これをパラレル／シリアル変換回路４７に伝送してシリアル化してデータ出力バッファ４８に転送するように構成し、リード動作の高速化を図るようにしているが、前述のように、相補出力ストローブ信号ＱＳ_OUT、／ＱＳ_OUTの周期を一定とし、出力データＤＱ_OUTの確定時間を一定とすることができるので、パラレル／シリアル変換回路４７の動作に余裕を持たせることができる。

また、ＦＣＲＡＭ２６は、データ入力バッファ４９の後段にシリアル／パラレル変換回路５０を設け、データ入力バッファ４９からバースト長に対応するビット長の入力データＤＱ_INを順にシリアル／パラレル変換回路５０に転送し、これらをパラレル化して選択されたバンクに伝送してパラレルに書込みを行うことができるように構成し、ライト動作の高速化を図るようにしているが、前述のように、相補入力ストローブ信号ＱＳ_IN、／ＱＳ_INの周期を一定とし、入力データＤＱ_INの確定時間を一定とすることができるので、シリアル／パラレル変換回路５０の動作に余裕を持たせることができる。

本発明の電子装置の一実施形態の一部分を示す回路図である。 本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）の要部を示す回路図である。 本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）が備えるデータ出力バッファ及びストローブ出力バッファの構成を示す回路図である。 本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）が備えるデータ入力バッファ及びストローブ入力バッファの構成を示す回路図である。 本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）からのデータ出力時における相補クロック信号と、相補出力ストローブ信号と、連続２ビットの出力データとの関係を示す波形図である。 本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）からのデータ出力時のプリアンブル時間における相補出力ストローブ信号のレベルのセット方法の他の例を説明するための波形図である。 本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）の待機時間における相補出力ストローブ信号のレベル設定方法の他の例を説明するための波形図である。 本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）の待機時間における相補出力ストローブ信号のレベル設定方法の更に他の例を説明するための波形図である。 相補出力ストローブ信号のクロスポイントが出力データのセンタポイントを与える場合を示す波形図である。 本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）へのデータ入力時における相補クロック信号と、相補入力ストローブ信号と、連続２ビットの入力データとの関係を示す波形図である。 本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）へのデータ入力時のプリアンブル時間における相補入力ストローブ信号のレベルのセット方法の他の例を説明するための波形図である。 本発明の電子装置の一実施形態が備えるコントローラチップの待機時間における相補入力ストローブ信号のレベル設定方法の他の例を説明するための波形図である。 本発明の電子装置の一実施形態が備えるコントローラチップの待機時間における相補入力ストローブ信号のレベル設定方法の更に他の例を説明するための波形図である。 相補入力ストローブ信号のクロスポイントが入力データのセンタポイントを与える場合を示す波形図である。 従来の電子装置の一例の一部分を示す回路図である。 図１５に示す従来の電子装置が備えるＤＤＲ−ＳＤＲＡＭの要部を示す回路図である。 図１５に示す従来の電子装置が備えるＤＤＲ−ＳＤＲＡＭからのデータ出力時における相補クロック信号と、出力ストローブ信号と、出力データとの関係を示す波形図である。 図１５に示す従来の電子装置が備えるＤＤＲ−ＳＤＲＡＭへのデータ入力時における相補クロック信号と、入力ストローブ信号と、入力データとの関係を示す波形図である。

符号の説明

ＣＬＫ、／ＣＬＫ クロック信号
ＱＳ_OUT、／ＱＳ_OUT 相補出力ストローブ信号
ＤＳ_IN、／ＤＳ_IN 相補入力ストローブ信号
１…ＤＤＲ−ＳＤＲＡＭ
２…正相クロック信号線
３…逆相クロック信号線
４…コマンドバス
５…アドレスバス
６…データバス
７…ストローブ信号線
９…コマンドバッファ
１０…コマンドデコーダ
１１…コントローラ
１２…アドレスバッファ
１３−１、１３−ｍ…アドレスラッチ
１４−１、１４−ｍ…バンク
１５−１、１５−ｍ…メモリセルアレイ
１６−１、１６−ｍ…ロウデコーダ
１７−１、１７−ｍ…センスアンプ
１８−１、１８−ｍ…コラムデコーダ
１９−１、１９−ｍ…データバスバッファ
２０−１、２０−ｍ…ライトバッファ
２１…データ出力バッファ
２２…データ入力バッファ
２３…ストローブ出力バッファ
２４…ストローブ入力バッファ
２６…ＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）
２７…正相クロック信号線
２８…逆相クロック信号線
２９…コマンドバス
３０…アドレスバス
３１…データバス
３２…正相ストローブ信号線
３３…逆相ストローブ信号線
３５…コマンドバッファ
３６…コマンドデコーダ
３７…アドレスバッファ
３８−１、３８−ｍ…アドレスラッチ
３９−１、３９−ｍ…バンク
４０−１、４０−ｍ…メモリセルアレイ
４１−１、４１−ｍ…ロウデコーダ
４２−１、４２−ｍ…センスアンプ
４３−１、４３−ｍ…コラムデコーダ
４４−１、４４−ｍ…アクティブ・プリコントローラ
４５−１、４５−ｍ…データバスバッファ
４６−１、４６−ｍ…ライトバッファ
４７…パラレル／シリアル変換回路
４８…データ出力バッファ
４９…データ入力バッファ
５０…シリアル／パラレル変換回路
５１…ストローブ出力バッファ
５２…ストローブ入力バッファ
５４、５５…ｎＭＯＳトランジスタ
５６…インバータ
５７、５８…ｐＭＯＳトランジスタ
５９…ラッチ回路
６０、６１…インバータ
６２…ラッチ回路
６３、６４…インバータ
６５−１、６５−２、６５−Ｎ…ＮＡＮＤ回路
６６−１、６６−２、６６−Ｎ…スリーステートインバータ
６７…ＮＡＮＤ回路
６８…インバータ
６９…ＮＡＮＤ回路
７０、７１…スリーステートインバータ
７３、７４…差動アンプ
７５−１、７５−２、７５−Ｎ…シンクロナス・フリップフロップ回路

Claims (16)

1. 正相クロック信号と該正相クロック信号と逆相関係にある逆相クロック信号を受け、正相クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作するダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリであって、
   外部から入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、
   各々メモリセルアレイを含んでいる複数バンクと、
   該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路と、
   該リードモード時に、該パラレル／シリアル変換回路からのシリアルデータを受け、リードデータとして外部へ出力するデータ出力バッファと、
   該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を出力するストローブ出力バッファと、
   該ライトモード時に、シリアルに入力される複数個のライトデータを外部から入力するデータ入力バッファと、
   該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が入力されるストローブ入力バッファと、
   該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル／パラレル変換回路と、
   を有することを特徴とするダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
2. 前記正相出力ストローブ信号及び前記逆相出力ストローブ信号の開始を示す先頭のクロスポイントの前の一定期間を第１プリアンブル時間とされ、この時間、前記正相出力ストローブ信号はロウレベル、前記逆相出力ストローブ信号はハイレベルであり、
   前記第１プリアンブル時間前において、前記正相出力ストローブ信号及び前記逆相出力ストローブ信号はともに、フローティング状態である
   ことを特徴とする請求項１記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
3. 前記正相入力ストローブ信号及び前記逆相入力ストローブ信号の開始を示す先頭のクロスポイントの前の一定期間を第２プリアンブル時間とされ、この時間、前記正相入力ストローブ信号はロウレベル、前記逆相入力ストローブ信号はハイレベルであり、
   前記第２プリアンブル時間前において、前記正相入力ストローブ信号及び前記逆相入力ストローブ信号はともに、フローティング状態である
   ことを特徴とする請求項１又は２記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
4. 内部クロックに応答してデータイネーブル信号を保持するラッチ回路を更に有し、
   前記データイネーブル信号は、前記ラッチ回路で保持されるとともに、前記データ出力バッファと前記ストローブ出力バッファを活性化する
   ことを特徴とする請求項１乃至３のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
5. 前記ストローブ出力バッファは、１つの内部出力ストローブ信号から前記正相出力ストローブ信号と前記逆相出力ストローブ信号とを生成する
   ことを特徴とする請求項１乃至４のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
6. 前記ストローブ入力バッファは、前記正相入力ストローブ信号と前記逆相入力ストローブ信号とから１つの内部入力ストローブ信号を生成する
   ことを特徴とする請求項１乃至５のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
7. 前記データ入力バッファは前記内部入力ストローブ信号に同期して前記複数個のライトデータをラッチする
   ことを特徴とする請求項６記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
8. 前記リードデータ及び前記ライトデータのデータ数を設定する
   ことを特徴とする請求項１乃至７のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
9. 半導体記憶装置と、
   コントローラチップと、
   正相クロック信号を伝送する正相クロック信号線と、
   該正相クロック信号と逆相関係にある逆相クロック信号を伝送する逆相クロック信号線と、
   該半導体記憶装置と該コントローラチップ間において、コマンド信号を伝送するコマンドバスと、
   該半導体記憶装置と該コントローラチップ間において、ロウアドレス信号及びコラムアドレス信号を伝送するアドレスバスと、
   該半導体記憶装置と該コントローラチップ間において、データを伝送するデータバスと、
   該半導体記憶装置と該コントローラチップ間において、正相ストローブ信号を伝送する正相ストローブ信号線と、
   該半導体記憶装置と該コントローラチップ間において、逆相ストローブ信号を伝送する逆相ストローブ信号線と
   から構成される電子装置であり、
   該半導体記憶装置は、
   前記正相クロック信号と前記逆相クロック信号を受け、前記正相クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作するダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリであって、
   前記コントローラチップから前記コマンドバスを介して入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、
   各々メモリセルアレイを含んでいる複数バンクと、
   該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路と、
   該リードモード時に、該パラレル／シリアル変換回路からのシリアルデータを受け、リードデータとして前記データバスを介して前記コントローラチップへ出力するデータ出力バッファと、
   該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップへ出力するストローブ出力バッファと、
   該ライトモード時に、シリアルに入力される複数個のライトデータを前記データバスを介して前記コントローラチップから入力するデータ入力バッファと、
   該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が、前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップから入力されるストローブ入力バッファと、
   該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル／パラレル変換回路と、
   を有するダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリである
   ことを特徴とする電子装置。
10. 前記正相出力ストローブ信号及び前記逆相出力ストローブ信号の開始を示す先頭のクロスポイントの前の一定期間をプリアンブル時間とされ、この時間、前記正相出力ストローブ信号はロウレベル、前記逆相出力ストローブ信号はハイレベルであり、
    前記プリアンブル時間前において、前記正相出力ストローブ信号及び前記逆相出力ストローブ信号はともに、フローティング状態である
    ことを特徴とする請求項９記載の電子装置。
11. 前記正相入力ストローブ信号及び前記逆相入力ストローブ信号の開始を示す先頭のクロスポイントの前の一定期間を第２プリアンブル時間とされ、この時間、前記正相入力ストローブ信号はロウレベル、前記逆相入力ストローブ信号はハイレベルであり、
    前記第２プリアンブル時間前において、前記正相入力ストローブ信号及び前記逆相入力ストローブ信号はともに、フローティング状態である
    ことを特徴とする請求項９又は１０記載の電子装置。
12. 内部クロックに応答してデータイネーブル信号を保持するラッチ回路を更に有し、
    前記データイネーブル信号は、前記ラッチ回路で保持されるとともに、前記データ出力バッファと前記ストローブ出力バッファを活性化する
    ことを特徴とする請求項９乃至１１のいずれか一項に記載の電子装置。
13. 前記ストローブ出力バッファは、１つの内部出力ストローブ信号から前記正相出力ストローブ信号と前記逆相出力ストローブ信号とを生成する
    ことを特徴とする請求項９乃至１２のいずれか一項に記載の電子装置。
14. 前記ストローブ入力バッファは、前記正相入力ストローブ信号と前記逆相入力ストローブ信号とから１つの内部入力ストローブ信号を生成する
    ことを特徴とする請求項９乃至１３のいずれか一項に記載の電子装置。
15. 前記データ入力バッファは前記内部入力ストローブ信号に同期して前記複数個のデータをラッチする
    ことを特徴とする請求項１４記載の電子装置。
16. 前記リードデータ及び前記ライトデータのデータ数を設定する
    ことを特徴とする請求項９乃至１５のいずれか一項に記載の電子装置。

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