JP2008112565A - Electronic apparatus and double data rate synchronous dynamic random access memory - Google Patents
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Abstract
Description
本発明は、半導体記憶装置を備える電子装置、及び、ダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリに関する。 The present invention relates to an electronic device including a semiconductor memory device and a double data rate synchronous dynamic random access memory.
図15は従来の電子装置の一例の一部分を示す回路図である。図15中、1はクロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作する従来のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ(以下、DDR−SDRAMという)の一例であり、この電子装置は、同一構成の複数のDDR−SDRAMと、これら複数のDDR−SDRAMをコントロールするコントロールチップとを備えているものである。 FIG. 15 is a circuit diagram showing a part of an example of a conventional electronic device. In FIG. 15, 1 is an example of a conventional double data rate synchronous dynamic random access memory (hereinafter referred to as DDR-SDRAM) that operates in synchronization with the rising edge and falling edge of the clock signal. The electronic device includes a plurality of DDR-SDRAMs having the same configuration and a control chip for controlling the plurality of DDR-SDRAMs.
また、2は正相クロック信号CLKを伝送する正相クロック信号線、3は正相クロック信号CLKと逆相関係にある逆相クロック信号/CLKを伝送する逆相クロック信号線、4はコマンド信号を伝送するコマンドバス、5はロウアドレス信号及びコラムアドレス信号を伝送するアドレスバス、6はデータを伝送するデータバスである。 Further, 2 is a normal phase clock signal line for transmitting the normal phase clock signal CLK, 3 is a reverse phase clock signal line for transmitting a negative phase clock signal / CLK having a reverse phase relationship with the normal phase clock signal CLK, and 4 is a command signal. A command bus for transmitting, 5 is an address bus for transmitting row address signals and column address signals, and 6 is a data bus for transmitting data.
また、7はDDR−SDRAM1等のDDR−SDRAMから出力データDQOUTと共に出力される出力データDQOUTの取り込みタイミングを知らせる出力ストローブ信号QSOUTをコントロールチップに伝送し、コントロールチップから入力データDQINと共に出力される入力データDQINの取り込みタイミングを知らせる入力ストローブ信号QSINをDDR−SDRAM1等のDDR−SDRAMに伝送するストローブ信号線である。
Further, 7 transmits an output strobe signal QS OUT indicating the acquisition timing of the output data DQ OUT outputted together with the output data DQ OUT from DDR-SDRAM such as DDR-
図16はDDR−SDRAM1の要部を示す回路図であり、図16中、9はコマンドバス4を伝送されてくるコマンド信号を入力するためのコマンドバッファ、10はコマンドバッファ9から出力されるコマンド信号をデコードするコマンドデコーダ、11はコマンドデコーダ10から出力されるコマンドデコード信号を入力してコマンドの内容に従って内部回路を制御するコントローラである。
FIG. 16 is a circuit diagram showing a main part of the DDR-
また、12はアドレスバス5を伝送されてくるロウアドレス信号及びコラムアドレス信号を入力するためのアドレスバッファ、13−1、13−mはアドレスバッファ12から出力されるロウアドレス信号及びコラムアドレス信号をラッチするアドレスラッチである。
また、14−1、14−mはバンクであり、バンク14−1において、15−1はメモリセルが配列されたメモリセルアレイ、16−1はアドレスラッチ14−1にラッチされたロウアドレス信号をデコードしてワード線の選択を行うロウデコーダである。 14-1 and 14-m are banks. In the bank 14-1, 15-1 is a memory cell array in which memory cells are arranged, 16-1 is a row address signal latched in the address latch 14-1. A row decoder that decodes and selects a word line.
また、17−1は選択されたワード線によって選択されたメモリセルから読み出されたデータを増幅するセンスアンプが配列されたセンスアンプ列、18−1はアドレスラッチ13−1にラッチされたコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダである。 Reference numeral 17-1 denotes a sense amplifier array in which sense amplifiers for amplifying data read from the memory cell selected by the selected word line are arranged, and 18-1 denotes a column latched by the address latch 13-1. This is a column decoder that decodes an address signal and selects a column.
また、バンク14−mにおいて、15−mはメモリセルが配列されたメモリセルアレイ、16−mはアドレスラッチ13−mにラッチされたロウアドレス信号をデコードしてワード線の選択を行うロウデコーダである。 In the bank 14-m, 15-m is a memory cell array in which memory cells are arranged, and 16-m is a row decoder that selects a word line by decoding a row address signal latched in the address latch 13-m. is there.
また、17−mは選択されたワード線によって選択されたメモリセルから読み出されたデータを増幅するセンスアンプが配列されたセンスアンプ列、18−mはアドレスラッチ13−mにラッチされたコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダである。 Reference numeral 17-m denotes a sense amplifier array in which sense amplifiers for amplifying data read from the memory cell selected by the selected word line are arranged, and 18-m denotes a column latched by the address latch 13-m. This is a column decoder that decodes an address signal and selects a column.
また、19−1はバンク14−1からコアデータバスCDB1に出力されたリードデータを増幅するデータバスバッファ、20−1はコアデータバスCDB1にライトデータを出力するためのライトバッファである。 Reference numeral 19-1 denotes a data bus buffer for amplifying read data output from the bank 14-1 to the core data bus CDB1, and 20-1 denotes a write buffer for outputting write data to the core data bus CDB1.
また、19−mはバンク14−mからコアデータバスCDBmに出力されたリードデータを増幅するデータバスバッファ、20−mはコアデータバスCDBmにライトデータを出力するためのライトバッファである。 Reference numeral 19-m denotes a data bus buffer for amplifying read data output from the bank 14-m to the core data bus CDBm, and 20-m denotes a write buffer for outputting write data to the core data bus CDBm.
また、DBは周辺データバス、21は出力データDQOUTを外部に出力するためのデータ出力バッファ、22は外部から並列Nビット構成の入力データDQINを入力するためのデータ入力バッファである。 Further, DB is a peripheral data bus, 21 is a data output buffer for outputting output data DQ OUT to the outside, and 22 is a data input buffer for inputting input data DQ IN having a parallel N-bit configuration from the outside.
また、23は出力ストローブ信号QSOUTを出力するストローブ出力バッファ、24は入力ストローブ信号QSINを入力して入力データDQINの取り込みタイミングを制御するストローブ入力バッファである。
図17はDDR−SDRAM1からのデータ出力時における相補クロック信号CLK、/CLKと、出力ストローブ信号QSOUTと、出力データDQOUTとの関係を示す波形図である。
FIG. 17 is a waveform diagram showing the relationship among complementary clock signals CLK, / CLK, output strobe signal QS OUT , and output data DQ OUT when data is output from DDR-
図17中、tCKQSはクロック信号CLKと逆相クロック信号/CLKとのクロスポイントからのQSアクセス時間(QS Access Time from CLK//CLK)、tQSPREはQSプリアンブル時間(QS Preamble Time)、tQSPSTはQSポストアンブル時間(QS Postamble Time)である。 In FIG. 17, tCKQS is a QS access time (QS Access Time from CLK // CLK) from the cross point of the clock signal CLK and the anti-phase clock signal / CLK, tQSPRE is a QS preamble time (QS Preamble Time), and tQSPST is QS This is the QS Postamble Time.
また、tQSQはストローブ信号QSからの出力データ・スキュー(Data Output Skew from QS)、tACはクロック信号CLKと逆相クロック信号/CLKとのクロスポイントからのデータ・アクセス時間(Data Access Time from CLK//CLK)、tDVは出力データ確定時間(Data Output Valid Time)である。 TQSQ is the output data skew from the strobe signal QS (Data Output Skew from QS), and tAC is the data access time from the cross point of the clock signal CLK and the anti-phase clock signal / CLK (Data Access Time from CLK / / CLK), tDV is the output data valid time.
図18はDDR−SDRAM1へのデータ入力時における相補クロック信号CLK、/CLKと、入力ストローブ信号QSINと、入力データDQINとの関係を示す波形図である。
FIG. 18 is a waveform diagram showing the relationship between complementary clock signals CLK, / CLK, input strobe signal QS IN , and input data DQ IN when data is input to DDR-
図18中、tDHはストローブ信号QSからの入力データ・セットアップ時間( Data Input set up time from QS)、tDSはストローブ信号QSからの入力データ・ホールド時間(Data Input hold time from QS)である。 In FIG. 18, tDH is an input data setup time from the strobe signal QS (Data Input set up time from QS), and tDS is an input data hold time from the strobe signal QS (Data Input hold time from QS).
この電子装置は、データバス6と同じ環境を持ったストローブ信号線7を設け、DDR−SDRAMから出力データDQOUTと共に出力ストローブ信号QSOUTを伝送し、出力ストローブ信号QSOUTから見た出力データDQOUTの確定時間を一定とし、コントロールチップによる出力データDQOUT の受け取りの容易化を図ると共に、コントロールチップから入力データDQINと共に入力ストローブ信号QSINを伝送し、入力ストローブ信号QSINから見た入力データDQINの確定時間を一定とし、DDR−SDRAMによる入力データDQINの受け取りの容易化を図るというものである。
しかし、ストローブ信号QSOUT、QSINの立ち上がり時間と立ち下がり時間とが異なると、ストローブ周期が一定とならず、このため、データDQOUT、DQINの確定時間が一定とならず、データDQOUT、DQINの取り込みのタイミングが取りにくく、ストローブ周期が短くなると、たとえば、ストローブ周期が4ns以下となると、データDQOUT、DQINのやりとりが不確実になるおそれがあるという問題点があった。 However, if the rise time and the fall time of the strobe signals QS OUT and QS IN are different, the strobe cycle is not constant. For this reason, the determination time of the data DQ OUT and DQ IN is not constant, and the data DQ OUT If the timing of DQ IN capture is difficult and the strobe cycle is shortened, for example, if the strobe cycle is 4 ns or less, there is a problem that the exchange of data DQ OUT and DQ IN may be uncertain.
本発明は、かかる点に鑑み、半導体記憶装置を有する電子装置であって、ストローブ周期が短くなっても、データのやりとりを確実に行うことができるようにした電子装置、及び、このような電子装置に使用することができるDDR−SDRAMを提供することを目的とする。 In view of the above, the present invention is an electronic device having a semiconductor memory device, which can reliably exchange data even when the strobe period is shortened, and such an electronic device. An object of the present invention is to provide a DDR-SDRAM that can be used in a device.
本発明の電子装置は、半導体記憶装置と、コントローラチップと、正相クロック信号を伝送する正相クロック信号線と、該正相クロック信号と逆相関係にある逆相クロック信号を伝送する逆相クロック信号線と、該半導体記憶装置と該コントローラチップ間において、コマンド信号を伝送するコマンドバスと、該半導体記憶装置と該コントローラチップ間において、ロウアドレス信号及びコラムアドレス信号を伝送するアドレスバスと、該半導体記憶装置と該コントローラチップ間において、データを伝送するデータバスと、該半導体記憶装置と該コントローラチップ間において、正相ストローブ信号を伝送する正相ストローブ信号線と、該半導体記憶装置と該コントローラチップ間において、逆相ストローブ信号を伝送する逆相ストローブ信号線とから構成される電子装置であり、該半導体記憶装置は、前記正相クロック信号と前記逆相クロック信号を受け、前記正相クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作するDDR−SDRAMであって、前記コントローラチップから前記コマンドバスを介して入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、各々メモリセルアレイを含んでいる複数バンクと、該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル/シリアル変換回路と、該リードモード時に、該パラレル/シリアル変換回路からのシリアルデータを受け、リードデータとして前記データバスを介して前記コントローラチップへ出力するデータ出力バッファと、該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップへ出力するストローブ出力バッファと、該ライトモード時に、シリアルに入力される複数個のライトデータを前記データバスを介して前記コントローラチップから入力するデータ入力バッファと、該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が、前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップから入力されるストローブ入力バッファと、該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル/パラレル変換回路と、を有するDDR−SDRAMであるというものである。 An electronic device according to the present invention includes a semiconductor memory device, a controller chip, a normal phase clock signal line that transmits a normal phase clock signal, and a reverse phase that transmits a negative phase clock signal that is in a reverse phase relationship with the normal phase clock signal. A clock signal line; a command bus for transmitting a command signal between the semiconductor memory device and the controller chip; an address bus for transmitting a row address signal and a column address signal between the semiconductor memory device and the controller chip; A data bus for transmitting data between the semiconductor memory device and the controller chip, a positive phase strobe signal line for transmitting a positive phase strobe signal between the semiconductor memory device and the controller chip, the semiconductor memory device and the semiconductor chip Anti-phase strobe that transmits anti-phase strobe signals between controller chips The semiconductor memory device receives the normal phase clock signal and the reverse phase clock signal, and operates in synchronization with the rising edge and the falling edge of the normal phase clock signal. A SDRAM which decodes a command signal input from the controller chip via the command bus and determines a read mode or a write mode; a plurality of banks each including a memory cell array; A parallel / serial conversion circuit that converts a plurality of parallel data read from a selected bank of the plurality of banks into serial data in the read mode, and a serial from the parallel / serial conversion circuit in the read mode Receive data and read data via the data bus The cross-point between the data output buffer to be output to the controller chip and the positive phase output strobe signal and the negative phase output strobe signal in the negative phase relationship in the read mode is the edge point of the read data. A strobe output buffer for outputting the positive phase output strobe signal and the negative phase output strobe signal to the controller chip via the positive phase strobe signal line and the negative phase strobe signal line so as to synchronize with each other. A data input buffer for inputting a plurality of serially input write data from the controller chip via the data bus, and a negative phase relationship between the positive phase input strobe signal and the positive phase input strobe signal in the write mode The cross-point with the negative-phase input strobe signal at A strobe input buffer in which the positive phase input strobe signal and the negative phase input strobe signal are input from the controller chip via the positive phase strobe signal line and the negative phase strobe signal line so as to be synchronized with the center point of the data. And a serial / parallel conversion circuit that converts serial data from the data input buffer into parallel data and transfers the parallel data to a selected bank of the plurality of banks in the write mode. It is that.
本発明のDDR−SDRAMは、正相クロック信号と該正相クロック信号と逆相関係にある逆相クロック信号を受け、正相クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作するDDR−SDRAMであって、外部から入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、各々メモリセルアレイを含んでいる複数バンクと、該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル/シリアル変換回路と、該リードモード時に、該パラレル/シリアル変換回路からのシリアルデータを受け、リードデータとして外部へ出力するデータ出力バッファと、該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を出力するストローブ出力バッファと、該ライトモード時に、シリアルに入力される複数個のライトデータを外部から入力するデータ入力バッファと、該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が入力されるストローブ入力バッファと、該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル/パラレル変換回路と、を有するものである。 The DDR-SDRAM of the present invention receives a positive phase clock signal and a negative phase clock signal having a negative phase relationship with the positive phase clock signal, and operates in synchronization with rising and falling edges of the positive phase clock signal. An SDRAM, which decodes a command signal input from the outside and determines a read mode or a write mode, a plurality of banks each including a memory cell array, and a plurality of banks in the read mode. A parallel / serial conversion circuit that converts a plurality of parallel data read from the selected bank into serial data, and receives serial data from the parallel / serial conversion circuit in the read mode and outputs the read data as read data to the outside. The data output buffer to output and the positive phase output The positive-phase output strobe signal and the negative-phase output strobe signal are set so that the cross point of the positive-phase output strobe signal and the negative-phase output strobe signal in the negative-phase relationship with each other is synchronized with the edge point of the read data. A strobe output buffer for outputting, a data input buffer for inputting a plurality of serially inputted write data from the outside in the write mode, and a positive phase input strobe signal and the positive phase input strobe signal in the write mode; A strobe input buffer to which the positive-phase input strobe signal and the negative-phase input strobe signal are input so that a cross point with a negative-phase input strobe signal having a negative phase relationship is synchronized with a center point of the write data; Converts serial data from the data input buffer to parallel data in mode Those having a serial / parallel conversion circuit for transferring the parallel data to a selected bank of the plurality of banks, a.
本発明の電子装置によれば、出力ストローブ信号として相補出力ストローブ信号を使用するとしているので、相補出力ストローブ信号の立ち上がり時間と立ち下がり時間とが異なる場合であっても、相補出力ストローブ信号の周期(相補出力ストローブ信号のクロスポイント間の時間)は一定となる。したがって、出力データの確定時間(確定幅)を一定とすることができる。 According to the electronic device of the present invention, since the complementary output strobe signal is used as the output strobe signal, the period of the complementary output strobe signal is different even when the rise time and the fall time of the complementary output strobe signal are different. (Time between cross points of complementary output strobe signals) is constant. Therefore, the fixed time (definite width) of the output data can be made constant.
また、入力ストローブ信号として相補入力ストローブ信号を使用するとしているので、相補入力ストローブ信号の立ち上がり時間と立ち下がり時間とが異なる場合であっても、相補入力ストローブ信号の周期(相補入力ストローブ信号のクロスポイント間の時間)は一定となる。したがって、入力データの確定時間(確定幅)を一定とすることができる。 In addition, since the complementary input strobe signal is used as the input strobe signal, even if the rise time and the fall time of the complementary input strobe signal are different, the period of the complementary input strobe signal (crossing of the complementary input strobe signal) The time between points is constant. Therefore, the fixed time (definite width) of the input data can be made constant.
このように、本発明の電子装置によれば、ストローブ信号として、相補ストローブ信号を使用するとしたことにより、相補ストローブ信号の立ち上がり時間と立ち下がり時間とが異なる場合であっても、ストローブ周期を一定とし、データの確定時間を一定とすることができるので、ストローブ周期が短くなっても、データのやりとりを確実に行うことができる。 Thus, according to the electronic device of the present invention, since the complementary strobe signal is used as the strobe signal, the strobe period is kept constant even when the rise time and the fall time of the complementary strobe signal are different. Since the data confirmation time can be made constant, data can be exchanged reliably even if the strobe cycle is shortened.
本発明のDDR−SDRAMによれば、ストローブ出力バッファとして、相補出力ストローブ信号を出力するストローブ出力バッファを有すると共に、ストローブ入力バッファとして、相補入力ストローブ信号を入力して入力データの取り込みを制御するストローブ入力バッファを有しているので、本発明の電子装置に使用することができる。 According to the DDR-SDRAM of the present invention, a strobe output buffer for outputting a complementary output strobe signal is provided as a strobe output buffer, and a strobe for controlling input data input by inputting a complementary input strobe signal as a strobe input buffer. Since it has an input buffer, it can be used in the electronic device of the present invention.
このように、本発明のDDR−SDRAMによれば、ストローブ信号として、相補ストローブ信号を使用するとしたことにより、相補ストローブ信号の立ち上がり時間と立ち下がり時間とが異なる場合であっても、ストローブ周期を一定とし、データの確定時間を一定とすることができるので、ストローブ周期が短くなっても、データのやりとりを確実に行うことができる。 As described above, according to the DDR-SDRAM of the present invention, since the complementary strobe signal is used as the strobe signal, even when the rise time and the fall time of the complementary strobe signal are different, the strobe cycle is changed. Since the data determination time can be made constant, data can be exchanged reliably even if the strobe cycle is shortened.
以下、図1〜図14を参照して、本発明の電子装置の一実施形態及び本発明のDDR−SDRAMの一実施形態について説明する。 Hereinafter, an embodiment of an electronic device of the present invention and an embodiment of a DDR-SDRAM of the present invention will be described with reference to FIGS.
図1は本発明の電子装置の一実施形態の一部分を示すブロック回路図である。図1中、26はDDR−SDRAMの一種であるファースト・サイクル・ランダム・アクセス・メモリ(以下、FCRAMという)であり、本発明のDDR−SDRAMの一実施形態である。本発明の電子装置の一実施形態は、同一構成の複数のFCRAMと、これら複数のFCRAMをコントロールするコントロールチップとを備えているものである。
FIG. 1 is a block circuit diagram showing a part of an embodiment of an electronic device of the present invention. In FIG. 1,
また、27は正相クロック信号CLKを伝送する正相クロック信号線、28は正相クロック信号CLKと逆相関係にある逆相クロック信号/CLKを伝送する逆相クロック信号線、29はコマンド信号を伝送するコマンドバス、30はロウアドレス信号及びコラムアドレス信号を伝送するアドレスバス、31はデータを伝送するデータバスである。
27 is a normal phase clock signal line for transmitting the normal phase clock signal CLK, 28 is a reverse phase clock signal line for transmitting the reverse phase clock signal / CLK having a reverse phase relationship with the normal phase clock signal CLK, and 29 is a command signal. A
また、32はFCRAM26等から出力データDQOUTと共に出力される出力データDQOUTの取り込みタイミングを知らせる正相出力ストローブ信号QSOUTをコントロールチップに伝送し、コントロールチップから入力データDQINと共に出力される入力データDQINの取り込みタイミングを知らせる正相入力ストローブ信号QSINをFCRAM26等に伝送する正相ストローブ信号線である。 Also, 32 may transmit a positive phase output strobe signal QS OUT indicating the acquisition timing of the output data DQ OUT outputted together with the output data DQ OUT from like FCRAM26 the control chip, and output with the input data DQ IN from the control chip input This is a positive phase strobe signal line for transmitting the positive phase input strobe signal QS IN for notifying the timing of taking in the data DQ IN to the FCRAM 26 or the like.
また、33はFCRAM26等から出力される正相出力ストローブ信号QSOUTと逆相関係にある逆相出力ストローブ信号/QSOUTをコントロールチップに伝送し、コントロールチップから出力される正相入力ストローブ信号QSINと逆相関係にある逆相入力ストローブ信号/QSINをFCRAM26等に伝送する逆相ストローブ信号線である。
33 transmits a negative phase output strobe signal / QS OUT having a negative phase relationship with the positive phase output strobe signal QS OUT output from the
図2はFCRAM26の要部を示す回路図であり、図2中、35はコマンドバス29を伝送されてくるコマンド信号を入力するためのコマンドバッファ、36はコマンドバッファ35から出力されるコマンド信号をデコードするコマンドデコーダである。
2 is a circuit diagram showing the main part of the
また、37はアドレスバス30を伝送されてくるロウアドレス信号及びコラムアドレス信号を入力するためのアドレスバッファ、38−1、38−mはアドレスバッファ37から出力されるロウアドレス信号及びコラムアドレス信号をラッチするアドレスラッチである。
また、39−1、39−mはバンクであり、バンク39−1において、40−1はメモリセルが配列されたメモリセルアレイ、41−1はアドレスラッチ38−1にラッチされたロウアドレス信号をデコードしてワード線の選択を行うロウデコーダである。 Reference numerals 39-1 and 39-m denote banks. In the bank 39-1, 40-1 is a memory cell array in which memory cells are arranged, 41-1 is a row address signal latched in the address latch 38-1. A row decoder that decodes and selects a word line.
また、42−1は選択されたワード線によって選択されたメモリセルから読み出されたデータを増幅するセンスアンプが配列されたセンスアンプ列、43−1はアドレスラッチ38−1にラッチされたコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダである。 42-1 is a sense amplifier array in which sense amplifiers for amplifying data read from the memory cell selected by the selected word line are arranged, and 43-1 is a column latched by the address latch 38-1. This is a column decoder that decodes an address signal and selects a column.
また、44−1はコマンドデコーダ36から出力されるコマンドデコード信号を入力してコマンドの内容に従ってコラムデコーダ43−1やセンスアンプ列42−1等を制御するアクティブ・プリコントローラである。
Reference numeral 44-1 denotes an active pre-controller that receives a command decode signal output from the
また、バンク39−mにおいて、40−mはメモリセルが配列されたメモリセルアレイ、41−mはアドレスラッチ38−mにラッチされたロウアドレス信号をデコードしてワード線の選択を行うロウデコーダである。 In the bank 39-m, 40-m is a memory cell array in which memory cells are arranged, and 41-m is a row decoder that selects a word line by decoding a row address signal latched in an address latch 38-m. is there.
また、42−mは選択されたワード線によって選択されたメモリセルから読み出されたデータを増幅するセンスアンプが配列されたセンスアンプ列、43−mはアドレスラッチ38−mにラッチされたコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダである。 42-m is a sense amplifier array in which sense amplifiers for amplifying data read from the memory cell selected by the selected word line are arranged, and 43-m is a column latched by the address latch 38-m. This is a column decoder that decodes an address signal and selects a column.
また、44−mはコマンドデコーダ36から出力されるコマンドデコード信号を入力してコマンドの内容に従ってコラムデコーダ43−mやセンスアンプ列42−m等を制御するアクティブ・プリコントローラである。
44-m is an active pre-controller that receives a command decode signal output from the
なお、FCRAM26は、例えば、バースト長を複数に設定することができ、このようにされた場合には、リード時、選択されたバンクから複数個のデータが並列して読み出されるように動作し、ライト時、複数個のパラレルデータを選択されたバンクに書き込むことができるように構成されているものである。
For example, the
また、45−1はバンク39−1からコアデータバスCDB1に出力されたリードデータを増幅するデータバスバッファ、46−1はコアデータバスCDB1にライトデータを出力するためのライトバッファである。 Reference numeral 45-1 denotes a data bus buffer for amplifying read data output from the bank 39-1 to the core data bus CDB1, and reference numeral 46-1 denotes a write buffer for outputting write data to the core data bus CDB1.
また、45−mはバンク39−mからコアデータバスCDBmに出力されたリードデータを増幅するデータバスバッファ、46−mはコアデータバスCDBmにライトデータを出力するためのライトバッファである。 45-m is a data bus buffer for amplifying read data output from the bank 39-m to the core data bus CDBm, and 46-m is a write buffer for outputting write data to the core data bus CDBm.
また、47は選択されたバンクに対応するデータバスバッファから伝送されてくるパラレルデータをシリアル化するパラレル/シリアル変換回路、48はパラレル/シリアル変換回路47から出力されるシリアル化された並列Nビット構成の出力データDQOUT1〜DQOUTNを外部に出力するためのデータ出力バッファである。
また、49は外部から並列Nビット構成の入力データDQIN1〜DQINNを入力するためのデータ入力バッファ、50はデータ入力バッファ49から出力される並列Nビット構成の入力データDQIN1〜DQINNのそれぞれをパラレル化するシリアル/パラレル変換回路である。
Further, 49 data input buffer for inputting the
また、51は正相出力ストローブ信号QSOUTを正相ストローブ信号線32に出力し、逆相出力ストローブ信号/QSOUTを逆相ストローブ信号線33に出力するストローブ出力バッファである。
A
また、52は正相ストローブ信号線32を伝送されてくる正相入力ストローブ信号QSIN及び逆相ストローブ信号線33を伝送されてくる逆相入力ストローブ信号/QSINを入力するストローブ入力バッファである。
図3はデータ出力バッファ48及びストローブ出力バッファ51の構成を示す回路図である。図3中、mCLKは内部クロック、DEはデータイネーブル信号、mDQOUT1、mDQOUT2、mDQOUTNは内部出力データ、mQSOUTは内部出力ストローブ信号である。
FIG. 3 is a circuit diagram showing the configuration of the
また、データ出力バッファ48において、54、55は内部クロック信号mCLKにオン、オフが制御されるnMOSトランジスタ、56は内部クロック信号mCLKを反転するインバータ、57、58はインバータ56の出力によりオン、オフが制御されるpMOSトランジスタである。
In the
また、59はデータイネーブル信号DEをラッチするインバータ60、61からなるラッチ回路、62はラッチ回路59の出力をラッチするインバータ63、64からなるラッチ回路である。
A
また、65−1は内部出力データmDQOUT1とラッチ回路62の出力とをNAND処理するNAND回路、65−2は内部出力データmDQOUT2とラッチ回路62の出力とをNAND処理するNAND回路、65−Nは内部出力データmDQOUTNとラッチ回路62の出力とをNAND処理するNAND回路である。
65-1 is a NAND circuit that NANDs the internal output data mDQ OUT 1 and the output of the
また、66−1、66−2、66−Nは、それぞれ、NAND回路65−1、65−2、65−Nの出力を反転増幅して出力データDQOUT1、DQOUT2、DQOUTNを出力するスリーステートインバータである。 Further, 66-1,66-2,66-N, respectively, output the inverted amplifying the output of the NAND circuit 65-1,65-2,65-N data DQ OUT 1, DQ OUT 2, DQ OUT N Is a three-state inverter.
また、ストローブ出力バッファ51において、67は内部出力ストローブ信号mQSOUTとデータイネーブル信号DEとをNAND処理するNAND回路、68は内部出力ストローブ信号mQSOUTを反転するインバータ、69はインバータ68の出力とデータイネーブル信号DEとをNAND処理するNAND回路である。
In the
また、70はNAND回路67の出力を反転増幅して正相出力ストローブ信号QSOUTを出力するスリーステートインバータ、71はNAND回路69の出力を反転増幅して逆相出力ストローブ信号/QSOUTを出力するスリーステートインバータである。
このように構成されたデータ出力バッファ48及びストローブ出力バッファ51においては、データイネーブル信号DE=Hレベルとなり、内部クロックmCLK=Hレベルとなると、ストローブ出力バッファ51においては、NAND回路67、69が活性化され、内部出力ストローブ信号mQSOUTに対応した相補出力ストローブ信号QSOUT、/QSOUTが出力される。
In the
また、データ出力バッファ48においては、ラッチ回路59の出力=Lレベル、ラッチ回路62の出力=Hレベルとなり、NAND回路65−1〜65−Nが活性化され、内部出力データmDQOUT1〜mDQOUTNに対応した出力データDQOUT1〜DQOUTNが出力されることになる。
In the
図4はデータ入力バッファ49及びストローブ入力バッファ52の構成を示す回路図である。図4中、ストローブ入力バッファ52において、73、74はストローブクロックQS−CLKを生成するための差動アンプであり、差動アンプ73は、正相入力端子に正相入力ストローブ信号QSINが入力され、逆相入力端子に逆相入力ストローブ信号/QSINが入力され、差動アンプ74は、正相入力端子に逆相入力ストローブ信号/QSINが入力され、逆相入力端子に正相入力ストローブ信号QSINが入力される。
FIG. 4 is a circuit diagram showing the configuration of the
また、データ入力バッファ49において、75−1、75−2、75−Nはストローブ入力バッファ52から出力されるストローブクロックQS−CLKに同期して、それぞれ、入力データDQIN1、DQIN2、DQINNをラッチするシンクロナス・フリップフロップ回路(SFF)である。
Further, in the
図5はFCRAM26からのデータ出力時における相補クロック信号CLK、/CLKと、相補出力ストローブ信号QSOUT、/QSOUTと、連続2ビットの出力データDQOUT=RD1、RD2との関係を示す波形図である。
FIG. 5 is a waveform diagram showing the relationship between complementary clock signals CLK and / CLK, complementary output strobe signals QS OUT and / QS OUT , and continuous 2-bit output data DQ OUT = RD1 and RD2 when data is output from
即ち、本発明の電子装置の一実施形態においては、相補出力ストローブ信号QSOUT、/QSOUTの周期の開始を示す相補出力ストローブ信号QSOUT、/QSOUTの先頭のクロスポイントの前の一定時間をプリアンブル時間tQSPREとされる。 That is, in one embodiment of an electronic device of the present invention, the complementary output strobe signal QS OUT, / QS complementary output strobe signal QS OUT indicating the start of the period of the OUT, / QS OUT beginning a fixed time before the cross point of the The preamble time is tQSPRE.
そして、プリアンブル時間tQSPREにおいては、正相出力ストローブ信号QSOUT=Lレベル、逆相出力ストローブ信号/QSOUT=Hレベルとされ、このレベルは、リードコマンドRD−CMDをトリガーとしてセットされる。 In the preamble time tQSPRE, the normal phase output strobe signal QS OUT = L level and the negative phase output strobe signal / QS OUT = H level are set, and this level is set with the read command RD-CMD as a trigger.
このように、プリアンブル時間tQSPREにおいては、正相出力ストローブ信号QSOUT=Lレベル、逆相出力ストローブ信号/QSOUT=Hレベルとすることにより、正相出力ストローブ信号QSOUT及び逆相出力ストローブ信号/QSOUTを受ける回路が差動アンプの場合、内部レベルを決定させ、出力データDQOUTを受信可能状態とさせることができる。 Thus, in the preamble time TQSPRE positive phase output strobe signal QS OUT = L level, by a reverse-phase output strobe signal / QS OUT = H level, the positive-phase output strobe signal QS OUT and the negative phase output strobe signal When the circuit receiving / QS OUT is a differential amplifier, the internal level can be determined and the output data DQ OUT can be received.
また、相補出力ストローブ信号QSOUT、/QSOUTの周期の終了を示す相補出力ストローブ信号QSOUT、/QSOUTのクロスポイントの後の一定時間をポストアンブル時間tQSPSTとされ、この時間、正相出力ストローブ信号QSOUT及び逆相出力ストローブ信号/QSOUTは、レベルを異にする状態とされる。 Further, the complementary output strobe signal QS OUT, / QS OUT complementary output strobe signal QS OUT indicating the end of the period of the / QS OUT predetermined time after the cross point of the postamble time TQSPST, this time, the positive phase output The strobe signal QS OUT and the negative phase output strobe signal / QS OUT are set to have different levels.
また、正相ストローブ信号線32及び逆相ストローブ信号線33を駆動するFCRAM26のトランジスタは、プリアンブル時間tQSPRE、出力ストローブ確定時間、入力ストローブ信号の周期が継続する期間及びポストアンブル時間tQSPST以外の待機時間の間、オフ状態とされ、正相ストローブ信号線32及び逆相ストローブ信号線33は、フローティング状態とされ、ハイインピーダンス状態(Hi-Z)又はロウインピーダンス状態(Low-Z)とされる。
Further, the transistors of the
また、本発明の一実施形態においては、相補出力ストローブ信号QSOUT、/QSOUTのクロスポイントは、出力データDQoutのエッジトリガーポイントを与えるように設定される。 In the embodiment of the present invention, the cross points of the complementary output strobe signals QS OUT and / QS OUT are set so as to provide an edge trigger point of the output data DQout.
なお、プリアンブル時間 tQSPRE における相補出力ストローブ信号QSOUT、/QSOUTのレベルは、リードコマンドRD−CMDに対してデータレイテンシーがある場合には、図6に示すように、先頭の出力データDQOUT=RD1の出力時の一定時間前(たとえば、1クロック前あるいは半クロック前)にセットするようにしても良い。 Note that the levels of the complementary output strobe signals QS OUT and / QS OUT at the preamble time tQSPRE are set so that the head output data DQ OUT == QQ OUT = QQS OUT when there is data latency with respect to the read command RD-CMD. It may be set a certain time before the output of RD1 (for example, one clock or half clock before).
また、相補出力ストローブ信号線と相補入力ストローブ信号線とが別個に設けられている場合においては、相補出力ストローブ信号QSOUT、/QSOUTは、図7に示すように、出力データDQOUTが連続する偶数データの場合、待機時間の間、ポストアンブル時間tQSPSTにおけるレベルと同一、即ち、正相出力ストローブ信号QSOUT=Hレベル、逆相出力ストローブ信号/QSOUT=Lレベルを維持するようにしても、コントローラチップを受信可能状態とすることについて何ら問題は生じない。 In the case where the complementary input strobe signal line and a complementary output strobe signal line is provided separately, the complementary output strobe signal QS OUT, / QS OUT, as shown in FIG. 7, a continuous output data DQ OUT is In the case of even data, the same level as in the postamble time tQSPST is maintained during the standby time, that is, the positive phase output strobe signal QS OUT = H level and the negative phase output strobe signal / QS OUT = L level are maintained. However, there is no problem with making the controller chip ready for reception.
また、相補出力ストローブ信号線と相補入力ストローブ信号線とが別個に設けられている場合においては、相補出力ストローブ信号QSOUT、/QSOUTは、図8に示すように、出力データDQOUTが1又は連続する奇数データの場合、待機時間の間、ポストアンブル時間 tQSPST におけるレベルと同一、即ち、正相出力ストローブ信号QSOUT=Hレベル、逆相出力ストローブ信号/QSOUT=Lレベルを維持し、次のリード時におけるプリアンブル時間tQSPREの開始時において、元のレベルに戻すように制御する場合には、コントローラチップを受信可能状態とすることについて何ら問題は生じない。 In the case where the complementary output strobe signal line and the complementary input strobe signal line are provided separately, the complementary output strobe signals QS OUT and / QS OUT have the output data DQ OUT of 1 as shown in FIG. Or, in the case of continuous odd data, during the waiting time, the same level as in the postamble time tQSPST, that is, the positive phase output strobe signal QS OUT = H level and the negative phase output strobe signal / QS OUT = L level are maintained. In the case of controlling to return to the original level at the start of the preamble time tQSPRE at the next read, there is no problem with setting the controller chip to the receivable state.
また、相補出力ストローブ信号QSOUT、/QSOUTのクロスポイントは、図9に示すように、出力データDQOUTのセンタポイントを与えるように設定しても良い。 Further, the cross points of the complementary output strobe signals QS OUT and / QS OUT may be set so as to give the center point of the output data DQ OUT as shown in FIG.
図10はFCRAM26へのデータ入力時における相補クロック信号CLK、/CLKと、相補入力ストローブ信号QSIN、/QSINと、連続2ビットの入力データDQIN=WD1、WD2との関係を示す波形図である。
FIG. 10 is a waveform diagram showing the relationship between complementary clock signals CLK and / CLK, complementary input strobe signals QS IN and / QS IN , and continuous 2-bit input data DQ IN = WD1 and WD2 when data is input to the
即ち、本発明の電子装置の一実施形態においては、相補入力ストローブ信号QSIN、/QSINの周期の開始を示す相補入力ストローブ信号QSIN、/QSINの先頭のクロスポイントの前の一定時間をプリアンブル時間tQSPREとされる。 That is, in one embodiment of an electronic device of the present invention, the complementary input strobe signal QS IN, / QS complementary input strobe signal QS IN indicating the start of the period of the IN, / QS IN beginning a fixed time before the cross point of the The preamble time is tQSPRE.
そして、プリアンブル時間tQSPREにおいては、正相入力ストローブ信号QSIN=Lレベル、逆相入力ストローブ信号/QSIN=Hレベルとされ、このレベルは、ライトコマンドWR−CMDをトリガーとしてセットされる。 In the preamble time tQSPRE, the positive phase input strobe signal QS IN = L level and the negative phase input strobe signal / QS IN = H level are set, and this level is set with the write command WR-CMD as a trigger.
このように、プリアンブル時間tQSPREにおいては、正相入力ストローブ信号QSIN=Lレベル、逆相入力ストローブ信号/QSIN=Hレベルとすることにより、正相入力ストローブ信号QSIN及び逆相入力ストローブ信号/QSINを受ける回路が差動アンプの場合、内部レベルを決定させ、入力データDQINを受信可能状態とさせることができる。 Thus, in the preamble time TQSPRE positive phase input strobe signal QS IN = L level, by a reverse-phase input strobe signal / QS IN = H level, the positive-phase input strobe signal QS IN and the negative phase input strobe signal When the circuit that receives / QS IN is a differential amplifier, the internal level can be determined and input data DQ IN can be received.
また、相補入力ストローブ信号QSIN、/QSINの周期の終了を示す相補入力ストローブ信号QSIN、/QSINのクロスポイントの後の一定時間をポストアンブル時間tQSPSTとされ、この時間、正相入力ストローブ信号QSIN及び逆相入力ストローブ信号/QSINは、レベルを異にする状態とされる。 Also, the complementary input strobe signal QS IN, / QS IN complement indicating the end of the period of the input strobe signal QS IN, / QS IN predetermined time after the cross point of the the post-amble time TQSPST, this time, the positive phase input The strobe signal QS IN and the anti-phase input strobe signal / QS IN are set to have different levels.
また、正相ストローブ信号線32及び逆相ストローブ信号線33を駆動するコントローラチップのトランジスタは、待機時間の間、オフ状態とされ、正相ストローブ信号線32及び逆相ストローブ信号線33は、フローティング状態とされハイインピーダンス状態(Hi-Z)又はロウインピーダンス状態(Low-Z)とされる。 The transistors of the controller chip that drive the positive phase strobe signal line 32 and the negative phase strobe signal line 33 are turned off during the standby time, and the positive phase strobe signal line 32 and the negative phase strobe signal line 33 are floating. The state is set to a high impedance state (Hi-Z) or a low impedance state (Low-Z).
また、本発明の一実施形態においては、相補入力ストローブ信号QSIN、/QSINのクロスポイントは、入力データDQINのエッジトリガーポイントを与えるように設定される。 In one embodiment of the present invention, the cross points of the complementary input strobe signals QS IN and / QS IN are set so as to provide an edge trigger point of the input data DQ IN .
なお、プリアンブル時間tQSPREにおける相補入力ストローブ信号QSIN、/QSINのレベルは、図11に示すように、ライトコマンドWR−CMDに対してデータレイテンシーがある場合には、先頭の入力データDQIN=WD1の出力時の一定時間前にセットするようにしても良い。 Note that the levels of the complementary input strobe signals QS IN and / QS IN at the preamble time tQSPRE are as shown in FIG. 11, when there is data latency with respect to the write command WR-CMD, leading input data DQ IN = It may be set a predetermined time before the output of WD1.
また、相補出力ストローブ信号線と相補入力ストローブ信号線とが別個に設けられている場合においては、相補入力ストローブ信号QSIN、/QSINは、図12に示すように、出力データDQINが連続する偶数データの場合、待機時間の間、ポストアンブル時間 tQSPST におけるレベルと同一、即ち、正相入力ストローブ信号QSIN=Lレベル、逆相入力ストローブ信号/QSIN=Hレベルを維持するようにしても、FCRAMを受信可能状態とすることについて何ら問題は生じない。 When the complementary output strobe signal line and the complementary input strobe signal line are provided separately, the complementary input strobe signals QS IN and / QS IN are output data DQ IN continuously as shown in FIG. In the case of even data, the same level as in the postamble time tQSPST is maintained during the waiting time, that is, the positive phase input strobe signal QS IN = L level and the negative phase input strobe signal / QS IN = H level are maintained. However, there is no problem with making the FCRAM ready for reception.
また、相補出力ストローブ信号線と相補入力ストローブ信号線とが別個に設けられている場合においては、相補入力ストローブ信号QSIN、/QSINは、図13に示すように、入力データDQINが1又は連続する奇数データの場合、待機時間の間、ポストアンブル時間 tQSPST におけるレベルと同一、即ち、正相入力ストローブ信号QSIN=Hレベル、逆相入力ストローブ信号/QSIN=Lレベルを維持し、次のリード時におけるプリアンブル時間 tQSPRE の開始時において、元のレベルに戻すように制御する場合には、FCRAMを受信可能状態とすることについて何ら問題は生じない。 Further, when the complementary output strobe signal line and the complementary input strobe signal line are provided separately, the complementary input strobe signals QS IN and / QS IN have the input data DQ IN of 1 as shown in FIG. Or, in the case of continuous odd data, during the waiting time, the same level as in the postamble time tQSPST, that is, the positive phase input strobe signal QS IN = H level, the negative phase input strobe signal / QS IN = L level, At the start of the preamble time tQSPRE at the time of the next read, there is no problem with setting the FCRAM to the receivable state when controlling to return to the original level.
また、相補入力ストローブ信号QSIN、/QSINのクロスポイントは、図14に示すように、入力データDQINのセンタポイントを与えるように設定しても良い。 Further, the cross points of the complementary input strobe signals QS IN and / QS IN may be set so as to give the center point of the input data DQ IN as shown in FIG.
以上のように、本発明の電子装置の一実施形態においては、出力ストローブ信号として、相補出力ストローブ信号QSOUT、/QSOUTを使用するとしているので、相補出力ストローブ信号QSOUT、/QSOUTの立ち上がり時間と立ち下がり時間とが異なる場合であっても、相補出力ストローブ信号QSOUT、/QSOUTの周期(相補出力ストローブ信号QSOUT、/QSOUTのクロスポイント間の時間)を一定とし、出力データDQOUTの確定時間(確定幅)を一定とすることができる。 As described above, in the embodiment of the electronic device of the present invention, the complementary output strobe signals QS OUT and / QS OUT are used as the output strobe signals. Therefore, the complementary output strobe signals QS OUT and / QS OUT even when the rise and fall times different, complementary output strobe signal QS OUT, / QS OUT of cycle (complementary output strobe signal QS OUT, / QS OUT time between the cross points) is constant, the output The determination time (determination range) of data DQ OUT can be made constant.
また、入力ストローブ信号として、相補入力ストローブ信号QSIN、/QSINを使用するとしたことにより、相補入力ストローブ信号QSIN、/QSINの立ち上がり時間と立ち下がり時間とが異なる場合であっても、相補入力ストローブ信号QSIN、/QSINの周期(相補出力ストローブ信号QSIN、/QSINのクロスポイント間の時間)を一定とし、入力データDQINの確定時間(確定幅)を一定とすることができる。 Further, since the complementary input strobe signals QS IN and / QS IN are used as the input strobe signals, even when the rising time and the falling time of the complementary input strobe signals QS IN and / QS IN are different, The period of the complementary input strobe signals QS IN and / QS IN (time between the cross points of the complementary output strobe signals QS IN and / QS IN ) is made constant, and the decision time (definite width) of the input data DQ IN is made constant. Can do.
したがって、本発明の電子装置の一実施形態によれば、ストローブ周期が短くなっても、たとえば、ストローブ周期が4ns以下となっても、データDQOUT、DQINのやりとりを確実に行うことができる。 Therefore, according to one embodiment of the electronic device of the present invention, even when the strobe period is shortened, for example, even when the strobe period is 4 ns or less, the data DQ OUT and DQ IN can be exchanged reliably. .
また、FCRAM26は、選択されたバンクからバースト長に対応するビット長のデータをパラレルに読出し、これをパラレル/シリアル変換回路47に伝送してシリアル化してデータ出力バッファ48に転送するように構成し、リード動作の高速化を図るようにしているが、前述のように、相補出力ストローブ信号QSOUT、/QSOUTの周期を一定とし、出力データDQOUTの確定時間を一定とすることができるので、パラレル/シリアル変換回路47の動作に余裕を持たせることができる。
Further, the
また、FCRAM26は、データ入力バッファ49の後段にシリアル/パラレル変換回路50を設け、データ入力バッファ49からバースト長に対応するビット長の入力データDQINを順にシリアル/パラレル変換回路50に転送し、これらをパラレル化して選択されたバンクに伝送してパラレルに書込みを行うことができるように構成し、ライト動作の高速化を図るようにしているが、前述のように、相補入力ストローブ信号QSIN、/QSINの周期を一定とし、入力データDQINの確定時間を一定とすることができるので、シリアル/パラレル変換回路50の動作に余裕を持たせることができる。
Further, FCRAM26 the serial /
CLK、/CLK クロック信号
QSOUT、/QSOUT 相補出力ストローブ信号
DSIN、/DSIN 相補入力ストローブ信号
1…DDR−SDRAM
2…正相クロック信号線
3…逆相クロック信号線
4…コマンドバス
5…アドレスバス
6…データバス
7…ストローブ信号線
9…コマンドバッファ
10…コマンドデコーダ
11…コントローラ
12…アドレスバッファ
13−1、13−m…アドレスラッチ
14−1、14−m…バンク
15−1、15−m…メモリセルアレイ
16−1、16−m…ロウデコーダ
17−1、17−m…センスアンプ
18−1、18−m…コラムデコーダ
19−1、19−m…データバスバッファ
20−1、20−m…ライトバッファ
21…データ出力バッファ
22…データ入力バッファ
23…ストローブ出力バッファ
24…ストローブ入力バッファ
26…FCRAM(本発明のDDR−SDRAMの一実施形態)
27…正相クロック信号線
28…逆相クロック信号線
29…コマンドバス
30…アドレスバス
31…データバス
32…正相ストローブ信号線
33…逆相ストローブ信号線
35…コマンドバッファ
36…コマンドデコーダ
37…アドレスバッファ
38−1、38−m…アドレスラッチ
39−1、39−m…バンク
40−1、40−m…メモリセルアレイ
41−1、41−m…ロウデコーダ
42−1、42−m…センスアンプ
43−1、43−m…コラムデコーダ
44−1、44−m…アクティブ・プリコントローラ
45−1、45−m…データバスバッファ
46−1、46−m…ライトバッファ
47…パラレル/シリアル変換回路
48…データ出力バッファ
49…データ入力バッファ
50…シリアル/パラレル変換回路
51…ストローブ出力バッファ
52…ストローブ入力バッファ
54、55…nMOSトランジスタ
56…インバータ
57、58…pMOSトランジスタ
59…ラッチ回路
60、61…インバータ
62…ラッチ回路
63、64…インバータ
65−1、65−2、65−N…NAND回路
66−1、66−2、66−N…スリーステートインバータ
67…NAND回路
68…インバータ
69…NAND回路
70、71…スリーステートインバータ
73、74…差動アンプ
75−1、75−2、75−N…シンクロナス・フリップフロップ回路
CLK, / CLK clock signal QS OUT , / QS OUT complementary output strobe signal DS IN , / DS IN complementary
2 ... Normal phase clock signal line 3 ... Reverse phase
27 ... Normal phase clock signal line 28 ... Reverse phase
Claims (16)
外部から入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、
各々メモリセルアレイを含んでいる複数バンクと、
該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル/シリアル変換回路と、
該リードモード時に、該パラレル/シリアル変換回路からのシリアルデータを受け、リードデータとして外部へ出力するデータ出力バッファと、
該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を出力するストローブ出力バッファと、
該ライトモード時に、シリアルに入力される複数個のライトデータを外部から入力するデータ入力バッファと、
該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が入力されるストローブ入力バッファと、
該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル/パラレル変換回路と、
を有することを特徴とするダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 Double data rate synchronous dynamic that operates in synchronization with the rising edge and falling edge of the positive phase clock signal, receiving the positive phase clock signal and the negative phase clock signal that is in reverse phase relation to the positive phase clock signal A random access memory,
A command decoder that decodes a command signal input from the outside and determines whether it is a read mode or a write mode;
A plurality of banks each including a memory cell array;
A parallel / serial conversion circuit for converting a plurality of parallel data read from a selected bank of the plurality of banks into serial data in the read mode;
A data output buffer for receiving serial data from the parallel / serial conversion circuit and outputting the read data to the outside during the read mode;
In the read mode, the positive-phase output strobe signal is synchronized with the edge point of the read data so that the cross-point between the positive-phase output strobe signal and the negative-phase output strobe signal having a negative phase relationship with the positive-phase output strobe signal is synchronized with the edge point of the read data And a strobe output buffer for outputting the negative phase output strobe signal,
A data input buffer for inputting a plurality of serially input write data from the outside during the write mode;
In the write mode, the positive phase input strobe signal is synchronized with the center point of the write data so that the cross point of the positive phase input strobe signal and the negative phase input strobe signal having a negative phase relationship with the positive phase input strobe signal is synchronized with the center point of the write data. And a strobe input buffer to which the negative phase input strobe signal is input,
A serial / parallel conversion circuit for converting serial data from the data input buffer into parallel data and transferring the parallel data to a selected bank of the plurality of banks in the write mode;
A double data rate synchronous dynamic random access memory.
前記第1プリアンブル時間前において、前記正相出力ストローブ信号及び前記逆相出力ストローブ信号はともに、フローティング状態である
ことを特徴とする請求項1記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 A predetermined period before the first cross point indicating the start of the normal phase output strobe signal and the negative phase output strobe signal is defined as a first preamble time. During this time, the normal phase output strobe signal is low level, and the negative phase output The strobe signal is high,
2. The double data rate synchronous dynamic random according to claim 1, wherein both the positive phase output strobe signal and the negative phase output strobe signal are in a floating state before the first preamble time. Access memory.
前記第2プリアンブル時間前において、前記正相入力ストローブ信号及び前記逆相入力ストローブ信号はともに、フローティング状態である
ことを特徴とする請求項1又は2記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 A predetermined period before the first cross point indicating the start of the normal phase input strobe signal and the negative phase input strobe signal is defined as a second preamble time. During this time, the normal phase input strobe signal is low level, and the negative phase input The strobe signal is high,
3. The double data rate synchronous dynamic according to claim 1, wherein both the positive phase input strobe signal and the negative phase input strobe signal are in a floating state before the second preamble time. • Random access memory.
前記データイネーブル信号は、前記ラッチ回路で保持されるとともに、前記データ出力バッファと前記ストローブ出力バッファを活性化する
ことを特徴とする請求項1乃至3のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 A latch circuit for holding the data enable signal in response to the internal clock;
The double data signal according to any one of claims 1 to 3, wherein the data enable signal is held in the latch circuit and activates the data output buffer and the strobe output buffer. Rate-synchronous dynamic random access memory.
ことを特徴とする請求項1乃至4のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 5. The double strobe output according to claim 1, wherein the strobe output buffer generates the positive phase output strobe signal and the negative phase output strobe signal from one internal output strobe signal. Data rate synchronous dynamic random access memory.
ことを特徴とする請求項1乃至5のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 The double strobe signal according to any one of claims 1 to 5, wherein the strobe input buffer generates one internal input strobe signal from the positive phase input strobe signal and the negative phase input strobe signal. Data rate synchronous dynamic random access memory.
ことを特徴とする請求項6記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 7. The double data rate synchronous dynamic random access memory according to claim 6, wherein the data input buffer latches the plurality of write data in synchronization with the internal input strobe signal.
ことを特徴とする請求項1乃至7のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。 8. The double data rate synchronous dynamic random access memory according to claim 1, wherein the number of data of the read data and the write data is set.
コントローラチップと、
正相クロック信号を伝送する正相クロック信号線と、
該正相クロック信号と逆相関係にある逆相クロック信号を伝送する逆相クロック信号線と、
該半導体記憶装置と該コントローラチップ間において、コマンド信号を伝送するコマンドバスと、
該半導体記憶装置と該コントローラチップ間において、ロウアドレス信号及びコラムアドレス信号を伝送するアドレスバスと、
該半導体記憶装置と該コントローラチップ間において、データを伝送するデータバスと、
該半導体記憶装置と該コントローラチップ間において、正相ストローブ信号を伝送する正相ストローブ信号線と、
該半導体記憶装置と該コントローラチップ間において、逆相ストローブ信号を伝送する逆相ストローブ信号線と
から構成される電子装置であり、
該半導体記憶装置は、
前記正相クロック信号と前記逆相クロック信号を受け、前記正相クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作するダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリであって、
前記コントローラチップから前記コマンドバスを介して入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、
各々メモリセルアレイを含んでいる複数バンクと、
該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル/シリアル変換回路と、
該リードモード時に、該パラレル/シリアル変換回路からのシリアルデータを受け、リードデータとして前記データバスを介して前記コントローラチップへ出力するデータ出力バッファと、
該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップへ出力するストローブ出力バッファと、
該ライトモード時に、シリアルに入力される複数個のライトデータを前記データバスを介して前記コントローラチップから入力するデータ入力バッファと、
該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が、前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップから入力されるストローブ入力バッファと、
該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル/パラレル変換回路と、
を有するダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリである
ことを特徴とする電子装置。 A semiconductor memory device;
A controller chip;
A positive phase clock signal line for transmitting a positive phase clock signal;
A negative phase clock signal line for transmitting a negative phase clock signal having a negative phase relationship with the normal phase clock signal;
A command bus for transmitting a command signal between the semiconductor memory device and the controller chip;
An address bus for transmitting a row address signal and a column address signal between the semiconductor memory device and the controller chip;
A data bus for transmitting data between the semiconductor memory device and the controller chip;
A positive phase strobe signal line for transmitting a positive phase strobe signal between the semiconductor memory device and the controller chip;
An electronic device comprising a negative phase strobe signal line for transmitting a negative phase strobe signal between the semiconductor memory device and the controller chip;
The semiconductor memory device
A double data rate synchronous dynamic random access memory that receives the normal phase clock signal and the reverse phase clock signal and operates in synchronization with a rising edge and a falling edge of the normal phase clock signal. And
A command decoder for decoding a command signal input from the controller chip via the command bus and determining a read mode or a write mode;
A plurality of banks each including a memory cell array;
A parallel / serial conversion circuit for converting a plurality of parallel data read from a selected bank of the plurality of banks into serial data in the read mode;
A data output buffer for receiving serial data from the parallel / serial conversion circuit and outputting the read data to the controller chip via the data bus during the read mode;
In the read mode, the positive-phase output strobe signal is synchronized with the edge point of the read data so that the cross-point between the positive-phase output strobe signal and the negative-phase output strobe signal having a negative phase relationship with the positive-phase output strobe signal is synchronized with the edge point of the read data And a strobe output buffer for outputting the negative phase output strobe signal to the controller chip via the positive phase strobe signal line and the negative phase strobe signal line,
A data input buffer for inputting a plurality of serially input write data from the controller chip via the data bus during the write mode;
In the write mode, the positive phase input strobe signal is synchronized with the center point of the write data so that the cross point of the positive phase input strobe signal and the negative phase input strobe signal having a negative phase relationship with the positive phase input strobe signal is synchronized with the center point of the write data. And a strobe input buffer in which the negative phase input strobe signal is input from the controller chip via the positive phase strobe signal line and the negative phase strobe signal line,
A serial / parallel conversion circuit for converting serial data from the data input buffer into parallel data and transferring the parallel data to a selected bank of the plurality of banks in the write mode;
An electronic device comprising: a double data rate synchronous dynamic random access memory.
前記プリアンブル時間前において、前記正相出力ストローブ信号及び前記逆相出力ストローブ信号はともに、フローティング状態である
ことを特徴とする請求項9記載の電子装置。 A fixed period before the first cross point indicating the start of the positive phase output strobe signal and the negative phase output strobe signal is set as a preamble time. During this time, the positive phase output strobe signal is low level, and the negative phase output strobe signal is Is at a high level,
10. The electronic device according to claim 9, wherein both the positive phase output strobe signal and the negative phase output strobe signal are in a floating state before the preamble time.
前記第2プリアンブル時間前において、前記正相入力ストローブ信号及び前記逆相入力ストローブ信号はともに、フローティング状態である
ことを特徴とする請求項9又は10記載の電子装置。 A predetermined period before the first cross point indicating the start of the normal phase input strobe signal and the negative phase input strobe signal is defined as a second preamble time. During this time, the normal phase input strobe signal is low level, and the negative phase input The strobe signal is high,
11. The electronic device according to claim 9, wherein both the positive phase input strobe signal and the negative phase input strobe signal are in a floating state before the second preamble time.
前記データイネーブル信号は、前記ラッチ回路で保持されるとともに、前記データ出力バッファと前記ストローブ出力バッファを活性化する
ことを特徴とする請求項9乃至11のいずれか一項に記載の電子装置。 A latch circuit for holding the data enable signal in response to the internal clock;
12. The electronic device according to claim 9, wherein the data enable signal is held by the latch circuit and activates the data output buffer and the strobe output buffer.
ことを特徴とする請求項9乃至12のいずれか一項に記載の電子装置。 The electronic device according to any one of claims 9 to 12, wherein the strobe output buffer generates the normal phase output strobe signal and the negative phase output strobe signal from one internal output strobe signal. .
ことを特徴とする請求項9乃至13のいずれか一項に記載の電子装置。 The electronic device according to claim 9, wherein the strobe input buffer generates one internal input strobe signal from the normal phase input strobe signal and the negative phase input strobe signal. .
ことを特徴とする請求項14記載の電子装置。 15. The electronic device according to claim 14, wherein the data input buffer latches the plurality of data in synchronization with the internal input strobe signal.
ことを特徴とする請求項9乃至15のいずれか一項に記載の電子装置。 16. The electronic device according to claim 9, wherein the number of data of the read data and the write data is set.
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