JP2008107173A - Ic tester - Google Patents
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Abstract
Description
本発明は、複数の出力ピンを有する被試験デバイスの前記各出力ピンの出力抵抗値を検査するICテスタに関するものである。 The present invention relates to an IC tester for inspecting an output resistance value of each output pin of a device under test having a plurality of output pins.
ICテスタは、被試験デバイス(以下、DUT:Device Under Testと略す)、例えばIC,LSI等に試験パターンを与え、DUTの出力と期待値とを比較し、DUTの良否判定を行うものである。 The IC tester gives a test pattern to a device under test (hereinafter abbreviated as DUT: Device Under Test), for example, IC, LSI, etc., compares the output of the DUT with an expected value, and determines whether the DUT is good or bad. .
DUTが、複数の出力ピンを有するプラズマディスプレイドライバ等では、このようなロジックテストに加えて、各出力ピンの出力抵抗値を検査する、DCテストが実行される。DCテストを行うICテスタについては、特許文献1に技術開示がある。
In a plasma display driver or the like in which the DUT has a plurality of output pins, in addition to such a logic test, a DC test for inspecting the output resistance value of each output pin is executed. Regarding an IC tester that performs a DC test,
図3は、特許文献1に従来例(図7)として開示されているICテスタの構成例を示す機能ブロック図である。プラズマディスプレイドライバであるDUT1は、所定の電源電圧Vccが給電され、テスタ制御手段2からの出力レベル切り換え指令により、各出力ピンの電圧が、0〜10V程度の低電圧(以下、Lレベル)及び50〜100V程度の高電圧(以下、Hレベル)の2種類の出力レベルに切り換えられる。
FIG. 3 is a functional block diagram showing a configuration example of an IC tester disclosed in
DUT1は、n個のドライバQ1,Q2,…Qn−1,Qnで構成され、各ドライバの出力抵抗Ra1,Ra2,…Ran−1,Ranは、出力レベルがLレベルかHレベルかにより変化し、各出力ピンP1,P2,…Pn−1,Pnに接続される負荷(プラズマディスプレイパネル)に適切な駆動電圧と電流を供給する。
The
Lレベルテストモードでの出力抵抗検査は、低電圧測定手段3により実行される。このモードでは、高電圧測定手段4を各出力ピンP1,P2,…Pn−1,Pnに接続するマルチプレクサ5の接点S1,S2,…Sn−1,Snが、テスタ制御手段2からの切り換え指令で全てオフに制御され、高電圧測定手段4が切り離されている。
The output resistance test in the L level test mode is executed by the low voltage measuring means 3. In this mode, the contacts S1, S2,... Sn-1, Sn of the
低電圧測定手段3は、DUT1の各出力ピンP1,P2,…Pn−1,Pnに所定の定電流を供給すると共に、各出力ピンに発生する電圧Vi1,Vi2,…Vin−1,Vinを同時に測定する電流印加/低電圧測定器31,32,…3n−1,3nで構成される。テスタ制御手段2は、各出力ピンの電圧測定値を取得する。
The low voltage measuring means 3 supplies a predetermined constant current to each output pin P1, P2,... Pn-1, Pn of the
LレベルにおけるドライバQ1,Q2,…Qn−1,Qnの電圧Va1,Va2,…Van−1,Vanは既知であるから、出力抵抗に定電流を供給したときの各出力ピンの電圧Vi1,Vi2,…Vin−1,Vinを測定することで、出力抵抗Ra1,Ra2,…Ran−1,Ranの値を算出することは容易である。 Since the voltages Va1, Va2,..., Van-1 and Van of the drivers Q1, Q2,..., Qn-1 and Qn at the L level are known, the voltages Vi1, Vi2 at the respective output pins when a constant current is supplied to the output resistance. ,..., Vin−1, Vin are measured to easily calculate the values of the output resistances Ra1, Ra2,.
Hレベルテストモードでの出力抵抗検査は、高電圧測定手段4により実行される。このモードでは、1台の電流印加/高電圧測定器41を、テスタ制御手段2からの切り換え指令で順次オンとなるマルチプレクサ5の接点S1,S2,…Sn−1,Snを介して、DUT1の各出力ピンP1,P2,…Pn−1,Pnに順次接続し、各出力ピンに発生する電圧Vi1,Vi2,…Vin−1,Vinを順次切り換えながら測定する。テスタ制御手段2は、各出力ピンの電圧測定値を順次取得する。
The output resistance test in the H level test mode is executed by the high voltage measuring means 4. In this mode, one current application / high
HレベルにおけるドライバQ1,Q2,…Qn−1,Qnの電圧Va1,Va2,…Van−1,Vanは既知であるから、出力抵抗に定電流を供給したときの各出力ピンの電圧Vi1,Vi2,…Vin−1,Vin測定することで、出力抵抗Ra1,Ra2,…Ran−1,Ranの値を算出することは容易である。 Since the voltages Va1, Va2,..., Van-1, Van of the drivers Q1, Q2,... Qn-1, Qn at the H level are known, the voltages Vi1, Vi2 at the respective output pins when a constant current is supplied to the output resistance. ,..., Vin−1, Vin are measured to easily calculate the values of the output resistances Ra1, Ra2,.
高電圧測定手段4を、1台の電流印加/高電圧測定器41とする理由は、50〜100Vの高電圧を扱うために高価であり、プラズマディスプレイドライバのように出力ピン数が極めて多いDUTでは、HレベルテストモードでLレベルテストモードのように同時測定を実行しようとした場合に、装置コストがきわめて大となり、実用上採用できないためである。
The reason why the high voltage measuring means 4 is a single current application / high
1個のDUTの検査時間を問題とするとき、従来構成では、Lレベルテストモードでは全出力ピンの電圧測定は1回で済むが、Hレベルテストモードでは出力ピン数のn回を必要とし、検査時間のボトルネックとなっている。 When the inspection time of one DUT is a problem, in the conventional configuration, voltage measurement of all output pins is only required in the L level test mode, but in the H level test mode, n times of output pins are required. It is a bottleneck for inspection time.
図4は、装置コストのアップと検査時間のトレードオフで、高電圧測定手段4の電流印加/高電圧測定器を、41…4mのm台構成とし、m台によりm個の出力ピン電圧を同時測定する構成を示す。この場合では、Hレベルテストモードでの測定回数は、n/m回に減少するが、コストとの兼ね合いでmの台数に制約がある。 FIG. 4 shows that the current application / high voltage measuring device of the high voltage measuring means 4 is composed of 41 units of 4 m, and m output pin voltages are generated by the m units with a trade-off between an increase in apparatus cost and an inspection time. A configuration for simultaneous measurement is shown. In this case, the number of measurements in the H level test mode is reduced to n / m times, but the number of m is limited in consideration of cost.
本発明は上述した問題点を解決するためになされたものであり、高価な電流印加/高電圧測定器を使用することなく、Lレベル及びHレベルテストモードでの測定回数を1回として検査時間を短縮できるICテスタの実現を目的としている。 The present invention has been made in order to solve the above-described problems. The inspection time is set to one measurement in the L level and H level test modes without using an expensive current application / high voltage measuring instrument. The purpose is to realize an IC tester that can shorten the time.
このような課題を達成するために、本発明は次の通りの構成になっている。
(1)複数の出力ピンを有する被試験デバイスの前記各出力ピンの出力抵抗値を検査するICテスタにおいて、
前記各出力ピンに接続された基準抵抗と、
これらの基準抵抗を介して前記各出力ピンに所定の基準電圧を印加する基準電圧印加手段と、
前記各出力ピンに発生する電圧を測定する電圧測定手段と、
を備えたことを特徴とするICテスタ。
In order to achieve such a subject, the present invention has the following configuration.
(1) In an IC tester for inspecting an output resistance value of each output pin of a device under test having a plurality of output pins,
A reference resistor connected to each output pin;
A reference voltage applying means for applying a predetermined reference voltage to each of the output pins via these reference resistors;
Voltage measuring means for measuring a voltage generated at each output pin;
IC tester characterized by comprising:
(2)前記各出力ピンと前記電圧測定手段との間に挿入された減衰手段を備えることを特徴とする(1)に記載のICテスタ。 (2) The IC tester according to (1), further comprising attenuation means inserted between the output pins and the voltage measuring means.
(3)前記被試験デバイスは、2種類の出力レベルに対して各出力ピンの出力抵抗値が検査され、前記出力レベルの種類に対応して、前記基準電圧の値または前記減衰手段の減衰量の少なくともいずれかが変更されることを特徴とする(1)または(2)に記載のICテスタ。 (3) In the device under test, the output resistance value of each output pin is inspected with respect to two types of output levels, and the value of the reference voltage or the amount of attenuation of the attenuation means corresponds to the type of the output level. The IC tester according to (1) or (2), wherein at least one of the above is changed.
(4)前記被試験デバイスは、プラズマディスプレイドライバであることを特徴とする
(1)乃至(3)のいずれかに記載のICテスタ。
(4) The IC tester according to any one of (1) to (3), wherein the device under test is a plasma display driver.
本発明によれば、次のような効果を期待することできる。
(1)Lレベル及びHレベルテストモードでの測定回数を各1回とすることができ、出力ピン数が多いDUTの検査時間を大幅に短縮できる。
According to the present invention, the following effects can be expected.
(1) The number of measurements in the L-level and H-level test modes can be reduced to one each, and the DUT inspection time with a large number of output pins can be greatly shortened.
(2)高価な電流印加/高電圧測定器を使用する必要がないので、装置のコストダウンに貢献することができる。 (2) Since it is not necessary to use an expensive current application / high voltage measuring instrument, it is possible to contribute to cost reduction of the apparatus.
(3)Lレベルモード及びHレベルモードでの各出力ピンの電圧測定では、電流供給機能を持たない単純な電圧測定器が使用できるため、装置のコストダウンに貢献することができる。 (3) In the voltage measurement of each output pin in the L level mode and the H level mode, a simple voltage measuring device having no current supply function can be used, which can contribute to the cost reduction of the device.
以下、本発明を図面により詳細に説明する。図1は、本発明を適用したICテスタの一実施形態を示す機能ブロック図である。図3で説明した従来テスタと同一要素には同一符号を付して説明を省略する。以下、本発明の特徴部につき説明する。 The present invention will be described in detail below with reference to the drawings. FIG. 1 is a functional block diagram showing an embodiment of an IC tester to which the present invention is applied. The same elements as those of the conventional tester described with reference to FIG. Hereinafter, the characteristic part of the present invention will be described.
この実施形態では、DUT1は簡単のために出力ピン数は4個で説明する。基準抵抗Rb1,Rb2,Rb3,Rb4の各一端は、DCテストモードでテスタ制御手段2からの指令で全ての接点S1,S2,S3,S4がオンに操作されるリレー手段6の各接点を介して各出力ピンP1,P2,P3,P4に接続されている。
In this embodiment, for the sake of simplicity, the
この接続形態では、DUT1の各出力ピンの出力抵抗Ra1,Ra2,Ra3,Ra4と、各基準抵抗Rb1,Rb2,Rb3,Rb4とが夫々直列接続された状態である。基準抵抗Rb1,Rb2,Rb3,Rb4の各他端は、共通接続されて基準電圧印加手段7に接続されている。
In this connection form, the output resistors Ra1, Ra2, Ra3, Ra4 of the output pins of the
この接続により、共通の基準電圧印加手段7より各基準抵抗Rb1,Rb2,Rb3,Rb4を介して各出力ピンP1,P2,P3,P4に基準電圧Vbが印加される。 With this connection, the reference voltage Vb is applied from the common reference voltage applying means 7 to the output pins P1, P2, P3, and P4 via the reference resistors Rb1, Rb2, Rb3, and Rb4.
このような接続において、各出力ピンP1,P2,P3,P4に発生する電圧Vi1,Vi2,Vi3,Vi4は、電圧測定手段8を構成する電圧測定器81,82,83,84により同時に測定される。
In such connection, the voltages Vi1, Vi2, Vi3, Vi4 generated at the output pins P1, P2, P3, P4 are simultaneously measured by the
DUT1は、Lレベルテストモード及びHレベルテストモードの2種類の出力レベルに対して各出力ピンの出力抵抗値が検査されるが、本発明の特徴として、電圧測定手段8は両モードで共通に使用される。
In the
電圧測定器81,82,83,84の電圧測定スパンを、Lレベルテストモードの0〜10Vに合わせた場合、Hレベルテストモードの50〜100Vに対して電圧測定スパンを合わせるために、各出力ピンP1,P2,P3,P4と電圧測定手段8との間に減衰手段9が挿入され、例えば1/10の減衰量が設定される。
When the voltage measurement spans of the
減衰手段9は、電圧測定器81,82,83,84の夫々の入力に対して接続される減衰器91,92,93,94で構成される。これら減衰器の減衰量は、テストモードに応じてテスタ制御手段2から指令される。減衰量は、スルー(減衰量=0)を含む。
The attenuating means 9 is composed of
テスタ制御手段2は、テストモードに応じて基準電圧Vbを変更する印加電圧指令を基準電圧印加手段7に出力する。テスタ制御手段2は、減衰手段9の減衰量の変更または基準電圧Vbの変更の一方または両方を実行して、Hレベルテストモードでの電圧測定器81,82,83,84の入力電圧のスパンを適切に調整する。
The tester control means 2 outputs an applied voltage command for changing the reference voltage Vb according to the test mode to the reference
図2は、出力ピンの電圧測定による出力抵抗計算の手法を説明する回路構成図である。以下、出力ピンP1に関する回路を代表として説明する。 FIG. 2 is a circuit configuration diagram illustrating a method of calculating an output resistance by measuring a voltage at an output pin. Hereinafter, a circuit related to the output pin P1 will be described as a representative.
ドライバQ1の出力電圧Va1と基準電圧Vbの電位差により出力抵抗Ra1と基準抵抗Rb1の直列回路を流れる電流Ia1は、
Ia1=(Va1−Vb)/(Ra1+Rb1) (1)
である。従って出力ピンP1に発生する基準電位からの電圧Vi1は、
Vi1=(Va1−Vb)/(Ra1+Rb1)・Rb1+Vb (2)
である。
The current Ia1 flowing through the series circuit of the output resistor Ra1 and the reference resistor Rb1 due to the potential difference between the output voltage Va1 of the driver Q1 and the reference voltage Vb is:
Ia1 = (Va1-Vb) / (Ra1 + Rb1) (1)
It is. Therefore, the voltage Vi1 from the reference potential generated at the output pin P1 is
Vi1 = (Va1-Vb) / (Ra1 + Rb1) .Rb1 + Vb (2)
It is.
ここで、Va1、Rb1、Vbは既知であるから、測定値Vi1から(2)式に基づいて出力抵抗Ra1を容易に算出することができる。 Here, since Va1, Rb1, and Vb are known, the output resistance Ra1 can be easily calculated based on the equation (2) from the measured value Vi1.
Hレベルテストモードでの計算例を示すと、ドライバQ1の出力電圧Va1が80V、基準電圧Vbが74Vとし、出力抵抗Ra1の正常値が500Ω、基準抵抗Rb1の抵抗値を100Ωとすると、(2)式より出力ピンP1の電圧Vi1として75Vが発生する。これを減衰器91で1/10の減衰させた電圧7.5Vが電圧測定器81で測定される。
In the calculation example in the H level test mode, when the output voltage Va1 of the driver Q1 is 80V, the reference voltage Vb is 74V, the normal value of the output resistor Ra1 is 500Ω, and the resistance value of the reference resistor Rb1 is 100Ω, (2 ) Generates 75V as the voltage Vi1 of the output pin P1. A voltage 7.5V, which is attenuated by 1/10 of the
つまり、電圧測定器81で7.5Vが測定されたときには、出力ピンP1の出力抵抗は500Ωで正常と判定される。正常判定には所定の閾値が設定され、7.5Vを中心に適当な近似値までを正常と判定する。
That is, when 7.5 V is measured by the
他の出力ピンP2,P3,P4での出力抵抗算出と判定についても同様である。また、Lレベルテストモードでの各出力ピンの出力抵抗算出と判定についても同様の手法が適用される。 The same applies to the calculation and determination of output resistance at the other output pins P2, P3, and P4. A similar method is applied to the calculation and determination of the output resistance of each output pin in the L level test mode.
実施形態では、HレベルテストモードとLレベルテストモードに対応して電圧測定手段8の電圧測定スパンを同じにするために減衰手段9を設けた例を示したが、電圧測定手段8の電圧測定スパンが十分大きく、Hレベルテストモードでの出力ピン電圧も測定可能範囲であれば、減衰手段9を省く構成も可能である。
In the embodiment, the example in which the attenuation unit 9 is provided in order to make the voltage measurement span of the
実施形態では、リレー手段6により複数の出力ピンを同時測定する手法を例示したが、マルチプレクサにより基準電圧印加手段7を順次切り換えて出力ピンに接続する測定手法をとることも可能である。この手法は、電圧測定手段8の資源が少ないときには有効である。
In the embodiment, the method of simultaneously measuring a plurality of output pins by the relay unit 6 is exemplified. However, it is also possible to take a measurement method in which the reference
1 被試験デバイス
2 テスタ制御手段
6 リレー手段
7 基準電圧印加手段
8 電圧測定手段
81〜84 電圧測定器
9 減衰手段
91〜94 減衰器
P1〜P4 出力ピン
Ra1〜Ra4 出力抵抗
Rb1〜Rb4 基準抵抗
Va1〜Va4 ドライバ出力電圧
Vi1〜Vi4 出力ピン電圧
Vb 基準電圧
DESCRIPTION OF
Claims (4)
前記各出力ピンに接続された基準抵抗と、
これらの基準抵抗を介して前記各出力ピンに所定の基準電圧を印加する基準電圧印加手段と、
前記各出力ピンに発生する電圧を測定する電圧測定手段と、
を備えたことを特徴とするICテスタ。 In an IC tester for inspecting an output resistance value of each output pin of a device under test having a plurality of output pins,
A reference resistor connected to each output pin;
A reference voltage applying means for applying a predetermined reference voltage to each of the output pins via these reference resistors;
Voltage measuring means for measuring a voltage generated at each output pin;
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Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006289383A JP5028953B2 (en) | 2006-10-25 | 2006-10-25 | IC tester |
KR1020070077706A KR20080037510A (en) | 2006-10-25 | 2007-08-02 | Ic tester |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006289383A JP5028953B2 (en) | 2006-10-25 | 2006-10-25 | IC tester |
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Publication Number | Publication Date |
---|---|
JP2008107173A true JP2008107173A (en) | 2008-05-08 |
JP5028953B2 JP5028953B2 (en) | 2012-09-19 |
Family
ID=39440643
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (2)
Country | Link |
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JP (1) | JP5028953B2 (en) |
KR (1) | KR20080037510A (en) |
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JP5028953B2 (en) | 2012-09-19 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091014 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100827 |
|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120611 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150706 Year of fee payment: 3 |
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LAPS | Cancellation because of no payment of annual fees |