JP2008180616A - Test auxiliary circuit and test method for semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a test auxiliary circuit for a semiconductor device which can test a plurality of DUTs easily and simultaneously, even if a tester with a small number of channels is used or the number of DUT signal pins is large. <P>SOLUTION: The test auxiliary circuit includes test unit circuits having a number equal to that of DUT signal pins, and a defect detection circuit for detecting defects of the plurality of DUTs. Each test unit circuit includes unit circuits having a number equal to that of DUTs. Each unit circuit includes a switch connected between an input terminal for an input value/output expected value and a two-way terminal connected to the corresponding DUT signal pin, a circuit for comparing the voltage of a signal output through the DUT signal pin with a determination reference voltage, a circuit for comparing voltage comparison results with the output expected value, and a circuit for outputting test results corresponding to the expected value comparison results. The defect detection circuit includes resistance elements for pulling up or pulling down the respective signal lines, the resistance elements having a number equal to that of the DUTs. Corresponding DUT test results are wired-connected to the respective signal lines. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、複数の半導体デバイスを同時にテストするためのテスト補助回路およびそのテスト方法に関するものである。   The present invention relates to a test auxiliary circuit for simultaneously testing a plurality of semiconductor devices and a test method thereof.

図３は、半導体デバイスをテストする時の従来の構成を表す概念図である。同図には、左側に、所定数のテスターチャンネルを有するテスター１０と、右側に、複数のＤＵＴ（Device Under Test：テストされる半導体デバイス）１４（ＤＵＴ１，ＤＵＴ２，…）とが描かれている。複数のＤＵＴ１，ＤＵＴ２，…は、同一の構成、同一の信号ピンを有するもので、同じ入力信号に応じて同様に動作するものである。   FIG. 3 is a conceptual diagram showing a conventional configuration when testing a semiconductor device. In the figure, a tester 10 having a predetermined number of tester channels is depicted on the left side, and a plurality of DUTs (Device Under Test) 14 (DUT1, DUT2,...) Are depicted on the right side. . The plurality of DUTs 1, DUTs 2,... Have the same configuration and the same signal pins, and operate similarly in response to the same input signal.

半導体デバイスは、入力ピン、出力ピン、双方向ピン等を含む、複数の信号ピンを備えている。同図には、一例として、２ｍＡと４ｍＡという、電流駆動能力の異なる複数の双方向ピンが描かれている。図３は、複数のＤＵＴ１４のテストを同時に行う時の構成を表したもので、各々のＤＵＴ１，ＤＵＴ２，…の各々の外部ピンと、テスター１０の各々のチャンネルとが１対１に接続されている。   The semiconductor device includes a plurality of signal pins including input pins, output pins, bidirectional pins, and the like. In the figure, as an example, a plurality of bidirectional pins of 2 mA and 4 mA having different current driving capabilities are drawn. FIG. 3 shows a configuration when a plurality of DUTs 14 are simultaneously tested. Each external pin of each DUT1, DUT2,... And each channel of the tester 10 are connected on a one-to-one basis. .

ＤＵＴ１４のテストの時には、テスター１０の各々のチャンネルと、各々のＤＵＴ１４の各々の信号ピンとを１対１で接続して、ＤＵＴ１４への信号入力、ＤＵＴ１４の出力信号とその出力期待値との比較、信号電圧等のＤＣ特性の判定を行う。   When testing the DUT 14, each channel of the tester 10 and each signal pin of each DUT 14 are connected in a one-to-one relationship, and a signal input to the DUT 14 is compared with an output signal of the DUT 14 and its expected output value. DC characteristics such as signal voltage are determined.

テスト工程のスループットを向上させるために、複数のＤＵＴ１４を同時にテストする場合、上記のように、１つのＤＵＴで使用するテスターチャンネル数を、同時にテストを行うＤＵＴ１４の個数で乗算した数のテスターチャンネルを用いてテストを行うことが多い。そのため、チャンネル数の少ないテスター１０を使用する時や、ＤＵＴ１４の信号ピン数が多い時は、複数のＤＵＴ１４を同時にテストすることが困難になる。   When testing a plurality of DUTs 14 simultaneously in order to improve the throughput of the test process, as described above, the number of tester channels used by one DUT is multiplied by the number of DUTs 14 to be tested simultaneously. Often used for testing. Therefore, when using the tester 10 with a small number of channels or when the number of signal pins of the DUT 14 is large, it becomes difficult to test a plurality of DUTs 14 at the same time.

このような問題を回避するためには、テスト時に使用するテスターチャンネルを減らすことが有効な回避策である。この回避策を適用する従来技術として、特許文献１の半導体集積回路の試験装置および方法等の手法が提案されている。   In order to avoid such a problem, it is an effective workaround to reduce the number of tester channels used during the test. As a prior art to which this avoidance measure is applied, a technique such as a test apparatus and method for a semiconductor integrated circuit disclosed in Patent Document 1 has been proposed.

ここで、特許文献１には、例えば、ｘ個の出力信号数を有する被測定半導体集積回路の各出力信号と前記ｘ個の期待値とをそれぞれ比較して両者の一致・不一致を検出する前記ｘ個の比較手段と、該ｘ個の比較手段によるそれぞれの比較結果の論理積をとることにより被測定半導体集積回路の良否を判定する判定信号を出力する論理積手段とを設けたことを特徴とする半導体集積回路の試験装置が開示されている。   Here, in Patent Document 1, for example, the output signals of the semiconductor integrated circuit to be measured having x number of output signals and the x expected values are respectively compared to detect the coincidence / mismatch between the two. x comparison means, and logical product means for outputting a determination signal for judging the quality of the semiconductor integrated circuit to be measured by taking the logical product of the comparison results of the x comparison means. A semiconductor integrated circuit testing apparatus is disclosed.

しかし、特許文献１の試験装置には、ＤＵＴへの信号入力の手段がないため、入力ピンや双方向ピンが用いられている時にはテストを行うことができなかった。また、特許文献１では、信号電圧測定等のＤＣ特性テストが行えないという問題も残されていた。   However, since the test apparatus of Patent Document 1 does not have a means for inputting a signal to the DUT, the test cannot be performed when an input pin or a bidirectional pin is used. Further, in Patent Document 1, there remains a problem that a DC characteristic test such as signal voltage measurement cannot be performed.

特開２００３−８４０４５号公報JP 2003-84045 A

本発明の目的は、前記従来技術に基づく問題点を解消し、チャンネル数の少ないテスターを使用する時や、ＤＵＴの信号ピン数が多い時であっても、容易に複数のＤＵＴを同時にテストすることができる半導体デバイスのテスト補助回路およびそのテスト方法を提供することにある。   An object of the present invention is to solve the problems based on the above prior art and easily test a plurality of DUTs simultaneously even when using a tester with a small number of channels or when the number of signal pins of a DUT is large. It is an object to provide a test auxiliary circuit for a semiconductor device and a test method thereof.

上記目的を達成するために、本発明の第１の形態は、テスターと半導体デバイスとの間に配置され、複数の前記半導体デバイスを同時にテストするためのテスト補助回路であって、
前記半導体デバイスの信号ピンの本数分のテスト単位回路と、複数の前記半導体デバイスの良／不良を検出する不良検出回路とを備え、
各々の前記テスト単位回路は、前記半導体デバイスの個数分の単位回路を備え、
各々の前記単位回路は、前記テスターから入力される入力値／出力期待値の入力端子と前記半導体デバイスの対応する信号ピンに接続される双方向端子との間に接続され、前記テスターによって、そのオン／オフが制御されるスイッチと、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較する電圧比較回路と、該電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較する期待値比較回路と、該期待値比較回路の期待値比較結果に応じたテスト結果を出力する出力駆動回路とを備え、
前記不良検出回路は、前記半導体デバイスの個数分の信号線と、各々の前記信号線をプルアップないしはプルダウンする、前記半導体デバイスの個数分の抵抗素子とを備え、
各々の前記信号線には、各々の前記テスト単位回路の、対応する半導体デバイスの信号ピンの出力信号のテスト結果がワイヤード接続され、前記テスターに入力されることを特徴とする半導体デバイスのテスト補助回路を提供するものである。 In order to achieve the above object, a first aspect of the present invention is a test auxiliary circuit that is disposed between a tester and a semiconductor device and simultaneously tests a plurality of the semiconductor devices,
A test unit circuit for the number of signal pins of the semiconductor device, and a defect detection circuit for detecting good / bad of the plurality of semiconductor devices,
Each of the test unit circuits includes unit circuits for the number of the semiconductor devices,
Each of the unit circuits is connected between an input terminal of an input value / output expected value input from the tester and a bidirectional terminal connected to a corresponding signal pin of the semiconductor device. A switch for controlling on / off, a voltage comparison circuit for comparing a voltage of an output signal of a corresponding signal pin of the semiconductor device and a determination reference voltage input from the tester, and a voltage comparison result of the voltage comparison circuit And an expected value comparison circuit that compares the expected output value input from the tester, and an output drive circuit that outputs a test result according to the expected value comparison result of the expected value comparison circuit,
The defect detection circuit includes signal lines for the number of the semiconductor devices, and resistance elements for the number of the semiconductor devices for pulling up or pulling down the signal lines.
The test result of the output signal of the signal pin of the corresponding semiconductor device of each of the test unit circuits is wired to each of the signal lines, and is input to the tester. A circuit is provided.

ここで、第２の形態として、第１の形態の半導体デバイスのテスト補助回路であって、
各々の前記テスト単位回路は、さらに、前記スイッチと並列に、前記テスターから入力される入力値／出力期待値の入力端子と前記半導体デバイスの信号ピンに接続される双方向端子との間に接続され、前記テスターによって、そのイネーブル状態／ディセーブル状態が制御される３ステートバッファを備えることが好ましい。 Here, as a second form, a test auxiliary circuit for the semiconductor device of the first form,
Each of the test unit circuits is further connected in parallel with the switch between an input terminal of an input value / expected output value input from the tester and a bidirectional terminal connected to a signal pin of the semiconductor device. The tester preferably includes a three-state buffer whose enable / disable state is controlled.

また、本発明の第３の形態として、第２の形態の半導体デバイスのテスト補助回路であって、
各々の前記テスト単位回路は、さらに、前記半導体デバイスの信号ピンの出力信号のＤＣ特性テストを行う時に、各々の前記信号ピンの電流駆動能力に合わせた負荷を各々の前記信号ピンに与える負荷電流発生源を備えることが好ましい。 A third form of the present invention is a test auxiliary circuit for a semiconductor device of the second form,
Each of the test unit circuits further provides a load current applied to each of the signal pins in accordance with a current driving capability of each of the signal pins when performing a DC characteristic test of the output signal of the signal pin of the semiconductor device. It is preferable to provide a generation source.

また、本発明の第４の形態として、前記負荷電流発生源は、電源と前記半導体デバイスの信号ピンに接続される双方向端子との間に直列に接続された第１のスイッチおよび第１の抵抗素子と、前記半導体デバイスの信号ピンに接続される双方向端子とグランドとの間に直列に接続された第２の抵抗素子および第２のスイッチとを備えることが好ましい。   As a fourth mode of the present invention, the load current generation source includes a first switch and a first switch connected in series between a power source and a bidirectional terminal connected to a signal pin of the semiconductor device. It is preferable to include a resistance element, a second resistance element and a second switch connected in series between a bidirectional terminal connected to the signal pin of the semiconductor device and the ground.

また、本発明は、第５の形態として、第１〜第４の形態のいずれかに記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
前記スイッチをオンとし、前記テスターから、１つの入力値を前記スイッチを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記電圧比較回路により、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較し、
前記期待値比較回路により、前記電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較し、
前記出力駆動回路により、前記期待値比較回路の期待値比較結果に応じたテスト結果を、前記不良検出回路の対応する信号線上に出力し、
前記不良検出回路により、各々の前記半導体デバイスの良／不良を検出し、その良／不良検出結果を前記テスターに入力することによって、複数の前記半導体デバイスの入力電圧特性のテストを同時に行うことを特徴とする半導体デバイスのテスト方法を提供する。 Moreover, the present invention is a test method for simultaneously testing a plurality of the semiconductor devices with the tester using the test auxiliary circuit according to any one of the first to fourth embodiments as a fifth embodiment,
In each of the test unit circuits,
Turn on the switch, input one input value from the tester to the corresponding signal pin of the plurality of semiconductor devices through the switch,
The voltage comparison circuit compares the voltage of the output signal of the corresponding signal pin of the semiconductor device with the determination reference voltage input from the tester,
The expected value comparison circuit compares the voltage comparison result of the voltage comparison circuit with the output expected value input from the tester,
The output drive circuit outputs a test result corresponding to the expected value comparison result of the expected value comparison circuit on a corresponding signal line of the defect detection circuit,
The defect detection circuit detects the good / failure of each of the semiconductor devices, and inputs the good / failure detection result to the tester, thereby simultaneously testing the input voltage characteristics of the plurality of semiconductor devices. A semiconductor device test method is provided.

また、本発明は、第６の形態として、第１〜第４の形態のいずれかに記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
前記スイッチをオンとし、前記テスターから、１つの入力値を前記スイッチを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記テスターで全ての前記半導体デバイスのリーク電流値の和を測定することによって、複数の前記半導体デバイスのリーク電流のテストを同時に行うことを特徴とする半導体デバイスのテスト方法を提供する。 Moreover, the present invention is a test method for simultaneously testing a plurality of the semiconductor devices with the tester using the test auxiliary circuit according to any one of the first to fourth embodiments as a sixth embodiment,
In each of the test unit circuits,
Turn on the switch, input one input value from the tester to the corresponding signal pin of the plurality of semiconductor devices through the switch,
There is provided a test method for a semiconductor device, wherein a test of leak currents of a plurality of the semiconductor devices is simultaneously performed by measuring a sum of leak current values of all the semiconductor devices by the tester.

ここで、第７の形態として、第６の形態の半導体デバイスのテスト方法であって、
各々の前記テスト単位回路において、
１つの半導体デバイスに対応する単位回路のスイッチをオン、その他のスイッチをオフとし、
前記テスターで１つの前記半導体デバイスのリーク電流を測定することを、全ての前記半導体デバイスについて繰り返し行うことによって、前記リーク電流のテストで不良が検出された半導体デバイスを特定することが好ましい。 Here, as a seventh embodiment, there is provided a semiconductor device test method according to a sixth embodiment,
In each of the test unit circuits,
Switch on the unit circuit corresponding to one semiconductor device, turn off the other switches,
Preferably, the measurement of the leakage current of one semiconductor device by the tester is repeatedly performed for all the semiconductor devices, thereby identifying the semiconductor device in which a defect is detected in the leakage current test.

また、本発明は、第８の形態として、第２〜第４の形態のいずれかに記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
前記スイッチをオフ、かつ、前記３ステートバッファをイネーブル状態とし、前記テスターから、１つの入力値を前記３ステートバッファを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記電圧比較回路により、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較し、
前記期待値比較回路により、前記電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較し、
前記出力駆動回路により、前記期待値比較回路の期待値比較結果に応じたテスト結果を、前記不良検出回路の対応する信号線上に出力し、
前記不良検出回路により、各々の前記半導体デバイスの良／不良を検出し、その良／不良検出結果を前記テスターに入力することによって、複数の前記半導体デバイスのファンクションテストを同時に行うことを特徴とする半導体デバイスのテスト方法を提供する。 In addition, the present invention provides a test method for simultaneously testing a plurality of the semiconductor devices with the tester using the test auxiliary circuit according to any one of the second to fourth aspects as an eighth aspect,
In each of the test unit circuits,
Turning off the switch and enabling the 3-state buffer, and inputting one input value from the tester to a corresponding signal pin of the plurality of semiconductor devices via the 3-state buffer;
The voltage comparison circuit compares the voltage of the output signal of the corresponding signal pin of the semiconductor device with the determination reference voltage input from the tester,
The expected value comparison circuit compares the voltage comparison result of the voltage comparison circuit with the output expected value input from the tester,
The output drive circuit outputs a test result corresponding to the expected value comparison result of the expected value comparison circuit on a corresponding signal line of the defect detection circuit,
A function test of a plurality of the semiconductor devices is performed simultaneously by detecting good / defective of each of the semiconductor devices by the defect detection circuit and inputting the good / defective detection result to the tester. A method for testing a semiconductor device is provided.

また、本発明は、第９の形態として、第３または第４の形態に記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
負荷電流発生源により、前記半導体デバイスの各々の信号ピンの電流駆動能力に合わせた負荷を、各々の前記半導体デバイスの信号ピンに与え、
前記スイッチをオフ、かつ、前記３ステートバッファをイネーブル状態とし、前記テスターから、１つの入力値を前記３ステートバッファを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記電圧比較回路により、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較し、
前記期待値比較回路により、前記電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較し、
前記出力駆動回路により、前記期待値比較回路の期待値比較結果に応じたテスト結果を、前記不良検出回路の対応する信号線上に出力し、
前記不良検出回路により、各々の前記半導体デバイスの良／不良を検出し、その良／不良検出結果を前記テスターに入力することによって、複数の前記半導体デバイスの出力電圧特性のテストを同時に行うことを特徴とする半導体デバイスのテスト方法を提供する。 Moreover, the present invention is a test method for simultaneously testing a plurality of the semiconductor devices with the tester using the test auxiliary circuit according to the third or fourth embodiment as a ninth embodiment,
In each of the test unit circuits,
A load matching the current driving capability of each signal pin of the semiconductor device is applied to the signal pin of each semiconductor device by a load current generation source,
Turning off the switch and enabling the 3-state buffer, and inputting one input value from the tester to the corresponding signal pins of the semiconductor devices via the 3-state buffer;
The voltage comparison circuit compares the voltage of the output signal of the corresponding signal pin of the semiconductor device with the determination reference voltage input from the tester,
The expected value comparison circuit compares the voltage comparison result of the voltage comparison circuit with the output expected value input from the tester,
The output drive circuit outputs a test result corresponding to the expected value comparison result of the expected value comparison circuit on a corresponding signal line of the defect detection circuit,
The defect detection circuit detects the pass / fail of each of the semiconductor devices, and inputs the pass / fail detection result to the tester to simultaneously test the output voltage characteristics of the plurality of the semiconductor devices. A semiconductor device test method is provided.

本発明によれば、１つのＤＵＴをテストする場合に必要となるテスターチャンネル数に加えて、数本のテスターチャンネルの増加だけで、複数のＤＵＴを同時にテストすることができる。また、複数のＤＵＴを同時にテストする際に、テストの不良検出能力が低下することがない。その結果、チャンネル数の少ないテスターを使用する時や、ＤＵＴの信号ピン数が多い時であっても、容易に複数のＤＵＴを同時にテストすることができるようになる。   According to the present invention, in addition to the number of tester channels required when testing one DUT, a plurality of DUTs can be tested at the same time only by increasing the number of tester channels. Also, when testing a plurality of DUTs simultaneously, the test failure detection capability does not decrease. As a result, even when a tester with a small number of channels is used or when the number of signal pins of the DUT is large, a plurality of DUTs can be easily tested simultaneously.

以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体デバイスのテスト補助回路およびそのテスト方法を詳細に説明する。   Hereinafter, a test auxiliary circuit for a semiconductor device and a test method thereof according to the present invention will be described in detail with reference to preferred embodiments shown in the accompanying drawings.

図１は、本発明の半導体デバイスのテスト補助回路を適用して半導体デバイスをテストする時の構成を表す概念図である。図１中、左側に、所定数のテスターチャンネルを有するテスター１０と、中央に、本実施形態のテスト補助回路１２と、右側に、同時にテストする複数のＤＵＴ１４（ＤＵＴ１，ＤＵＴ２，…）とが描かれている。なお、テスター１０とＤＵＴ１４は、図３に示す従来構成のものと同じものであるとする。   FIG. 1 is a conceptual diagram showing a configuration when a semiconductor device is tested by applying the semiconductor device test auxiliary circuit of the present invention. In FIG. 1, a tester 10 having a predetermined number of tester channels on the left side, a test auxiliary circuit 12 of the present embodiment on the center, and a plurality of DUTs 14 (DUT1, DUT2,...) To be tested simultaneously on the right side. It is. It is assumed that the tester 10 and the DUT 14 are the same as those of the conventional configuration shown in FIG.

ここで、テスター１０は、所定の電源電圧を出力するテスターチャンネル、ＤＵＴ１４の出力信号のＨ，Ｌの電圧を判定するための判定基準電圧を出力するテスターチャンネル、ＤＵＴ１４の各々の信号ピンに対応する入力値／出力期待値を出力するテスターチャンネル、各々のＤＵＴ１４の不良検出信号が入力されるテスターチャンネル、テスト補助回路１２を制御するための制御信号を出力するテスターチャンネル（図示省略）等を含む。   Here, the tester 10 corresponds to a tester channel that outputs a predetermined power supply voltage, a tester channel that outputs a determination reference voltage for determining the H and L voltages of the output signal of the DUT 14, and a signal pin of the DUT 14. It includes a tester channel that outputs an input value / output expected value, a tester channel to which a defect detection signal of each DUT 14 is input, a tester channel (not shown) that outputs a control signal for controlling the test auxiliary circuit 12, and the like.

また、各々のＤＵＴ１，ＤＵＴ２，…は、同じ内部構造、信号ピンを有し、同じ入力信号に応じて同じように動作する半導体デバイスである。なお、以下の説明において、信号ピンは、電源ピン、グランドピンを除く、入力ピン、出力ピン（オープンドレイン出力、オープンソース出力、３ステート出力等を含む）、双方向ピンなどのように、実際に信号のやり取りを行うものの１つとして使用する。   Each of the DUT1, DUT2,... Is a semiconductor device having the same internal structure and signal pins and operating in the same manner in response to the same input signal. In the following explanation, signal pins are actually input pins, output pins (including open drain output, open source output, 3-state output, etc.), bidirectional pins, etc., excluding power supply pins and ground pins. It is used as one of the devices that exchange signals.

テスト補助回路１２は、複数のＤＵＴ１４を同時にテストする場合に使用する補助回路であって（ＤＵＴ１４を１つずつ順次テストすることも可能である）、テスター１０と複数のＤＵＴ１４との間に配置されている。テスト補助回路１２は、不良検出回路１６と、ＤＵＴ１４の信号ピンの本数分のｉ個のテスト単位回路１８（ＴＵ１，ＴＵ２，…，ＴＵｉ）とによって構成されている。   The test auxiliary circuit 12 is an auxiliary circuit used when simultaneously testing a plurality of DUTs 14 (the DUTs 14 can be sequentially tested one by one), and is arranged between the tester 10 and the plurality of DUTs 14. ing. The test auxiliary circuit 12 includes a defect detection circuit 16 and i test unit circuits 18 (TU1, TU2,... TUi) corresponding to the number of signal pins of the DUT 14.

不良検出回路１６は、各々のＤＵＴ１，２，…の良／不良を検出するもので、同時にテストするＤＵＴ１４の個数分のｊ個の抵抗素子（プルアップ抵抗）２０（Ｒ１，Ｒ２，…）、および、信号線２２（Ｌ１，Ｌ２，…）を備えている。   The defect detection circuit 16 detects good / bad of each DUT 1, 2,..., J resistance elements (pull-up resistors) 20 (R1, R2,...) Corresponding to the number of DUTs 14 to be tested at the same time. In addition, signal lines 22 (L1, L2,...) Are provided.

各々の抵抗素子Ｒ１，Ｒ２，…の一方の端子には、所定の電源電圧を出力するテスターチャンネルが接続され、その他方の端子には、各々の信号線Ｌ１，Ｌ２，…が接続されている。また、各々の信号線Ｌ１，Ｌ２，…には、各々のテスト単位回路ＴＵ１，ＴＵ２，…の、同時にテストするＤＵＴ１，ＤＵＴ２，…の出力信号の出力端子が共通に接続されている（ワイヤードＡＮＤ接続されている）。   A tester channel for outputting a predetermined power supply voltage is connected to one terminal of each resistance element R1, R2,..., And each signal line L1, L2,. . Are connected in common to the output lines of the output signals of the DUT1, DUT2,... To be tested simultaneously of each of the test unit circuits TU1, TU2,. It is connected).

例えば、信号線Ｌ１には、各々のテスト単位回路ＴＵ１，ＴＵ２，…，ＴＵｎの、ＤＵＴ１の全ての信号ピンの出力信号の出力端子が共通に接続されている。他の信号線Ｌ２，Ｌ３，…についても同様である。   For example, output terminals of output signals of all signal pins of the DUT 1 of the test unit circuits TU1, TU2,..., TUn are commonly connected to the signal line L1. The same applies to the other signal lines L2, L3,.

テスト単位回路１８は、同時にテストする全てのＤＵＴ１４の同一の信号ピンのテストを補助する回路である。テスター１０の判定基準電圧を出力するテスターチャンネルが全てのテスト単位回路１８に共通に接続され、入力値／出力期待値を出力する各々のテスターチャンネルが、ＤＵＴ１４の各々の信号ピンに対応するテスト単位回路１８に接続されている。また、各々のテスト単位回路１８には、全てのＤＵＴ１４の対応する信号ピンが接続されている。   The test unit circuit 18 is a circuit that assists in testing the same signal pins of all the DUTs 14 to be tested at the same time. A tester channel that outputs a judgment reference voltage of the tester 10 is connected in common to all the test unit circuits 18, and each tester channel that outputs an input value / output expected value corresponds to each signal pin of the DUT 14. The circuit 18 is connected. Each test unit circuit 18 is connected to corresponding signal pins of all DUTs 14.

例えば、１本目の信号ピン（図１に示すＤＵＴ１４において、各々のＤＵＴ１，ＤＵＴ２，…の上側の信号ピンから順に１本目の信号ピン、２本目の信号ピン、…とする）に対応するテスト単位回路ＴＵ１には、同時にテストする全てのＤＵＴ１，ＤＵＴ２，…の１本目の信号ピンが接続されている。各々のＤＵＴ１，ＤＵＴ２，…の２本目以降の信号ピンについても同様である。   For example, the test unit corresponding to the first signal pin (in the DUT 14 shown in FIG. 1, the first signal pin, the second signal pin,... In order from the upper signal pin of each DUT1, DUT2,...). The first signal pins of all the DUT1, DUT2,... To be tested simultaneously are connected to the circuit TU1. The same applies to the second and subsequent signal pins of each DUT1, DUT2,.

続いて、テスト単位回路１８について具体例を挙げて説明する。   Next, the test unit circuit 18 will be described with a specific example.

図２は、図１に示すテスト単位回路の構成を表す回路図である。同図は、１本目の信号ピンに対応するテスト単位回路ＴＵ１であって、ＤＵＴ１４の個数分のｊ個の単位回路２４（ＵＣ１，ＵＣ２，…）を含む。各々の単位回路２４は、スイッチ２６と、３ステートバッファ２８と、負荷電流発生源３０と、電圧比較回路３２と、期待値比較回路３４と、出力駆動回路３６とによって構成されている。   FIG. 2 is a circuit diagram showing the configuration of the test unit circuit shown in FIG. The figure shows a test unit circuit TU1 corresponding to the first signal pin, and includes j unit circuits 24 (UC1, UC2,...) Corresponding to the number of DUTs 14. Each unit circuit 24 includes a switch 26, a three-state buffer 28, a load current generation source 30, a voltage comparison circuit 32, an expected value comparison circuit 34, and an output drive circuit 36.

ここで、テスト単位回路１８は、前述の通り、ＤＵＴ１４の信号ピンの本数分のｉ個が設けられている。ここでは、ｍ本目（ｍは１〜ｉの整数）の信号ピンに対応するテスト単位回路をＴＵｍとし、その内部で使用される素子名や信号名の後ろに同じｍを付けている。テスト単位回路ＴＵ１の内部で使用される素子名は、例えば、スイッチＳＷ１１、テスト単位回路ＴＵ２ではスイッチＳＷ２１、…となる。   Here, as described above, the test unit circuit 18 is provided with i pieces corresponding to the number of signal pins of the DUT 14. Here, the test unit circuit corresponding to the m-th (m is an integer from 1 to i) signal pin is TUm, and the same m is appended to the element name and signal name used therein. The element names used in the test unit circuit TU1 are, for example, the switch SW11 and the test unit circuit TU2 are the switches SW21,.

また、テスト単位回路１８の中には、ＤＵＴ１４の個数分のｊ個の単位回路２４が含まれている。ここでは、ｎ個目（ｎは１〜ｊの整数）のＤＵＴ１４に対応する単位回路をＵＣｎとし、その内部で使用される素子名や信号名の後ろのｍの後ろにｎを付けている。テスト単位回路ＴＵ１において、１つ目のＤＵＴ１に対応する単位回路ＵＣ１で使用される素子名は、例えば、スイッチＳＷ１１、２つ目はスイッチＳＷ１２、…となる。   The test unit circuit 18 includes j unit circuits 24 corresponding to the number of DUTs 14. Here, the unit circuit corresponding to the n-th (n is an integer from 1 to j) DUT 14 is UCn, and n is added after m after the element name and signal name used therein. In the test unit circuit TU1, the element names used in the unit circuit UC1 corresponding to the first DUT1 are, for example, the switch SW11, the second switch SW12,.

以下、ＤＵＴ１４の１本目の信号ピンに対応するテスト単位回路ＴＵ１の単位回路ＵＣ１を例に挙げて説明するが、他のテスト単位回路ＴＵ１，ＴＵ２，ＴＵ３，…，ＴＵｉの単位回路ＵＣｍについても同様である。   Hereinafter, the unit circuit UC1 of the test unit circuit TU1 corresponding to the first signal pin of the DUT 14 will be described as an example, but the same applies to the unit circuits UCm of the other test unit circuits TU1, TU2, TU3,. It is.

スイッチＳＷ１１は、テスター１０から入力される入力値／出力期待値の入力端子ＳＩＮ１とＤＵＴ１の１本目の信号ピンに接続される双方向端子ＩＯ１１との間に接続されている。スイッチＳＷ１１は、テスター１０から入力される制御信号によって、そのオン／オフが制御される。スイッチＳＷ１１がオフの時、入力端子ＳＩＮ１と双方向端子ＩＯ１１との間はオープン状態となり、オンの時、両者の間がスイッチＳＷ１１を介して接続される。   The switch SW11 is connected between the input terminal SIN1 of the input value / output expected value input from the tester 10 and the bidirectional terminal IO11 connected to the first signal pin of the DUT1. The switch SW11 is controlled to be turned on / off by a control signal input from the tester 10. When the switch SW11 is off, the input terminal SIN1 and the bidirectional terminal IO11 are open, and when the switch SW11 is on, the two are connected via the switch SW11.

３ステートバッファ３Ｓ１１は、スイッチＳＷ１１と並列に、入力端子ＳＩＮ１と双方向端子ＩＯ１１との間に接続されている。３ステートバッファ３Ｓ１１は、テスター１０から入力される制御信号ＥＮ１１によって制御され、制御信号ＥＮ１１がＬ（ローレベル）の時にディセーブル状態となり、双方向端子ＩＯ１１はハイインピーダンス状態となる。また、３ステートバッファ３Ｓ１１は、制御信号ＥＮ１１がＨ（ハイレベル）の時にイネーブル状態となり、双方向端子ＩＯ１１は３ステートバッファ３Ｓ１１により駆動される。   The 3-state buffer 3S11 is connected between the input terminal SIN1 and the bidirectional terminal IO11 in parallel with the switch SW11. The 3-state buffer 3S11 is controlled by a control signal EN11 input from the tester 10, and is disabled when the control signal EN11 is L (low level), and the bidirectional terminal IO11 is in a high impedance state. The 3-state buffer 3S11 is enabled when the control signal EN11 is H (high level), and the bidirectional terminal IO11 is driven by the 3-state buffer 3S11.

ここで、３ステートバッファ３Ｓ１１は、ＤＵＴ１の信号ピン（入力ピンないしは入力モードの双方向ピン）に対応する電流駆動能力のものを使用する。   Here, as the 3-state buffer 3S11, one having a current drive capability corresponding to the signal pin (input pin or input mode bidirectional pin) of the DUT 1 is used.

また、スイッチＳＷ１１および３ステートバッファ３Ｓ１１は、同時にオンおよびイネーブル状態になることはなく、ＤＵＴ１の１本目の信号ピンが、入力ピンないしは入力モードの双方向ピンの場合に限り、そのＤＣ特性テスト時にはスイッチＳＷ１１だけがオンとされ、ファンクションテスト時に、３ステートバッファ３Ｓ１１だけがイネーブル状態とされる。一方、ＤＵＴ１の１本目の信号ピンが、出力ピンないしは出力モードの双方向ピンの場合には、テスト時に、オフおよびディセーブル状態とされる。   Further, the switch SW11 and the 3-state buffer 3S11 are not simultaneously turned on and enabled, and only when the first signal pin of the DUT 1 is an input pin or a bidirectional pin in the input mode, when the DC characteristic test is performed. Only the switch SW11 is turned on, and only the 3-state buffer 3S11 is enabled during the function test. On the other hand, when the first signal pin of DUT 1 is an output pin or an output mode bidirectional pin, it is turned off and disabled during the test.

負荷電流発生源ＲＩ１１は、電源と双方向端子ＩＯ１１との間に直列に接続されたスイッチＳＷ１１Ｌおよび抵抗素子Ｒ１１Ｌと、双方向端子ＩＯ１１とグランドとの間に直列に接続された抵抗素子Ｒ１１ＨおよびスイッチＳＷ１１Ｈとによって構成されている。負荷電流発生源ＲＩ１１は、ＶＯＨ／ＶＯＬテスト（出力電圧特性テスト）等の、ＤＵＴ１の１本目の信号ピンの出力信号のＤＣ特性テストを行う時に、その電流駆動能力に合わせた負荷をＤＵＴ１の１本目の信号ピンに与える。   The load current generation source RI11 includes a switch SW11L and a resistance element R11L connected in series between the power supply and the bidirectional terminal IO11, and a resistance element R11H and a switch connected in series between the bidirectional terminal IO11 and the ground. It is comprised by SW11H. When the load current generation source RI11 performs a DC characteristic test of the output signal of the first signal pin of the DUT1, such as a VOH / VOL test (output voltage characteristic test), the load current generation source RI11 outputs a load corresponding to the current drive capability of the DUT1. Give to the second signal pin.

ＤＵＴ１の１本目の信号ピンが入力ピンの場合、スイッチＳＷ１１Ｌ，ＳＷ１１Ｈは共にオフとなる。スイッチＳＷ１１Ｌ，ＳＷ１１Ｈは同時にオンとはならず、信号ピンが出力ピンないしは出力モードの双方向ピンの場合、オンする時は、一方だけがオンとなる。   When the first signal pin of DUT1 is an input pin, both switches SW11L and SW11H are turned off. The switches SW11L and SW11H are not turned on at the same time. When the signal pin is an output pin or an output mode bidirectional pin, only one of the switches is turned on.

ＤＵＴ１の１本目の信号ピンの出力信号がＬの時、スイッチＳＷ１１Ｌがオン、つまり、スイッチＳＷ１１Ｈがオフとされ、電源と双方向端子ＩＯ１１との間に抵抗素子Ｒ１１Ｌが接続される。この場合、電源から、スイッチＳＷ１１Ｌ、抵抗素子Ｒ１１Ｌ、ＤＵＴ１の１本目の信号ピンの出力バッファを構成するグランド側のトランジスタを通じて、グランドに電流が流れる。   When the output signal of the first signal pin of DUT1 is L, the switch SW11L is turned on, that is, the switch SW11H is turned off, and the resistance element R11L is connected between the power supply and the bidirectional terminal IO11. In this case, a current flows from the power supply to the ground through the transistor on the ground side that constitutes the output buffer of the first signal pin of the switch SW11L, the resistor element R11L, and DUT1.

一方、ＤＵＴの１本目の信号ピンの出力信号がＨの時、スイッチＳＷ１１Ｈがオン、つまり、スイッチＳＷ１１Ｌがオフとされ、双方向端子ＩＯ１１とグランドとの間に抵抗素子Ｒ１１Ｈが接続される。この場合、電源から、ＤＵＴ１の１本目の信号ピンの出力バッファを構成する電源側のトランジスタ、抵抗素子Ｒ１１Ｈ、スイッチＳＷ１１Ｈを通じて、グランドに電流が流れる。   On the other hand, when the output signal of the first signal pin of the DUT is H, the switch SW11H is turned on, that is, the switch SW11L is turned off, and the resistance element R11H is connected between the bidirectional terminal IO11 and the ground. In this case, a current flows from the power source to the ground through the transistor on the power source side that constitutes the output buffer of the first signal pin of the DUT 1, the resistor element R11H, and the switch SW11H.

ここでは、図１に示すように、ＤＵＴ１の１本目の信号ピンの出力バッファの電流駆動能力は２ｍＡである。従って、ＤＵＴ１の１本目の信号ピンの出力信号がＬ，Ｈである時に、その出力バッファが２ｍＡの電流を流すことができるように、抵抗素子Ｒ１１Ｌ，Ｒ１１Ｈの抵抗値が決定される。ＤＵＴ１の信号ピンの出力バッファの電流駆動能力が異なる場合も同様である。   Here, as shown in FIG. 1, the current drive capability of the output buffer of the first signal pin of the DUT 1 is 2 mA. Therefore, when the output signals of the first signal pins of DUT 1 are L and H, the resistance values of the resistance elements R11L and R11H are determined so that the output buffer can flow a current of 2 mA. The same applies when the current drive capability of the output buffer of the signal pin of DUT1 is different.

電圧比較回路ＣＯＭＰ１１の入力端子＋には、双方向端子ＩＯ１１が接続され、その入力端子−には、判定基準電圧の入力端子ＶＩＮ１が接続されている。電圧比較回路ＣＯＭＰ１１は、ＤＵＴ１の１本目の信号ピンの出力信号の電圧とテスター１０から入力される判定基準電圧とを比較し、その電圧比較結果を出力する。   A bidirectional terminal IO11 is connected to an input terminal + of the voltage comparison circuit COMP11, and an input terminal VIN1 for a determination reference voltage is connected to the input terminal −. The voltage comparison circuit COMP11 compares the voltage of the output signal of the first signal pin of the DUT 1 with the determination reference voltage input from the tester 10 and outputs the voltage comparison result.

ＤＵＴ１の１本目の信号ピンの出力信号がＬとなる時には、テスター１０からＬの判定基準電圧が入力される。一方、出力信号がＨとなる時にはＨの判定基準電圧が入力される。電圧比較回路ＣＯＭＰ１１は、ＤＵＴ１の１本目の信号ピンの出力信号のＬが、Ｌの判定基準電圧以下である場合と、出力信号のＨがＨの判定基準電圧以上の場合にＨを出力し、それ以外の場合はＬを出力する。   When the output signal of the first signal pin of the DUT 1 becomes L, the L determination reference voltage is input from the tester 10. On the other hand, when the output signal becomes H, an H determination reference voltage is input. The voltage comparison circuit COMP11 outputs H when the output signal L of the first signal pin of the DUT 1 is equal to or lower than the L determination reference voltage and when the output signal H is equal to or higher than the H determination reference voltage. Otherwise, L is output.

期待値比較回路３４となるＥＸＯＲ回路ＸＯＲ１１には、入力値／出力期待値の入力端子ＳＩＮ１、および、電圧比較回路ＣＯＭＰ１１の出力端子が接続されている。ＥＸＯＲ回路ＸＯＲ１１は、テスター１０から、入力値／出力期待値の入力端子ＳＩＮ１を介して入力される、ＤＵＴ１の１本目の信号ピンの出力信号の期待値と、電圧比較回路ＣＯＭＰ１１の電圧比較結果とを比較し、その期待値比較結果を出力する。   An input value / output expected value input terminal SIN1 and an output terminal of the voltage comparison circuit COMP11 are connected to the EXOR circuit XOR11 serving as the expected value comparison circuit 34. The EXOR circuit XOR11 receives the expected value of the output signal of the first signal pin of the DUT1 input from the tester 10 via the input terminal SIN1 of the input value / output expected value, and the voltage comparison result of the voltage comparison circuit COMP11. And output the expected value comparison result.

テスター１０からは、ＤＵＴ１の１本目の信号ピンの出力信号の論理値に対応する出力期待値が入力される。ＥＸＯＲ回路ＸＯＲ１１からは、両者が一致していればＬ、不一致であればＨが出力される。   From the tester 10, an expected output value corresponding to the logical value of the output signal of the first signal pin of the DUT 1 is input. The EXOR circuit XOR11 outputs L if the two match, and H if they do not match.

出力駆動回路３６となるＮＭＯＳＴＲ１１は、出力信号の出力端子ＯＵＴ１１とグランドとの間に接続され、そのゲートには、ＥＸＯＲ回路ＸＯＲ１１の出力端子が接続されている。ＮＭＯＳＴＲ１１は、ＥＸＯＲ回路ＸＯＲ１１の出力信号（期待値比較結果）、すなわち、ＤＵＴ１の１本目の信号ピンの出力信号に応じたテスト結果を、対応する信号線Ｌ１上に出力する。   The NMOS TR11 serving as the output drive circuit 36 is connected between the output terminal OUT11 of the output signal and the ground, and the output terminal of the EXOR circuit XOR11 is connected to the gate thereof. The NMOS TR11 outputs the test result corresponding to the output signal (expected value comparison result) of the EXOR circuit XOR11, that is, the output signal of the first signal pin of the DUT1, onto the corresponding signal line L1.

ＮＭＯＳＴＲ１１は、ＥＸＯＲ回路ＸＯＲ１１の出力信号がＬの時、すなわち、一致の時はオフとなり、Ｈの時、すなわち、不一致の時はオンとなる。ＮＭＯＳＴＲ１１がオフの時、出力端子ＯＵＴ１１が接続されている信号線Ｌ１は、プルアップされたＨを維持する。一方、ＮＭＯＳＴＲ１１がオンの時には、信号線Ｌ１が、ＮＭＯＳＴＲ１１を介してディスチャージされ、Ｌとなる。   The NMOS TR11 is turned off when the output signal of the EXOR circuit XOR11 is L, that is, when it is coincident, and is turned on when it is H, that is, when it is not coincident. When the NMOS TR11 is off, the signal line L1 to which the output terminal OUT11 is connected maintains the pulled up H. On the other hand, when the NMOS TR11 is on, the signal line L1 is discharged through the NMOS TR11 and becomes L.

なお、スイッチＳＷｍｎのオン／オフを制御する制御信号、３ステートバッファ３Ｓｍｎのイネーブル状態／ディセーブル状態を制御する制御信号ＥＮｍｎ、負荷電流発生源ＲＩｍｎのスイッチＳＷｍｎＬ，ＳＷｍｎＨのオン／オフを制御する制御信号は、テスター１０から供給される。   A control signal for controlling on / off of the switch SWmn, a control signal ENmn for controlling the enable / disable state of the 3-state buffer 3Smn, and a control for controlling on / off of the switches SWmnL and SWmnH of the load current generation source RImn. The signal is supplied from the tester 10.

各々のテスト単位回路１８には、同時にテストが行われる複数のＤＵＴ１４の同一本目の信号ピンが接続される。入力端子ＳＩＮ１，ＶＩＮ１はテスト単位回路１８毎に１つである。すなわち、各々のテスト単位回路１８内において、入力端子ＳＩＮ１と全てのスイッチＳＷｍｎの一方の端子は共通に接続されている。また、入力端子ＶＩＮ１と全ての比較回路ＣＯＭＰｍｎの入力端子−は共通に接続されている。   Each test unit circuit 18 is connected to the same signal pin of a plurality of DUTs 14 to be tested simultaneously. There is one input terminal SIN1, VIN1 for each test unit circuit 18. That is, in each test unit circuit 18, the input terminal SIN1 and one terminal of all the switches SWmn are connected in common. The input terminal VIN1 and the input terminals − of all the comparison circuits COMPmn are connected in common.

次に、本発明の半導体デバイスのテスト方法に従って、図１および図２に示すテスト補助回路１２を用いて、複数のＤＵＴ１４をテストする時の動作について説明する。   Next, the operation when testing a plurality of DUTs 14 using the test auxiliary circuit 12 shown in FIGS. 1 and 2 according to the semiconductor device test method of the present invention will be described.

まず、入力ピンないしは入力モードの双方向ピンの場合のテスト時の動作を説明する。この場合、負荷電流発生源３０は使用しないため、全てのテスト単位回路１８の負荷電流発生源３０のスイッチＳＷｍｎＬ，ＳＷｍｎＨをオフとする。   First, the operation at the time of testing in the case of an input pin or a bidirectional pin in input mode will be described. In this case, since the load current generation source 30 is not used, the switches SWmnL and SWmnH of the load current generation sources 30 of all the test unit circuits 18 are turned off.

ファンクションテストを行う場合、全てのテスト単位回路１８のスイッチ２６をオフとし、制御信号ＥＮｍｎをＨとして３ステートバッファ２８をイネーブル状態にする。これにより、テスター１０から、入力端子ＳＩＮｍを介して入力された１つの入力値は、３ステートバッファ２８によってバッファリングされ、さらに、各々のＤＵＴ１４に対応する双方向端子ＩＯｍｎから出力され、全てのＤＵＴ１４の対応する入力ピンないしは入力モードの双方向ピンに入力される。   When performing a function test, the switches 26 of all the test unit circuits 18 are turned off, the control signal ENmn is set to H, and the three-state buffer 28 is enabled. As a result, one input value input from the tester 10 via the input terminal SINm is buffered by the three-state buffer 28 and further output from the bidirectional terminal IOmn corresponding to each DUT 14, and all the DUTs 14 are output. Are input to the corresponding input pins or bidirectional pins of the input mode.

ファンクションテストでは、全てのＤＵＴ１４が、テスター１０からテスト単位回路１８を介して入力された入力値に応じて同様に動作する。その結果、全てのＤＵＴ１４の出力ピンないしは出力モードの双方向ピンから出力信号が出力され、対応するテスト単位回路１８に入力される。ＤＵＴ１４の出力ピンないしは出力モードの双方向ピンの出力信号のファンクションテスト時の動作については後述する。   In the function test, all DUTs 14 operate in the same manner according to the input values input from the tester 10 via the test unit circuit 18. As a result, output signals are output from the output pins of all the DUTs 14 or the bidirectional pins in the output mode, and input to the corresponding test unit circuits 18. The operation during the function test of the output signal of the output pin of the DUT 14 or the bidirectional pin of the output mode will be described later.

また、ＶＩＨ／ＶＩＬ（入力電圧特性）テスト、リークテスト（リーク電流のテスト）等の、入力信号のＤＣ特性テストを行う場合、スイッチ２６をオンとし、制御信号ＥＮｍｎをＬとして３ステートバッファ２８をディセーブル状態にする。この場合、入力端子ＳＩＮｍと双方向端子ＩＯｍｎは、スイッチＳＷｍｎを介して接続される。つまり、入力値を出力する各々のテスターチャンネルと全てのＤＵＴ１４の対応する同一本目の信号ピンとがダイレクトに接続される。   Further, when performing DC characteristics tests of input signals such as VIH / VIL (input voltage characteristics) test and leak test (leak current test), the switch 26 is turned on, the control signal ENmn is set to L, and the three-state buffer 28 is set. Disable state. In this case, the input terminal SINm and the bidirectional terminal IOmn are connected via the switch SWmn. That is, each tester channel that outputs an input value is directly connected to the corresponding first signal pin of all the DUTs 14.

ＶＩＨ／ＶＩＬのテストは、その判定をファンクションテストの場合の出力値を用いて行う。そのため、テスターチャンネルと全てのＤＵＴの対応する同一本目の信号ピンとをダイレクトに接続した状態でテストを行うことによって、ファンクションテストの場合と同様に、どのＤＵＴで不良が発生したのか（どのＤＵＴがフェイルしたのか）を特定することができる。   The VIH / VIL test is performed using the output value in the case of the function test. Therefore, by performing the test in a state where the tester channel and the corresponding signal pins corresponding to all the DUTs are directly connected, as in the case of the function test, which DUT has failed (which DUT has failed). Can be specified).

一方、リークテストは、テスター１０で全てのＤＵＴ１４のリーク電流値の和を測定することによって行う。そのため、上記のように、全てのスイッチ２６を同時にオンにすると、複数のＤＵＴ１４のうちの少なくとも１つのＤＵＴ１４においてリーク不良が発生したことは検出できるが、どのＤＵＴ１４でリーク不良が発生したのかを特定することができない。   On the other hand, the leak test is performed by measuring the sum of the leak current values of all the DUTs 14 with the tester 10. Therefore, as described above, when all the switches 26 are turned on at the same time, it is possible to detect that a leak failure has occurred in at least one DUT 14 of the plurality of DUTs 14, but it is possible to identify which DUT 14 has the leak failure. Can not do it.

リーク不良が検出されたＤＵＴ１４を特定する場合、例えば、ＤＵＴ１をテストするために、全てのテスト単位回路１８においてＳＷｍ１をオン、その他のスイッチＳＷｍｎ（スイッチＳＷｍ１を除く）をオフとし、制御信号ＥＮｍｎをＬとする。これにより、テスターチャンネルとＤＵＴ１の対応する全ての入力ピンないしは入力モードの双方向ピンとがダイレクトに接続された状態となる。この状態でテストを行う。   When specifying the DUT 14 in which a leak failure is detected, for example, in order to test the DUT 1, the SWm 1 is turned on in all the test unit circuits 18, the other switches SWmn (except the switch SWm 1) are turned off, and the control signal ENmn is set. Let L be. As a result, the tester channel and all corresponding input pins of the DUT 1 or bidirectional pins in the input mode are directly connected. Test in this state.

続いて、ＤＵＴ２をテストするために、各々のテスト単位回路において、スイッチＳＷｍ２をオン、その他のスイッチＳＷｍｎ（スイッチＳＷｍ２を除く）とし、制御信号ＥＮｍｎをＬとする。これにより、テスターチャンネルとＤＵＴ２の対応する全てのピンないしは入力モードの双方向ピンとがダイレクトに接続された状態となる。この状態でテストを行う。同様に、ＤＵＴ３以降の全てのＤＵＴについてもテストを繰り返し行う。   Subsequently, in order to test DUT2, in each test unit circuit, the switch SWm2 is turned on, the other switches SWmn (excluding the switch SWm2), and the control signal ENmn is set to L. As a result, all the pins corresponding to the tester channel and the DUT 2 or the bidirectional pins in the input mode are directly connected. Test in this state. Similarly, the test is repeated for all DUTs after DUT3.

上記例の場合、複数のＤＵＴ１４を同時にテストしないため、テスト時間を短縮するメリットはないが、上記の通り、リーク不良が発生しているＤＵＴ１４を特定することができる。   In the case of the above example, since a plurality of DUTs 14 are not tested at the same time, there is no merit of shortening the test time. However, as described above, the DUT 14 in which a leak failure has occurred can be identified.

スイッチ２６のオン／オフの制御信号は、ＤＵＴ１４間（テスト単位回路１８内）では独立に制御可能とするが、ＤＵＴ１４内（テスト単位回路１８間）では同一の信号を用いる。制御信号ＥＮｍｎは、ＤＵＴ１４間では同一信号で良く、ＤＵＴ１４内でも入力ピン同士、出力ピン同士は同じ制御信号で良いが、双方向ピンに関しては、その動作（入力モード、出力モード）に応じて複数のグループに分けて制御する必要がある。   The on / off control signal of the switch 26 can be controlled independently between the DUTs 14 (within the test unit circuit 18), but the same signal is used within the DUT 14 (between the test unit circuits 18). The control signal ENmn may be the same signal between the DUTs 14, and the input pins and the output pins may be the same control signal within the DUT 14, but there are a plurality of bidirectional pins depending on the operation (input mode and output mode). It is necessary to control by dividing into groups.

続いて、出力ピンないしは出力モードの双方向ピンの場合のテスト時の動作を説明する。この場合、入力端子ＳＩＮｍから入力される入力値は使用しない。そのため、全てのテスト単位回路１８において、全てのスイッチ２６をオフ、全ての制御信号ＥＮｍｎをＬとして３ステートバッファ２８をディセーブル状態にする。   Next, the operation at the time of the test in the case of the output pin or the bidirectional pin in the output mode will be described. In this case, the input value input from the input terminal SINm is not used. Therefore, in all the test unit circuits 18, all the switches 26 are turned off, and all the control signals ENmn are set to L to disable the three-state buffers 28.

ファンクションテストを行う場合、例えば、ＤＵＴ１の１本目の信号ピンの出力信号は、対応するテスト単位回路１８の双方向端子ＩＯ１１を介して電圧比較回路ＣＯＭＰ１１に入力される。ＤＵＴ１の１本目の信号ピンの出力信号のＨ，Ｌは、電圧比較回路ＣＯＭＰ１１によって、テスター１０から入力端子ＶＩＮ１を介して入力された所定のＨ，Ｌの閾値電圧を有する判定基準電圧と比較される。   When performing a function test, for example, the output signal of the first signal pin of DUT 1 is input to the voltage comparison circuit COMP 11 via the bidirectional terminal IO 11 of the corresponding test unit circuit 18. The output signals H and L of the first signal pin of the DUT 1 are compared with a determination reference voltage having a predetermined threshold voltage of H and L input from the tester 10 via the input terminal VIN1 by the voltage comparison circuit COMP11. The

その結果、ＤＵＴ１の１番目の信号ピンの出力信号のＨ，Ｌが、それぞれ判定基準電圧のＨ，Ｌの閾値電圧を満足していれば、両者の電圧比較結果として、電圧比較回路ＣＯＭＰ１１からＨが出力され、満足していなければＬが出力される。   As a result, if the output signals H and L of the first signal pin of the DUT 1 satisfy the threshold voltages of the determination reference voltages H and L, respectively, the voltage comparison circuits COMP11 to H11 are obtained as a voltage comparison result between them. Is output. If not satisfied, L is output.

続いて、電圧比較回路ＣＯＭＰ１１の出力信号（電圧比較結果）は期待値比較回路３４であるＥＸＯＲ回路ＸＯＲ１１に入力される。電圧比較回路ＣＯＭＰ１１の出力信号は、ＥＸＯＲ回路ＸＯＲ１１によって、テスター１０から入力端子ＳＩＮ１を介して入力された所定の出力期待値と比較される。   Subsequently, the output signal (voltage comparison result) of the voltage comparison circuit COMP11 is input to the EXOR circuit XOR11 which is the expected value comparison circuit 34. The output signal of the voltage comparison circuit COMP11 is compared with a predetermined expected output value input from the tester 10 via the input terminal SIN1 by the EXOR circuit XOR11.

その結果、電圧比較回路ＣＯＭＰ１１の出力信号が、その出力期待値と一致していれば、両者の期待値比較結果として、ＥＸＯＲ回路ＸＯＲ１１からＬが出力され、出力駆動回路３６のＮＭＯＳＴＲ１１はオフとなる。従って、出力端子ＯＵＴ１１が接続されている信号線Ｌ１は、期待値比較結果に応じたテスト結果として、抵抗素子Ｒ１によってプルアップされたＨを維持する。一方、不一致であれば、ＥＸＯＲ回路ＸＯＲ１１からＨが出力され、ＮＭＯＳＴＲ１１はオンとなる。従って、信号線Ｌ１はグランドレベルにディスチャージされ、Ｌとなる。   As a result, if the output signal of the voltage comparison circuit COMP11 matches the output expected value, L is output from the EXOR circuit XOR11 as the expected value comparison result, and the NMOS TR11 of the output drive circuit 36 is turned off. . Therefore, the signal line L1 to which the output terminal OUT11 is connected maintains H pulled up by the resistance element R1 as a test result corresponding to the expected value comparison result. On the other hand, if they do not match, the EXOR circuit XOR11 outputs H, and the NMOS TR11 is turned on. Accordingly, the signal line L1 is discharged to the ground level and becomes L.

上記動作は、各々のＤＵＴ１，ＤＵＴ２，…の全ての出力ピンないしは出力モードの双方向ピンについて同様である。各々のＤＵＴ１，ＤＵＴ２，…に対応する信号線Ｌ１，Ｌ２，…はワイヤードＡＮＤ回路を構成している。そのため、各々の信号線Ｌ１，Ｌ２，…は、対応するＤＵＴ１，ＤＵＴ２，…の全ての信号ピンの出力信号が、その出力期待値と一致した場合に限り、Ｈを維持する。   The above operation is the same for all output pins of each DUT1, DUT2,. The signal lines L1, L2,... Corresponding to the respective DUT1, DUT2,. Therefore, each signal line L1, L2,... Maintains H only when the output signals of all the signal pins of the corresponding DUT1, DUT2,.

一方、信号ピンの出力信号が１本でも不一致である場合、対応する信号線Ｌ１，Ｌ２，…はＬとなる。   On the other hand, when even one output signal from the signal pin is not coincident, the corresponding signal lines L1, L2,.

例えば、信号線Ｌ１は、対応するＤＵＴ１の全ての信号ピンの出力信号が、その出力期待値と一致した場合に限り、Ｈを維持する。一方、信号線Ｌ１は、ＤＵＴ１の１本の信号ピンの出力信号でも、その出力期待値と不一致であれば、Ｌとなる。   For example, the signal line L1 maintains H only when the output signals of all the signal pins of the corresponding DUT 1 coincide with the expected output value. On the other hand, the signal line L1 becomes L even if the output signal of one signal pin of the DUT 1 does not match the expected output value.

そして、テスター１０で各々のＤＵＴ１，ＤＵＴ２，…に対応する信号線Ｌ１，Ｌ２，…の電圧（良／不良検出信号）を入力することにより、各々のＤＵＴ１，ＤＵＴ２，…の信号ピンの出力信号の良／不良、すなわち、各々のＤＵＴ１４の良／不良を個別に検出することができる。   The tester 10 inputs the voltages (good / bad detection signals) of the signal lines L1, L2,... Corresponding to the respective DUT1, DUT2,..., So that the output signals of the signal pins of the respective DUT1, DUT2,. Can be detected individually, that is, whether each DUT 14 is good or bad.

続いて、ＤＵＴの出力ピンないしは出力モードの双方向ピンのテストとして、ＶＯＨ／ＶＯＬ（出力電圧特性）テスト等の、出力ＤＣ特性テストを行う場合を説明する。この場合、その信号ピンの電流駆動能力に合わせた負荷を与えてテストする必要があるため、負荷電流発生源３０を使用する。   Next, a case where an output DC characteristic test such as a VOH / VOL (output voltage characteristic) test is performed as a test of the output pin of the DUT or the bidirectional pin of the output mode will be described. In this case, the load current generation source 30 is used because it is necessary to provide a test according to the current drive capability of the signal pin.

例えば、ＤＵＴ１の１本目の信号ピンのように、２ｍＡの電流駆動能力の信号ピンの場合、負荷電流発生源ＲＩ１１の抵抗素子Ｒ１１Ｌは、前述の通り、１本目の信号ピンの出力信号がＬ，Ｈである時に、その出力バッファが２ｍＡの電流を流すことができるように、抵抗素子Ｒ１１Ｌ，Ｒ１１Ｈの抵抗値が設定されている。また、電流駆動能力の異なる他の信号ピンについても同様である。   For example, in the case of a signal pin having a current drive capability of 2 mA, such as the first signal pin of DUT1, the resistance element R11L of the load current generation source RI11 has an output signal of L, as described above, as described above. The resistance values of the resistance elements R11L and R11H are set so that the output buffer can flow a current of 2 mA when it is H. The same applies to other signal pins having different current driving capabilities.

なお、負荷電流発生源３０の抵抗素子ＲｍｎＬ，ＲｍｎＨは、電流駆動能力に合わせた抵抗値のものを選択して使用するか、あるいは、可変抵抗として、その抵抗値がコントローラブルなものを使用することも可能である。   Note that the resistance elements RmnL and RmnH of the load current generation source 30 are selected from resistance values that match the current driving capability, or are used as variable resistors whose resistance values are controllable. It is also possible.

ＤＵＴ１４の信号ピンの出力信号のＶＩＨをテストする場合、例えばＤＵＴ１の１本目の信号ピンを例に挙げて説明すると、スイッチＳＷ１１Ｈをオン、スイッチＳＷ１１Ｌをオフとし、双方向端子ＩＯ１１に抵抗素子Ｒ１１Ｈによる負荷を与える。一方、ＶＩＬをテストする場合、スイッチＳＷ１１Ｌをオン、スイッチＳＷ１１Ｈをオフとし、双方向端子ＩＯ１１に抵抗素子Ｒ１１Ｌによる負荷を与える。また、その他の信号ピンについても同様である。その後の動作は、ファンクションテストの場合と同じである。   When testing the VIH of the output signal of the signal pin of the DUT 14, for example, the first signal pin of the DUT 1 will be described as an example. The switch SW11H is turned on, the switch SW11L is turned off, and the bidirectional terminal IO11 is connected to the resistance element R11H. Give load. On the other hand, when testing VIL, the switch SW11L is turned on, the switch SW11H is turned off, and a load by the resistance element R11L is applied to the bidirectional terminal IO11. The same applies to other signal pins. The subsequent operation is the same as in the function test.

すなわち、ＤＵＴ１の１本目の信号ピンが、２ｍＡの負荷を与えられた状態でＬ，Ｈを出力した場合に、その電圧が、判定基準電圧を満足していれば、電圧比較回路ＣＯＭＰ１１の出力信号はＨとなり、満足していなければＬとなる。その結果、満足していれば、続く期待値比較回路３４のＥＸＯＲ回路ＸＯＲ１１によって一致が検出され、満足していなければ不一致が検出される。これにより、信号ピンの出力信号の電流駆動能力のテストを行うことができる。   That is, when the first signal pin of the DUT 1 outputs L and H with a load of 2 mA, if the voltage satisfies the determination reference voltage, the output signal of the voltage comparison circuit COMP11 Becomes H, and L if not satisfied. As a result, if satisfied, a match is detected by the EXOR circuit XOR11 of the subsequent expected value comparison circuit 34. If not satisfied, a mismatch is detected. This makes it possible to test the current drive capability of the output signal of the signal pin.

スイッチＳＷｍｎＨ，ＳＷｍｎＬのオン／オフの制御信号は、ＤＵＴ１４間（テスト単位回路１８内）、および、ＤＵＴ１４内（テスト単位回路１８間）で同一の信号を用いても良いが、例えば電流駆動能力の大きな信号ピンを多数使用している半導体デバイスをテストする時などは、ＤＵＴ１４内（テスト単位回路１８間）で信号ピンを複数のグループに分けて、同時に駆動される信号ピンの出力信号の電流値を同時に制御する方が望ましい。   The control signals for turning on / off the switches SWmnH and SWmnL may use the same signal between the DUTs 14 (in the test unit circuit 18) and in the DUT 14 (between the test unit circuits 18). When testing a semiconductor device using many large signal pins, the signal pins are divided into a plurality of groups in the DUT 14 (between the test unit circuits 18), and the current values of the output signals of the signal pins that are driven simultaneously. It is desirable to control the two simultaneously.

以上のように、テスト補助回路１２を使用することによって、１つのＤＵＴをテストする場合に必要となるテスターチャンネル数に加えて、判定基準電圧を入力するための１本のテスターチャンネル、不良検出回路１６の検出結果を検出するためのＤＵＴ１４の個数分のテスターチャンネル、テスト補助回路１２を制御するための数本のテスターチャンネルの増加だけで、複数のＤＵＴ１４を同時にテストすることができる。   As described above, by using the test auxiliary circuit 12, in addition to the number of tester channels necessary for testing one DUT, one tester channel for inputting a judgment reference voltage, a defect detection circuit A plurality of DUTs 14 can be tested at the same time by increasing the number of tester channels corresponding to the number of DUTs 14 for detecting 16 detection results and the number of tester channels for controlling the test auxiliary circuit 12.

また、テスト補助回路１２を使用すると、複数のＤＵＴ１４の同時テストを実施する際に、テストの不良検出能力が低下することはない。例えば、ＤＵＴ１４に対して信号を入力することもできるし、ＤＵＴ１４の信号ピンの出力信号のＤＣ特性テストも行うことができる。その結果、チャンネル数の少ないテスターを使用する時や、ＤＵＴ１４の信号ピン数が多い時であっても、容易に複数のＤＵＴ１４を同時にテストすることができるようになる。   Further, when the test auxiliary circuit 12 is used, the defect detection ability of the test is not lowered when the simultaneous test of the plurality of DUTs 14 is performed. For example, a signal can be input to the DUT 14 and a DC characteristic test of an output signal of a signal pin of the DUT 14 can be performed. As a result, even when a tester with a small number of channels is used or when the number of signal pins of the DUT 14 is large, a plurality of DUTs 14 can be easily tested simultaneously.

なお、不良検出回路１６の抵抗素子Ｒ１，Ｒ２，…は、プルダウン抵抗であっても良い。この場合、ワイヤードＯＲ回路となるので、テスト単位回路１８の出力端子ＯＵＴｍｎからの出力信号の極性を逆にする必要がある。   Note that the resistance elements R1, R2,... Of the defect detection circuit 16 may be pull-down resistors. In this case, since it becomes a wired OR circuit, it is necessary to reverse the polarity of the output signal from the output terminal OUTmn of the test unit circuit 18.

また、テスト単位回路１８において、スイッチＳＷｍｎ、および、負荷電流発生源３０のスイッチＳＷｍｎＬ、ＳＷｍｎＨは、どのようなスイッチ素子であっても良い。３ステートバッファ２８は必須の要素ではなく、テスター１０のチャンネルが、同時にテストを行う複数のＤＵＴ１４の同一信号ピンの全てを駆動するだけの電流駆動能力を有する場合、３ステートバッファ２８は不要である。負荷電流発生源３０も必須ではなく、ＤＵＴ１４の信号ピンの出力信号のＤＣ特性テストを行う場合にだけ必要となるものである。   In the test unit circuit 18, the switch SWmn and the switches SWmnL and SWmnH of the load current generation source 30 may be any switching elements. The three-state buffer 28 is not an essential element, and the three-state buffer 28 is not necessary when the channel of the tester 10 has a current driving capability to drive all of the same signal pins of a plurality of DUTs 14 to be tested simultaneously. . The load current generating source 30 is not essential, and is necessary only when the DC characteristic test of the output signal of the signal pin of the DUT 14 is performed.

図２に示す負荷電流発生源３０を使用する場合、抵抗素子とスイッチの順序は逆にしても良い。また、テスト単位回路１８において、電圧比較回路３２、期待値比較回路３４、出力駆動回路３６の構成は、図示例に限定されず、同様の機能を果たすことが出来る各種構成の回路を使用することが可能である。   When the load current generation source 30 shown in FIG. 2 is used, the order of the resistance element and the switch may be reversed. In the test unit circuit 18, the configurations of the voltage comparison circuit 32, the expected value comparison circuit 34, and the output drive circuit 36 are not limited to the illustrated example, and circuits having various configurations that can perform the same function are used. Is possible.

本発明は、基本的に以上のようなものである。
以上、本発明の半導体デバイスのテスト補助回路およびテスト方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。 The present invention is basically as described above.
Although the semiconductor device test auxiliary circuit and the test method of the present invention have been described in detail above, the present invention is not limited to the above-described embodiments, and various improvements and modifications can be made without departing from the spirit of the present invention. Of course.

本発明の半導体デバイスのテスト補助回路を適用して半導体デバイスをテストする時の構成を表す概念図である。It is a conceptual diagram showing the structure at the time of testing a semiconductor device by applying the test auxiliary circuit of the semiconductor device of this invention. 図１に示すテスト単位回路の構成を表す回路図である。FIG. 2 is a circuit diagram illustrating a configuration of a test unit circuit illustrated in FIG. 1. 半導体デバイスをテストする時の従来の構成を表す概念図である。It is a conceptual diagram showing the conventional structure at the time of testing a semiconductor device.

符号の説明Explanation of symbols

１０ テスター
１２ テスト補助回路
１４（ＤＵＴｎ） 半導体デバイス
１６ 不良検出回路
１８（ＴＵｍ） テスト単位回路
２０，ＲｍｎＬ，ＲｍｎＨ 抵抗素子
２２（Ｌｎ） 信号線
２４（ＵＣｎ） 単位回路
２６，ＳＷｍｎＬ，ＳＷｍｎＨ スイッチ
２８（３Ｓｍｎ） ３ステートバッファ
３０（ＲＩｍｎ） 負荷電流発生源
３２（ＣＯＭＰｍｎ） 電圧比較回路
３４（ＸＯＲｍｎ） 期待値比較回路
３６（ＴＲｍｎ） 出力駆動回路
ＳＩＮｍ，ＶＩＮ１ 入力端子
ＯＵＴｍｎ 出力端子
ＩＯｍｎ 双方向端子
ＥＮｍｎ 制御信号 10 tester 12 test auxiliary circuit 14 (DUTn) semiconductor device 16 failure detection circuit 18 (TUm) test unit circuit 20, RmnL, RmnH resistance element 22 (Ln) signal line 24 (UCn) unit circuit 26, SWmnL, SWmnH switch 28 ( 3Smn) 3-state buffer 30 (RImn) Load current generation source 32 (COMPmn) Voltage comparison circuit 34 (XORmn) Expected value comparison circuit 36 (TRmn) Output drive circuit SINm, VIN1 Input terminal OUTmn Output terminal IOmn Bidirectional terminal ENmn Control signal

Claims (9)

テスターと半導体デバイスとの間に配置され、複数の前記半導体デバイスを同時にテストするためのテスト補助回路であって、
前記半導体デバイスの信号ピンの本数分のテスト単位回路と、複数の前記半導体デバイスの良／不良を検出する不良検出回路とを備え、
各々の前記テスト単位回路は、前記半導体デバイスの個数分の単位回路を備え、
各々の前記単位回路は、前記テスターから入力される入力値／出力期待値の入力端子と前記半導体デバイスの対応する信号ピンに接続される双方向端子との間に接続され、前記テスターによって、そのオン／オフが制御されるスイッチと、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較する電圧比較回路と、該電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較する期待値比較回路と、該期待値比較回路の期待値比較結果に応じたテスト結果を出力する出力駆動回路とを備え、
前記不良検出回路は、前記半導体デバイスの個数分の信号線と、各々の前記信号線をプルアップないしはプルダウンする、前記半導体デバイスの個数分の抵抗素子とを備え、
各々の前記信号線には、各々の前記テスト単位回路の、対応する半導体デバイスの信号ピンの出力信号のテスト結果がワイヤード接続され、前記テスターに入力されることを特徴とする半導体デバイスのテスト補助回路。 A test auxiliary circuit disposed between a tester and a semiconductor device for simultaneously testing a plurality of the semiconductor devices,
A test unit circuit for the number of signal pins of the semiconductor device, and a defect detection circuit for detecting good / bad of the plurality of semiconductor devices,
Each of the test unit circuits includes unit circuits for the number of the semiconductor devices,
Each of the unit circuits is connected between an input terminal of an input value / output expected value input from the tester and a bidirectional terminal connected to a corresponding signal pin of the semiconductor device. A switch for controlling on / off, a voltage comparison circuit for comparing a voltage of an output signal of a corresponding signal pin of the semiconductor device and a determination reference voltage input from the tester, and a voltage comparison result of the voltage comparison circuit And an expected value comparison circuit that compares the expected output value input from the tester, and an output drive circuit that outputs a test result according to the expected value comparison result of the expected value comparison circuit,
The defect detection circuit includes signal lines corresponding to the number of the semiconductor devices, and resistance elements corresponding to the number of the semiconductor devices that pull up or pull down the signal lines.
The test result of the output signal of the signal pin of the corresponding semiconductor device of each of the test unit circuits is wired to each of the signal lines, and is input to the tester. circuit. 各々の前記テスト単位回路は、さらに、前記スイッチと並列に、前記テスターから入力される入力値／出力期待値の入力端子と前記半導体デバイスの信号ピンに接続される双方向端子との間に接続され、前記テスターによって、そのイネーブル状態／ディセーブル状態が制御される３ステートバッファを備えることを特徴とする請求項１に記載の半導体デバイスのテスト補助回路。   Each of the test unit circuits is further connected in parallel with the switch between an input terminal of an input value / expected output value input from the tester and a bidirectional terminal connected to a signal pin of the semiconductor device. The test auxiliary circuit for a semiconductor device according to claim 1, further comprising a three-state buffer whose enable / disable state is controlled by the tester. 各々の前記テスト単位回路は、さらに、前記半導体デバイスの信号ピンの出力信号のＤＣ特性テストを行う時に、各々の前記信号ピンの電流駆動能力に合わせた負荷を各々の前記信号ピンに与える負荷電流発生源を備えることを特徴とする請求項１または２に記載の半導体デバイスのテスト補助回路。   Each of the test unit circuits further provides a load current applied to each of the signal pins in accordance with a current driving capability of each of the signal pins when performing a DC characteristic test of the output signal of the signal pin of the semiconductor device. The test auxiliary circuit for a semiconductor device according to claim 1, further comprising a generation source. 前記負荷電流発生源は、電源と前記半導体デバイスの信号ピンに接続される双方向端子との間に直列に接続された第１のスイッチおよび第１の抵抗素子と、前記半導体デバイスの信号ピンに接続される双方向端子とグランドとの間に直列に接続された第２の抵抗素子および第２のスイッチとを備えることを特徴とする請求項３に記載の半導体デバイスのテスト補助回路。   The load current generation source includes a first switch and a first resistance element connected in series between a power source and a bidirectional terminal connected to a signal pin of the semiconductor device, and a signal pin of the semiconductor device. 4. The auxiliary test circuit for a semiconductor device according to claim 3, further comprising a second resistance element and a second switch connected in series between the bidirectional terminal to be connected and the ground. 請求項１〜４のいずれかに記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
前記スイッチをオンとし、前記テスターから、１つの入力値を前記スイッチを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記電圧比較回路により、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較し、
前記期待値比較回路により、前記電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較し、
前記出力駆動回路により、前記期待値比較回路の期待値比較結果に応じたテスト結果を、前記不良検出回路の対応する信号線上に出力し、
前記不良検出回路により、各々の前記半導体デバイスの良／不良を検出し、その良／不良検出結果を前記テスターに入力することによって、複数の前記半導体デバイスの入力電圧特性のテストを同時に行うことを特徴とする半導体デバイスのテスト方法。 A test method for simultaneously testing a plurality of the semiconductor devices with the tester using the test auxiliary circuit according to claim 1,
In each of the test unit circuits,
Turn on the switch, input one input value from the tester to the corresponding signal pin of the plurality of semiconductor devices through the switch,
The voltage comparison circuit compares the voltage of the output signal of the corresponding signal pin of the semiconductor device with the determination reference voltage input from the tester,
The expected value comparison circuit compares the voltage comparison result of the voltage comparison circuit with the output expected value input from the tester,
The output drive circuit outputs a test result corresponding to the expected value comparison result of the expected value comparison circuit on a corresponding signal line of the defect detection circuit,
The defect detection circuit detects the good / failure of each of the semiconductor devices, and inputs the good / failure detection result to the tester, thereby simultaneously testing the input voltage characteristics of the plurality of semiconductor devices. A test method for a semiconductor device. 請求項１〜４のいずれかに記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
前記スイッチをオンとし、前記テスターから、１つの入力値を前記スイッチを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記テスターで全ての前記半導体デバイスのリーク電流値の和を測定することによって、複数の前記半導体デバイスのリーク電流のテストを同時に行うことを特徴とする半導体デバイスのテスト方法。 A test method for simultaneously testing a plurality of the semiconductor devices with the tester using the test auxiliary circuit according to claim 1,
In each of the test unit circuits,
Turn on the switch, input one input value from the tester to the corresponding signal pin of the plurality of semiconductor devices through the switch,
A test method of a semiconductor device, wherein a test of leak currents of a plurality of the semiconductor devices is simultaneously performed by measuring a sum of leak current values of all the semiconductor devices by the tester. 各々の前記テスト単位回路において、
１つの半導体デバイスに対応する単位回路のスイッチをオン、その他のスイッチをオフとし、
前記テスターで１つの前記半導体デバイスのリーク電流を測定することを、全ての前記半導体デバイスについて繰り返し行うことによって、前記リーク電流のテストで不良が検出された半導体デバイスを特定することを特徴とする請求項６に記載の半導体デバイスのテスト方法。 In each of the test unit circuits,
Switch on the unit circuit corresponding to one semiconductor device, turn off the other switches,
The measurement of the leakage current of one semiconductor device by the tester is repeatedly performed for all the semiconductor devices, thereby identifying a semiconductor device in which a defect is detected in the leakage current test. Item 7. A method for testing a semiconductor device according to Item 6. 請求項２〜４のいずれかに記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
前記スイッチをオフ、かつ、前記３ステートバッファをイネーブル状態とし、前記テスターから、１つの入力値を前記３ステートバッファを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記電圧比較回路により、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較し、
前記期待値比較回路により、前記電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較し、
前記出力駆動回路により、前記期待値比較回路の期待値比較結果に応じたテスト結果を、前記不良検出回路の対応する信号線上に出力し、
前記不良検出回路により、各々の前記半導体デバイスの良／不良を検出し、その良／不良検出結果を前記テスターに入力することによって、複数の前記半導体デバイスのファンクションテストを同時に行うことを特徴とする半導体デバイスのテスト方法。 A test method for simultaneously testing a plurality of the semiconductor devices with the tester using the test auxiliary circuit according to claim 2,
In each of the test unit circuits,
Turning off the switch and enabling the 3-state buffer, and inputting one input value from the tester to the corresponding signal pins of the semiconductor devices via the 3-state buffer;
The voltage comparison circuit compares the voltage of the output signal of the corresponding signal pin of the semiconductor device with the determination reference voltage input from the tester,
The expected value comparison circuit compares the voltage comparison result of the voltage comparison circuit with the output expected value input from the tester,
The output drive circuit outputs a test result corresponding to the expected value comparison result of the expected value comparison circuit on a corresponding signal line of the defect detection circuit,
A function test of a plurality of the semiconductor devices is performed simultaneously by detecting good / defective of each of the semiconductor devices by the defect detection circuit and inputting the good / defective detection result to the tester. A test method for semiconductor devices. 請求項３または４に記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
負荷電流発生源により、前記半導体デバイスの各々の信号ピンの電流駆動能力に合わせた負荷を、各々の前記半導体デバイスの信号ピンに与え、
前記スイッチをオフ、かつ、前記３ステートバッファをイネーブル状態とし、前記テスターから、１つの入力値を前記３ステートバッファを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記電圧比較回路により、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較し、
前記期待値比較回路により、前記電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較し、
前記出力駆動回路により、前記期待値比較回路の期待値比較結果に応じたテスト結果を、前記不良検出回路の対応する信号線上に出力し、
前記不良検出回路により、各々の前記半導体デバイスの良／不良を検出し、その良／不良検出結果を前記テスターに入力することによって、複数の前記半導体デバイスの出力電圧特性のテストを同時に行うことを特徴とする半導体デバイスのテスト方法。 A test method for simultaneously testing a plurality of the semiconductor devices with the tester using the test auxiliary circuit according to claim 3,
In each of the test unit circuits,
A load matching the current driving capability of each signal pin of the semiconductor device is applied to the signal pin of each semiconductor device by a load current generation source,
Turning off the switch and enabling the 3-state buffer, and inputting one input value from the tester to a corresponding signal pin of the plurality of semiconductor devices via the 3-state buffer;
The voltage comparison circuit compares the voltage of the output signal of the corresponding signal pin of the semiconductor device with the determination reference voltage input from the tester,
The expected value comparison circuit compares the voltage comparison result of the voltage comparison circuit with the output expected value input from the tester,
The output drive circuit outputs a test result corresponding to the expected value comparison result of the expected value comparison circuit on a corresponding signal line of the defect detection circuit,
The defect detection circuit detects the pass / fail of each of the semiconductor devices and inputs the pass / fail detection result to the tester to simultaneously test the output voltage characteristics of the plurality of the semiconductor devices. A test method for a semiconductor device.
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