JP2008103718A - 半導体素子の微細パターンの形成方法 - Google Patents
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Abstract
【解決手段】被エッチング膜106上に保護膜110を形成する工程と、保護膜110上にハードマスク層を形成する工程と、ハードマスク層上に第1ピッチで複数の第1マスクパターンを反復形成する工程と、複数の第1マスクパターンのうち、相互隣接した2つの第1マスクパターンの間に1つずつ位置する複数の第2マスクパターンを形成する工程と、第1及び第2マスクパターンをエッチングマスクとしてハードマスク層をエッチングし、保護膜110を露出させるハードマスクパターンを形成する工程と、第1及び第2マスクパターンを除去する工程と、保護膜110の露出された部分を除去し、被エッチング膜106を露出させる工程と、ハードマスクパターンをエッチングマスクとして被エッチング膜106をエッチングし、第1ピッチの1/2のピッチで複数の微細パターンを反復形成する工程と、を含む。
【選択図】図1J
Description
また、前記第2マスクパターンが形成された後、前記バッファ層を乾式エッチングする前に、前記第1マスクパターンの上面が露出されるように前記バッファ層の一部を除去する工程をさらに含みうる。
前記被エッチング膜をエッチングするため、フッ素原子を含むエッチングガスを使用しうる。そして、前記保護膜の露出された部分を除去するため、前記被エッチング膜をエッチングする工程と同じエッチング条件で前記保護膜をエッチングしうる。
前記第1マスクパターン及び第2マスクパターンは、それぞれ前記第1ピッチの1/4である幅を有するように形成されることが望ましい。
また、前記目的を達成するため、本発明の第2態様による半導体素子の微細パターンの形成方法では、基板上の被エッチング膜上にハードマスク層を形成する。前記ハードマスク層上に第1ピッチで反復形成される複数の第1マスクパターンを形成する。前記複数の第1マスクパターンのうち相互隣接した2つの第1マスクパターンの間に1つずつ位置する複数の第2マスクパターンを形成する。
前記残留保護膜を除去するために、前記被エッチング膜をエッチングする工程と同じエッチング条件で前記残留保護膜をエッチングしうる。
(発明の効果)
(第1実施形態)
本発明の第1実施形態による半導体素子の微細パターンの形成方法を、図1Aから図1Lに示す工程順序によって説明する。
図1Aを参照すれば、基板100上に被エッチング膜106を形成する。
被エッチング膜106は、半導体素子を構成するための導電層または絶縁層であり、金属、半導体、または絶縁物質で形成されうる。例えば、被エッチング膜106は、タングステン(W)、タングステンシリサイド、ポリシリコン、アルミニウム(Al)、またはこれらの組合わせで形成されうる。
保護膜110は、後続のハードマスクパターンの形成工程中に、被エッチング膜106が損傷されることを保護するために形成するものである。保護膜110は、窒化膜または酸化膜で形成されうる。保護膜110は、約50〜400Åの比較的薄い厚さに形成することが望ましい。
ハードマスク層120は、被エッチング膜106の材料及び形成しようとするパターンの用途によって多様な物質で形成されうる。例えば、ハードマスク層120は、酸化膜、窒化膜、またはこれらの組合わせで形成されうる。または、被エッチング膜106が絶縁膜または導電膜である場合、被エッチング膜106の材料によって、エッチング選択比を提供できる物質で形成される。
第1マスクパターン130は、ポリシリコン膜で形成される。
第1マスクパターン130は、最終的に形成しようとするハードマスクパターンのピッチPより2倍大きい第1ピッチ2Pを有するように形成される。第1マスクパターン130の第1幅W1は、前記第1ピッチ2Pの1/4である値を有するように設計されうる。第1マスクパターン130は、例えば、基板100上で前記第1ピッチ2Pで所定の方向に反復形成される複数のラインパターンで形成されうる。
ハードマスク層120の上面に低い表面部122を形成するために、乾式エッチング工程が行える、例えば、図1Bを参照して説明した第1マスクパターン130の形成工程で、第1マスクパターン130の形成のための乾式エッチング工程ときに第1マスクパターン130が形成された後、連続的に過度エッチングを行って低い表面部122を形成させうる。他の方法として、低い表面部122を形成するための別途の乾式エッチング工程を行うこともある。
バッファ層140は、ハードマスク層120のパターニングにおいて、エッチングマスクとして使われる第1マスクパターン130と、後続工程でリセス142内に形成される第2マスクパターン(図1Fの“150a”参照)の高さを均一にするためのバッファの役割を行う。
第2マスク層150を形成することによって、リセス142は、第2マスク層150で完全に満たされる。バッファ層140の厚さが前記第1ピッチ2Pの1/4である値を有する場合に、第2マスク層150のうち、リセス142内に満たされた部分の幅、すなわちリセス142の幅W2は、前記第1ピッチ2Pの1/4である値、すなわち第1マスクパターン30の幅W1と同じ値となりうる。
第2マスク層150の一部を除去するときに、第2マスクパターン150aの上面が第1マスクパターン130の上面と同じレベルになるように第1マスク層150のエッチング量を調節しうる。例えば、第2マスク層150の一部を除去するために湿式エッチング方法を利用しうる。
図1Gを参照すれば、バッファ層140の露出された部分、すなわち第1マスクパターン130の上面を覆っている部分を除去して、第1マスクパターン130の上面を露出させる。その結果、基板100上で第1マスクパターン130の上面と第2マスクパターン150aの上面とが同時に露出される。この過程は、場合によって省略可能である。
ここで、第2マスクパターン150aは、前記第1ピッチ2Pの1/4である第2幅W2、すなわち第1マスクパターン130の幅W1と同じ幅を有しうる。この場合、基板100上のハードマスク層120上には、第1幅W1を有する第1マスクパターン130と第2幅W2を有する第2マスクパターン150aとによって、前記第1ピッチ2Pの1/2であるピッチPを有するマスクパターンが形成されうる。
図1Jを参照すれば、ハードマスクパターン120a及びバッファ層140上に残っている第1マスクパターン130及び第2マスクパターン150aを除去する。
第1マスクパターン130及び第2マスクパターン150aを除去するために乾式エッチングまたは湿式エッチング工程を利用しうる。
または、第1マスクパターン130及び第2マスクパターン150aを除去するために、NH4OH、H2O2及びH2Oの混合液からなるエッチング液を使用する湿式エッチング工程を利用しうる。この場合、例えば、NH4OH:H2O2:H2O=4:1:95の体積比で混合されたエッチング液を使用しうる。
図1Kを参照すれば、ハードマスクパターン120a及びバッファ層140をエッチングマスクとして、これらの間に露出されている保護膜110を除去する。この過程についてのさらに詳細な事項は、図1Lを参照して後述する。
ここで、図1Kを参照して説明した保護膜110のエッチング工程と被エッチング膜106のエッチング工程とは、同じエッチング条件、すなわち、被エッチング膜106の除去のためのエッチング条件下で同一チャンバ内で連続的に行われうる。この場合にも、保護膜110は、比較的薄い厚さに形成されているので、被エッチング膜106の除去のためのエッチング条件下でエッチングしてもよく除去されうる。
被エッチング膜106の乾式エッチング結果として得られる微細パターン106aは、その側壁プロファイルが垂直の良好なパターン形状を有し、前記第1ピッチ2Pの1/4である幅W1またはW2を有し、前記第1ピッチ2Pの1/2であるピッチPをもって反復形成される構造を有する。
本発明の第2実施形態による半導体素子の微細パターンの形成方法を、図2Aから図2Eに示す工程順序によって説明する。図2Aから図2Eにおいて、図1Aから図1Lと同じ参照符号は、実質的に同一の部材を示す。
図2Aを参照すれば、図1Aから図1Hを参照して説明したような方法で基板100上に第1マスクパターン130及び第2マスクパターン150aを形成した後、バッファ層140を異方性エッチングによって除去する。但し、第2実施形態では、第1実施形態で形成した保護膜110の形成工程は省略する。そして、第1実施形態で形成したハードマスク層120より大きい厚さを有するハードマスク層220を形成しうる。例えば、ハードマスク層220の厚さは、第1実施形態でのハードマスク層120の厚さと保護膜110の厚さとの和またはそれ以上に設定しうる。第2実施形態では、ハードマスク層120及び前記バッファ層が窒化膜からなることが望ましい。
本発明の第3実施形態による半導体素子の微細パターンの形成方法を、図3Aから図3Gに示す工程順序によって説明する。図3Aから図3Gにおいて、図1Aから図1Lと同じ参照符号は、実質的に同一の部材を示す。
図3Aを参照すれば、半導体基板300上にパッド酸化膜302を形成する。
次いで、図1A及び図1Bを参照して説明したハードマスク層120及び第1マスクパターン130の形成方法と類似した方法で、パッド酸化膜302上にハードマスク層320及び第1マスクパターン130を形成する。但し、第3実施形態では、ハードマスク層320は、窒化膜322と酸化膜324とが順次に積層された二重層構造を有するように形成される。
図3Cを参照すれば、図1Iを参照して説明したような方法で第1マスクパターン130及び第2マスクパターン150aをエッチングマスクとして使用して、ハードマスク層320を構成する酸化膜324及び窒化膜322を順次に異方性乾式エッチングして酸化膜パターン324a及び窒化膜パターン322aを形成する。但し、第3実施形態では、窒化膜322をエッチングするときに、図2Bを参照して説明したように、パッド酸化膜302上で第1マスクパターン130と第2マスクパターン150aとの間に残っている残留保護膜322bを備える窒化膜パターン322aが形成されるように、窒化膜322のエッチングの深さを制御する。残留保護膜322bの厚さは、第1実施形態での保護膜110について説明したような条件を満足させうる。
図3Fには、トレンチ330の形成のための半導体基板300の乾式エッチング工程を経ながら酸化膜パターン324a及びバッファ層140が完全に消耗されて残っていないと示されている。しかし、本発明による半導体素子の微細パターンの形成方法では、図示したところに限定されない。場合によって、窒化膜パターン322a上に酸化膜パターン324a及びバッファ層140が残っている。
図3Aから図3Gを参照して説明した方法のように、ダブルパターニング工程を利用して半導体基板300にトレンチ330を形成して素子分離領域を形成することによって、通常のフォトリソグラフィ工程で実現できるピッチの1/2である微細ピッチで反復的に形成される素子分離用パターンを形成することが可能である。したがって、フォトリソグラフィ工程での解像限界を超える微細ピッチで反復形成される微細な素子分離領域を容易に実現できる。
(産業上の利用可能性)
本発明は、半導体素子の微細パターンの形成方法関連の技術分野に適用可能である。
Claims (46)
- 基板上の被エッチング膜上に保護膜を形成する工程と、
前記保護膜上にハードマスク層を形成する工程と、
前記ハードマスク層上に第1ピッチで反復形成される複数の第1マスクパターンを形成する工程と、
前記複数の第1マスクパターンのうち、相互隣接した2つの第1マスクパターンの間に1つずつ位置する複数の第2マスクパターンを形成する工程と、
前記第1マスクパターン及び第2マスクパターンをエッチングマスクとして前記ハードマスク層をエッチングして、前記保護膜を露出させるハードマスクパターンを形成する工程と、
前記第1マスクパターン及び第2マスクパターンを除去する工程と、
前記保護膜の露出された部分を除去して、前記被エッチング膜を露出させる工程と、
前記ハードマスクパターンをエッチングマスクとして前記被エッチング膜をエッチングして、前記第1ピッチの1/2であるピッチで反復形成される複数の微細パターンを形成する工程と、を含むことを特徴とする半導体素子の微細パターンの形成方法。 - 前記第2マスクパターンは、前記第1マスクパターンと同じ水平面上に形成されることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記第2マスクパターンを形成する工程は、
前記複数の第1マスクパターンのうち、相互隣接した2つの第1マスクパターンの間の位置にリセスが形成されている上面を有するバッファ層を前記第1マスクパターン上に形成する工程と、
前記バッファ層の上面に形成された前記リセス内に第2マスクパターンを形成する工程と、を含むことを特徴とする請求項2に記載の半導体素子の微細パターンの形成方法。 - 前記第2マスクパターンが形成された後に、前記ハードマスク層をエッチングする前に、前記ハードマスク層が露出されるまで前記第1マスクパターン及び第2マスクパターンをエッチングマスクとして前記バッファ層を乾式エッチングする工程をさらに含むことを特徴とする請求項3に記載の半導体素子の微細パターンの形成方法。
- 前記第2マスクパターンが形成された後に、前記バッファ層を乾式エッチングする前に、前記第1マスクパターンの上面が露出されるように前記バッファ層の一部を除去する工程をさらに含むことを特徴とする請求項4に記載の半導体素子の微細パターンの形成方法。
- 前記バッファ層の一部を除去するために湿式または乾式エッチング工程を利用することを特徴とする請求項5に記載の半導体素子の微細パターンの形成方法。
- 前記第1マスクパターン及び第2マスクパターンは、それぞれポリシリコンからなることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記第1マスクパターン及び第2マスクパターンを除去するために、HBr及びCl2のうち選択される少なくとも一つのガスとO2ガスとの混合ガスをエッチングガスとして使用する乾式エッチング工程を利用することを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記エッチングガスは、Heガスをさらに含むことを特徴とする請求項8に記載の半導体素子の微細パターンの形成方法。
- 前記乾式エッチング工程は、前記エッチングガスから得られるプラズマ雰囲気下で行われることを特徴とする請求項8に記載の半導体素子の微細パターンの形成方法。
- 前記第1マスクパターン及び第2マスクパターンを除去するために、NH4OH、H2O2及びH2Oが混合液からなるエッチング液を使用する湿式エッチング工程を利用することを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記ハードマスク層は、酸化膜、窒化膜、またはこれらの組合わせからなることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記保護膜は、前記ハードマスク層の構成物質とは異なるエッチング特性を有する物質で形成されることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記ハードマスク層及びバッファ層は、それぞれ酸化膜で形成され、
前記保護膜は、窒化膜で形成されることを特徴とする請求項3に記載の半導体素子の微細パターンの形成方法。 - 前記ハードマスク層及びバッファ層は、それぞれ窒化膜で形成され、
前記保護膜は、酸化膜で形成されることを特徴とする請求項3に記載の半導体素子の微細パターンの形成方法。 - 前記ハードマスク層は、前記被エッチング膜上に形成された窒化膜と、前記窒化膜上に形成された酸化膜とで形成され、前記バッファ層は、酸化膜で形成されることを特徴とする請求項3に記載の半導体素子の微細パターンの形成方法。
- 前記被エッチング膜は、導電物質、半導体、絶縁物質、またはこれらの組合わせからなることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記被エッチング膜は、タングステン、タングステンシリサイド、ポリシリコン及びアルミニウムからなる群から選択される少なくとも一つの物質で形成されることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記被エッチング膜をエッチングするために、フッ素原子を含むエッチングガスを使用することを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記保護膜の露出された部分を除去するために、前記被エッチング膜をエッチングする工程と同じエッチング条件で前記保護膜をエッチングすることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記複数の第1マスクパターンを形成した後、前記バッファ層を形成する前に前記第1マスクパターンの間で露出される前記ハードマスク層をその上面から所定の厚さほど除去して前記ハードマスク層の上面に低い表面部を形成する工程をさらに含み、
前記バッファ層は、前記第1マスクパターンと前記低い表面部とをそれぞれ前記第1厚さで均一に覆うように形成されることを特徴とする請求項3に記載の半導体素子の微細パターンの形成方法。 - 前記第1マスクパターン及び第2マスクパターンは、それぞれ前記第1ピッチの1/4である幅を有するように形成されることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記被エッチング膜をエッチングした後、前記ハードマスクパターンをエッチングマスクとして前記基板をエッチングして前記基板にトレンチを形成する工程と、
前記トレンチの内部を絶縁膜で満たして素子分離領域を形成する工程と、を含むことを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。 - 基板上の被エッチング膜上にハードマスク層を形成する工程と、
前記ハードマスク層上に第1ピッチで反復形成される複数の第1マスクパターンを形成する工程と、
前記複数の第1マスクパターンのうち、相互隣接した2つの第1マスクパターンの間に1つずつ位置する複数の第2マスクパターンを形成する工程と、
前記第1マスクパターン及び第2マスクパターンをエッチングマスクとして前記ハードマスク層をエッチングして、前記第1マスクパターンと第2マスクパターンとの間の位置で前記被エッチング膜を覆っている残留保護膜を備えるハードマスクパターンを形成する工程と、
前記第1マスクパターン及び第2マスクパターンを除去する工程と、
前記ハードマスクパターンの残留保護膜を除去して前記被エッチング膜を露出させる工程と、
前記ハードマスクパターンをエッチングマスクとして前記被エッチング膜をエッチングして、前記第1ピッチの1/2であるピッチで反復形成される複数の微細パターンを形成する工程と、を含むことを特徴とする半導体素子の微細パターンの形成方法。 - 前記第2マスクパターンは、前記第1マスクパターンと同じ水平面上に形成されることを特徴とする請求項24に記載の半導体素子の微細パターンの形成方法。
- 前記第2マスクパターンを形成する工程は、
前記複数の第1マスクパターンのうち、相互隣接した2つの第1マスクパターンの間の位置にリセスが形成されている上面を有するバッファ層を前記第1マスクパターン上に形成する工程と、
前記バッファ層の上面に形成された前記リセス内に第2マスクパターンを形成する工程と、を含むことを特徴とする請求項25に記載の半導体素子の微細パターンの形成方法。 - 前記第2マスクパターンが形成された後、前記ハードマスク層をエッチングする前に、前記ハードマスク層が露出されるまで前記第1マスクパターン及び第2マスクパターンをエッチングマスクとして、前記バッファ層を乾式エッチングする工程をさらに含むことを特徴とする請求項26に記載の半導体素子の微細パターンの形成方法。
- 前記第2マスクパターンが形成された後、前記バッファ層を乾式エッチングする前に、前記第1マスクパターンの上面が露出されるように前記バッファ層の一部を除去する工程をさらに含むことを特徴とする請求項27に記載の半導体素子の微細パターンの形成方法。
- 前記バッファ層の一部を除去するために、湿式または乾式エッチング工程を利用することを特徴とする請求項28に記載の半導体素子の微細パターンの形成方法。
- 前記第1マスクパターン及び第2マスクパターンは、それぞれポリシリコンで形成されることを特徴とする請求項24に記載の半導体素子の微細パターンの形成方法。
- 前記第1マスクパターン及び第2マスクパターンを除去するために、HBr及びCl2のうち選択される少なくとも一つのガスとO2ガスとの混合ガスをエッチングガスとして使用する乾式エッチング工程を利用することを特徴とする請求項24に記載の半導体素子の微細パターンの形成方法。
- 前記エッチングガスは、Heガスをさらに含むことを特徴とする請求項31に記載の半導体素子の微細パターンの形成方法。
- 前記乾式エッチング工程は、前記エッチングガスから得られるプラズマ雰囲気下で行われることを特徴とする請求項31に記載の半導体素子の微細パターンの形成方法。
- 前記第1マスクパターン及び第2マスクパターンを除去するために、NH4OH、H2O2及びH2Oが混合液からなるエッチング液を使用する湿式エッチング工程を利用することを特徴とする請求項24に記載の半導体素子の微細パターンの形成方法。
- 前記ハードマスク層は、窒化膜で形成されることを特徴とする請求項24に記載の半導体素子の微細パターンの形成方法。
- 前記ハードマスク層は、窒化膜及び酸化膜が順次に積層された二重層構造を有することを特徴とする請求項24に記載の半導体素子の微細パターンの形成方法。
- 前記残留保護膜は、窒化膜で形成されることを特徴とする請求項36に記載の半導体素子の微細パターンの形成方法。
- 前記ハードマスク層及びバッファ層は、それぞれ窒化膜で形成されることを特徴とする請求項26に記載の半導体素子の微細パターンの形成方法。
- 前記バッファ層は、酸化膜で形成されることを特徴とする請求項36に記載の半導体素子の微細パターンの形成方法。
- 前記被エッチング膜は、導電物質、半導体、絶縁物質、またはこれらの組合わせで形成されることを特徴とする請求項24に記載の半導体素子の微細パターンの形成方法。
- 前記被エッチング膜は、タングステン、タングステンシリサイド、ポリシリコン及びアルミニウムからなる群から選択される少なくとも一つの物質で形成されることを特徴とする請求項24に記載の半導体素子の微細パターンの形成方法。
- 前記被エッチング膜をエッチングするために、フッ素原子を含むエッチングガスを使用することを特徴とする請求項24に記載の半導体素子の微細パターンの形成方法。
- 前記残留保護膜を除去するために、前記被エッチング膜をエッチングする工程と同じエッチング条件で前記残留保護膜をエッチングすることを特徴とする請求項24に記載の半導体素子の微細パターンの形成方法。
- 前記複数の第1マスクパターンを形成した後、前記バッファ層を形成する前に前記第1マスクパターンの間で露出される前記ハードマスク層をその上面から所定厚さほど除去して前記ハードマスク層の低い表面部を形成する工程をさらに含み、
前記バッファ層は、前記第1マスクパターンと前記低い表面部とをそれぞれ前記第1厚さで均一に覆うように形成されることを特徴とする請求項26に記載の半導体素子の微細パターンの形成方法。 - 前記第1マスクパターン及び第2マスクパターンは、それぞれ前記第1ピッチの1/4である幅を有するように形成されることを特徴とする請求項24に記載の半導体素子の微細パターンの形成方法。
- 前記被エッチング膜をエッチングした後、前記ハードマスクパターンをエッチングマスクとして前記基板をエッチングして前記基板にトレンチを形成する工程と、
前記トレンチの内部を絶縁膜で満たして素子分離領域を形成する工程と、をさらに含むことを特徴とする請求項24に記載の半導体素子の微細パターンの形成方法。
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---|---|
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Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008244417A (ja) * | 2007-03-23 | 2008-10-09 | Hynix Semiconductor Inc | 半導体素子の微細パターン形成方法 |
JP2009099792A (ja) * | 2007-10-17 | 2009-05-07 | Toshiba Corp | 半導体装置の製造方法 |
WO2009084279A1 (ja) * | 2007-12-27 | 2009-07-09 | Tokyo Electron Limited | 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム |
JP2009164576A (ja) * | 2008-01-07 | 2009-07-23 | Samsung Electronics Co Ltd | 半導体素子の微細パターンの形成方法 |
JP2009295745A (ja) * | 2008-06-04 | 2009-12-17 | Toshiba Corp | 半導体装置の製造方法 |
WO2012004951A1 (ja) | 2010-07-09 | 2012-01-12 | 三井化学株式会社 | ペリクル及びそれに用いるマスク接着剤 |
JP2012216846A (ja) * | 2007-12-20 | 2012-11-08 | Sk Hynix Inc | 半導体素子の形成方法 |
US8685598B2 (en) | 2009-10-07 | 2014-04-01 | Mitsui Chemicals, Inc. | Pellicle and mask adhesive therefor |
US9218984B2 (en) | 2007-12-20 | 2015-12-22 | SK Hynix Inc. | Method for manufacturing a semiconductor device |
US9245764B2 (en) | 2011-11-17 | 2016-01-26 | Tokyo Electron Limited | Semiconductor device manufacturing method |
JP2016197755A (ja) * | 2016-08-15 | 2016-11-24 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
US9741582B2 (en) | 2014-07-31 | 2017-08-22 | Micron Technology, Inc. | Method of forming a semiconductor device including a pitch multiplication |
JP2018084644A (ja) * | 2016-11-22 | 2018-05-31 | 東京エレクトロン株式会社 | パターン形成方法 |
WO2020008703A1 (ja) * | 2019-04-19 | 2020-01-09 | 株式会社日立ハイテクノロジーズ | プラズマ処理方法 |
KR20200124260A (ko) | 2018-03-30 | 2020-11-02 | 미쯔이가가꾸가부시끼가이샤 | 마스크 접착제 및 이것을 구비한 펠리클 |
Families Citing this family (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100822622B1 (ko) * | 2007-04-20 | 2008-04-16 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
KR100834266B1 (ko) * | 2007-04-25 | 2008-05-30 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
US7758981B2 (en) * | 2007-07-25 | 2010-07-20 | Hitachi Global Storage Technologies Netherlands B.V. | Method for making a master disk for nanoimprinting patterned magnetic recording disks, master disk made by the method, and disk imprinted by the master disk |
KR100858877B1 (ko) * | 2007-08-13 | 2008-09-17 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
KR101004691B1 (ko) * | 2007-09-12 | 2011-01-04 | 주식회사 하이닉스반도체 | 반도체 소자의 미세패턴 형성방법 |
KR100920837B1 (ko) | 2007-12-26 | 2009-10-08 | 주식회사 하이닉스반도체 | 미세 콘택홀을 갖는 상변화 메모리 소자의 제조방법 |
KR100942078B1 (ko) * | 2007-12-27 | 2010-02-12 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
KR100946080B1 (ko) * | 2007-12-28 | 2010-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
US7879728B2 (en) * | 2008-01-23 | 2011-02-01 | International Business Machines Corporation | Sub-lithographic printing method |
KR101389518B1 (ko) * | 2008-05-19 | 2014-05-26 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
JP2009289974A (ja) * | 2008-05-29 | 2009-12-10 | Toshiba Corp | 半導体装置の製造方法 |
US7972959B2 (en) * | 2008-12-01 | 2011-07-05 | Applied Materials, Inc. | Self aligned double patterning flow with non-sacrificial features |
KR100994715B1 (ko) | 2008-12-31 | 2010-11-17 | 주식회사 하이닉스반도체 | 4중 패터닝을 이용한 반도체 소자의 미세 패턴 형성방법 |
US8026179B2 (en) * | 2009-04-09 | 2011-09-27 | Macronix International Co., Ltd. | Patterning method and integrated circuit structure |
US9202480B2 (en) * | 2009-10-14 | 2015-12-01 | Western Digital (Fremont), LLC. | Double patterning hard mask for damascene perpendicular magnetic recording (PMR) writer |
US8394280B1 (en) | 2009-11-06 | 2013-03-12 | Western Digital (Fremont), Llc | Resist pattern protection technique for double patterning application |
KR101087835B1 (ko) * | 2009-11-26 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
KR101671464B1 (ko) | 2010-12-02 | 2016-11-02 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
US8314034B2 (en) * | 2010-12-23 | 2012-11-20 | Intel Corporation | Feature size reduction |
JP2012204652A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 半導体装置の製造方法 |
US8772183B2 (en) | 2011-10-20 | 2014-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming an integrated circuit |
CN103426809B (zh) * | 2012-05-18 | 2016-02-03 | 中芯国际集成电路制造(上海)有限公司 | 一种基于自对准双图案的半导体制造方法 |
CN103594337B (zh) * | 2012-08-14 | 2016-05-25 | 中芯国际集成电路制造(上海)有限公司 | 双重图形化方法 |
US9406331B1 (en) | 2013-06-17 | 2016-08-02 | Western Digital (Fremont), Llc | Method for making ultra-narrow read sensor and read transducer device resulting therefrom |
CN104425211B (zh) * | 2013-08-20 | 2017-11-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体图形化方法 |
US9564361B2 (en) | 2013-09-13 | 2017-02-07 | Qualcomm Incorporated | Reverse self aligned double patterning process for back end of line fabrication of a semiconductor device |
US9099400B2 (en) * | 2013-09-30 | 2015-08-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device manufacturing methods |
US9349394B1 (en) | 2013-10-18 | 2016-05-24 | Western Digital (Fremont), Llc | Method for fabricating a magnetic writer having a gradient side gap |
US9231063B2 (en) * | 2014-02-24 | 2016-01-05 | International Business Machines Corporation | Boron rich nitride cap for total ionizing dose mitigation in SOI devices |
US20150270175A1 (en) * | 2014-03-19 | 2015-09-24 | Globalfoundries Inc. | Partially crystallized fin hard mask for fin field-effect-transistor (finfet) device |
US9305837B2 (en) * | 2014-04-10 | 2016-04-05 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement and formation thereof |
TWI621210B (zh) * | 2014-08-27 | 2018-04-11 | 聯華電子股份有限公司 | 一種製作半導體元件的方法 |
US9312064B1 (en) | 2015-03-02 | 2016-04-12 | Western Digital (Fremont), Llc | Method to fabricate a magnetic head including ion milling of read gap using dual layer hard mask |
KR20160119329A (ko) * | 2015-04-02 | 2016-10-13 | 삼성전자주식회사 | 반도체 소자의 미세패턴 형성방법 |
JP6993982B2 (ja) * | 2016-03-11 | 2022-02-04 | インプリア・コーポレイション | 予めパターン形成されたリソグラフィ・テンプレート、該テンプレートを使用した放射線パターニングに基づくプロセス、及び該テンプレートを形成するためのプロセス |
US10840150B2 (en) * | 2017-01-10 | 2020-11-17 | Samsung Electronics Co., Ltd. | Semiconductor device and method for manufacturing the same |
CN106960784B (zh) * | 2017-03-30 | 2018-06-01 | 睿力集成电路有限公司 | 半导体器件及其制备方法 |
CN109872946B (zh) * | 2017-12-04 | 2020-12-01 | 联华电子股份有限公司 | 半导体装置的形成方法 |
US10566207B2 (en) * | 2017-12-27 | 2020-02-18 | Samsung Electronics Co., Ltd. | Semiconductor manufacturing methods for patterning line patterns to have reduced length variation |
CN111524855B (zh) * | 2019-02-02 | 2023-05-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN110783272B (zh) * | 2019-10-17 | 2022-05-27 | 上海华力集成电路制造有限公司 | 鳍式场效应晶体管的截断工艺方法 |
EP4181172A4 (en) * | 2020-07-10 | 2023-12-27 | Changxin Memory Technologies, Inc. | METHOD FOR PRODUCING A SELF-ALIGNED DUAL PATTERN AND SEMICONDUCTOR STRUCTURE |
CN113517188B (zh) * | 2021-06-29 | 2024-04-26 | 上海华力集成电路制造有限公司 | 采用多层掩模板的图形化工艺方法 |
TWI803299B (zh) * | 2022-01-26 | 2023-05-21 | 南亞科技股份有限公司 | 基板的處理方法 |
US11908693B2 (en) * | 2022-02-11 | 2024-02-20 | Nanya Technology Corporation | Method for preparing semiconductor device structure with lining layer |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001351865A (ja) * | 2000-06-05 | 2001-12-21 | Denso Corp | 半導体装置の製造方法 |
JP2003031557A (ja) * | 2001-07-16 | 2003-01-31 | Toshiba Corp | 半導体装置の製造方法 |
JP2006128673A (ja) * | 2004-10-26 | 2006-05-18 | Samsung Electronics Co Ltd | 半導体装置の製造方法 |
WO2006101695A1 (en) * | 2005-03-15 | 2006-09-28 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
JP2006261307A (ja) * | 2005-03-16 | 2006-09-28 | Toshiba Corp | パターン形成方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR950015617A (ko) * | 1993-11-15 | 1995-06-17 | 김주용 | 반도체소자의 미세패턴 제조방법 |
JP3326709B2 (ja) | 1994-05-10 | 2002-09-24 | ソニー株式会社 | パターン形成方法 |
TW567575B (en) * | 2001-03-29 | 2003-12-21 | Toshiba Corp | Fabrication method of semiconductor device and semiconductor device |
DE10138510B4 (de) * | 2001-08-06 | 2006-08-10 | Infineon Technologies Ag | Grabenisolation mit selbstjustierender Oberflächenversiegelung und Verfahren zur Herstellung einer solchen Grabenisolation |
DE10142590A1 (de) * | 2001-08-31 | 2003-04-03 | Infineon Technologies Ag | Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße |
DE10154820B4 (de) * | 2001-11-08 | 2005-06-02 | Infineon Technologies Ag | Verfahren zum Herstellen einer Maske für Halbleiterstrukturen |
KR20030050172A (ko) * | 2001-12-18 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 감광막 패턴 형성 방법 |
KR100586177B1 (ko) | 2003-12-26 | 2006-06-07 | 한국전자통신연구원 | 반도체 소자의 패턴 형성 방법 |
US8088293B2 (en) * | 2004-07-29 | 2012-01-03 | Micron Technology, Inc. | Methods of forming reticles configured for imprint lithography |
KR100618864B1 (ko) * | 2004-09-23 | 2006-08-31 | 삼성전자주식회사 | 반도체 소자 제조용 마스크 패턴 및 그 형성 방법과 미세패턴을 가지는 반도체 소자의 제조 방법 |
KR100574999B1 (ko) | 2004-12-06 | 2006-04-28 | 삼성전자주식회사 | 반도체소자의 패턴 형성방법 |
KR100575001B1 (ko) * | 2004-12-10 | 2006-04-28 | 삼성전자주식회사 | 상호 결합 없는 이중 포토 리소그라피 방법 |
KR100639680B1 (ko) * | 2005-01-17 | 2006-10-31 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성방법 |
KR100674970B1 (ko) * | 2005-04-21 | 2007-01-26 | 삼성전자주식회사 | 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법 |
US7425392B2 (en) * | 2005-08-26 | 2008-09-16 | Motorola, Inc. | Lithographic template and method of formation and use |
-
2006
- 2006-10-17 KR KR1020060101028A patent/KR100790999B1/ko active IP Right Grant
-
2007
- 2007-03-30 US US11/730,292 patent/US7550391B2/en active Active
- 2007-07-31 TW TW096128045A patent/TWI416592B/zh active
- 2007-10-12 JP JP2007265983A patent/JP5303133B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001351865A (ja) * | 2000-06-05 | 2001-12-21 | Denso Corp | 半導体装置の製造方法 |
JP2003031557A (ja) * | 2001-07-16 | 2003-01-31 | Toshiba Corp | 半導体装置の製造方法 |
JP2006128673A (ja) * | 2004-10-26 | 2006-05-18 | Samsung Electronics Co Ltd | 半導体装置の製造方法 |
WO2006101695A1 (en) * | 2005-03-15 | 2006-09-28 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
JP2006261307A (ja) * | 2005-03-16 | 2006-09-28 | Toshiba Corp | パターン形成方法 |
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008244417A (ja) * | 2007-03-23 | 2008-10-09 | Hynix Semiconductor Inc | 半導体素子の微細パターン形成方法 |
JP2009099792A (ja) * | 2007-10-17 | 2009-05-07 | Toshiba Corp | 半導体装置の製造方法 |
JP2012216846A (ja) * | 2007-12-20 | 2012-11-08 | Sk Hynix Inc | 半導体素子の形成方法 |
US9218984B2 (en) | 2007-12-20 | 2015-12-22 | SK Hynix Inc. | Method for manufacturing a semiconductor device |
WO2009084279A1 (ja) * | 2007-12-27 | 2009-07-09 | Tokyo Electron Limited | 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム |
JP2009164576A (ja) * | 2008-01-07 | 2009-07-23 | Samsung Electronics Co Ltd | 半導体素子の微細パターンの形成方法 |
JP2009295745A (ja) * | 2008-06-04 | 2009-12-17 | Toshiba Corp | 半導体装置の製造方法 |
US8685598B2 (en) | 2009-10-07 | 2014-04-01 | Mitsui Chemicals, Inc. | Pellicle and mask adhesive therefor |
WO2012004951A1 (ja) | 2010-07-09 | 2012-01-12 | 三井化学株式会社 | ペリクル及びそれに用いるマスク接着剤 |
US8945799B2 (en) | 2010-07-09 | 2015-02-03 | Mitsui Chemicals, Inc. | Pellicle and mask adhesive agent for use in same |
US9245764B2 (en) | 2011-11-17 | 2016-01-26 | Tokyo Electron Limited | Semiconductor device manufacturing method |
KR20190132553A (ko) | 2011-11-17 | 2019-11-27 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 제조 방법 |
US9741582B2 (en) | 2014-07-31 | 2017-08-22 | Micron Technology, Inc. | Method of forming a semiconductor device including a pitch multiplication |
US10438809B2 (en) | 2014-07-31 | 2019-10-08 | Micron Technology, Inc. | Method of forming a semiconductor device including a pitch multiplication |
US10529579B2 (en) | 2014-07-31 | 2020-01-07 | Micron Technology, Inc. | Method of forming a semiconductor device including a pitch multiplication |
JP2016197755A (ja) * | 2016-08-15 | 2016-11-24 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
JP2018084644A (ja) * | 2016-11-22 | 2018-05-31 | 東京エレクトロン株式会社 | パターン形成方法 |
KR20200124260A (ko) | 2018-03-30 | 2020-11-02 | 미쯔이가가꾸가부시끼가이샤 | 마스크 접착제 및 이것을 구비한 펠리클 |
WO2020008703A1 (ja) * | 2019-04-19 | 2020-01-09 | 株式会社日立ハイテクノロジーズ | プラズマ処理方法 |
JPWO2020008703A1 (ja) * | 2019-04-19 | 2020-07-16 | 株式会社日立ハイテク | プラズマ処理方法 |
US11257678B2 (en) | 2019-04-19 | 2022-02-22 | Hitachi High-Tech Corporation | Plasma processing method |
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