JP2008097735A - メモリ回路及び半導体装置 - Google Patents
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Abstract
【解決手段】 本発明のメモリ回路は、複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイ30と、その両側の2つのカラム系周辺回路31L、31Rを備え、カラム系周辺回路31L、31Rの各々には、ロウデコーダ32により選択されるワード線に接続する各々のメモリセルのデータを複数のビット線を介して増幅する複数のセンスアンプと、この複数のセンスアンプから転送されるデータをそれぞれ保持する複数のデータ保持回路が含まれる。さらに、複数のセレクタSL、SRが設けられ、単位のデータ保持回路群のうち論理入力データAL、ARに基づいて選択されたデータ保持回路の一端を外部接続し、所望の論理関数に対応する論理出力データBL、BRが出力される。
【選択図】 図4
Description
第1実施形態では、メモリセルアレイに複数のLUTが構成されたDRAM回路を半導体装置に組み込む場合を説明する。図1は、第1実施形態の半導体装置の一例としてのプログラマブルロジックLSIの全体構成を示すブロック図である。図1に示すプログラマブルロジックLSIは、それぞれが所定の論理機能を担う複数の論理ブロック1と、これらの論理ブロック1に入出力されるデータの接続経路を切り替える複数の接続回路2と、半導体装置の内部と外部の間でデータを入出力する2つの入出力回路3を備えている。また、各論理ブロック1と接続回路2の間を接続する入出力線4と、各接続回路2同士又は各接続回路2と入出力回路3の間を接続する接続バス5が配線されている。図1の構成のうち、論理ブロック1と接続回路2の構成を図2及び図3に示している。
(第2実施形態)
第2実施形態では、第1実施形態の構成に加えて、汎用的な入出力インターフェースの機能を有するDRAM回路を構成する場合を説明する。図9は、第2実施形態の半導体装置の一例としてのプログラマブルロジックLSIの全体構成を示すブロック図である。図9に示すプログラマブルロジックLSIは、複数の論理ブロック1と、複数の接続回路2と、2つの入出力回路3を備え、基本的な構成は図1(第1実施形態)と共通する。一方、図1と同様の入出力線4、接続バス5に加えて、論理ブロック1同士又は論理ブロック1と一方の入出力ブロック3の間を接続する入出力線6が配線されている点で、第1実施形態とは相違する。
2…接続回路
3…入出力回路
4、6…入出力線
5…接続バス
10…DARMマクロ回路
11…論理回路
20…コンフィギュレーションメモリ
21…スイッチングマトリクス
30…メモリセルアレイ
31L、31R、51L、51R…カラム系周辺回路
32…ロウデコーダ
33…カラムデコーダ
41…スイッチトランジスタ
42…ラッチ回路
43…制御線
W…ワード線
B…ビット線
BP…ビット線ペア
MC…メモリセル
SL、SR…セレクタ
AL、AR…論理入力信号
BL、BR…論理出力信号
TL、TR…転送制御信号
YS…選択制御線
ST…選択トランジスタ
Claims (15)
- 複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイと、
選択ワード線に接続する各々の前記メモリセルのデータを前記複数のビット線を介して増幅する複数のセンスアンプと、
前記複数のセンスアンプから転送されるデータをそれぞれ保持する複数のデータ保持回路と、
前記複数のデータ保持回路を所定数ごとに区分した単位のデータ保持回路群のうち、論理入力データに基づいて選択された前記データ保持回路の一端を外部接続する複数のセレクタと、
を備えることを特徴とするメモリ回路。 - 入力されたカラムアドレスに応じて複数の選択制御線を選択的に活性化するカラムデコーダと、
前記複数のセンスアンプと入出力線の間に接続され、活性化された前記選択制御線により導通制御される選択回路と、
をさらに備えることを特徴とする請求項1に記載のメモリ回路。 - 前記複数の選択制御線は、前記複数のビット線と略平行に配線され、前記入出力線は、前記複数のビット線と交差する方向に配線されることを特徴とする請求項2に記載のメモリ回路。
- 前記論理入力データはKビットであり、前記単位のデータ保持回路群は2K個の前記データ保持回路を含むことを特徴とする請求項1又は2に記載のメモリ回路。
- 前記メモリセルアレイの全部又は一部には、前記ワード線ごとに、前記複数のセレクタの各々に対応する所定の論理関数を実現するための2K個のデータからなる複数のルックアップテーブルが構成されることを特徴とする請求項4に記載のメモリ回路。
- 前記メモリセルアレイの読み出し時は、前記セレクタにより選択された前記データ保持回路を介して前記ルックアップテーブルから論理出力データが外部に読み出され、
前記メモリセルアレイの書き込み時は、外部からの入力データが前記セレクタにより選択された前記データ保持回路を介して所定のメモリセルに書き込まれることを特徴とする請求項5に記載のメモリ回路。 - 前記メモリセルアレイにおいて、相補対をなす2本の前記ビット線によりビット線ペアが構成され、当該ビット線ペアと前記ワード線の2つの交点の一方に前記メモリセルが形成され、前記センスアンプ及び前記データ保持回路は前記ビット線ペアに対応して配置されることを特徴とする請求項1又は2に記載のメモリ回路。
- 各々の前記データ保持回路は、1組の前記ビット線ペアを介して前記センスアンプから転送されるデータを保持するラッチ回路と、転送制御信号に応じて前記ビット線ペアの2本のビット線と前記ラッチ回路の間の導通状態を切り替え制御する2個のスイッチトランジスタと、を含むことを特徴とする請求項7に記載のメモリ回路。
- 各々の前記データ保持回路は、P組の前記ビット線ペアを介してP個の前記センスアンプから転送されるデータを選択的に保持するラッチ回路と、互いに異なる転送制御信号に応じて前記P組のビット線ペアの各組の2本のビット線と前記ラッチ回路の間の導通状態を切り替え制御するそれぞれ2個の第1乃至第Pのスイッチトランジスタと、を含むことを特徴とする請求項7に記載のメモリ回路。
- 前記複数のセンスアンプ、前記複数のデータ保持回路、前記複数のセレクタは、ビット線延伸方向の両端側に略対称的に配置されることを特徴とする請求項1に記載のメモリ回路。
- 前記複数のセンスアンプ、前記選択回路、前記入出力線、前記複数のデータ保持回路、前記複数のセレクタは、ビット線延伸方向の両端側に略対称的に配置されることを特徴とする請求項2に記載のメモリ回路。
- 請求項1に記載のメモリ回路により構成された複数のルックアップテーブルと、前記複数のセレクタを介して前記複数のルックアップテーブルを選択的に読み出して所定の論理機能を実行する論理回路を含む複数の論理ブロックと、
前記複数の論理ブロック間の接続状態を変更可能に設定する複数の接続回路と、
を備える半導体装置。 - 前記メモリ回路は、DRAM回路であることを特徴とする請求項12に記載の半導体装置。
- 請求項2に記載のメモリ回路により構成された複数のルックアップテーブルと、前記複数のセレクタを介して前記複数のルックアップテーブルを選択的に読み出して所定の論理機能を実行する論理回路を含む複数の論理ブロックと、
少なくとも前記メモリ回路の前記入出力線を経由して外部との間でデータを入出力する入出力回路と、
前記複数の論理ブロック間及び前記複数の論理ブロックと前記入出力回路との間の接続状態を変更可能に設定する複数の接続回路と、
を備える半導体装置。 - 前記メモリ回路は、汎用的な入出力インターフェースを備えたDRAM回路であることを特徴とする請求項14に記載の半導体装置。
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