JP2008097246A - 情報処理装置、情報処理装置の動作方法およびプログラム - Google Patents

Abstract

【課題】ＪＴＡＧテストを別構成のテスト装置を必要とせず、またテスト専用の装置を内蔵せずに実行する。
【解決手段】ＦＰＧＡ１０２とＣＰＵ１０３等とを備えた情報処理装置１０１において、ＦＰＧＡ１０２に対して情報処理装置１０１の通常の機能を発揮させる際に必要な論理回路を設定する第１のコンフィグレーションデータ、およびＦＰＧＡ１０２に対してＣＰＵ１０３等の他の集積回路のテストを行うためのテスト機能を設定する第２のコンフィグレーションデータを用意する。これによりＪＡＴＧのテスト動作時に、ＦＰＧＡ１０２をＴＡＰコントローラとして機能させ、他の集積回路に対するバウンダリスキャンテストを行う。
【選択図】図１

Description

本発明は、ＦＰＧＡを含んだ情報処理装置に係り、ＦＰＧＡを当該情報処理装置に含まれるデバイスのテスト時のコントローラとして機能させる構成に関する。

集積回路（ＩＣ）の検査を行う手法として、ＪＡＴＧが知られている。ＪＴＡＧは、ＬＳＩが正常に動作するか否か、をテストするための手法の一つである。ＪＴＡＧは、Joint European Test Action Group(JETAG：現JTAG)によって提案され、米国電気電子学会(IEEE)により1990年にIEEE std. 1149.1-1990「Standard Test Access Port and Boundary-Scan Architecture」として標準化されている。

ＪＴＡＧでは、チップ内部にプローブテストと同様の挙動を行なう「バウンダリスキャンボード」(あるいは「JTAGボード」)と呼ばれる端子およびレジスタが構成される。そして、チップの外部からテストコードを入力し、それに対する集積回路の挙動が調査される。この試験は、「バウンダリスキャンテスト」(BST：Boundary Scan Test：境界走査試験)と呼ばれている。

ＪＴＡＧに対応した集積回路は、本来の機能を果たす回路のほかに、ＪＴＡＧに対応した回路とＴＡＰ (Test Access Port)と呼ばれる5本の端子からなるインターフェースを持ち、テストデータの入出力や制御が行えるように構成されている。

一般にＪＴＡＧに準拠するテストは、チップの製造時や電子機器の組み立て時等に行われる。しかしながら、メンテナンスコストの削減や不具合発生時における迅速な対応を実現するために、ユーザが電子機器を使用する状態においてもこのテストが簡単に行えるようにすることが望まれる。このような技術として、特許文献１に記載されたものが公知である。

特許文献１には、テレビと各種回線（電話回線やケーブルテレビ回線）への接続を行い、各種のサービスを受けるためのＳＴＢ（セット・トップ・ボックス）内の集積回路をテストすることが可能な構成が記載されている。この構成では、テスト装置と通信を行うための中継装置をＳＴＢ内に配置し、ＰＣＭＣＩＡカードインターフェースを介して外部のテスト装置をＳＴＢに接続し、このテスト装置をコントローラとして、ＳＴＢ内の集積回路の診断を行う構成が記載されている。
特開平１０−１６１９０１（要約書）

しかしながら、特許文献１に記載された技術では、テストの対象となる情報処理装置（特許文献１の場合はＳＴＢ）の他に外付けのテスト装置が必要となるので、高コストとなり、また、簡便にテストを行うのには不便である。さらに、当該情報処理装置がテスト時にしか利用しない中継装置を内蔵する必要があるため、システムの構成が冗長なものとなり、この点でも高コストとなる。そこで、本発明は、ＪＴＡＧに代表されるテストを実行可能な情報処理装置において、別構成のテスト装置を必要とせず、またテスト専用の装置を内蔵しなくてもよい技術を提供することを目的とする。

本発明は、所定の処理を実行するための情報処理装置であって、ＦＰＧＡ(field programmable gate array)と、所定の機能を有する集積回路と、ＦＰＧＡに対して所定の処理の実行機能を設定する第１のコンフィグレーションデータおよびＦＰＧＡに対して集積回路のテストを行うためのテスト機能を設定する第２のコンフィグレーションデータを記憶した記憶手段とを備えることを特徴とする。

本発明によれば、情報処理装置に含まれているＦＰＧＡに対して、通常は画像処理等を行うための論理回路を定義し、ＦＰＧＡに当該情報処理装置で行われる処理を実行させる。そして、適当なタイミングにおいて、当該ＦＰＧＡの論理回路の設定を当該情報処理装置内に含まれる集積回路の検査を行うための論理回路の定義に変更し、当該ＦＰＧＡをコントローラとして当該情報処理装置内に含まれる集積回路のテストを行う。この構成によれば、ＦＰＧＡが他の集積回路の動作テストを行うための制御装置として機能するので、外付けあるいは内蔵のテスト専用のハードウェアは必要とされない。また、情報処理装置自体が内部の集積回路のテストを行う制御機能を備える構成となるので、自動化されたテストが可能となる。このため、メンテナンスコストを削減し、またユーザの負担を低減することができる。

テストは、ＪＴＡＧにように、チップの外部からテストコードを入力し、それに対する集積回路の挙動を調査することで行われる。テストとしてＪＡＴＧを採用した場合、テスト時において、集積回路は、ＪＴＡＧチェインに接続され、ＦＰＧＡがＴＡＰコントローラとして機能する。ＪＴＡＧは、既に広く利用されている規格であるので、それを利用することで、本発明を低コストにそして容易に実現することができる。なお、本発明に利用可能なテストの方法は、必ずしもＪＴＡＧに限定されるものではない。

本発明において、第１および第２のコンフィグレーションデータを記憶した記憶手段がＦＰＧＡ内に配置された構成を採用することができる。コンフィグレーションデータの格納場所には、多様な場所が考えられるが、ＦＰＧＡ内の不揮発メモリ領域に格納することで、よりシンプルな構成とでき、システムを低コスト化することができる。

本発明において、テストを行うためのテストデータが第２のコンフィグレーションデータに含まれてもよい。また、テスト結果の期待値データが第２のコンフィグレーションデータに含まれていてもよい。

本発明の情報処理装置において、所定の機能を有する集積回路は複数であり、この複数の集積回路には、ＲＯＭが含まれており、この記憶回路にテストを行うためのテストデータが記憶されている構成としてもよい。またこの構成を期待値データに対して適用してもよい。

本発明の情報処理装置において、外部メモリを接続可能なインターフェース回路を備え、このインターフェース回路を介してテストデータの入力を行えるようにしてもよい。またこの構成を期待値データに対して適用してもよい。

本発明の情報処理装置において、所定の機能を有する集積回路は複数であり、この複数の集積回路には、不揮発性の記憶回路が含まれており、この不揮発性の記憶回路にテストの結果が記憶されるようにしてもよい。また、本発明の情報処理装置において、外部メモリを接続可能なインターフェース回路を備え、このインターフェース回路を介してテスト結果を外部メモリに記憶するようにしてもよい。これらの態様によれば、テスト後にテストの結果を解析することができる。テストの結果の内容としては、テストの対象としたデバイス名、良否の判定結果、その際に取得されたデータ等を挙げることができる。

本発明は、情報処理装置の動作方法として把握することもできる。すなわち本発明は、ＦＰＧＡと所定の機能を有する集積回路とを含み、所定の処理を実行するための情報処理装置の動作方法であって、ＦＰＧＡに対して所定の処理の実行機能を設定する第１のコンフィグレーションデータを書き込むステップと、ＦＰＧＡに対して集積回路のテストを行うためのテスト機能を設定する第２のコンフィグレーションデータを書き込むステップとを備えることを特徴とする。

また、本発明は、上記方法を実現するためのプログラムとして把握することもできる。すなわち本発明は、ＦＰＧＡと所定の機能を有する集積回路とを含むコンピュータに読み取らせて実行させるプログラムであって、ＦＰＧＡに対して所定の処理の実行機能を設定する第１のコンフィグレーションデータを書き込むステップと、ＦＰＧＡに対して集積回路のテストを行うためのテスト機能を設定する第２のコンフィグレーションデータを書き込むステップとを備えることを特徴とする。

本発明によれば、情報処理装置内のＦＰＧＡに対して、当該装置の通常の処理を行うための回路定義を行うコンフィグレーションデータと、当該装置内の集積回路のテストを行うための回路定義を行うコンフィグレーションデータとを用意し、適宜ＦＰＧＡの回路定義を行う。これにより、ＪＴＡＧに代表されるテストを実行可能な情報処理装置において、別構成のテスト装置を必要とせず、またテスト専用の装置を内蔵しなくてもよい。本発明によれば、ユーザ側でテストを行うことができるので、システムのメンテナンスコストを削減することができる。また、テスト専用のハードウェアを用意しなくてよいので、システムのコストを抑えることができる。

（１） 第１の実施形態
（実施形態の構成）
図１は、本発明を利用した情報処理装置の概要を示すブロック図である。図１には、情報処理装置１０１として複写機（コピー機）の例が示されている。情報処理装置１０１は、ＦＰＧＡ(field programmable gate array)１０２を備えている。ＦＰＧＡ１０２は、複写機における画像処理（例えば、解像度変換や色空間設定処理等）を行う。また、ＦＰＧＡ１０２は、ＪＴＡＧテストを行う際のコントローラ（ＴＡＰ(test access port)コントローラ）としても機能する。なお、ＴＡＰコントローラは、ＪＴＡＧのテストを実行する際の処理を制御するハードウェアのことである。

ＦＰＧＡ１０２を画像処理用集積回路として機能させるか、あるいはＴＡＰコントローラとして機能させるかの切り換えは、各機能を実現するためのコンフィグレーションデータをＦＰＧＡ１０２に書き込み、論理回路の設定を変更することで行う。すなわち、ＦＰＧＡ１０２は、内部に不揮発メモリ（ＥＥＰＲＯＭ）を備え、そこにコンフィグレーションデータ１０８を記憶している。このコンフィグレーションデータ１０８は、ＦＰＧＡ１０２を画像処理用集積回路の論理回路に設定する通常動作用のコンフィグレーションデータ（第１のコンフィグレーションデータ）と、ＦＰＧＡ１０２をＴＡＰコントローラとして機能させる論理回路に設定するテスト用のコンフィグレーションデータ（第２のコンフィグレーションデータ）より構成されている。また、この例では、第２のコンフィグレーションデータにテスト用データおよび期待値データが含まれている。

第１のコンフィグレーションデータをＦＰＧＡ１０２に書き込み、そのコンフィグレーションデータに従った論理回路にＦＰＧＡ１０２を定義することで、ＦＰＧＡ１０２を画像処理用集積回路として機能させることが可能となる。また、第２のコンフィグレーションデータをＦＰＧＡ１０２に書き込み、そのコンフィグレーションデータに従った論理回路にＦＰＧＡ１０２を定義することで、ＦＰＧＡ１０２をＴＡＰコントローラとして機能させることが可能となる。

また情報処理装置１０１は、ＣＰＵ(central processing unit)１０３、ＲＯＭ(read only memory)１０４、ＲＡＭ(random access memory)１０５、画像入力処理用チップ１０６、および画像出力処理用チップ１０７を備えている。ＣＰＵ１０３は、情報処理装置１０１の動作を統括し、情報処理装置１０１における各種の処理を実行する。ＲＯＭ１０４は、情報処理装置１０１が各種の処理を行う際の動作プログラムおよび各種の設定データ等を記憶している。ＲＡＭ１０５は、各種の処理において、データを一時的に記憶し、各種の処理におけるワーキングエリアとして利用される。なお、ＲＡＭ１０５の一部としてＥＥＰＲＯＭ等の不揮発メモリを配置し、データを記憶できるようにしてもよい。

画像入力処理用チップ１０６は、複写する書類等のイメージ情報を読み取るイメージセンサ（図示省略）からの出力信号を受け取り、ＦＰＧＡ１０２で扱うことができるデータ形式に変換する処理を行い、またこのイメージセンサの動作を制御する制御信号を生成する集積回路である。画像入力処理用チップ１０６で受け取られた画像データは、ＦＰＧＡ１０２に送られ、そこで所定の画像処理が行われる。画像出力処理用チップ１０７は、ＦＰＧＡ１０２で画像処理が施された画像データ受け取り、それを印刷機構（図示省略）に解釈できるデータ形式に変換し、その変換したものを印刷機構に出力する集積回路である。また、画像出力処理用チップ１０６は、この印刷機構の動作を制御する制御信号を生成する。

ＦＰＧＡ１０２、ＣＰＵ１０３、ＲＯＭ１０４、ＲＡＭ１０５、画像入力処理用チップ１０６、および画像出力処理用チップ１０７は、システムバズで接続されている。また各チップのＴＡＰの端子は、ボード上でデイジーチェーン(daisy chain)接続され、複数のチップに対するバウンダリスキャンテストが行えるようにされている。

また、情報処理装置１０１は、図示省略した操作手段と表示ディスレイを備えている。操作手段は、情報処理装置１０１に対する各種の設定や操作を行う場合に利用される。表示ディスプレイは、動作中に各種情報の表示を行い、また、後述するテスト処理時に異常が検出された場合に、異常発生の旨を表示する。

図１に示す構成において、画像処理をＦＰＧＡ１０２のみで行うのではなく、画像処理用ＡＳＩＣをさらに配置し、そこで画像処理を負担させてもよい。また、ＦＰＧＡを複数配置し、処理を分担するようにしてもよい。

（実施形態の動作）
図２は、情報処理装置１０１が起動されると開始されるＦＰＧＡ１０２の論理回路の切り換えに関する処理の手順を示すフローチャートである。ここでは、システムの起動時、および所定の時間経過毎にＪＰＡＧによるテストを行う処理手順の例を説明する。

処理が開始されると（ステップＳ２０１）、まず起動処理中であるか否か、が判定される（ステップＳ２０２）。情報処理装置１０１を起動した場合は、ステップＳ２０２の判定は、ＹＥＳであるので、ステップＳ２０４に進む。また、起動時でなければ、ステップＳ２０３に進む。

ステップＳ２０４では、ＦＰＧＡ１０２をＴＡＰコントローラとして機能させる論理回路に定義するためのコンフィグレーションデータ（第２のコンフィグレーションデータ）をＦＰＧＡ１０２に書き込む。これにより、ＦＰＧＡ１０２はＴＡＰコントローラとして機能するように論理回路が定義され、以後ＴＡＰコントローラとして機能する。また、この例では、コンフィグレーションデータ１０８にテスト用データおよび期待値データが含まれているので、この論理回路の設定時にＦＰＧＡ内のＲＡＭ部分にテスト用データおよび期待値データが読み出される。

ステップ２０４の後、ＪＰＡＧで規定されたテスト処理（自己診断処理）を実行し（ステップＳ２０６）、テスト処理の終了後、ステップＳ２０７に進む。テスト処理の詳細については後述する。ステップＳ２０３では、前回のテスト処理から所定の時間が経過したか否か、が判定され、所定の時間が経過していればステップＳ２０４に進み、そうでなければステップＳ２０５に進む。

ステップＳ２０５では、ＦＰＧＡ１０２を画像処理用集積回路として機能させる論理回路に定義するコンフィグレーションデータ（第１のコンフィグレーションデータ）をＦＰＧＡ１０２に書き込む。これにより、ＦＰＧＡ１０２は画像処理回路として機能するように論理回路が定義される。なお、既にＦＰＧＡ１０２に第１のコンフィグレーションデータが書き込まれている場合は、ステップＳ２０５は実行されずステップＳ２０７に進む。

ステップＳ２０７では、情報処理装置１０１が終了処理（電源ＯＦＦ処理）中か否か、が判定され、終了処理中であれば、処理を終了し（ステップＳ２０８）、そうでなければ、ステップ２０２以下を再度実行する。

（テスト処理）
図２のステップＳ２０６におけるテスト処理（自己診断処理）の一例を説明する。図３は、図１に示すシステムにおけるテスト処理の手順の一例を示すフローチャートである。図２のステップＳ２０６のテスト処理が開始されると（ステップＳ３０１）、図２のステップＳ２０４においてＴＡＰコントローラに設定されているＦＰＧＡ１０２は、図示省略した自身内部のＥＥＰＲＯＭからテスト用の動作プログラムを読み出す。次にＦＰＧＡ１０２は、ＴＡＰコントローラへの設定時に読み出しておいたテストデータ（テストコード）を集積回路（例えばＲＯＭ１０４）のＴＡＰの端子に出力する（ステップＳ３０２）。

テストデータを受け取った集積回路は、そのテストデータに基づいてＪＰＡＧの規格に従って予め定めてある処理行い、処理の結果をＴＡＰの端子から出力する。この出力は、ＦＰＧＡ１０２で受信され（ステップＳ３０３）、対応する期待値データと一致するか否か、の判定がＦＰＧＡ１０２において行われる（ステップＳ３０４）。送ったテストデータの返信データと対応する期待値データとが一致すれば、テストの結果が正常であると判定され、ステップＳ３０５に進む。また、一致しなければ当該デバイスの機能を正常に実現する環境に問題がある旨が判定され、ステップＳ３０６に進む。

ステップＳ３０５では、ＪＴＡＧチェインに接続されている集積回路の中でテストを行っていないものがあるのか否か、が判定され、未テストなものがあればステップＳ３０２以下を再度実行し、そうでなければテスト処理を終了する（ステップＳ３０７）。この例では、まずＲＯＭ１０４に対するバウンダリスキャンテストが行なわれ、以下順に画像入力処理用チップ１０６、画像出力処理用チップ１０７、ＲＡＭ１０５、ＣＰＵ１０３とバウンダリスキャンテストが行なわれる。そして、ＣＰＵ１０３に対するテストが終了した段階でステップＳ３０５の判定がＮＯとなり、テスト処理は終了する（ステップＳ３０７）。

ステップＳ３０６では、バウンダリスキャンテストにおいて、不具合が検出された旨のエラー表示を図示省略した表示ディスプレイに行う。この表示により、ユーザは不具合の発生を知ることができる。

（実施形態の優位性）
本実施形態によれば、情報処理装置のシステムが集積回路をテストするための機能を備えており、テスト時に外付けのハードウェアは必要とされない。また、テストを専用に行うためのハードウェアをシステム内に内蔵する必要がない。このため無駄のないシンプルな構成とすることができ、低コスト化を図ることができる。

また、図２に示す処理手順によれば、システムの起動時、または起動中は所定の時間の経過毎にＦＰＧＡ１０２がＴＡＰコントローラに設定され、ＪＴＡＧによるテストが自動的に行われる。つまり、ユーザがシステムの電源をＯＮにすると、適当なタイミングでＪＴＡＧによるテストが行われる。このため、テストの為の手間が必要とされない。また、適宜テストが行われるので、システムに不具合が発生した場合の対応を迅速に行うことができる。

（実施形態の変形）
図１に示すコンフィグレーションデータ１０８の格納場所は、外付けの外部メモリやＲＯＭ１０４（または適当な不揮発メモリ）であってもよい。また、図１に示す情報処理装置１０１にインターネット回線に接続可能なインターフェース装置を配置してもよい。この態様によれば、図３のステップＳ３０６の処理において、インターネット回線を介して、情報処理装置１０１のメンテナンス業者にエラー情報を送信することができる。こうすることで、不具合解消への対応を迅速に行なうことができる。また、この際、図３のテスト処理の結果あるいはその過程で得られたデータ等をインターネット経由でメンテナンス業者に送るようにしても良い。こうすることで、不具合の発生要因を迅速に解析することができる。

情報処理装置の複写機以外の態様としては、ＦＡＸ、プリンタを挙げることができる。また、複写機、ＦＡＸ、プリンタから選ばれた複数の機能を複合化した複合機であってもよい。また、情報処理装置として、ＦＰＧＡを搭載した各種のコンピュータ機器（例えば画像処理に特化したコンピュータ）を挙げることもできる。また、本発明をＦＰＧＡと各種の集積回路を搭載したボードに適用することもできる。この場合、このボードが本発明の情報処理装置の一例として把握される。

（２） 第２の実施形態
図４は、他の実施形態の情報処理装置の概要を示すブロック図である。図４に示す情報処理装置１０１は、図１に示す情報処理装置１０１と同じ機能を有する。図４において、図１と同じ符号のものは、図１に関連して説明したものと同じである。また、動作の手順も図２および図３に示すものと同じである。図４に示す構成が図１に示す構成と異なるのは、テストデータおよび期待値データの格納場所である。この例においては、テストデータおよび期待値データは、コンフィグレーションデータ１０８に含まれておらず、ＲＯＭ１０４内に記憶されている。この例では、図２のステップＳ２０６において、ＲＯＭ１０４からテストデータおよび期待値データがＴＡＰコントローラとして機能するＦＰＧＡ１０２に読み出される。

（３）第３の実施形態
図５は、他の実施形態の情報処理装置の概要を示すブロック図である。図５に示す情報処理装置１０１は、図１に示す情報処理装置１０１と同じ機能を有する。図５において、図１と同じ符号のものは、図１に関連して説明したものと同じである。また、動作の手順も図２および図３に示すものと同じである。

図５に示す構成が図１に示す構成と異なるのは、テストデータおよび期待値データの格納場所である。この例においては、テストデータおよび期待値データは、コンフィグレーションデータ１０８に含まれておらず、外付けの外部メモリ（例えばＵＳＢ(universal serial bus)メモリ）５０１に記憶されている。また、ＦＰＧＡ１０２が外部メモリ５０１にアクセスできるようにメモリインターフェース５０２が配置されている。この例では、図２のステップＳ２０６において、外部メモリ５０１からテストデータおよび期待値データがＴＡＰコントローラとして機能するＦＰＧＡ１０２に読み出される。

（４）第４の実施形態
第１〜第３の実施形態において、ＲＡＭ１０５が不揮発メモリを含んだ構成とし、この不揮発メモリに、図３のテスト処理の結果あるいはその過程で得られたデータ等を記憶させてもよい。こうすることで、ＲＡＭ１０５に記憶させたデータを利用して、不具合の解析を行うことができる。また、図５に示す構成において、外部メモリ５０１にテスト処理の結果あるいはその過程で得られたデータ等を記憶させてもよい。

（５）第５の実施形態
図２のステップＳ２０６のテスト処理を行うタイミングとして、システムの起動時に加えて、低消費電力モードからの復帰時を採用することもできる。バウンダリスキャンテストで検出される不良は、システムが動作していない時に発生し易い。したがって、システムが動作を停止あるいは休止している状態から、動作状態に移行した時点でバウンダリスキャンテストを行うことで、不具合が発生した場合の検出の確実性を高めることができる。

本発明は、ＦＰＧＡを含んだ情報処理装置に利用することができる。具体的には、ＦＰＧＡを搭載したプリンタ、ＦＡＸ、カラー複写機、これらの複合機、ＦＰＧＡを備えた各種コンピュータ機器、ＦＰＧＡを備えたボードに利用することができる。

発明を利用した情報処理装置の概要を示すブロック図である。 図１に示す情報処理装置の動作の一形態を示すフローチャートである。 テスト処理の処理手順の一例を示すフローチャートである。 発明を利用した情報処理装置の他の一例の概要を示すブロック図である。 発明を利用した情報処理装置の他の一例の概要を示すブロック図である。

符号の説明

１０１…情報処理装置（複写機）

Claims (12)

1. 所定の処理を実行するための情報処理装置であって、
   ＦＰＧＡ(field programmable gate array)と、
   所定の機能を有する集積回路と、
   前記ＦＰＧＡに対して前記所定の処理の実行機能を設定する第１のコンフィグレーションデータおよび前記ＦＰＧＡに対して前記集積回路のテストを行うためのテスト機能を設定する第２のコンフィグレーションデータを記憶した記憶手段と
   を備えることを特徴とする情報処理装置。
2. 前記テストを行うためのテストデータが前記第２のコンフィグレーションデータに含まれていることを特徴とする請求項１に記載の情報処理装置。
3. 前記テストのテスト結果の期待値データが前記第２のコンフィグレーションデータに含まれていることを特徴とする請求項１または２に記載の情報処理装置。
4. 前記所定の機能を有する集積回路は複数であり、
   前記複数の集積回路には、ＲＯＭが含まれており、
   前記ＲＯＭに前記テストを行うためのテストデータが記憶されていることを特徴とする請求項１に記載の情報処理装置。
5. 前記所定の機能を有する集積回路は複数であり、
   前記複数の集積回路には、ＲＯＭが含まれており、
   前記ＲＯＭに前記テストのテスト結果の期待値データが記憶されていることを特徴とする請求項１または４に記載の情報処理装置。
6. 外部メモリを接続可能なインターフェース回路を備え、
   前記インターフェース回路を介して前記テストデータの入力が行われることを特徴とする請求項１に記載の情報処理装置。
7. 外部メモリを接続可能なインターフェース回路を備え、
   前記インターフェース回路を介して前記テストのテスト結果の期待値データの入力が行われることを特徴とする請求項１または６に記載の情報処理装置。
8. 前記所定の機能を有する集積回路は複数であり、
   前記複数の集積回路には、不揮発性の記憶回路が含まれており、
   前記不揮発性の記憶回路に前記テストの結果が記憶されることを特徴とする請求項１〜７のいずれかに記載の情報処理装置。
9. 外部メモリを接続可能なインターフェース回路を備え、
   このインターフェース回路を介して前記テストのテスト結果を外部メモリに記憶することを特徴とする請求項１〜７のいずれかに記載の情報処理装置。
10. 前記テストがＪＴＡＧに準拠したものであり、
    前記テスト時において、前記集積回路は、ＪＴＡＧチェインに接続され、且つ前記ＦＰＧＡがＴＡＰコントローラとして動作することを特徴とする請求項１〜９のいずれかに記載の情報処理装置。
11. ＦＰＧＡと所定の機能を有する集積回路とを含み、所定の処理を実行するための情報処理装置の動作方法であって、
    前記ＦＰＧＡに対して前記所定の処理の実行機能を設定する第１のコンフィグレーションデータを書き込むステップと、
    前記ＦＰＧＡに対して前記集積回路のテストを行うためのテスト機能を設定する第２のコンフィグレーションデータを書き込むステップと
    を備えることを特徴とする情報処理装置の動作方法。
12. ＦＰＧＡと所定の機能を有する集積回路とを含むコンピュータに読み取らせて実行させるプログラムであって、
    前記ＦＰＧＡに対して前記所定の処理の実行機能を設定する第１のコンフィグレーションデータを書き込むステップと、
    前記ＦＰＧＡに対して前記集積回路のテストを行うためのテスト機能を設定する第２のコンフィグレーションデータを書き込むステップと
    を備えることを特徴とするプログラム。

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