JP2008091909A - 半導体素子のコンタクトプラグ形成方法 - Google Patents
半導体素子のコンタクトプラグ形成方法 Download PDFInfo
- Publication number
- JP2008091909A JP2008091909A JP2007250514A JP2007250514A JP2008091909A JP 2008091909 A JP2008091909 A JP 2008091909A JP 2007250514 A JP2007250514 A JP 2007250514A JP 2007250514 A JP2007250514 A JP 2007250514A JP 2008091909 A JP2008091909 A JP 2008091909A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- interlayer insulating
- insulating film
- plug
- contact plug
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 72
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000011229 interlayer Substances 0.000 claims abstract description 84
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 229920005591 polysilicon Polymers 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000000126 substance Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000005498 polishing Methods 0.000 claims description 59
- 239000000463 material Substances 0.000 claims description 31
- 239000002002 slurry Substances 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 10
- QUSNBJAOOMFDIB-UHFFFAOYSA-N Ethylamine Chemical compound CCN QUSNBJAOOMFDIB-UHFFFAOYSA-N 0.000 claims description 10
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 10
- 239000000203 mixture Substances 0.000 claims description 8
- 150000001412 amines Chemical class 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 7
- POULHZVOKOAJMA-UHFFFAOYSA-N dodecanoic acid Chemical compound CCCCCCCCCCCC(O)=O POULHZVOKOAJMA-UHFFFAOYSA-N 0.000 claims description 6
- CXMXRPHRNRROMY-UHFFFAOYSA-N sebacic acid Chemical compound OC(=O)CCCCCCCCC(O)=O CXMXRPHRNRROMY-UHFFFAOYSA-N 0.000 claims description 6
- ZDPHROOEEOARMN-UHFFFAOYSA-N undecanoic acid Chemical compound CCCCCCCCCCC(O)=O ZDPHROOEEOARMN-UHFFFAOYSA-N 0.000 claims description 6
- -1 Biphenyl hydroxyethyl imidazoline Chemical compound 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910021529 ammonia Inorganic materials 0.000 claims description 5
- 239000008119 colloidal silica Substances 0.000 claims description 5
- 230000007797 corrosion Effects 0.000 claims description 5
- 238000005260 corrosion Methods 0.000 claims description 5
- MTNDZQHUAFNZQY-UHFFFAOYSA-N imidazoline Chemical compound C1CN=CN1 MTNDZQHUAFNZQY-UHFFFAOYSA-N 0.000 claims description 5
- 239000003112 inhibitor Substances 0.000 claims description 5
- 239000008139 complexing agent Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 239000007800 oxidant agent Substances 0.000 claims description 4
- QJEBJKXTNSYBGE-UHFFFAOYSA-N 2-(2-heptadecyl-4,5-dihydroimidazol-1-yl)ethanol Chemical compound CCCCCCCCCCCCCCCCCC1=NCCN1CCO QJEBJKXTNSYBGE-UHFFFAOYSA-N 0.000 claims description 3
- QNDGQRJVVZJMJO-UHFFFAOYSA-N 2-(2-undecyl-4,5-dihydroimidazol-1-yl)ethanol Chemical compound CCCCCCCCCCCC1=NCCN1CCO QNDGQRJVVZJMJO-UHFFFAOYSA-N 0.000 claims description 3
- GOHZKUSWWGUUNR-UHFFFAOYSA-N 2-(4,5-dihydroimidazol-1-yl)ethanol Chemical compound OCCN1CCN=C1 GOHZKUSWWGUUNR-UHFFFAOYSA-N 0.000 claims description 3
- AVPHZAHGVBYDBS-UHFFFAOYSA-N 2-[2-(15-methylhexadecyl)-4,5-dihydroimidazol-1-yl]ethanol Chemical compound CC(C)CCCCCCCCCCCCCCC1=NCCN1CCO AVPHZAHGVBYDBS-UHFFFAOYSA-N 0.000 claims description 3
- WGTDLPBPQKAPMN-KTKRTIGZSA-N 2-[2-[(z)-heptadec-8-enyl]-4,5-dihydroimidazol-1-yl]ethanol Chemical compound CCCCCCCC\C=C/CCCCCCCC1=NCCN1CCO WGTDLPBPQKAPMN-KTKRTIGZSA-N 0.000 claims description 3
- JYCQQPHGFMYQCF-UHFFFAOYSA-N 4-tert-Octylphenol monoethoxylate Chemical compound CC(C)(C)CC(C)(C)C1=CC=C(OCCO)C=C1 JYCQQPHGFMYQCF-UHFFFAOYSA-N 0.000 claims description 3
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 claims description 3
- IAYPIBMASNFSPL-UHFFFAOYSA-N Ethylene oxide Chemical compound C1CO1 IAYPIBMASNFSPL-UHFFFAOYSA-N 0.000 claims description 3
- GOOHAUXETOMSMM-UHFFFAOYSA-N Propylene oxide Chemical compound CC1CO1 GOOHAUXETOMSMM-UHFFFAOYSA-N 0.000 claims description 3
- YDONNITUKPKTIG-UHFFFAOYSA-N [Nitrilotris(methylene)]trisphosphonic acid Chemical compound OP(O)(=O)CN(CP(O)(O)=O)CP(O)(O)=O YDONNITUKPKTIG-UHFFFAOYSA-N 0.000 claims description 3
- 235000014113 dietary fatty acids Nutrition 0.000 claims description 3
- 229940090960 diethylenetriamine pentamethylene phosphonic acid Drugs 0.000 claims description 3
- DUYCTCQXNHFCSJ-UHFFFAOYSA-N dtpmp Chemical compound OP(=O)(O)CN(CP(O)(O)=O)CCN(CP(O)(=O)O)CCN(CP(O)(O)=O)CP(O)(O)=O DUYCTCQXNHFCSJ-UHFFFAOYSA-N 0.000 claims description 3
- 239000000194 fatty acid Substances 0.000 claims description 3
- 229930195729 fatty acid Natural products 0.000 claims description 3
- 150000004665 fatty acids Chemical class 0.000 claims description 3
- 150000002462 imidazolines Chemical class 0.000 claims description 3
- 229920002113 octoxynol Polymers 0.000 claims description 3
- 125000001117 oleyl group Chemical group [H]C([*])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])/C([H])=C([H])\C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])[H] 0.000 claims description 3
- 150000003014 phosphoric acid esters Chemical class 0.000 claims description 3
- 229910019142 PO4 Inorganic materials 0.000 claims 2
- 238000001035 drying Methods 0.000 claims 2
- 239000010452 phosphate Substances 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 239000002184 metal Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- 239000010410 layer Substances 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 239000010949 copper Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 235000011194 food seasoning agent Nutrition 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】ドレインコンタクトプラグ内に発生するシーム状部の露出を防止することにより、消去フェイルを防止するとともに、素子の製造歩留まりを向上させることができる半導体素子のコンタクトプラグ形成方法を提供すること。
【解決手段】層間絶縁膜33が形成された基板30を準備するステップと、層間絶縁膜33上にハードマスクパターン35を形成するステップと、ハードマスクパターン35を用いて層間絶縁膜33をエッチングすることにより、コンタクトホールを形成するステップと、コンタクトホールが埋め込まれるように、ハードマスクパターン35上にプラグ形成用物質(ポリシリコン膜39)を成膜するステップと、コンタクトホール内に形成されたシーム状部B’が露出しないように、少なくとも層間絶縁膜33上のハードマスクパターン35及びプラグ形成用物質(ポリシリコン膜39)を同時に研磨するステップとを含む。
【選択図】図3B
【解決手段】層間絶縁膜33が形成された基板30を準備するステップと、層間絶縁膜33上にハードマスクパターン35を形成するステップと、ハードマスクパターン35を用いて層間絶縁膜33をエッチングすることにより、コンタクトホールを形成するステップと、コンタクトホールが埋め込まれるように、ハードマスクパターン35上にプラグ形成用物質(ポリシリコン膜39)を成膜するステップと、コンタクトホール内に形成されたシーム状部B’が露出しないように、少なくとも層間絶縁膜33上のハードマスクパターン35及びプラグ形成用物質(ポリシリコン膜39)を同時に研磨するステップとを含む。
【選択図】図3B
Description
本発明は、半導体素子の製造技術に関し、特に、70nm級以下のドレインコンタクトプラグを含むNAND型フラッシュメモリ素子のドレインコンタクトプラグの形成方法に関する。
近年、電気的にプログラミング及び消去が可能で、一定の周期でデータを再作成するリフレッシュ機能を必要としないフラッシュメモリ素子の需要が増えつつある。また、データを多く格納できる大容量のメモリ素子を開発するために、メモリ素子の高集積化技術に関する研究が活発に行われている。ここで、プログラミングとは、データをメモリセルに書き込む動作を意味し、消去とは、メモリセルに書き込まれたデータを消去する動作を意味する。
メモリ素子の高集積化を図るために、複数のメモリセルを直列に接続(すなわち、隣接するセルが互いにドレイン又はソースを共有する構造)して、1つのストリングを構成するNAND型フラッシュメモリ素子が開発された。NAND型フラッシュメモリ素子は、NOR型フラッシュメモリ素子とは異なり、順次情報を読み出すメモリ素子である。このようなNAND型フラッシュメモリ素子のプログラミング及び消去は、F−Nトンネリング法を用いて、フローティングゲートへの電子の注入(implanting)又はフローティングゲートからの電子の放出(emitting)を行うことにより、メモリセルのしきい値電圧Vtを制御することによって実行される。
NAND型フラッシュメモリ素子では、金属配線を介して外部から印加される駆動電圧(バイアス電圧)が、下部の半導体層、例えば、接合領域のソース領域及びドレイン領域に伝達される。そのために、金属配線とソース領域及びドレイン領域とを電気的に接続するためのコンタクトプラグが必要である。
NAND型フラッシュメモリ素子で必要なコンタクトプラグとしては、大きく分けて、ソースコンタクトプラグとドレインコンタクトプラグとがある。ソースコンタクトプラグは、アクティブ領域に形成されたソース領域と上部の金属配線(ソースライン)とを接続し、ドレインコンタクトプラグは、ドレイン領域と上部の金属配線(ビットライン)とを接続する。
現在、NAND型フラッシュメモリ素子では、高集積化及び微細パターン化を実現するため、70nm級のコンタクトプラグの場合は、SA−STI(Self Aligned Shallow Trench Isolation)プロセスによりゲート電極を形成している。
SA−STIプロセスを適用してゲート構造を形成する場合には、ゲート間の層間絶縁膜内に形成されたコンタクトホール内を埋め込むように、ドレインコンタクトプラグ形成用のポリシリコン膜を成膜する処理が行われる。その際、ポリシリコン膜内にボタン穴状又はシーム状の欠陥が発生する現象がある。以下、図面を参照して、このようなボタン穴状部又はシーム状部の発生原因を説明する。図1A〜図1Dは、従来のドレインコンタクトプラグの形成方法を説明するための断面図である。
図1Aは、基板上にパターニングされた層間絶縁膜及びハードマスクパターンを形成した段階における素子の構造を示す断面図である。ソースコンタクトプラグが形成された基板10上に、図1Aに示すように、層間絶縁膜を厚く成膜し、その上に窒化物系の物質からなるハードマスクパターン15を形成する。その後、基板10が露出するように、ハードマスクパターン15をマスクとして層間絶縁膜をエッチングすることにより、パターニングされた層間絶縁膜13を形成する。この処理により、ドレインコンタクトホール17が形成される。
上記のプロセスの場合、ドレインコンタクトホール17を形成するためのエッチングの際、エッチングされる層間絶縁膜が厚く、エッチング深さが非常に深い。そのため、パターニングされた層間絶縁膜13では、ドレインコンタクトホール17の内壁の一部が、層間絶縁膜13側に湾曲する現象(ボーイング、部位「A」を参照)が発生する。このため、湾曲が発生した部位Aにおけるドレインコンタクトホール17の臨界寸法CDが、「CD1」で示されるように大きくなる。
図1Bは、ハードマスクパターンを除去した段階における素子の構造を示す断面図である。図1Bに示すように、エッチングによりハードマスクパターン15を除去する。このハードマスクパターン15を除去する際に、湾曲がさらに大きくなる。この段階におけるドレインコンタクトホール17の臨界寸法は、「CD1」より大きく「CD2」で示されたような大きさとなる。この段階でハードマスクパターン15を除去する理由は、現状では、ハードマスクパターン15、パターニングされた層間絶縁膜13、及び後に形成されるドレインコンタクトプラグ形成用のポリシリコン膜19(図1C)を同時に研磨することができる、化学的機械的研磨用のスラリーがないからである。
図1Cは、ポリシリコン膜を形成した段階における素子の構造を示す断面図である。図1Cに示すように、ドレインコンタクトホール17が埋め込まれるように、パターニングされた層間絶縁膜13上に、ドレインコンタクトプラグ形成用のポリシリコン膜19を成膜する。この際、ドレインコンタクトホール17が完全に埋め込まれず、ボタン穴状部又はシーム状部(部位「B」)が発生する。これは、ポリシリコン膜19のステップカバレッジ性に伴い、ドレインコンタクトホール17の内面形状に沿って、各部がほぼ同じ厚さに成膜されるからである。このボタン穴状部又はシーム状部は、パターニングされた層間絶縁膜13上面から一定の深さD1より深い領域に発生する。
図1Dは、化学的機械的研磨を行った段階における素子の構造を示す断面図である。図1Dに示すように、化学的機械的研磨(CMP)を行い、ポリシリコン膜19を研磨することによって、ドレインコンタクトプラグ19Aを形成する。このポリシリコン膜19を研磨する際、パターニングされた層間絶縁膜13の一部が共に除去され、ボタン穴状部又はシーム状部の上部(部位「C」)が外部に露出するという問題が発生する。これは、現在研磨に用いられているスラリーの研磨選択比が、ポリシリコン膜19:ハードマスクパターン15:パターニングされた層間絶縁膜13=1〜2:0.3〜0.4:1であり、ポリシリコン膜19とパターニングされた層間絶縁膜13との間の研磨速度比に大きな差がないからである。なお、符号13Aは、研磨後の層間絶縁膜を表している。
図2は、従来のドレインコンタクトプラグ形成方法により、ドレインコンタクトプラグ19A内にシーム状部Bが発生した例を示すTEM写真である。図2に示すように、ドレインコンタクトプラグ19A内に、上部が露出したシーム状部(部位「B」)が発生しており、後に行われるドレインコンタクトプラグ19A上への金属配線Mが、健全に形成されていないことが分かる。
このように、シーム状部Bの上部が露出すると、ドレインコンタクトプラグ19Aに信号を伝達するための金属配線Mを形成する際、様々な問題を引き起こし、素子の特性を低化させる。例えば、金属配線Mを形成する前に行う洗浄の際、洗浄液の乾燥不十分、ドレインコンタクトプラグ19Aの損傷、バリア金属膜の形成異常、及び不必要な酸化物の生成を引き起こし、素子の消去フェイルを増加させる。
本発明は、上記問題を解決するためになされたものであって、その目的は、ドレインコンタクトプラグ内に発生するボタン穴状部又はシーム状部(以下、両者を合わせて「シーム状部」と記す)が研磨の際に露出することを防止することにより、消去フェイルを防止するとともに、素子の製造歩留まりを向上させることができる半導体素子のコンタクトプラグ形成方法を提供することにある。
上記目的を達成するための本発明に係る半導体素子のコンタクトプラグの形成方法は、層間絶縁膜が形成された基板を準備するステップと、前記層間絶縁膜上にハードマスクパターンを形成するステップと、前記ハードマスクパターンを用いて、前記層間絶縁膜のエッチングを行うことにより、コンタクトホールを形成するステップと、前記コンタクトホールが埋め込まれるように、前記ハードマスクパターン上にプラグ形成用物質を成膜するステップと、前記コンタクトホール内の前記プラグ形成用物質内に形成されたシーム状部が露出しないように、少なくとも前記層間絶縁膜上の前記ハードマスクパターン及び前記プラグ形成用物質を同時に研磨するステップとを含むことを特徴とする。
また、上記の目的を達成するための別の本発明に係る半導体素子のコンタクトプラグ形成方法は、ソースコンタクトプラグを含む第1層間絶縁膜が形成された基板を準備するステップと、前記第1層間絶縁膜上に、第2層間絶縁膜を形成するステップと、前記第2層間絶縁膜上にハードマスクパターンを形成するステップと、前記ハードマスクパターンを用いて、前記第1層間絶縁膜及び第2層間絶縁膜のエッチングを行うことにより、前記基板を露出させたドレインコンタクトホールを形成するステップと、前記ドレインコンタクトホールが埋め込まれるように、前記ハードマスクパターン上にプラグ形成用物質を成膜するステップと、前記ドレインコンタクトホール内に形成されたシーム状部が露出しないように、少なくとも前記第2層間絶縁膜上の前記ハードマスクパターン及び前記プラグ形成用物質を同時に研磨するステップとを含むことを特徴とする 提供する。
本発明に係る半導体素子のコンタクトプラグ形成方法によれば、ドレインコンタクトプラグを形成するためのポリシリコン膜の成膜後に実施される研磨の際、研磨選択比が層間絶縁膜:ハードマスクパターン:ポリシリコン膜=1:0.5〜1:1〜5である所定の研磨選択比を有するスラリーを用いるので、層間絶縁膜、ハードマスクパターン及びポリシリコン膜を同時に研磨することができる。そのため、従来の技術では、ドレインコンタクトホール形成後に行われるハードマスクパターンを除去するためのエッチングを省略することができる。したがって、ハードマスクパターンのみを別に除去する際に生じるような、コンタクトホールの臨界寸法の増加がない。また、後に形成されるプラグ形成用物質の成膜の際、プラグ形成用物質内に形成されるシーム状部が大きくなることを防止することができる。さらに、処理工程数が減るので、製造コストを低減することができる。
また、ドレインコンタクトホールの形成後、ハードマスクパターンを除去することなく、少なくとも層間絶縁膜上のハードマスクパターン及びポリシリコン膜を同時に除去することによりドレインコンタクトプラグを形成するので、シーム状部の上部が外部に露出することを防止することができる。そのために、NAND型フラッシュメモリ素子の消去フェイルが防止され、素子の製造歩留まりを向上させることができる。
以下、添付された図面を参照し、本発明の望ましい実施の形態に係る半導体素子のコンタクトプラグ形成方法を詳細に説明する。なお、図面において、層及び領域の厚さは、分かりやすく説明するために誇張して示されている。また、層が他の層上又は基板上に形成されていると記載されている場合、それは、他の層上又は基板上に直接形成されるか、又はその間に第3の層が介在することを意味する。また、明細書全体にわたり、同じ符号で表示された箇所は、同じ構成要素を示している。
図3A〜図3Cは、本発明の実施の形態に係るNAND型フラッシュメモリ素子のドレインコンタクトプラグ形成方法を説明するための断面図である。ここでは、説明の便宜上、ソースコンタクトプラグを形成するまでの過程の図面は省略する。
図3Aは、基板上に層間絶縁膜及びハードマスクパターンを形成した段階における素子の構造を示す断面図である。図3Aに示すように、ソースコンタクトプラグ(図示せず)が形成された基板30を準備する。ここで、図示しなかったソースコンタクトプラグを形成するまでの工程は次のとおりである。
まず、ワードラインとして機能するゲート電極及びソース領域及びドレイン領域が形成された基板30の上に、窒化膜及び第1層間絶縁膜を成膜する。ここで、ゲート電極は、SA−STIプロセス又はASA−STIプロセスにより形成することができる。その他、図示されていないが、トンネル酸化膜、フローティングゲート、誘電体膜、コントロールゲート及び導電層を含み、その両側壁には、スペーサを備えている。また、導電層上には、窒化物系のハードマスクをさらに形成することができる。
続いて、フォトリソグラフィ法により、第1層間絶縁膜上にソースコンタクトホール用マスクを形成した後、このマスクを用いて、第1層間絶縁膜をエッチングする。その後、ソースコンタクトホール用マスクを除去する。
続いて、洗浄を行い、パターニングされた第1層間絶縁膜を介して露出した窒化膜を除去することにより、基板30内に形成されたソース領域を露出させたソースコンタクトホールを形成する。その後、ソースコンタクトホールが埋め込まれるように金属物質としてタングステン(W)を成膜する。ここで、金属物質は、タングステンに限定されるものではなく、アルミニウム(Al)、銅(Cu)などの導電性を有する物質を使用することができる。
続いて、化学的機械的研磨により、タングステン(W)膜を平坦化する。これらの処理により、ソースコンタクトホールに埋め込まれたソースコンタクトプラグが形成される。
図3Aに戻り、ソースコンタクトプラグ(図示せず)を含む第1層間絶縁膜(図示せず)上に、第2層間絶縁膜を成膜する。このとき、第2層間絶縁膜は、第1層間絶縁膜と同じHDP酸化膜である。しかし、第2層間絶縁膜は、HDP酸化膜に限定されるものではなく、その他の酸化物系の膜を使用することができる。第2層間絶縁膜は、2000Å〜5000Åの範囲の厚さに形成することが好ましい。
その後、第2層間絶縁膜上にハードマスクパターン35を形成する。このハードマスクパターン35は、窒化物系の物質で形成する。例えば、シリコン窒化膜をプラズマ励起化学気相成長(PECVD)法で成膜した後、エッチングを行うことによって形成する。シリコン窒化膜の好ましい成膜条件は次のとおりである。原料ガスはSiH4、NH3及びN2ガスの混合ガス、成膜温度は約550℃、雰囲気圧は5Torr〜10Torr(670Pa〜1300Pa)の範囲であり、混合ガスに430WのRFパワーを印加する。また、SiH4の流量は20sccm〜100sccm、NH3の流量は10sccm〜50sccm、N2の流量は4000sccm〜5000sccmの範囲とする。
また、シリコン窒化膜の好ましいエッチング条件は次のとおりである。すなわち、シリコン窒化膜のエッチング速度を考慮し、雰囲気圧力は30mTorr〜50mTorr(4Pa〜6.7Pa)、RFパワーは500W〜2000W、バイアスパワーは100W〜1000W、成膜温度は40℃〜60℃の範囲である。また、エッチングガスとしては、CHF3、O2及びArガスの混合ガスを用い、それぞれの流量は、30sccm〜50sccm、10sccm〜30sccm、500sccm〜800sccmの範囲とすることが好ましい。
続いて、ハードマスクパターン35を用いて、露出した第2層間絶縁膜及びパターニングされた第1層間絶縁膜(図示せず)をエッチングすることにより、基板30のドレイン領域を露出させる。これらの処理により、パターニングされた第2層間絶縁膜33及び第1層間絶縁膜を介して、深さが深いドレインコンタクトホール37が形成される。このドレインコンタクトホール37を形成する際、エッチング対象の膜、すなわち、第2層間絶縁膜及びパターニングされた第1層間絶縁膜が厚く、形成されるドレインコンタクトホール37の深さが非常に深いため、パターニングされた第2層間絶縁膜33内のドレインコンタクトホール37の一部に、内壁面が湾曲する現象(部位「A」)が発生する。この湾曲が発生した部位におけるドレインコンタクトホール37の臨界寸法(CD)は「CD1」であり、図1Aに示した臨界寸法「CD1」とほぼ同じである。
ここで、第2層間絶縁膜及びパターニングされた第1層間絶縁膜の好ましいエッチング条件は次のとおりである。HDP酸化膜のエッチング速度を考慮して、雰囲気圧力は30mTorr〜50mTorr(4Pa〜6.7Pa)、RFパワーは1000〜2000W、バイアスパワーは1500W〜2000W及び成膜温度は40℃〜60℃の範囲である。また、エッチングガスとしては、C4F6、O2、CF4及びArガスの混合ガスを用い、これらの流量は、それぞれ30sccm〜50sccm、10sccm〜50sccm、10sccm〜30sccm、500sccm〜800sccmの範囲とすることが好ましい。
上記ドレインコンタクトホール37を形成するためのエッチングに先だって、チャンバ内の雰囲気を安定化させるため、チャンバを乾燥(seasoning)させる処理を追加してもよい。この処理の際には、20枚程度のウェーハを同時に乾燥することが好ましい。
図3Bは、ポリシリコン膜を形成した段階における素子の構造を示す断面図である。図3Bに示すように、ドレインコンタクトホール37が埋め込まれるように、ハードマスクパターン35上にドレインコンタクトプラグ形成用のポリシリコン(プラグ形成用物質)膜39を成膜する。このポリシリコン膜39の成膜後、ドレインコンタクトホール37は完全に埋め込まれず、シーム状部(部位「B’」)が発生する。これは、ポリシリコン膜39のステップカバレッジ性に起因するものであり、ドレインコンタクトホール37の内面形状に沿って、ポリシリコン膜39が成膜されるからである。このシーム状部B’は、パターニングされた第2層間絶縁膜33の上面から一定の深さD2より深い領域に発生する。なお、「D2」は、1000Å以上であることが好ましい。
本発明の実施の形態に係るコンタクトプラグの形成方法の場合は、従来の技術の場合(図1Cの「D1」)に比べ、シーム状部がより深い位置(D2>D1)形成され、その大きさも小さい。これは、ドレインコンタクトホール37の臨界寸法が図3Aに示した「CD1」で、図1Aに示した「CD1」に相当する大きさであり、ポリシリコン膜を成膜する前のドレインコンタクトホールの内径が、図1Bに示した従来の技術の場合の「CD2」に比べて小さいからである。
図3Cは、化学的機械的研磨を行った段階における素子の構造を示す断面図である。図3Cに示すように、化学的機械的研磨を行い、少なくともポリシリコン膜39及びハードマスクパターン35を除去する。この処理によって、ドレインコンタクトプラグ39Aが形成される。なお、化学的機械的研磨の際、第2層間絶縁膜33の上部が一部除去されるようにしてもよい。ただし、部位「E」として示したように、シーム状部B’の上部が露出しないように研磨する。その結果、従来の技術の場合のように、シーム状部B’の上部が露出することに起因する、後続の金属配線を形成する際に生じる問題を解決することができる。例えば、消去フェイルが防止され、素子の特性が改善される。
特に、前述の化学的機械的研磨の際には、シーム状部B’の上部が露出しないようにするため、所定の研磨選択比を有するスラリーを用いることが好ましい。スラリーの研磨選択比は、例えば、パターニングされた第2層間絶縁膜33:ハードマスクパターン35:ポリシリコン膜39が、1:0.5〜1:1〜5であることが好ましい。このような条件を満たすスラリーの組成は、次のとおりである。例えば、スラリーは、研磨剤、酸化剤、錯化剤、腐食防止剤及び溶剤で構成する。そのうち、研磨剤にはコロイダルシリカを用い、その含有量は1wt%〜10wt%の範囲とする。また、酸化剤には過酸化水素を用い、その含有量は1wt%〜5wt%、錯化剤には、アンモニアとエチルアミンとの混合物を用い、その含有量は0.1wt%〜1wt%の範囲とする。また、腐食抑制剤の含有量は、0.1wt%〜3wt%の範囲とする。
この腐食抑制剤としては、脂肪酸アルカノールアミド、リン酸エステル、アミノトリメチレンホスホン酸、ジエチレントリアミンペンタメチレンホスホン酸、エトキシレートアミン、ウンデカン酸(41%)とドデカン酸(36%)とセバシン酸(10%)とアミン(10%)との混合物、オレイルヒドロキシエチルイミダゾリン、ステアリルイミダゾリン、オクチルフェノールエトキシレート、アミンエトキシレート、アルコールエトキシレート、エチレンオキシド、プロピレンオキシド、N−トリメトキシシリルプロピルポリエチルアミン、ビフェニルヒドロキシエチルイミダゾリン、ココイルヒドロキシエチルイミダゾリン、イソステアリルヒドロキシエチルイミダゾリン、ラウリルヒドロキシエチルイミダゾリン、オレイルイミダゾリン、ステアリンイミダゾリン及び脂肪酸イミダゾリンからなる一群のうち選択されたいずれか1つの物質を用いる。
特に、上記の化学的機械的研磨は、研磨速度及び研磨均一性を考慮して、次の条件で行うことが好ましい。例えば、チャンバ内圧力、リテーナリング圧力、メインエアバッグコンディション圧力及びセンターエアバッグ圧力は、すべて100hPa〜300hPa、トップリング速度は30rpm〜100rpm、回転テーブル速度)は30rpm〜200rpm、スラリー流量は100ml/min〜300ml/minの範囲にする。また、ドレッサー圧縮力は50N〜100N、ドレッサー時間は5秒〜60秒、ドレッサー速度は10rpm〜100rpmの範囲とする。
図4は、上記のようなスラリーの条件及び処理条件で、化学的機械的研磨を行った場合のHDP酸化膜、シリコン窒化膜及びポリシリコン膜の研磨速度の測定結果を示すグラフである。図4に示すように、本発明の実施の形態に係る方法において上記スラリーを用いた場合、HDP酸化膜の研磨速度は約800Å/min、シリコン窒化膜の研磨速度は約700Å/min、ポリシリコン膜の研磨速度は、約1200Å/minであった。結局、本発明の実施の形態に係る方法において、上記スラリーを用いた場合は、HDP酸化膜:シリコン窒化膜:ポリシリコン膜の研磨速度比が、約1:約0.9:約1.5であり、ポリシリコン膜に対して、HDP酸化膜及びシリコン窒化膜の研磨選択比が低いことが分かった。これは、本発明に係るコンタクトプラグの形成方法で目標とする所定の研磨選択比を有するスラリーの条件を満足する。すなわち、研磨選択比が、パターニングされた第2層間絶縁膜33:ハードマスクパターン35:ポリシリコン膜39=1:0.5〜1:1〜5の範囲内に含まれる。
したがって、パターニングされた第2層間絶縁膜33、ハードマスクパターン35及びポリシリコン膜39を同時に研磨することができ、従来の技術の場合には必要であったハードマスクパターン35を除去するための別のエッチング処理を省略することができる。このため、ハードマスクパターンを除去する際に、ボーイングが発生し、ドレインコンタクトホールの臨界寸法が増加するために、後に成膜されるポリシリコン膜内に、シーム状部が生成するという従来の技術における問題点を解消することができるとともに、工程数を減らすことができるので、製造コストを節減することができる。
また、ドレインコンタクトホール37の形成後、ハードマスクパターン35を除去することなく、ポリシリコン膜39を成膜した後、ハードマスクパターン35、パターニングされた第2層間絶縁膜33及びポリシリコン膜39を同時に研磨してドレインコンタクトプラグ39Aを形成することによって、シーム状部B’の上部が外部に露出することを防止できる。したがって、NAND型フラッシュメモリ素子の消去フェイルが防止され、素子の製造歩留まりを向上させることができる。
図5は、本発明の実施の形態に係るコンタクトプラグ形成方法によって形成されたドレインコンタクトプラグの断面を示すTEM写真である。図5に示すように、ドレインコンタクトプラグ39A内に発生したシーム状部B’が露出することなく、ドレインコンタクトプラグ39Aのほぼ中央部に位置しており、ドレインコンタクトプラグ39A上の金属配線Mが正常に形成されていることがわかる。
本発明は、上記実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
10、30 基板
13 パターニングされた層間絶縁膜
13A 研磨後の層間絶縁膜
15、35 ハードマスクパターン
17、37 ドレインコンタクトホール
19、39 ポリシリコン膜
19A、39A ドレインコンタクトプラグ
33 パターニングされた第2層間絶縁膜
13 パターニングされた層間絶縁膜
13A 研磨後の層間絶縁膜
15、35 ハードマスクパターン
17、37 ドレインコンタクトホール
19、39 ポリシリコン膜
19A、39A ドレインコンタクトプラグ
33 パターニングされた第2層間絶縁膜
Claims (20)
- 層間絶縁膜が形成された基板を準備するステップと、
前記層間絶縁膜上にハードマスクパターンを形成するステップと、
前記ハードマスクパターンを用いて、前記層間絶縁膜のエッチングを行うことにより、コンタクトホールを形成するステップと、
前記コンタクトホールが埋め込まれるように、前記ハードマスクパターン上にプラグ形成用物質を成膜するステップと、
前記コンタクトホール内の前記プラグ形成用物質内に形成されたシーム状部が露出しないように、少なくとも前記層間絶縁膜上の前記ハードマスクパターン及び前記プラグ形成用物質を同時に研磨するステップと
を含むことを特徴とする半導体素子のコンタクトプラグ形成方法。 - 少なくとも前記層間絶縁膜上の前記ハードマスクパターン及び前記プラグ形成用物質を同時に研磨するステップにおける研磨法が化学的機械的研磨法であり、
前記化学的機械的研磨法で用いられる研磨用スラリーの研磨選択比が、
層間絶縁膜:ハードマスクパターン:プラグ形成用物質=1:0.5〜1:1〜5であることを特徴とする請求項1に記載の半導体素子のコンタクトプラグ形成方法。 - 前記層間絶縁膜を、酸化物系の物質で形成することを特徴とする請求項2に記載の半導体素子のコンタクトプラグ形成方法。
- 前記ハードマスクパターンを、窒化物系の物質で形成することを特徴とする請求項3に記載の半導体素子のコンタクトプラグ形成方法。
- 前記プラグ形成用物質が、ポリシリコンであることを特徴とする請求項4に記載の半導体素子のコンタクトプラグ形成方法。
- 前記研磨用スラリーが、研磨剤としてコロイダルシリカ、酸化剤として過酸化水素、錯化剤としてアンモニアとエチルアミンとの混合物を含むことを特徴とする請求項5に記載の半導体素子のコンタクトプラグ形成方法。
- 前記研磨用スラリーに含まれる腐食抑制剤が、脂肪酸アルカノールアミド、リン酸エステル、アミノトリメチレンホスホン酸、ジエチレントリアミンペンタメチレンホスホン酸、エトキシレートアミン、ウンデカン酸(41%)とドデカン酸(36%)とセバシン酸(10%)とアミン(10%)との混合物、オレイルヒドロキシエチルイミダゾリン、ステアリルイミダゾリン、オクチルフェノールエトキシレート、アミンエトキシレート、アルコールエトキシレート、エチレンオキシド、プロピレンオキシド、N−トリメトキシシリルプロピルポリエチルアミン、ビフェニルヒドロキシエチルイミダゾリン、ココイルヒドロキシエチルイミダゾリン、イソステアリルヒドロキシエチルイミダゾリン、ラウリルヒドロキシエチルイミダゾリン、オレイルイミダゾリン、ステアリンイミダゾリン及び脂肪酸イミダゾリンからなる一群から選択されたいずれか1つの物質であることを特徴とする請求項6に記載の半導体素子のコンタクトプラグ形成方法。
- 前記研磨用スラリーが、前記コロイダルシリカを1wt%〜10wt%、前記過酸化水素を1wt%〜5wt%、前記アンモニアとエチルアミンとの混合物を0.1wt%〜1wt%、前記リン酸エステルを0.1wt%〜3wt%含むことを特徴とする請求項7に記載の半導体素子のコンタクトプラグ形成方法。
- 前記プラグ形成用物質の成膜の際、前記シーム状部の発生位置が、前記層間絶縁膜の上面から1000Å以上の深さとなるように成膜条件を調節することを特徴とする請求項1〜8のいずれかの項に記載の半導体素子のコンタクトプラグ形成方法。
- 前記コンタクトホールを形成するステップの前に、
チャンバを乾燥させるステップを、さらに含むことを特徴とする請求項1〜8のいずれかの項に記載の半導体素子のコンタクトプラグ形成方法。 - ソースコンタクトプラグを含む第1層間絶縁膜が形成された基板を準備するステップと、
前記第1層間絶縁膜上に、第2層間絶縁膜を形成するステップと、
前記第2層間絶縁膜上にハードマスクパターンを形成するステップと、
前記ハードマスクパターンを用いて、前記第1層間絶縁膜及び前記第2層間絶縁膜のエッチングを行うことにより、前記基板を露出させたドレインコンタクトホールを形成するステップと、
前記ドレインコンタクトホールが埋め込まれるように、前記ハードマスクパターン上にプラグ形成用物質を成膜するステップと、
前記ドレインコンタクトホール内の前記プラグ形成用物質内に形成されたシーム状部が露出しないように、少なくとも前記第2層間絶縁膜上の前記ハードマスクパターン及び前記プラグ形成用物質を同時に研磨するステップと
を含むことを特徴とする半導体素子のコンタクトプラグ形成方法。 - 少なくとも前記第2層間絶縁膜上の前記ハードマスクパターン及び前記プラグ形成用物質を同時に研磨するステップにおける研磨法が化学的機械的研磨法であり、
前記化学的機械的研磨法で用いられる研磨用スラリーの研磨選択比が、
第2層間絶縁膜:ハードマスクパターン:プラグ形成用物質=1:0.5〜1:1〜5であることを特徴とする請求項11に記載の半導体素子のコンタクトプラグ形成方法。 - 前記第1層間絶縁膜及び前記第2層間絶縁膜を、酸化物系の物質で形成することを特徴とする請求項12に記載の半導体素子のコンタクトプラグ形成方法。
- 前記ハードマスクパターンを、窒化物系の物質で形成することを特徴とする請求項13に記載の半導体素子のコンタクトプラグ形成方法。
- 前記プラグ形成用物質が、ポリシリコンである請求項14に記載の半導体素子のコンタクトプラグ形成方法。
- 前記研磨用スラリーが、研磨剤としてコロイダルシリカ、酸化剤として過酸化水素、錯化剤としてアンモニアとエチルアミンとの混合物を含むことを特徴とする請求項15に記載の半導体素子のコンタクトプラグ形成方法。
- 前記研磨用スラリーに含まれる腐食抑制剤が、脂肪酸アルカノールアミド、リン酸エステル、アミノトリメチレンホスホン酸、ジエチレントリアミンペンタメチレンホスホン酸、エトキシレートアミン、ウンデカン酸(41%)とドデカン酸(36%)とセバシン酸(10%)とアミン(10%)との混合物、オレイルヒドロキシエチルイミダゾリン、ステアリルイミダゾリン、オクチルフェノールエトキシレート、アミンエトキシレート、アルコールエトキシレート、エチレンオキシド、プロピレンオキシド、N−トリメトキシシリルプロピルポリエチルアミン、ビフェニルヒドロキシエチルイミダゾリン、ココイルヒドロキシエチルイミダゾリン、イソステアリルヒドロキシエチルイミダゾリン、ラウリルヒドロキシエチルイミダゾリン、オレイルイミダゾリン、ステアリンイミダゾリン及び脂肪酸イミダゾリンから構成される一群から選択されたいずれか1つの物質であることを特徴とする請求項16に記載の半導体素子のコンタクトプラグ形成方法。
- 前記研磨用スラリーが、前記コロイダルシリカを1wt%〜10wt%、前記過酸化水素を1wt%〜5wt%、前記アンモニアとエチルアミンとの混合物を0.1wt%〜1wt%、前記リン酸エステルを0.1wt%〜3wt%含むことを特徴とする請求項17に記載の半導体素子のコンタクトプラグ形成方法。
- 前記プラグ形成用物質の成膜の際は、前記シーム状部の発生位置が、前記第2層間絶縁膜の上面から、1000Å以上の深さとなるように成膜条件を調節することを特徴とする請求項11〜18のいずれかの項に記載の半導体素子のコンタクトプラグ形成方法。
- 前記ドレインコンタクトホールを形成するステップの前に、
チャンバを乾燥させるステップを、さらに含むことを特徴とする請求項11〜18のいずれかの項に記載の半導体素子のコンタクトプラグ形成方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060095063A KR100945227B1 (ko) | 2006-09-28 | 2006-09-28 | 반도체 소자의 콘택 플러그 형성방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008091909A true JP2008091909A (ja) | 2008-04-17 |
Family
ID=39261634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007250514A Pending JP2008091909A (ja) | 2006-09-28 | 2007-09-27 | 半導体素子のコンタクトプラグ形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8048803B2 (ja) |
JP (1) | JP2008091909A (ja) |
KR (1) | KR100945227B1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101057196B1 (ko) | 2009-06-30 | 2011-08-16 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 형성방법 |
CN106128996A (zh) * | 2016-06-24 | 2016-11-16 | 武汉新芯集成电路制造有限公司 | 一种无缝多晶硅插塞的形成方法 |
KR102678848B1 (ko) * | 2020-10-14 | 2024-06-26 | 삼성에스디아이 주식회사 | 텅스텐 패턴 웨이퍼 연마용 cmp 슬러리 조성물 및 이를 이용한 텅스텐 패턴 웨이퍼의 연마 방법 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61115336A (ja) * | 1984-11-05 | 1986-06-02 | アドバンスト・マイクロ・デイバイシズ・インコーポレーテツド | 集積回路構造内にトレンチを製作する改良された方法 |
JPH10233387A (ja) * | 1996-12-17 | 1998-09-02 | Denso Corp | 半導体のドライエッチング方法 |
JP2000150488A (ja) * | 1999-01-01 | 2000-05-30 | Hitachi Ltd | プラズマ処理装置およびプラズマ処理方法 |
JP2001144181A (ja) * | 1999-09-15 | 2001-05-25 | Samsung Electronics Co Ltd | メッキを用いた金属配線形成方法及びそれにより製造された半導体素子 |
JP2004153185A (ja) * | 2002-10-31 | 2004-05-27 | Applied Materials Inc | 基板処理方法 |
JP2004228570A (ja) * | 2003-01-17 | 2004-08-12 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
JP2005045040A (ja) * | 2003-07-23 | 2005-02-17 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2005183684A (ja) * | 2003-12-19 | 2005-07-07 | Nitta Haas Inc | 金属膜研磨組成物および金属膜の研磨方法 |
JP2006121036A (ja) * | 2004-10-25 | 2006-05-11 | Hynix Semiconductor Inc | フラッシュメモリ素子のソースコンタクト形成方法 |
JP2006190945A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | 半導体素子のランディングプラグコンタクト形成方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5739579A (en) * | 1992-06-29 | 1998-04-14 | Intel Corporation | Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections |
US6171951B1 (en) * | 1998-10-30 | 2001-01-09 | United Microelectronic Corp. | Dual damascene method comprising ion implanting to densify dielectric layer and forming a hard mask layer with a tapered opening |
KR100309077B1 (ko) * | 1999-07-26 | 2001-11-01 | 윤종용 | 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법 |
US6103619A (en) * | 1999-10-08 | 2000-08-15 | United Microelectronics Corp. | Method of forming a dual damascene structure on a semiconductor wafer |
US6726534B1 (en) * | 2001-03-01 | 2004-04-27 | Cabot Microelectronics Corporation | Preequilibrium polishing method and system |
KR100546133B1 (ko) * | 2002-07-19 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
KR100476375B1 (ko) * | 2002-12-27 | 2005-03-17 | 주식회사 하이닉스반도체 | 캐패시터 및 그를 구비하는 비휘발 소자의 제조 방법 |
KR100486693B1 (ko) * | 2003-03-17 | 2005-05-03 | 삼성전자주식회사 | 금속 매립 방법 |
US7247555B2 (en) * | 2004-01-29 | 2007-07-24 | Chartered Semiconductor Manufacturing Ltd. | Method to control dual damascene trench etch profile and trench depth uniformity |
JP2006303307A (ja) * | 2005-04-22 | 2006-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2006
- 2006-09-28 KR KR1020060095063A patent/KR100945227B1/ko not_active IP Right Cessation
-
2007
- 2007-09-26 US US11/861,973 patent/US8048803B2/en not_active Expired - Fee Related
- 2007-09-27 JP JP2007250514A patent/JP2008091909A/ja active Pending
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61115336A (ja) * | 1984-11-05 | 1986-06-02 | アドバンスト・マイクロ・デイバイシズ・インコーポレーテツド | 集積回路構造内にトレンチを製作する改良された方法 |
JPH10233387A (ja) * | 1996-12-17 | 1998-09-02 | Denso Corp | 半導体のドライエッチング方法 |
JP2000150488A (ja) * | 1999-01-01 | 2000-05-30 | Hitachi Ltd | プラズマ処理装置およびプラズマ処理方法 |
JP2001144181A (ja) * | 1999-09-15 | 2001-05-25 | Samsung Electronics Co Ltd | メッキを用いた金属配線形成方法及びそれにより製造された半導体素子 |
JP2004153185A (ja) * | 2002-10-31 | 2004-05-27 | Applied Materials Inc | 基板処理方法 |
JP2004228570A (ja) * | 2003-01-17 | 2004-08-12 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
JP2005045040A (ja) * | 2003-07-23 | 2005-02-17 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2005183684A (ja) * | 2003-12-19 | 2005-07-07 | Nitta Haas Inc | 金属膜研磨組成物および金属膜の研磨方法 |
JP2006121036A (ja) * | 2004-10-25 | 2006-05-11 | Hynix Semiconductor Inc | フラッシュメモリ素子のソースコンタクト形成方法 |
JP2006190945A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | 半導体素子のランディングプラグコンタクト形成方法 |
Also Published As
Publication number | Publication date |
---|---|
KR100945227B1 (ko) | 2010-03-03 |
KR20080029245A (ko) | 2008-04-03 |
US20080081469A1 (en) | 2008-04-03 |
US8048803B2 (en) | 2011-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7256091B2 (en) | Method of manufacturing a semiconductor device with a self-aligned polysilicon electrode | |
US6593190B2 (en) | Non-volatile memory device having a bit line contact pad and method for manufacturing the same | |
CN107180832B (zh) | 闪存结构及其形成方法 | |
US7262122B2 (en) | Method of forming metal line in semiconductor memory device | |
JP5160738B2 (ja) | 半導体素子の製造方法 | |
JP2008118094A (ja) | 不揮発性メモリ素子およびその製造方法 | |
KR100404560B1 (ko) | 반도체 장치의 제조방법 | |
KR20090036836A (ko) | 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법 | |
US20090068829A1 (en) | Method of manufacturing semiconductor device | |
KR100753038B1 (ko) | 반도체 소자의 컨택 플러그 형성방법 | |
CN101414582B (zh) | 制造快闪存储器件的方法 | |
JP2008091909A (ja) | 半導体素子のコンタクトプラグ形成方法 | |
US7259063B2 (en) | Method for forming a gate electrode in a non volatile memory device | |
KR20070036521A (ko) | 플래시 메모리 소자의 제조방법 | |
KR100932315B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR20090053033A (ko) | 반도체 소자의 제조 방법 | |
KR100772677B1 (ko) | 반도체 소자의 제조방법 | |
KR100832004B1 (ko) | 낸드 플래시 메모리 소자의 제조방법 | |
KR20030043499A (ko) | 플래쉬 메모리 셀의 제조방법 | |
KR100695430B1 (ko) | 비휘발성 메모리 소자의 플로팅 게이트 형성방법 | |
JP2007067223A (ja) | 半導体装置およびその製造方法 | |
KR20060025262A (ko) | 반도체 장치의 제조 방법 | |
KR20020095688A (ko) | 플래쉬 메모리 소자의 제조방법 | |
KR20070090619A (ko) | 플래쉬 메모리 소자의 제조방법 | |
KR20050075178A (ko) | 낸드 플래시 메모리 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100705 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121211 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121213 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130806 |