JP2008091402A - Light emitting device and image forming device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To suppress a change in reference potential to be applied to constant current source. <P>SOLUTION: The light emitting device 10 is provided with a pixel area 50 wherein a plurality of light emitting elements E are arranged, an analog circuit 30 to supply driving current to each of the light emitting elements E, and a logic circuit 40 to supply a data signal d to the analog circuit 30. The analog circuit 30 is provided with a driving transistor Tdr as constant current source and a selection transistor Tsr as a switching element. Reference potential VREF is supplied to the driving transistor Tdr, and a data signal is supplied to the selection transistor Tsr, so that light emission of the light emitting elements E can be controlled. The reference potential VREF is supplied to the driving transistor Tdr through a potential wire 100. The potential wire 100, which by-passes a wiring area 400a and runs around the outer periphery of the logic circuit 40 and the analog circuit 30, is connected to each of the driving transistors Tdr. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、有機ＥＬ（Electroluminescence）材料などの発光素子を用いた発光装置、およびこの発光装置を利用した画像形成装置に関する。   The present invention relates to a light emitting device using a light emitting element such as an organic EL (Electroluminescence) material, and an image forming apparatus using the light emitting device.

画像形成装置などに用いられる発光装置では、発光素子を駆動する回路（以下、「アナログ回路」という）として、駆動電流を生成する電流源に基準電位に応じた電流を生成させるとともに、電流源と発光素子との間にスイッチング素子を設けることにより発光輝度を制御するものがある。（例えば、特許文献１「図２」）。   In a light emitting device used for an image forming apparatus or the like, as a circuit for driving a light emitting element (hereinafter referred to as “analog circuit”), a current source that generates a driving current generates a current corresponding to a reference potential, There are some which control light emission luminance by providing a switching element between the light emitting element. (For example, Patent Document 1 “FIG. 2”).

図９は、従来型のアナログ回路の一例を示す回路図である。図９に示されるように、各画素回路Ａは、Ｐチャネルの駆動トランジスタＴdr（電流源）と、駆動トランジスタＴdrと発光素子Ｅとの間に位置するＰチャンネルの選択トランジスタ（スイッチング素子）Ｔsrとを有する。駆動トランジスタＴdrのソースには電源線２を介して電源電位ＶELが供給され、ゲートには電位線１を介して基準電位ＶREFが供給される。駆動トランジスタＴdrのドレインには選択トランジスタＴsrのソースが接続され、選択トランジスタＴsrのドレインは発光素子Ｅの陽極に接続される。選択トランジスタＴsrのゲートには、信号線３を介してロジック回路（図示略）からデータ信号Ｄ（ＨまたはＬ）が供給される。発光素子Ｅの陰極には接地電位ＧNDが印加される。この構成において、選択トランジスタＴsrがオンとなっている期間、基準電位ＶREFに応じた電流が発光素子Ｅを流れ、発光素子Ｅが発光する。発光輝度は光量×発光時間で定まるから、選択トランジスタＴsrのオン・オフを制御することで輝度が制御される。
特開２００６−２０８７５２号公報 FIG. 9 is a circuit diagram showing an example of a conventional analog circuit. As shown in FIG. 9, each pixel circuit A includes a P-channel driving transistor Tdr (current source), and a P-channel selection transistor (switching element) Tsr positioned between the driving transistor Tdr and the light-emitting element E. Have A power supply potential VEL is supplied to the source of the drive transistor Tdr via the power supply line 2, and a reference potential VREF is supplied to the gate via the potential line 1. The source of the selection transistor Tsr is connected to the drain of the driving transistor Tdr, and the drain of the selection transistor Tsr is connected to the anode of the light emitting element E. A data signal D (H or L) is supplied to the gate of the selection transistor Tsr from a logic circuit (not shown) via the signal line 3. A ground potential GND is applied to the cathode of the light emitting element E. In this configuration, during the period when the selection transistor Tsr is on, a current corresponding to the reference potential VREF flows through the light emitting element E, and the light emitting element E emits light. Since the light emission luminance is determined by the light amount × the light emission time, the luminance is controlled by controlling on / off of the selection transistor Tsr.
JP 2006-208752 A

ところで、図９に示されるように、電位線１と信号線３とは破線で囲まれた領域Ｉにおいて交差している。この領域Ｉには電位線１と信号線３との間に結合容量が形成される。信号線３を流れるデータ信号ＤはＨレベルまたはＬレベルの信号であるから、データ信号ＤがＨ→Ｌ、Ｌ→Ｈと切り替わる度に結合容量の影響で電位線１の電位が変動してしまう。このため、安定したレベルの基準電位ＶREFを駆動トランジスタＴdrのゲートに供給することができない。その結果、駆動トランジスタＴdrの出力が安定せず、所期の発光輝度が得られないという問題があった。本発明は、このような事情に鑑みてなされたものであり、駆動電流を形成する電流源に安定した電位を供給するという課題の解決を目的としている。   By the way, as shown in FIG. 9, the potential line 1 and the signal line 3 intersect in a region I surrounded by a broken line. In this region I, a coupling capacitance is formed between the potential line 1 and the signal line 3. Since the data signal D flowing through the signal line 3 is an H level or L level signal, the potential of the potential line 1 fluctuates due to the coupling capacitance every time the data signal D is switched from H → L and L → H. . For this reason, the reference potential VREF having a stable level cannot be supplied to the gate of the drive transistor Tdr. As a result, there is a problem that the output of the drive transistor Tdr is not stable and the desired light emission luminance cannot be obtained. The present invention has been made in view of such circumstances, and an object of the present invention is to solve the problem of supplying a stable potential to a current source that generates a drive current.

以下、本発明について説明する。なお、本発明の理解を容易にするために添付図面の参照符号を括弧書きにて付記するが、それにより本発明が図示の形態に限定されるものではない。   The present invention will be described below. In order to facilitate understanding of the present invention, reference numerals in the accompanying drawings are appended in parentheses, but the present invention is not limited to the illustrated embodiment.

上記課題を解決するため、本発明に係る発光装置（１０，１０Ａ，１０Ｂ，１０Ｂ’，１０Ｃ）は、画素領域（５０）に配列され、駆動電流（Ｉel）に応じた光量で発光する複数の発光素子（Ｅ）と、前記各発光素子（Ｅ）に基準電位（ＶREF）に応じた駆動電流（Ｉel）を出力する複数の電流源（Ｔdr）と、前記発光素子（Ｅ）と前記各電流源（Ｔdr）とを結ぶ経路上に設けられ、データ信号（ｄ）に応じてオン・オフされる複数のスイッチング素子（Ｔsr）と、を有するアナログ回路（３０）と、前記基準電位（ＶREF）が入力される入力端子（１０１，１０２）と、前記入力端子（１０１，１０２）から前記複数の電流源（Ｔdr）に前記基準電位（ＶREF）を供給する電位線（１００，１００Ａ，１００Ｂ，１００Ｃ）と、前記データ信号（ｄ）を生成するロジック回路（４０）と、前記ロジック回路（４０）と前記各スイッチング素子（Ｔsr）との間の配線領域（４００ａ）に設けられデータ信号（ｄ）を供給する複数の信号線（４００）とを具備し、前記電位線（１００，１００Ａ，１００Ｂ，１００Ｂ’，１００Ｃ）は、前記入力端子（１０１，１０２）から前記配線領域（４００ａ）を迂回して各電流源（Ｔdr）に接続される。   In order to solve the above problems, a light emitting device (10, 10A, 10B, 10B ′, 10C) according to the present invention is arranged in a pixel region (50), and has a plurality of lights that emit light in accordance with a drive current (Iel). A light emitting element (E), a plurality of current sources (Tdr) that output a driving current (Iel) corresponding to a reference potential (VREF) to each light emitting element (E), the light emitting element (E), and each current An analog circuit (30) provided on a path connecting the source (Tdr) and having a plurality of switching elements (Tsr) which are turned on / off according to the data signal (d), and the reference potential (VREF) Are input terminals (101, 102) and potential lines (100, 100A, 100B, 100C) for supplying the reference potential (VREF) from the input terminals (101, 102) to the plurality of current sources (Tdr). ) And the data signal (d) A logic circuit (40) to be generated, and a plurality of signal lines (400) provided in a wiring region (400a) between the logic circuit (40) and the switching elements (Tsr) and supplying a data signal (d) The potential lines (100, 100A, 100B, 100B ′, 100C) are connected to each current source (Tdr) by bypassing the wiring region (400a) from the input terminals (101, 102). The

本発明においては、基準電位を電流源（定電流源）に供給する電位線は、入力端子からロジック回路と各スイッチング素子との間の配線領域を迂回して各電流線に接続される。よって、電位線は、配線領域に設けられデータ信号を供給する信号線（データ線）と交差しない。これに対し、電位線と信号線が交差する構成においては、信号線を流れる信号はＨレベルまたはＬレベルの信号なので、電位線内で急激な電位の変動が発生する。本発明によれば、電位線と信号線を交差しない構成とすることにより、信号線と電位線との交差部分に形成される容量の影響を受けることがない。結果として、電位線を介して電流源に供給される電位の変動を抑制することができ、電流源の出力が安定する。   In the present invention, the potential line for supplying the reference potential to the current source (constant current source) is connected to each current line by bypassing the wiring region between the logic circuit and each switching element from the input terminal. Therefore, the potential line does not intersect with a signal line (data line) that is provided in the wiring region and supplies a data signal. On the other hand, in a configuration in which the potential line and the signal line cross each other, the signal flowing through the signal line is an H level or L level signal, and thus a sudden potential change occurs in the potential line. According to the present invention, the configuration in which the potential line and the signal line do not intersect with each other does not affect the capacitance formed at the intersection between the signal line and the potential line. As a result, the fluctuation of the potential supplied to the current source via the potential line can be suppressed, and the output of the current source is stabilized.

本発明の好適な態様において、前記電位線（１００，１００Ａ，１００Ｂ，１００Ｂ’，１００Ｃ）は前記入力端子（１０１，１０２）から前記ロジック回路（４０）および前記アナログ回路（３０）の少なくともいずれかの外周部分を通る。本態様においては、電位線はロジック回路およびアナログ回路の一方あるいは両方の外周部分を通るので、基板上の各種配線と交差する部分の数が減少し、全体として電位線にかかる容量が抑制される。また、ロジック回路内において電位線が各信号線と交差しないことによりロジック回路内での容量成分も減少し、これらの信号線における信号遅延を抑えることができる。   In a preferred aspect of the present invention, the potential line (100, 100A, 100B, 100B ′, 100C) is at least one of the logic circuit (40) and the analog circuit (30) from the input terminal (101, 102). It passes through the outer peripheral part. In this embodiment, since the potential line passes through the outer peripheral portion of one or both of the logic circuit and the analog circuit, the number of portions intersecting with various wirings on the substrate is reduced, and the capacitance applied to the potential line as a whole is suppressed. . In addition, since the potential line does not cross each signal line in the logic circuit, the capacitance component in the logic circuit is also reduced, and the signal delay in these signal lines can be suppressed.

本発明の好適な態様において、前記電位線（１００Ａ）は、主電位線（１００Ａａ）と前記主電位線（１００Ａａ）から分岐した複数の副電位線（１００Ａｂ）とを含み、前記主電位線（１００Ａａ）は、前記画素領域（５０）の外側に回り込むように配設され、前記複数の副電位線（１００Ａｂ）の各々は、前記画素領域（５０）に配置された前記複数の発光素子（Ｅ）の間を通って、前記各電流源（Ｔdr）に接続される。本態様によれば、電位線の主電位線は画素領域の外側を回り込むように配設され、副電位線は発光素子の間を通って各電流源に接続されるので、電位線は、発光素子と電流源の出力端子とを接続する駆動電流線（３００）とも交差しない。よって、駆動電流配線と電位線との交差部分に形成される容量の影響を受けることなく、基準電位がさらに安定し、電流源の出力の安定度が向上する。   In a preferred aspect of the present invention, the potential line (100A) includes a main potential line (100Aa) and a plurality of sub-potential lines (100Ab) branched from the main potential line (100Aa). 100Aa) is arranged to wrap around the outside of the pixel region (50), and each of the plurality of sub-potential lines (100Ab) includes the plurality of light emitting elements (E) disposed in the pixel region (50). ) Between the current sources (Tdr). According to this aspect, the main potential line of the potential line is arranged so as to wrap around the outside of the pixel region, and the sub potential line passes between the light emitting elements and is connected to each current source. It also does not intersect with the drive current line (300) connecting the element and the output terminal of the current source. Therefore, the reference potential is further stabilized without being affected by the capacitance formed at the intersection between the drive current wiring and the potential line, and the output stability of the current source is improved.

好ましくは、前記複数の発光素子（Ｅ）（画素領域５０）は前記アナログ回路（３０）と前記ロジック回路（４０）との間隙に配置され、前記電位線（１００Ｂ，１００Ｂ’）と前記各電流源（Ｔdr）との距離は、前記電位線（１００Ｂ，１００Ｂ’）と前記各スイッチング素子（Ｔsr）との距離よりも短くなるように構成してもよい。この態様においては、発光素子はアナログ回路とロジック回路との間隙に配置される。すなわち、発光素子は基板の端部から離れた位置に配置されるので、発光素子をアナログ回路よりも外側に配置する構成と比較して、封止スペースを有効に活用できる。また、発光素子をアナログ回路の内側に配置することでスイッチング素子よりも電流源の方が電位線に対してより近い距離に配置されるので、電位線をアナログ回路の外側に配置せずとも、ロジック回路とスイッチング素子とを接続する信号線が電位線と交差することがない。よって、配線スペースを抑制しつつ、電流源に対して安定した電位を供給することが可能となる。   Preferably, the plurality of light emitting elements (E) (pixel region 50) are disposed in a gap between the analog circuit (30) and the logic circuit (40), and the potential lines (100B, 100B ′) and the currents are arranged. The distance from the source (Tdr) may be shorter than the distance between the potential lines (100B, 100B ′) and the switching elements (Tsr). In this aspect, the light emitting element is disposed in the gap between the analog circuit and the logic circuit. That is, since the light emitting element is disposed at a position away from the end portion of the substrate, the sealing space can be effectively used as compared with the configuration in which the light emitting element is disposed outside the analog circuit. Moreover, since the current source is arranged closer to the potential line than the switching element by arranging the light emitting element inside the analog circuit, the potential line is not arranged outside the analog circuit. A signal line connecting the logic circuit and the switching element does not cross the potential line. Therefore, it is possible to supply a stable potential to the current source while suppressing the wiring space.

本発明の好適な態様において、前記複数の発光素子（Ｅ）は複数の発光素子群（Ｇ１，Ｇ２）に分割され、前記アナログ回路（３０）は前記複数の発光素子群（Ｇ１，Ｇ２）の各々に対応する複数の個別アナログ回路（３０１，３０２）に分割され、前記ロジック回路（４０）は前記複数の個別アナログ回路（３０１，３０２）の各々に対応する複数の個別ロジック回路（４０１，４０２）に分割され、前記入力端子（１０１，１０２）は複数の個別入力端子（１０１Ｃ，１０２Ｃ，１０３Ｃ，１０４Ｃ）から構成され、前記電位線（１００Ｃ，１００Ｃｃ）は、少なくとも前記個別アナログ回路（３０１，３０２）の間および前記個別ロジック回路（４０１，４０２）の間を通って、前記複数の個別アナログ回路（３０１，３０２）の各々に属する電流源（Ｔdr）と前記個別入力端子（１０１Ｃ，１０２Ｃ，１０３Ｃ，１０４Ｃ）とを接続する。本態様によれば、複数の発光素子群の各々に対してアナログ回路とロジック回路とを個別に設けることにより、電位線が個別アナログ回路と個別ロジック回路の間を通る。発光素子を複数の素子群に分割することなく基準電位を供給する態様と比較して、複数の個別入力端子から基準電位が供給されるので、電位線内における電位の降下を抑制することが可能となる。よって、電流源に印加される基準電位のバラツキが抑制され、結果として、輝度ムラが抑制される。   In a preferred aspect of the present invention, the plurality of light emitting elements (E) are divided into a plurality of light emitting element groups (G1, G2), and the analog circuit (30) includes the plurality of light emitting element groups (G1, G2). The logic circuit (40) is divided into a plurality of individual analog circuits (301, 302) corresponding to each of the plurality of individual analog circuits (301, 302). The input terminals (101, 102) are composed of a plurality of individual input terminals (101C, 102C, 103C, 104C), and the potential lines (100C, 100Cc) are at least the individual analog circuits (301, 102). 302) and between the individual logic circuits (401, 402), each of the plurality of individual analog circuits (301, 302). A current source belonging (Tdr) and the individual input terminals connected (101C, 102C, 103C, 104C) and the. According to this aspect, the analog circuit and the logic circuit are individually provided for each of the plurality of light emitting element groups, so that the potential line passes between the individual analog circuit and the individual logic circuit. Compared with a mode in which a reference potential is supplied without dividing a light emitting element into a plurality of element groups, a reference potential is supplied from a plurality of individual input terminals, so that a potential drop in a potential line can be suppressed. It becomes. Therefore, variation in the reference potential applied to the current source is suppressed, and as a result, luminance unevenness is suppressed.

さらに、本発明は、像担持体（１１０）と、前記像担持体（１１０）を帯電する帯電器と、複数の前記発光素子（Ｅ）が配列され、前記像担持体（１１０）の帯電された面に複数の前記発光素子（Ｅ）により光を照射して潜像を形成する上記何れかに記載の発光装置（１０，１０Ａ，１０Ｂ，１０Ｂ’，１０Ｃ）と、前記潜像にトナーを付着させることにより前記像担持体に顕像を形成する現像器と、前記像担持体から前記顕像を他の物体に転写する転写器とを具備する画像形成装置としても把握される。本発明によれば、上述した効果の少なくともいずれかが達成される。   Further, according to the present invention, an image carrier (110), a charger for charging the image carrier (110), and a plurality of the light emitting elements (E) are arranged to charge the image carrier (110). The light emitting device (10, 10A, 10B, 10B ′, 10C) according to any one of the above, wherein a latent image is formed by irradiating light onto the surface by the plurality of light emitting elements (E), and toner is applied to the latent image. It can also be grasped as an image forming apparatus including a developing device that forms a visible image on the image carrier by attaching the image forming device and a transfer device that transfers the visible image from the image carrier to another object. According to the present invention, at least one of the effects described above is achieved.

図面を参照しながら本発明の様々な実施の形態を説明する。なお、各図において共通する部分には同一の符号を付す。
＜Ａ．第１実施形態＞
図１は、本実施形態に係る発光装置１０を利用した画像印刷装置の一部の構成を示す斜視図である。同図に示されるように、この画像印刷装置（画像形成装置）は、発光装置１０と集光性レンズアレイ１５と感光体ドラム（像担持体）１１０とを有する。発光装置１０は、アレイ状に配列された多数の発光素子Ｅを有する。これらの発光素子Ｅは、用紙などの記録材に印刷されるべき画像に応じて選択的に発光する。集光性レンズアレイ１５は、発光装置１０と感光体ドラム１１０との間に配置される。この集光性レンズアレイ１５は、各々の光軸を発光装置１０に向けた姿勢でアレイ状に配列された多数の屈折率分布型レンズを含む。このような集光性レンズアレイ１５としては、例えば日本板硝子株式会社から入手可能なＳＬＡ（セルフォック・レンズ・アレイ）がある（セルフォック／ＳＥＬＦＯＣは日本板硝子株式会社の登録商標）。発光装置１０の各発光素子Ｅから発せられた光は集光性レンズアレイ１５の各屈折率分布型レンズを透過して感光体ドラム１１０の表面において結像し、感光体ドラム１１０の表面の所定の露光位置に所望の画像に応じた潜像が形成される。 Various embodiments of the present invention will be described with reference to the drawings. In addition, the same code | symbol is attached | subjected to the common part in each figure.
<A. First Embodiment>
FIG. 1 is a perspective view showing a partial configuration of an image printing apparatus using a light emitting device 10 according to the present embodiment. As shown in the figure, the image printing apparatus (image forming apparatus) includes a light emitting device 10, a condensing lens array 15, and a photosensitive drum (image carrier) 110. The light emitting device 10 has a large number of light emitting elements E arranged in an array. These light emitting elements E emit light selectively according to an image to be printed on a recording material such as paper. The condensing lens array 15 is disposed between the light emitting device 10 and the photosensitive drum 110. The condensing lens array 15 includes a large number of gradient index lenses arranged in an array with each optical axis directed toward the light emitting device 10. An example of such a condensing lens array 15 is SLA (Selfoc Lens Array) available from Nippon Sheet Glass Co., Ltd. (Selfoc / SELFOC is a registered trademark of Nippon Sheet Glass Co., Ltd.). The light emitted from each light emitting element E of the light emitting device 10 passes through each refractive index distribution type lens of the condensing lens array 15 and forms an image on the surface of the photosensitive drum 110, and a predetermined surface of the photosensitive drum 110 is formed. A latent image corresponding to a desired image is formed at the exposure position.

図２は、本実施形態に係る発光装置１０の構成を示すブロック図である。図２に示されるように、発光装置１０は、基板２０の表面にＸ方向に配列された複数の発光素子Ｅと、各発光素子Ｅを駆動する駆動電流Ｉelを生成・出力するアナログ回路３０と、アナログ回路３０にデータ信号ｄを供給するロジック回路４０を有する。各発光素子Ｅは、電気的な作用に応じて階調が変化する要素である。本実施形態の発光素子Ｅは、有機ＥＬ（Electroluminescence）材料から形成された発光機能層とこの発光機能層を挟む陽極および陰極とを有する有機発光ダイオード素子であり、発光機能層に供給される電流に応じた輝度で発光する。以下、これらの発光素子Ｅが形成される領域を画素領域５０という。   FIG. 2 is a block diagram illustrating a configuration of the light emitting device 10 according to the present embodiment. As shown in FIG. 2, the light emitting device 10 includes a plurality of light emitting elements E arranged in the X direction on the surface of the substrate 20, and an analog circuit 30 that generates and outputs a driving current Iel that drives each light emitting element E. The logic circuit 40 supplies a data signal d to the analog circuit 30. Each light emitting element E is an element whose gradation changes in accordance with an electrical action. The light-emitting element E of the present embodiment is an organic light-emitting diode element having a light-emitting functional layer formed of an organic EL (Electroluminescence) material and an anode and a cathode sandwiching the light-emitting functional layer, and a current supplied to the light-emitting functional layer. It emits light with a brightness corresponding to. Hereinafter, a region where these light emitting elements E are formed is referred to as a pixel region 50.

図２に示されるように、アナログ回路３０は発光素子Ｅの個数に相当する数（ｎ個）の単位回路Ｕ（Ｕ１，Ｕ２，Ｕ３，…Ｕｎ）を有する。各単位回路Ｕは、Ｐチャネルの駆動トランジスタＴdrと、当該駆動トランジスタＴdrと発光素子Ｅとの間に設けられたＰチャネルの選択トランジスタＴsrとを備える。駆動トランジスタＴdrはゲートに印加される基準電位ＶREFに応じた駆動電流Ｉelを生成して一定の電流を出力する定電流源である。一方、選択トランジスタＴsrはゲートに印加される電圧に従ってオン・オフが制御されるスイッチング素子である。駆動トランジスタＴdrのソースには、電源線２００を介して電源電位ＶELが供給され、ゲートには電位線１００を介して基準電位ＶREFが供給される。駆動トランジスタＴdrのドレインには選択トランジスタＴsrのソースが接続され、選択トランジスタＴsrのドレインは発光素子Ｅの陽極に接続される。選択トランジスタＴsrのゲートには、ロジック回路４０からデータ線４００を介してデータ信号ｄが供給される。発光素子Ｅの陰極には接地電位ＧNDが印加される。   As shown in FIG. 2, the analog circuit 30 has a number (n) of unit circuits U (U1, U2, U3,... Un) corresponding to the number of light emitting elements E. Each unit circuit U includes a P-channel driving transistor Tdr and a P-channel selection transistor Tsr provided between the driving transistor Tdr and the light emitting element E. The drive transistor Tdr is a constant current source that generates a drive current Iel corresponding to the reference potential VREF applied to the gate and outputs a constant current. On the other hand, the selection transistor Tsr is a switching element whose on / off is controlled according to the voltage applied to the gate. A power supply potential VEL is supplied to the source of the driving transistor Tdr through the power supply line 200, and a reference potential VREF is supplied to the gate through the potential line 100. The source of the selection transistor Tsr is connected to the drain of the driving transistor Tdr, and the drain of the selection transistor Tsr is connected to the anode of the light emitting element E. A data signal d is supplied from the logic circuit 40 via the data line 400 to the gate of the selection transistor Tsr. A ground potential GND is applied to the cathode of the light emitting element E.

本実施形態においては、ＰＷＭ（Pulse Width Modulation）方式を用いて各発光素子Ｅの階調が制御される。ＰＷＭ方式では、選択トランジスタＴsrのゲートに印加する電圧を、発光素子Ｅに指定された階調値に応じた期間にてＨレベル（オン状態；発光素子Ｅを発光させる電圧）とし、その残余の期間にてＬレベル（オフ状態；発光素子Ｅを消灯させる電圧）とすることにより階調が制御される。データ信号ｄは選択トランジスタＴsrがオンである期間を指定する信号である。すなわち、データ信号ｄは、指定された階調に応じた期間においてＨレベルとなる電圧である。   In the present embodiment, the gradation of each light emitting element E is controlled using a PWM (Pulse Width Modulation) method. In the PWM method, the voltage applied to the gate of the selection transistor Tsr is set to the H level (ON state; voltage for causing the light emitting element E to emit light) in a period corresponding to the gradation value designated for the light emitting element E, and the remaining The gray level is controlled by setting it to L level (OFF state; voltage for turning off the light emitting element E) in the period. The data signal d is a signal that specifies a period during which the selection transistor Tsr is on. That is, the data signal d is a voltage that is at the H level in a period corresponding to the designated gradation.

以上の回路構成において、選択トランジスタＴsrのゲートがデータ信号ｄに応じてオン状態に変化すると、発光素子Ｅに対して指定された期間の間、駆動トランジスタＴdrのゲートに供給された基準電位ＶREFに応じた駆動電流Ｉe1が発光素子Ｅに流れ、発光素子Ｅが発光する。   In the above circuit configuration, when the gate of the selection transistor Tsr changes to the ON state in accordance with the data signal d, the reference potential VREF supplied to the gate of the driving transistor Tdr is supplied for a period specified for the light emitting element E. The corresponding drive current Ie1 flows to the light emitting element E, and the light emitting element E emits light.

ロジック回路４０は、外部から供給される画像データＤｉｎ、転送開始パルスＳＰおよびクロック信号ＣＫに基づいてデータ信号ｄを生成する。詳細には、ロジック回路４０は、シフトレジスタとアナログ信号生成部とラッチ回路とを有する（いずれも図示略）。シフトレジスタは、クロック信号ＣＫに基づいて転送開始パルスＳＰを順次シフトして排他的に有効となる複数のシフトパルスを出力する。ロジック回路４０は、シフトレジスタから出力されたシフトパルスを用いて画像データＤｉｎに含まれる階調信号を順次取り込む。信号生成部は、階調信号によって指定された階調に応じたデータ信号ｄを生成しラッチ回路に出力する。ラッチ回路はデータ信号ｄを所定期間保持した後に各データ線４００に出力する。   The logic circuit 40 generates a data signal d based on image data Din, a transfer start pulse SP, and a clock signal CK supplied from the outside. Specifically, the logic circuit 40 includes a shift register, an analog signal generation unit, and a latch circuit (all not shown). The shift register sequentially shifts the transfer start pulse SP based on the clock signal CK and outputs a plurality of shift pulses that are exclusively effective. The logic circuit 40 sequentially takes in gradation signals included in the image data Din using the shift pulse output from the shift register. The signal generation unit generates a data signal d corresponding to the gradation specified by the gradation signal and outputs the data signal d to the latch circuit. The latch circuit outputs the data signal d to each data line 400 after holding the data signal d for a predetermined period.

電位線１００は、その両端に入力端子１０１および１０２が各々形成された配線であり、ロジック回路４０およびアナログ回路３０の外周を通り各駆動トランジスタＴdrに接続する。詳細には、電位線１００の入力端子１０１および１０２は基板２０の下端部に沿って形成され、画像データＤｉｎ、転送開始パルスＳＰおよびクロック信号ＣＫ用の各入力端子の両側に配置される。電位線１００は主電位線１００ａと当該主電位線１００ａから分岐した複数の副電位線１００ｂとを有する。主電位線１００ａは、一方の入力端子１０１からロジック回路４０およびアナログ回路３０の左側を通り、画素領域５０とアナログ回路３０との間隙を通り、アナログ回路３０およびロジック回路４０の右側を通って他方の入力端子１０２と接続する。すなわち、ロジック回路４０およびアナログ回路３０の外周を囲むように形成される。副電位線１００ｂは、主電位線１００ａから分岐して各単位回路Ｕに向けて延びる配線であり、その端部は、駆動トランジスタＴdrのゲートに接続される。   The potential line 100 is a wiring in which input terminals 101 and 102 are formed at both ends thereof, and is connected to each driving transistor Tdr through the outer periphery of the logic circuit 40 and the analog circuit 30. Specifically, the input terminals 101 and 102 of the potential line 100 are formed along the lower end portion of the substrate 20 and are disposed on both sides of the input terminals for the image data Din, the transfer start pulse SP, and the clock signal CK. The potential line 100 includes a main potential line 100a and a plurality of sub potential lines 100b branched from the main potential line 100a. The main potential line 100a passes from one input terminal 101 to the left side of the logic circuit 40 and the analog circuit 30, passes through the gap between the pixel region 50 and the analog circuit 30, passes through the right side of the analog circuit 30 and the logic circuit 40, and the other. The input terminal 102 is connected. That is, it is formed so as to surround the outer periphery of the logic circuit 40 and the analog circuit 30. The sub-potential line 100b is a wiring that branches from the main potential line 100a and extends toward each unit circuit U, and its end is connected to the gate of the drive transistor Tdr.

ここで、上述したように、駆動トランジスタＴdrはゲートに印加される基準電位ＶREFに応じた一定の駆動電流Ｉelを生成する定電流源である。このため、基準電位ＶREFは変動することなく常に一定レベルであることが望ましい。ところが、電位線１００の配線経路において他の信号線や電源線と交差する箇所には結合容量（以下、単に「容量」という）が発生するため、電位線１００における電位がこの容量の影響を受けてしまう。特に、電位線１００と交差する配線がデータ線４００のようにＨレベルとＬレベルとの間で切り替わる信号を伝送する配線である場合には、データ線４００における信号の変化に応じて電位線１００内で急激な電位の変動が発生する。基準電位ＶREFの電位が変動すると、駆動トランジスタＴdrの出力が不安定となり、発光素子Ｅが所期の輝度で発光しない場合がある。そこで、本実施形態では、電位線１００が選択トランジスタＴsrのゲートとロジック回路４０との間の配線領域４００ａを迂回して配設される。これにより、電位線１００とデータ線４００が交差することがないので、駆動トランジスタＴdrのゲートに安定した電位を供給することが可能となる。   Here, as described above, the drive transistor Tdr is a constant current source that generates a constant drive current Iel according to the reference potential VREF applied to the gate. For this reason, it is desirable that the reference potential VREF is always at a constant level without fluctuation. However, since a coupling capacitance (hereinafter simply referred to as “capacitance”) is generated at a location where the wiring line of the potential line 100 intersects with other signal lines and power supply lines, the potential of the potential line 100 is affected by this capacitance. End up. In particular, when the wiring that intersects the potential line 100 is a wiring that transmits a signal that switches between the H level and the L level, such as the data line 400, the potential line 100 corresponds to a change in the signal in the data line 400. A sudden change in potential occurs. When the potential of the reference potential VREF fluctuates, the output of the drive transistor Tdr becomes unstable, and the light emitting element E may not emit light with a desired luminance. Therefore, in the present embodiment, the potential line 100 is disposed around the wiring region 400a between the gate of the selection transistor Tsr and the logic circuit 40. Thereby, since the potential line 100 and the data line 400 do not cross each other, a stable potential can be supplied to the gate of the drive transistor Tdr.

また、電位線１００はロジック回路４０とアナログ回路３０の外周部分を通るので、基板２０上の各種配線と交差する面積が減少し、交差部分において配線間に発生する容量が電位線１００全体として抑制される。また、ロジック回路４０の外周部分を通るので、ロジック回路４０内における各信号線（例えば、画像データＤｉｎ、スタートパルスＳＰ、クロック信号ＣＫを伝送する信号線）と交差しない。よって、ロジック回路４０内での容量成分も減少し、これらの信号線における信号遅延を抑えることができる。なお、電位線１００がロジック回路４０とアナログ回路３０の外周部分を通ることによりその配線距離は長くなるが、電位線１００は電位が常に一定なので信号遅延などの問題を引き起こすことがない。
また、換言すれば、本実施形態においては、少なくとも、データ線４００、ロジック回路４０、及びロジック回路４０に信号（例えば、画像データＤｉｎ、スタートパルスＳＰ、クロック信号ＣＫ）を供給する配線を交差しないように、データ線４００及びロジック回路４０を挟んで、ロジック回路４０に信号を供給する端子とは反対側より電位線１００は配設されている。 Further, since the potential line 100 passes through the outer peripheral portions of the logic circuit 40 and the analog circuit 30, the area intersecting with various wirings on the substrate 20 is reduced, and the capacitance generated between the wirings at the intersecting portion is suppressed as the entire potential line 100. Is done. Further, since it passes through the outer peripheral portion of the logic circuit 40, it does not intersect with each signal line (for example, a signal line for transmitting the image data Din, the start pulse SP, and the clock signal CK) in the logic circuit 40. Therefore, the capacitance component in the logic circuit 40 is also reduced, and signal delay in these signal lines can be suppressed. Note that the wiring distance increases as the potential line 100 passes through the outer periphery of the logic circuit 40 and the analog circuit 30, but the potential of the potential line 100 does not cause problems such as signal delay because the potential is always constant.
In other words, in the present embodiment, at least the data line 400, the logic circuit 40, and the wiring for supplying a signal (for example, image data Din, start pulse SP, clock signal CK) to the logic circuit 40 are not crossed. As described above, the potential line 100 is disposed from the opposite side to the terminal that supplies a signal to the logic circuit 40 with the data line 400 and the logic circuit 40 interposed therebetween.

以上説明したように、本実施形態の発光装置１０によれば、基準電位ＶREFに応じた駆動電流Ｉelを生成する駆動トランジスタＴdr（電流源）と発光素子Ｅとの間に介挿された選択トランジスタＴsr（スイッチング素子）をオン・オフすることにより発光素子Ｅの光量を制御する構成において、基準電位ＶREFを供給する電位線１００がデータ線４００と交差しないように配設されるので、基準電位ＶREFが安定し、駆動トランジスタＴdrが出力する駆動電流Ｉelの値も安定する。よって、発光素子Ｅを一定の光量で発光させることが可能となる。   As described above, according to the light emitting device 10 of the present embodiment, the selection transistor interposed between the light emitting element E and the driving transistor Tdr (current source) that generates the driving current Iel corresponding to the reference potential VREF. In the configuration in which the light quantity of the light emitting element E is controlled by turning on and off Tsr (switching element), the potential line 100 that supplies the reference potential VREF is disposed so as not to intersect the data line 400. Is stabilized, and the value of the drive current Iel output from the drive transistor Tdr is also stabilized. Therefore, the light emitting element E can emit light with a constant light amount.

また、電位線１００はロジック回路４０とアナログ回路３０の外周部分を通るので、外周部分を通ることなくロジック回路４０とアナログ回路３０を横断または縦断する場合と比較して、電位線１００と各配線と交差する面積が減少する。よって、交差部分における配線間の容量が電位線１００全体として減少し、基準電位ＶREFの電位をさらに安定化することが可能となる。また、ロジック回路４０内における容量成分が減少すると、回路内の信号線における信号遅延も抑制される。   Further, since the potential line 100 passes through the outer peripheral portion of the logic circuit 40 and the analog circuit 30, the potential line 100 and each wiring are compared with the case where the logic circuit 40 and the analog circuit 30 are traversed or vertically cut without passing through the outer peripheral portion. The area that intersects with decreases. Accordingly, the capacitance between the wirings at the intersection is reduced as a whole of the potential line 100, and the potential of the reference potential VREF can be further stabilized. Further, when the capacitance component in the logic circuit 40 decreases, signal delay in the signal line in the circuit is also suppressed.

＜Ｂ．第２実施形態＞
上記第１実施形態においては、電位線１００の主電位線１００ａが画素領域５０とアナログ回路３０との間を通る構成としていたが、本実施形態では、主電位線が画素領域の外側を通る態様について説明する。なお、本実施形態の発光装置１０Ａは、この点を除いて上記第１実施形態と同様であるので、その説明を適宜省略する。 <B. Second Embodiment>
In the first embodiment, the main potential line 100a of the potential line 100 is configured to pass between the pixel region 50 and the analog circuit 30, but in the present embodiment, the main potential line passes outside the pixel region. Will be described. The light emitting device 10A of the present embodiment is the same as that of the first embodiment except for this point, and the description thereof will be omitted as appropriate.

図３は、本実施形態における発光装置１０Ａの構成を示すブロック図である。図３において、第１実施形態と同様の部分については同一の符号を用い、その説明を省略する。
図３に示されるように、本実施形態の発光装置１０Ａにおいては、主電位線１００Ａａは画素領域５０の外側（基板２０の上端部側）に回り込むように配設される。また、副電位線１００Ａｂは、主電位線１００Ａａから分岐して、複数の発光素子Ｅの間を通って、駆動トランジスタＴdrのゲートに接続される。 FIG. 3 is a block diagram showing a configuration of the light emitting device 10A in the present embodiment. In FIG. 3, the same parts as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
As shown in FIG. 3, in the light emitting device 10 </ b> A of the present embodiment, the main potential line 100 </ b> Aa is arranged so as to wrap around the outside of the pixel region 50 (upper end portion side of the substrate 20). The sub-potential line 100Ab branches from the main potential line 100Aa, passes between the plurality of light emitting elements E, and is connected to the gate of the drive transistor Tdr.

ここで、上記第１実施形態に係る発光装置１０の構成を示す図２を再び参照する。図２に示されるように、電位線１００の主電位線１００ａは、破線で囲む領域Ｃにおいて駆動電流線３００と交差している。駆動電流線３００では流れる電流量が数十μＡ程度であるため、急激に電位が変動するデータ線４００と比較して電位の変動は微量である。とはいえ、電位線１００と駆動電流線３００との交差領域に容量は存在するので、駆動電流線３００の電位の変動に応じて基準電位ＶREFも若干ではあるが変動してしまう。そこで、本実施形態では、電位線１００が画素領域５０の外側を回り込むようにして複数の発光素子Ｅの間を通り駆動トランジスタＴdrのゲートに接続することで、電位線１００が駆動電流線３００と交差しない構成としている。したがって、電位線１００が駆動電流線３００と交差することにより発生し得る基準電位ＶREFの変動が抑制され、上記第１実施形態における発光装置１０の構成と比較して、基準電位ＶREFの電位レベルはさらに安定する。   Here, FIG. 2 which shows the structure of the light-emitting device 10 which concerns on the said 1st Embodiment is referred again. As shown in FIG. 2, the main potential line 100a of the potential line 100 intersects the drive current line 300 in a region C surrounded by a broken line. Since the amount of current flowing in the drive current line 300 is about several tens of μA, the potential variation is very small compared to the data line 400 in which the potential varies rapidly. However, since a capacitance exists in the intersection region between the potential line 100 and the drive current line 300, the reference potential VREF varies slightly depending on the potential change of the drive current line 300. Therefore, in the present embodiment, the potential line 100 is connected to the gate of the driving transistor Tdr through the light emitting elements E so that the potential line 100 wraps around the outside of the pixel region 50, so that the potential line 100 is connected to the driving current line 300. It does not intersect. Therefore, the fluctuation of the reference potential VREF that can occur when the potential line 100 intersects the drive current line 300 is suppressed, and the potential level of the reference potential VREF is lower than that of the configuration of the light emitting device 10 in the first embodiment. It becomes more stable.

以上説明したように、本実施形態の発光装置１０Ａによれば、上記第１実施形態と同様の効果が得られる。さらに、電位線１００が駆動電流線３００と交差しないので、逆に交差することにより発生し得る基準電位ＶREFの変動を抑制することが可能となり、駆動トランジスタＴdrの出力電流の安定度が増す。   As described above, according to the light emitting device 10A of the present embodiment, the same effects as those of the first embodiment can be obtained. Furthermore, since the potential line 100 does not intersect with the drive current line 300, it is possible to suppress the fluctuation of the reference potential VREF that may occur due to the intersection, and the stability of the output current of the drive transistor Tdr increases.

＜Ｃ．第３実施形態＞
図４は、本実施形態に係る発光装置１０Ｂの構成を示すブロック図である。
上述した第２実施形態においては、画素領域５０をアナログ回路３０の外側に配置する構成としていた。これに対し、図４に示されるように、本実施形態では、画素領域５０をアナログ回路３０Ｂとロジック回路４０との間に介在させる構成を採用する。なお、図４において、上述した実施形態と同様の部分については同一の符号を用い、その説明を省略する。 <C. Third Embodiment>
FIG. 4 is a block diagram showing a configuration of the light emitting device 10B according to the present embodiment.
In the second embodiment described above, the pixel region 50 is arranged outside the analog circuit 30. On the other hand, as shown in FIG. 4, the present embodiment employs a configuration in which the pixel region 50 is interposed between the analog circuit 30 </ b> B and the logic circuit 40. In FIG. 4, the same parts as those in the above-described embodiment are denoted by the same reference numerals, and the description thereof is omitted.

図４に示されるように、電位線１００Ｂは、その両端に入力端子１０１および１０２が各々形成され、ロジック回路４０、画素領域５０、およびアナログ回路３０Ｂ全体を囲むように配設されて、各駆動トランジスタＴdrに接続する。詳細には、電位線１００の主電位線１００Ｂａは、入力端子１０１および１０２を両端とし、ロジック回路４０、画素領域５０およびアナログ回路３０Ｂの左右両側と、アナログ回路３０の上側（基板２０の上端部側）とを通る。副電位線１００Ｂｂは、主電位線１００Ｂａから分岐して各単位回路ＵＢ（ＵＢ１，ＵＢ２，…ＵＢｎ）に向けて延びる配線であり、その端部は、駆動トランジスタＴdrのゲートに接続される。この構成において、電位線１００Ｂは配線領域４００ａを迂回してロジック回路４０、画素領域５０、およびアナログ回路３０Ｂの外周を通るので、データ線４００と交差しない。また、電位線１００Ｂは発光素子Ｅが配置される側とアナログ回路３０Ｂを挟んで反対側となるので、選択トランジスタＴsrと発光素子Ｅとを結ぶ駆動電流線３００とも交差しない。   As shown in FIG. 4, the potential line 100B has input terminals 101 and 102 formed at both ends thereof, and is disposed so as to surround the logic circuit 40, the pixel region 50, and the entire analog circuit 30B. Connect to transistor Tdr. Specifically, the main potential line 100Ba of the potential line 100 has the input terminals 101 and 102 at both ends, the left and right sides of the logic circuit 40, the pixel region 50, and the analog circuit 30B, and the upper side of the analog circuit 30 (the upper end of the substrate 20). Side). The sub-potential line 100Bb is a wiring that branches from the main potential line 100Ba and extends toward each unit circuit UB (UB1, UB2,... UBn), and an end thereof is connected to the gate of the drive transistor Tdr. In this configuration, the potential line 100B bypasses the data line 400 because it bypasses the wiring region 400a and passes through the outer periphery of the logic circuit 40, the pixel region 50, and the analog circuit 30B. Further, since the potential line 100B is opposite to the side where the light emitting element E is disposed and the analog circuit 30B is interposed therebetween, the potential line 100B does not intersect with the driving current line 300 connecting the selection transistor Tsr and the light emitting element E.

ここで、一般的に有機ＥＬなどの発光素子Ｅは水分と酸素に弱い。このため、発光装置１０には、発光素子Ｅの劣化を防ぐための封止体が用いられる。しかしながら、発光装置１０全体を覆うサイズの封止体を用いたとしても封止体の端から空気や水分が浸入する可能性があるため、基板２０の端部からある程度奥まった位置に発光素子Ｅを配置することが望ましい。本実施形態では、画素領域５０はアナログ回路３０Ｂとロジック回路４０との間隙に配置されるので、基板２０の端部から発光素子Ｅまでの距離が十分確保される。そして、発光素子Ｅと基板２０の端部との間の領域には、アナログ回路３０Ｂや電位線１００Ｂ等が配置されるので、封止に必要なスペースを無駄なく利用することが可能となる。   Here, the light emitting element E such as an organic EL is generally weak against moisture and oxygen. For this reason, the sealing body for preventing deterioration of the light emitting element E is used for the light emitting device 10. However, even if a sealing body having a size covering the entire light emitting device 10 is used, air or moisture may enter from the end of the sealing body. It is desirable to arrange. In the present embodiment, since the pixel region 50 is arranged in the gap between the analog circuit 30B and the logic circuit 40, a sufficient distance from the end of the substrate 20 to the light emitting element E is ensured. Since the analog circuit 30B, the potential line 100B, and the like are disposed in the region between the light emitting element E and the end portion of the substrate 20, the space necessary for sealing can be used without waste.

以上説明したように、本実施形態によれば、上記第２実施形態と同様の効果を得ることが可能となる。また、発光素子Ｅが基板２０の奥まった位置に配置されるので、発光素子Ｅが基板２０の端部に近い位置に配置される場合と比較して、封止スペースをより有効に活用できる。   As described above, according to the present embodiment, it is possible to obtain the same effects as those of the second embodiment. In addition, since the light emitting element E is disposed at a deep position in the substrate 20, the sealing space can be used more effectively than in the case where the light emitting element E is disposed at a position near the end of the substrate 20.

ところで、図２〜図４から理解されるように、本実施形態では発光素子Ｅがロジック回路４０とアナログ回路３０Ｂとの間に配置されることにより、各単位回路ＵＢにおける選択トランジスタＴsrと駆動トランジスタＴdrの位置が第１および第２実施形態の場合と逆となる。すなわち、単位回路ＵＢの駆動トランジスタＴdrは選択トランジスタＴsrよりも電位線１００Ｂに対して近い位置に配置されている。さらに言えば、選択トランジスタＴsrとロジック回路４０との間の配線領域４００ａは、Ｘ方向において駆動トランジスタＴdrと並んでいない。一方、上述したように、安定した基準電位ＶREFを駆動トランジスタＴdrに供給するためには、電位線１００Ｂは配線領域４００ａを迂回するように（つまり、データ線４００と交差しないように）配設するのが望ましい。したがって、本実施形態の変形として、電位線１００Ｂをアナログ回路３０Ｂの内側（内部）に配置し、且つ、データ線４００と交差しない構成も採用可能である。   As can be understood from FIGS. 2 to 4, in the present embodiment, the light emitting element E is disposed between the logic circuit 40 and the analog circuit 30 </ b> B, so that the selection transistor Tsr and the driving transistor in each unit circuit UB. The position of Tdr is opposite to that in the first and second embodiments. That is, the drive transistor Tdr of the unit circuit UB is disposed at a position closer to the potential line 100B than the selection transistor Tsr. Furthermore, the wiring region 400a between the selection transistor Tsr and the logic circuit 40 is not aligned with the driving transistor Tdr in the X direction. On the other hand, as described above, in order to supply the stable reference potential VREF to the drive transistor Tdr, the potential line 100B is disposed so as to bypass the wiring region 400a (that is, not to intersect with the data line 400). Is desirable. Accordingly, as a modification of the present embodiment, a configuration in which the potential line 100B is disposed inside (inside) the analog circuit 30B and does not intersect with the data line 400 can be employed.

図５に、本実施形態の変形例に係る発光装置１０Ｂ’の構成を示す。図５に示されるように、発光装置１０Ｂ’には、アナログ回路３０Ｂを縦断するように形成された主電位線１００Ｂａ’と、主電位線１００Ｂａ’から分岐して駆動トランジスタＴdrのゲートに接続される副電位線１００Ｂｂ’と、を有する電位線１００Ｂ’が配設されている。詳細には、主電位線１００Ｂａ’はロジック回路４０と画素領域５０の左右両側を通る部分と、アナログ回路３０Ｂにおける駆動トランジスタＴdrと選択トランジスタＴsrとの間隙を横切りＸ方向に延在する部分とを有する。同図から理解されるように、アナログ回路３０Ｂの上側ではなく内側を通っているが、選択トランジスタＴsrとロジック回路４０とを結ぶデータ線４００とは交差していない。このように、発光素子Ｅをアナログ回路３０Ｂとロジック回路４０との間隙の領域に配置することにより、選択トランジスタＴsrよりも駆動トランジスタＴdrの方が電位線１００Ｂに対して近い位置となるので、電位線１００Ｂ’をアナログ回路３０Ｂの外側に配置せずともデータ線４００と交差しない。したがって、本変形例に示す構成によれば、第１実施形態と同様の効果を得ることが可能となる。また、電位線１００Ｂ’がアナログ回路３０Ｂの内側に配置されるので、配線に必要な面積を縮小することが可能となる。   FIG. 5 shows a configuration of a light emitting device 10B ′ according to a modification of the present embodiment. As shown in FIG. 5, the light emitting device 10B ′ includes a main potential line 100Ba ′ formed so as to cut through the analog circuit 30B, and a branch from the main potential line 100Ba ′ and is connected to the gate of the drive transistor Tdr. A potential line 100B ′ having a sub-potential line 100Bb ′. Specifically, the main potential line 100Ba ′ includes a portion passing through both the left and right sides of the logic circuit 40 and the pixel region 50, and a portion extending in the X direction across the gap between the driving transistor Tdr and the selection transistor Tsr in the analog circuit 30B. Have. As understood from the figure, the analog circuit 30B passes through the inside rather than the upper side, but the data line 400 connecting the selection transistor Tsr and the logic circuit 40 does not intersect. Thus, by arranging the light emitting element E in the gap region between the analog circuit 30B and the logic circuit 40, the driving transistor Tdr is closer to the potential line 100B than the selection transistor Tsr. Even if the line 100B ′ is not arranged outside the analog circuit 30B, it does not cross the data line 400. Therefore, according to the configuration shown in the present modification, it is possible to obtain the same effect as in the first embodiment. Further, since the potential line 100B 'is arranged inside the analog circuit 30B, the area required for wiring can be reduced.

＜Ｄ．第４実施形態＞
次に、本発明の第４実施形態について説明する。
図６に、本実施形態に係る発光装置１０Ｃの構成を示す。なお、上述した実施形態と同様の部分については同一の符号を付し、その説明は適宜省略する。
図６に示されるように、発光装置１０Ｃにおける複数の発光素子Ｅは各々がｋ個の発光素子Ｅから成る第１の発光素子群Ｇ１と第２の発光素子群Ｇ２とに分割される（ｋは自然数；２ｋ＝ｎ）。また、発光装置１０Ｃには、第１の発光素子群Ｇ１と第２の発光素子群Ｇ２の各々に対応する２つの個別アナログ回路３０１と３０２が設けられ、個別アナログ回路３０１と３０２の各々に対応する２つの個別ロジック回路４０１と４０２が設けられる。個別アナログ回路３０１は、各々が駆動トランジスタＴdrと選択トランジスタＴsrとから成る複数の単位回路ＵＣ１（ＵＣ１１，ＵＣ１２，…ＵＣ１ｋ）とを有し、個別アナログ回路３０２は、各々が駆動トランジスタＴdrと選択トランジスタＴsrとから成る複数の単位回路ＵＣ２（ＵＣ２１，ＵＣ２２，…ＵＣ２ｋ）とを有する。 <D. Fourth Embodiment>
Next, a fourth embodiment of the present invention will be described.
FIG. 6 shows a configuration of a light emitting device 10C according to the present embodiment. In addition, the same code | symbol is attached | subjected about the part similar to embodiment mentioned above, and the description is abbreviate | omitted suitably.
As shown in FIG. 6, the plurality of light-emitting elements E in the light-emitting device 10C are divided into a first light-emitting element group G1 and a second light-emitting element group G2 each consisting of k light-emitting elements E (k Is a natural number; 2k = n). The light emitting device 10C is provided with two individual analog circuits 301 and 302 corresponding to the first light emitting element group G1 and the second light emitting element group G2, respectively, and corresponds to each of the individual analog circuits 301 and 302. Two separate logic circuits 401 and 402 are provided. The individual analog circuit 301 includes a plurality of unit circuits UC1 (UC11, UC12,... UC1k) each including a drive transistor Tdr and a selection transistor Tsr. The individual analog circuit 302 includes each of the drive transistor Tdr and the selection transistor. A plurality of unit circuits UC2 (UC21, UC22,... UC2k) including Tsr.

基板２０の下端部には、個別ロジック回路４０１に供給される画像データＤｉｎ、スタートパルスＳＰ、クロック信号ＣＫが入力される端子を挟むように、基準電位ＶREFが入力される個別入力端子１０１Ｃと１０２Ｃが形成され、個別ロジック回路４０２に供給される画像データＤｉｎ、スタートパルスＳＰ、クロック信号ＣＫが入力される端子を挟むように、基準電位ＶREFが入力される個別入力端子１０３Ｃと１０４Ｃが形成される。   At the lower end of the substrate 20, the individual input terminals 101C and 102C to which the reference potential VREF is inputted so as to sandwich the terminals to which the image data Din supplied to the individual logic circuit 401, the start pulse SP, and the clock signal CK are inputted. The individual input terminals 103C and 104C to which the reference potential VREF is input are formed so as to sandwich the terminals to which the image data Din, the start pulse SP, and the clock signal CK supplied to the individual logic circuit 402 are input. .

電位線１００Ｃの主電位線１００Ｃａは、左端の個別入力端子１０１Ｃから、個別ロジック回路４０１，４０２、個別アナログ回路３０１，３０２、第１の発光素子群Ｇ１と第２の発光素子群Ｇ２すべての外周を囲むように配設されて、右端の個別入力端子１０４Ｃに至る。また、主電位線１００ＣａはノードＴ１において中央電位線１００Ｃｃに分岐する。中央電位線１００Ｃｃは、第１の発光素子群Ｇ１と第２の発光素子群Ｇ２の間、個別アナログ回路３０１と３０２の間および個別ロジック回路４０１と４０２の間を通る配線である。中央電位線１００ＣｃはさらにノードＴ２において２つの配線１００Ｃｃ１と１００Ｃｃ２とに分岐し、一方の配線１００Ｃｃ１は個別入力端子１０２Ｃに至り、他方の配線１００Ｃｃ２は個別入力端子１０３Ｃに至る。一方、主電位線１００Ｃａから分岐した各副電位線１００Ｃｂは、複数の発光素子Ｅの間を通って各単位回路ＵＣ１，ＵＣ２の駆動トランジスタＴdrのゲートに接続する。   The main potential line 100Ca of the potential line 100C is connected to the outer periphery of all of the individual logic circuits 401 and 402, the individual analog circuits 301 and 302, the first light emitting element group G1, and the second light emitting element group G2 from the leftmost individual input terminal 101C. To the right individual input terminal 104C. The main potential line 100Ca branches to the central potential line 100Cc at the node T1. The central potential line 100Cc is a wiring that passes between the first light emitting element group G1 and the second light emitting element group G2, between the individual analog circuits 301 and 302, and between the individual logic circuits 401 and 402. Central potential line 100Cc further branches into two wirings 100Cc1 and 100Cc2 at node T2, one wiring 100Cc1 reaches individual input terminal 102C, and the other wiring 100Cc2 reaches individual input terminal 103C. On the other hand, each sub-potential line 100Cb branched from the main potential line 100Ca passes between the plurality of light emitting elements E and is connected to the gate of the drive transistor Tdr of each unit circuit UC1, UC2.

この場合、主電位線１００Ｃａは発光素子Ｅの上側から回り込むように配設されるので、主電位線１００Ｃａと駆動電流線３００とは交差しない。また、電位線１００Ｃは、選択トランジスタＴsrとロジック回路４０１，４０２との間の配線領域４００ａを迂回するので、データ線４００と交差しない。   In this case, since the main potential line 100Ca is arranged so as to wrap around from the upper side of the light emitting element E, the main potential line 100Ca and the drive current line 300 do not intersect. The potential line 100C bypasses the data line 400 because it bypasses the wiring region 400a between the selection transistor Tsr and the logic circuits 401 and 402.

ところで、主電位線１００Ｃａは、基板２０の外縁部に沿って長い距離に亙って配設される。配線は配線抵抗および浮遊容量を有するため、その距離が長いほど電圧が降下してしまう。そこで、本実施形態では、複数の発光素子Ｅを２つの素子群に分割するとともに、アナログ回路とロジック回路を各素子群に対して個別に設ける構成とすることにより、個別アナログ回路の間および個別ロジック回路の間に配線スペースを形成する。この配線スペースには中央電位線１００Ｃｃが配設される。中央電位線１００Ｃｃには個別入力端子１０２Ｃと１０３Ｃから入力された基準電位ＶREFが供給される。そして、基準電位ＶREFはノードＴ１を介して主電位線１００Ｃａに入力される。よって、本実施形態によれば、電圧降下による基準電位ＶREFのバラツキが抑制されるので、駆動トランジスタＴdrに対して与えられる電位の安定度が向上する。   By the way, the main potential line 100Ca is disposed over a long distance along the outer edge portion of the substrate 20. Since the wiring has wiring resistance and stray capacitance, the longer the distance, the lower the voltage. Therefore, in the present embodiment, the plurality of light emitting elements E are divided into two element groups, and an analog circuit and a logic circuit are individually provided for each element group, so that the individual analog circuits are separated and individually. A wiring space is formed between the logic circuits. A central potential line 100Cc is disposed in this wiring space. The central potential line 100Cc is supplied with the reference potential VREF input from the individual input terminals 102C and 103C. The reference potential VREF is input to the main potential line 100Ca via the node T1. Therefore, according to the present embodiment, the variation in the reference potential VREF due to the voltage drop is suppressed, so that the stability of the potential applied to the drive transistor Tdr is improved.

以上説明したように、本実施形態によれば、上記第２実施形態と同様の効果が得られる。また、主電位線１００Ｃａの中途部分において基準電位ＶREFが入力されるので電圧降下を抑制することが可能となり、駆動トランジスタＴdrに対して供給される基準電位ＶREFが安定する。   As described above, according to the present embodiment, the same effects as those of the second embodiment can be obtained. Further, since the reference potential VREF is input in the middle portion of the main potential line 100Ca, the voltage drop can be suppressed, and the reference potential VREF supplied to the drive transistor Tdr is stabilized.

なお、本実施形態では、発光素子Ｅを２つの素子群Ｇ１とＧ２とに分割する態様について説明したが、これに限られず、任意の数（例えば、ｉ個）の素子群に分割する態様としてもよい（ｉは自然数；２≦ｉ≦ｎ）。その場合、素子群と同数の個別ロジック回路と個別アナログ回路を設けて、隣り合う個別ロジック回路の間および隣り合う個別アナログ回路の間を中央電位線１００Ｃｃが通るようにすればよい。この態様においても、上述した効果と同様の効果が得られる。   In addition, although this embodiment demonstrated the aspect which divides the light emitting element E into the two element groups G1 and G2, it is not restricted to this, As an aspect which divides | segments into arbitrary numbers (for example, i pieces) element groups (I is a natural number; 2 ≦ i ≦ n). In that case, the same number of individual logic circuits and individual analog circuits as the element group may be provided so that the central potential line 100Cc passes between adjacent individual logic circuits and between adjacent individual analog circuits. In this aspect, the same effect as described above can be obtained.

また、本実施形態では、電位線１００が画素領域５０の外側を経由する態様（第２実施形態）を変形した例について説明したが、これに限られず、第１実施形態（電位線１００が画素領域５０とアナログ回路３０との間を通る態様）および第３実施形態（画素領域５０がアナログ回路３０とロジック回路との間に設けられる態様）において、発光素子Ｅを複数の素子群Ｇに分割する構成を採用してもよい。上記実施形態のいずれかに本実施形態の構成を採用した場合においても、実施形態のいずれかと同様の効果が得られる上、電圧降下による基準電位のバラツキを抑制することが可能となる。   In the present embodiment, an example in which the aspect in which the potential line 100 passes through the outside of the pixel region 50 (second embodiment) is modified has been described. However, the present invention is not limited to this, and the first embodiment (the potential line 100 is a pixel). In an embodiment in which the region 50 passes between the analog circuit 30 and the third embodiment (an embodiment in which the pixel region 50 is provided between the analog circuit 30 and the logic circuit), the light emitting element E is divided into a plurality of element groups G. You may employ | adopt the structure to do. Even when the configuration of the present embodiment is adopted in any of the above-described embodiments, the same effects as those of any of the embodiments can be obtained, and variations in the reference potential due to a voltage drop can be suppressed.

＜Ｅ．画像印刷装置＞
図１に示したように、以上の各態様に係る発光装置１０は、電子写真方式を利用した画像印刷装置における像担持体に潜像を書き込むためのライン型の光ヘッドとして利用され得る。画像印刷装置の例としては、プリンタ、複写機の印刷部分およびファクシミリの印刷部分がある。図７は、発光装置１０，１０Ａ，１０Ｂ，１０Ｂ’，１０Ｃをライン型の光ヘッドとして用いた画像印刷装置の一例を示す縦断面図である。この画像印刷装置は、ベルト中間転写体方式を利用したタンデム型のフルカラー画像印刷装置である。 <E. Image printing device>
As shown in FIG. 1, the light emitting device 10 according to each of the above embodiments can be used as a line-type optical head for writing a latent image on an image carrier in an image printing apparatus using an electrophotographic system. Examples of the image printing apparatus include a printer, a printing part of a copying machine, and a printing part of a facsimile. FIG. 7 is a longitudinal sectional view showing an example of an image printing apparatus using the light emitting devices 10, 10A, 10B, 10B ′, 10C as a line type optical head. This image printing apparatus is a tandem type full-color image printing apparatus using a belt intermediate transfer body system.

この画像印刷装置では、同様な構成の４個の有機ＥＬアレイ１０Ｋ，１０Ｃ，１０Ｍ，１０Ｙが、同様な構成である４個の感光体ドラム（像担持体）１１０Ｋ，１１０Ｃ，１１０Ｍ，１１０Ｙの露光位置にそれぞれ配置されている。有機ＥＬアレイ１０Ｋ，１０Ｃ，１０Ｍ，１０Ｙは、以上に例示した何れかの態様に係る発光装置１０，１０Ａ，１０Ｂ，１０Ｂ’，１０Ｃである。   In this image printing apparatus, four organic EL arrays 10K, 10C, 10M, and 10Y having the same configuration are exposed to four photosensitive drums (image carriers) 110K, 110C, 110M, and 110Y having the same configuration. It is arranged at each position. The organic EL arrays 10K, 10C, 10M, and 10Y are the light-emitting devices 10, 10A, 10B, 10B ′, and 10C according to any one of the embodiments exemplified above.

図７に示すように、この画像印刷装置には、駆動ローラ１２１と従動ローラ１２２とが設けられており、これらのローラ１２１，１２２には無端の中間転写ベルト１２０が巻回されて、矢印に示すようにローラ１２１，１２２の周囲を回転させられる。図示しないが、中間転写ベルト１２０に張力を与えるテンションローラなどの張力付与手段を設けてもよい。   As shown in FIG. 7, this image printing apparatus is provided with a driving roller 121 and a driven roller 122. An endless intermediate transfer belt 120 is wound around these rollers 121 and 122, and an arrow indicates As shown, the periphery of the rollers 121 and 122 is rotated. Although not shown, tension applying means such as a tension roller that applies tension to the intermediate transfer belt 120 may be provided.

この中間転写ベルト１２０の周囲には、外周面に感光層を有する４個の感光体ドラム１１０Ｋ，１１０Ｃ，１１０Ｍ，１１０Ｙが互いに所定の間隔をおいて配置される。添え字Ｋ，Ｃ，Ｍ，Ｙはそれぞれ黒、シアン、マゼンタ、イエローの顕像を形成するために使用されることを意味している。他の部材についても同様である。感光体ドラム１１０Ｋ，１１０Ｃ，１１０Ｍ，１１０Ｙは、中間転写ベルト１２０の駆動と同期して回転駆動される。   Around the intermediate transfer belt 120, four photosensitive drums 110K, 110C, 110M, and 110Y each having a photosensitive layer on the outer peripheral surface are arranged at a predetermined interval. The subscripts K, C, M, and Y mean that they are used to form black, cyan, magenta, and yellow visible images, respectively. The same applies to other members. The photosensitive drums 110K, 110C, 110M, and 110Y are rotationally driven in synchronization with the driving of the intermediate transfer belt 120.

各感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）の周囲には、コロナ帯電器１１１（Ｋ，Ｃ，Ｍ，Ｙ）と、有機ＥＬアレイ１０（Ｋ，Ｃ，Ｍ，Ｙ）と、現像器１１４（Ｋ，Ｃ，Ｍ，Ｙ）が配置されている。コロナ帯電器１１１（Ｋ，Ｃ，Ｍ，Ｙ）は、対応する感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）の外周面を一様に帯電させる。有機ＥＬアレイ１０（Ｋ，Ｃ，Ｍ，Ｙ）は、感光体ドラムの帯電させられた外周面に静電潜像を書き込む。各有機ＥＬアレイ１０（Ｋ，Ｃ，Ｍ，Ｙ）は、複数の発光素子Ｅの配列方向が感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）の母線（主走査方向）に沿うように設置される。静電潜像の書き込みは、上記の複数の発光素子Ｅによって感光体ドラムに光を照射することにより行う。現像器１１４（Ｋ，Ｃ，Ｍ，Ｙ）は、静電潜像に現像剤としてのトナーを付着させることにより感光体ドラムに顕像すなわち可視像を形成する。   Around each photosensitive drum 110 (K, C, M, Y), there is a corona charger 111 (K, C, M, Y), an organic EL array 10 (K, C, M, Y), and development. A device 114 (K, C, M, Y) is arranged. The corona charger 111 (K, C, M, Y) uniformly charges the outer peripheral surface of the corresponding photosensitive drum 110 (K, C, M, Y). The organic EL array 10 (K, C, M, Y) writes an electrostatic latent image on the charged outer peripheral surface of the photosensitive drum. Each organic EL array 10 (K, C, M, Y) is installed such that the arrangement direction of the plurality of light emitting elements E is along the bus (main scanning direction) of the photosensitive drum 110 (K, C, M, Y). Is done. The electrostatic latent image is written by irradiating the photosensitive drum with light by the plurality of light emitting elements E described above. The developing device 114 (K, C, M, Y) forms a visible image, that is, a visible image on the photosensitive drum by attaching toner as a developer to the electrostatic latent image.

このような４色の単色顕像形成ステーションにより形成された黒、シアン、マゼンタ、イエローの各顕像は、中間転写ベルト１２０上に順次一次転写されることにより、中間転写ベルト１２０上で重ね合わされ、この結果としてフルカラーの顕像が得られる。中間転写ベルト１２０の内側には、４つの一次転写コロトロン（転写器）１１２（Ｋ，Ｃ，Ｍ，Ｙ）が配置されている。一次転写コロトロン１１２（Ｋ，Ｃ，Ｍ，Ｙ）は、感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）の近傍にそれぞれ配置されており、感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）から顕像を静電的に吸引することにより、感光体ドラムと一次転写コロトロンの間を通過する中間転写ベルト１２０に顕像を転写する。   The black, cyan, magenta, and yellow developed images formed by the four-color single-color image forming station are sequentially transferred onto the intermediate transfer belt 120 to be superimposed on the intermediate transfer belt 120. As a result, a full-color image is obtained. Four primary transfer corotrons (transfer devices) 112 (K, C, M, Y) are arranged inside the intermediate transfer belt 120. The primary transfer corotron 112 (K, C, M, Y) is disposed in the vicinity of the photosensitive drum 110 (K, C, M, Y), and the photosensitive drum 110 (K, C, M, Y). The electrostatic image is electrostatically attracted from the toner image to transfer the visible image to the intermediate transfer belt 120 passing between the photosensitive drum and the primary transfer corotron.

最終的に画像を形成する対象としてのシート１０２は、ピックアップローラ１０３によって、給紙カセット１０１から１枚ずつ給送されて、駆動ローラ１２１に接した中間転写ベルト１２０と二次転写ローラ１２６の間のニップに送られる。中間転写ベルト１２０上のフルカラーの顕像は、二次転写ローラ１２６によってシート１０２の片面に一括して二次転写され、定着部である定着ローラ対１２７を通ることでシート１０２上に定着される。この後、シート１０２は、排紙ローラ対１２８によって、装置上部に形成された排紙カセット上へ排出される。   A sheet 102 as an object on which an image is to be finally formed is fed one by one from the sheet feeding cassette 101 by the pickup roller 103, and between the intermediate transfer belt 120 and the secondary transfer roller 126 in contact with the driving roller 121. Sent to the nip. The full-color visible image on the intermediate transfer belt 120 is secondarily transferred to one side of the sheet 102 by the secondary transfer roller 126 and fixed on the sheet 102 through the fixing roller pair 127 as a fixing unit. . Thereafter, the sheet 102 is discharged onto a paper discharge cassette formed in the upper part of the apparatus by a paper discharge roller pair 128.

次に、本発明に係る画像印刷装置の他の実施の形態について説明する。
図８は、発光装置１０，１０Ａ，１０Ｂ，１０Ｂ’，１０Ｃをライン型の光ヘッドとして用いた他の画像印刷装置の縦断面図である。この画像印刷装置は、ベルト中間転写体方式を利用したロータリ現像式のフルカラー画像印刷装置である。図８に示す画像印刷装置において、感光体ドラム１６５の周囲には、コロナ帯電器１６８、ロータリ式の現像ユニット１６１、有機アレイ１６７、中間転写ベルト１６９が設けられている。 Next, another embodiment of the image printing apparatus according to the present invention will be described.
FIG. 8 is a longitudinal sectional view of another image printing apparatus using the light emitting devices 10, 10A, 10B, 10B ′, and 10C as line type optical heads. This image printing apparatus is a rotary development type full-color image printing apparatus using a belt intermediate transfer body system. In the image printing apparatus shown in FIG. 8, a corona charger 168, a rotary developing unit 161, an organic array 167, and an intermediate transfer belt 169 are provided around the photosensitive drum 165.

コロナ帯電器１６８は、感光体ドラム１６５の外周面を一様に帯電させる。有機ＥＬアレイ１６７は、感光体ドラム１６５の帯電させられた外周面に静電潜像を書き込む。有機ＥＬアレイ１６７は、以上に例示した各態様の発光装置１０，１０Ａ，１０Ｂ，１０Ｂ’，１０Ｃであり、複数の発光素子Ｅの配列方向が感光体ドラム１６５の母線（主走査方向）に沿うように設置される。静電潜像の書き込みは、これらの発光素子Ｅから感光体ドラム１６５に光を照射することにより行う。   The corona charger 168 uniformly charges the outer peripheral surface of the photosensitive drum 165. The organic EL array 167 writes an electrostatic latent image on the charged outer peripheral surface of the photosensitive drum 165. The organic EL array 167 is the light emitting device 10, 10A, 10B, 10B ′, 10C of each aspect exemplified above, and the arrangement direction of the plurality of light emitting elements E is along the bus (main scanning direction) of the photosensitive drum 165. Installed. The electrostatic latent image is written by irradiating the photosensitive drum 165 with light from these light emitting elements E.

現像ユニット１６１は、４つの現像器１６３Ｙ，１６３Ｃ，１６３Ｍ，１６３Ｋが９０°の角間隔をおいて配置されたドラムであり、軸１６１ａを中心にして反時計回りに回転可能である。現像器１６３Ｙ，１６３Ｃ，１６３Ｍ，１６３Ｋは、それぞれイエロー、シアン、マゼンタ、黒のトナーを感光体ドラム１６５に供給して、静電潜像に現像剤としてのトナーを付着させることにより感光体ドラム１６５に顕像すなわち可視像を形成する。   The developing unit 161 is a drum in which four developing units 163Y, 163C, 163M, and 163K are arranged at an angular interval of 90 °, and can rotate counterclockwise about the shaft 161a. The developing units 163Y, 163C, 163M, and 163K supply yellow, cyan, magenta, and black toners to the photosensitive drum 165, respectively, and attach the toner as a developer to the electrostatic latent image, thereby the photosensitive drum 165. A visible image, that is, a visible image is formed.

無端の中間転写ベルト１６９は、駆動ローラ１７０ａ、従動ローラ１７０ｂ、一次転写ローラ１６６およびテンションローラに巻回されて、これらのローラの周囲を矢印に示す向きに回転させられる。一次転写ローラ１６６は、感光体ドラム１６５から顕像を静電的に吸引することにより、感光体ドラムと一次転写ローラ１６６の間を通過する中間転写ベルト１６９に顕像を転写する。   The endless intermediate transfer belt 169 is wound around a driving roller 170a, a driven roller 170b, a primary transfer roller 166, and a tension roller, and is rotated around these rollers in a direction indicated by an arrow. The primary transfer roller 166 transfers the visible image to the intermediate transfer belt 169 that passes between the photosensitive drum and the primary transfer roller 166 by electrostatically attracting the visible image from the photosensitive drum 165.

具体的には、感光体ドラム１６５の最初の１回転で、有機アレイ１６７によりイエロー（Ｙ）像のための静電潜像が書き込まれて現像器１６３Ｙにより同色の顕像が形成され、さらに中間転写ベルト１６９に転写される。また、次の１回転で、有機アレイ１６７によりシアン（Ｃ）像のための静電潜像が書き込まれて現像器１６３Ｃにより同色の顕像が形成され、イエローの顕像に重なり合うように中間転写ベルト１６９に転写される。そして、このようにして感光体ドラム１６５が４回転する間に、イエロー、シアン、マゼンタ、黒の顕像が中間転写ベルト１６９に順次重ね合わせられ、この結果フルカラーの顕像が転写ベルト１６９上に形成される。最終的に画像を形成する対象としてのシートの両面に画像を形成する場合には、中間転写ベルト１６９に表面と裏面の同色の顕像を転写し、次に中間転写ベルト１６９に表面と裏面の次の色の顕像を転写する形式で、フルカラーの顕像を中間転写ベルト１６９上で得る。   Specifically, in the first rotation of the photosensitive drum 165, an electrostatic latent image for a yellow (Y) image is written by the organic array 167, and a developed image of the same color is formed by the developing unit 163Y. The image is transferred to the transfer belt 169. Further, in the next rotation, an electrostatic latent image for a cyan (C) image is written by the organic array 167, a developed image of the same color is formed by the developing device 163C, and an intermediate transfer is performed so as to overlap the yellow developed image. Transferred to the belt 169. Then, during the four rotations of the photosensitive drum 165, yellow, cyan, magenta, and black visible images are sequentially superimposed on the intermediate transfer belt 169. As a result, a full-color visible image is formed on the transfer belt 169. It is formed. When images are finally formed on both sides of a sheet as an object on which an image is to be formed, the same color images of the front and back surfaces are transferred to the intermediate transfer belt 169, and then the front and back surfaces are transferred to the intermediate transfer belt 169. A full-color visible image is obtained on the intermediate transfer belt 169 by transferring the visible image of the next color.

画像印刷装置には、シートが通過させられるシート搬送路１７４が設けられている。シートは、給紙カセット１７８から、ピックアップローラ１７９によって１枚ずつ取り出され、搬送ローラによってシート搬送路１７４を進行させられ、駆動ローラ１７０ａに接した中間転写ベルト１６９と二次転写ローラ１７１の間のニップを通過する。二次転写ローラ１７１は、中間転写ベルト１６９からフルカラーの顕像を一括して静電的に吸引することにより、シートの片面に顕像を転写する。二次転写ローラ１７１は、図示しないクラッチにより中間転写ベルト１６９に接近および離間させられるようになっている。そして、シートにフルカラーの顕像を転写する時に二次転写ローラ１７１は中間転写ベルト１６９に当接させられ、中間転写ベルト１６９に顕像を重ねている間は二次転写ローラ１７１から離される。   The image printing apparatus is provided with a sheet conveyance path 174 through which a sheet is passed. The sheets are picked up one by one from the paper feed cassette 178 by the pick-up roller 179, advanced through the sheet transport path 174 by the transport roller, and between the intermediate transfer belt 169 and the secondary transfer roller 171 in contact with the drive roller 170a. Pass through the nip. The secondary transfer roller 171 transfers the developed image to one side of the sheet by electrostatically attracting a full-color developed image from the intermediate transfer belt 169 collectively. The secondary transfer roller 171 can be moved closer to and away from the intermediate transfer belt 169 by a clutch (not shown). The secondary transfer roller 171 is brought into contact with the intermediate transfer belt 169 when a full-color visible image is transferred onto the sheet, and is separated from the secondary transfer roller 171 while the visible image is superimposed on the intermediate transfer belt 169.

以上のようにして画像が転写されたシートは定着器１７２に搬送され、定着器１７２の加熱ローラ１７２ａと加圧ローラ１７２ｂの間を通過させられることにより、シート上の顕像が定着する。定着処理後のシートは、排紙ローラ対１７６に引き込まれて矢印Ｆの向きに進行する。両面印刷の場合には、シートの大部分が排紙ローラ対１７６を通過した後、排紙ローラ対１７６が逆方向に回転させられ、矢印Ｇで示すように両面印刷用搬送路１７５に導入される。そして、二次転写ローラ１７１により顕像がシートの他面に転写され、再び定着器１７２で定着処理が行われた後、排紙ローラ対１７６でシートが排出される。   The sheet on which the image has been transferred as described above is conveyed to the fixing device 172 and is passed between the heating roller 172a and the pressure roller 172b of the fixing device 172, whereby the visible image on the sheet is fixed. The sheet after the fixing process is drawn into the discharge roller pair 176 and proceeds in the direction of arrow F. In the case of double-sided printing, after most of the sheet passes through the paper discharge roller pair 176, the paper discharge roller pair 176 is rotated in the reverse direction and introduced into the double-sided printing conveyance path 175 as indicated by an arrow G. The Then, the visible image is transferred to the other surface of the sheet by the secondary transfer roller 171, the fixing process is performed again by the fixing device 172, and then the sheet is discharged by the discharge roller pair 176.

図７および図８に例示した画像印刷装置は、発光素子Ｐを露光手段として利用しているので、レーザ走査光学系を用いた場合よりも、装置の小型化を図ることができる。なお、以上に例示した以外の電子写真方式の画像印刷装置にも本発明の発光装置を採用することができる。例えば、中間転写ベルトを使用せずに感光体ドラムから直接シートに顕像を転写するタイプの画像印刷装置や、モノクロの画像を形成する画像印刷装置にも本発明に係る発光装置を応用することが可能である。   Since the image printing apparatus illustrated in FIGS. 7 and 8 uses the light-emitting element P as an exposure unit, the apparatus can be made smaller than when a laser scanning optical system is used. Note that the light-emitting device of the present invention can also be used in an electrophotographic image printing apparatus other than those exemplified above. For example, the light emitting device according to the present invention can be applied to an image printing apparatus that directly transfers a visible image from a photosensitive drum to a sheet without using an intermediate transfer belt, and an image printing apparatus that forms a monochrome image. Is possible.

また、本発明に係る発光装置が適用される画像形成装置は画像印刷装置に限定されない。例えば、各種の電子機器における照明装置としても本発明の発光装置が採用される。このような電子機器としては、ファクシミリ、複写機、複合機、プリンタなどが挙げられる。これらの電子機器には、複数の発光素子を面状に配列した発光装置が好適に採用される。   The image forming apparatus to which the light emitting device according to the present invention is applied is not limited to an image printing apparatus. For example, the light emitting device of the present invention is also used as a lighting device in various electronic devices. Examples of such electronic devices include facsimile machines, copiers, multifunction machines, and printers. For these electronic devices, a light emitting device in which a plurality of light emitting elements are arranged in a planar shape is suitably employed.

本発明の第１実施形態に係る発光装置を利用した画像印刷装置の一部の構成を示す斜視図である。1 is a perspective view showing a partial configuration of an image printing apparatus using a light emitting device according to a first embodiment of the present invention. 本発明の第１実施形態に係る発光装置の構成を示すブロック図である。It is a block diagram which shows the structure of the light-emitting device which concerns on 1st Embodiment of this invention. 第２実施形態に係る発光装置の構成を示すブロック図である。It is a block diagram which shows the structure of the light-emitting device which concerns on 2nd Embodiment. 第３実施形態に係る発光装置の構成を示すブロック図である。It is a block diagram which shows the structure of the light-emitting device which concerns on 3rd Embodiment. 第３実施形態の変形例に係る発光装置の構成を示すブロック図である。It is a block diagram which shows the structure of the light-emitting device which concerns on the modification of 3rd Embodiment. 第４実施形態に係る発光装置の構成を示すブロック図である。It is a block diagram which shows the structure of the light-emitting device which concerns on 4th Embodiment. 本発明に係る発光装置を利用した画像印刷装置の構成を示す縦断面図である。It is a longitudinal cross-sectional view which shows the structure of the image printing apparatus using the light-emitting device based on this invention. 本発明に係る発光装置を利用した他の画像印刷装置の構成を示す縦断面図である。It is a longitudinal cross-sectional view which shows the structure of the other image printing apparatus using the light-emitting device based on this invention. 従来型のアナログ回路の一例を示す回路図である。It is a circuit diagram which shows an example of a conventional analog circuit.

符号の説明Explanation of symbols

１０，１０Ａ，１０Ｂ，１０Ｂ’，１０Ｃ……発光装置、１５……集光性レンズアレイ、２０……基板、３０，３０Ｂ……アナログ回路、３０１，３０２……個別アナログ回路、４０……ロジック回路、４０１，４０２……個別ロジック回路、５０……画素領域、１００，１００Ａ，１００Ｂ，１００Ｂ’，１００Ｃ……電位線、１００ａ，１００Ａａ，１００Ｂａ，１００Ｂａ’，１００Ｃａ……主電位線、１００ｂ，１００Ａｂ，１００Ｂｂ，１００Ｂｂ’，１００Ｃｂ……副電位線、１００Ｃｃ，１００Ｃｃ１，１００Ｃｃ２……中央電位線、１０１，１０２……入力端子、１０１Ｃ，１０２Ｃ，１０３Ｃ，１０４Ｃ……個別入力端子、１１０……感光体ドラム（像担持体）、２００……電源線、３００……駆動電流線、４００……データ線（信号線）、４００ａ……配線領域、ｄ……データ信号、Ｃ……領域、Ｅ……発光素子、発光素子群……Ｇ１，Ｇ２、ＧND……接地電位、Ｉel……駆動電流、Ｔ１，Ｔ２……ノード、Ｔdr……駆動トランジスタ（電流源）、Ｔsr……選択トランジスタ（スイッチング素子）、Ｕ，ＵＢ，ＵＣ……単位回路、ＶEL……電源電圧、ＶREF……基準電圧。   10, 10A, 10B, 10B ′, 10C... Light emitting device, 15... Condensing lens array, 20... Substrate, 30, 30B... Analog circuit, 301, 302. Circuit, 401, 402... Individual logic circuit, 50... Pixel region, 100, 100A, 100B, 100B ′, 100C... Potential line, 100a, 100Aa, 100Ba, 100Ba ′, 100Ca. 100Ab, 100Bb, 100Bb ′, 100Cb... Sub-potential line, 100Cc, 100Cc1, 100Cc2... Center potential line, 101, 102... Input terminal, 101C, 102C, 103C, 104C. Body drum (image carrier), 200... Power line, 300... Drive current line, 400. Line (signal line), 400a... Wiring area, d .. data signal, C... Area, E... Light emitting element, light emitting element group ... G1, G2, GND ... ground potential, Iel ... drive current , T1, T2 ... node, Tdr ... drive transistor (current source), Tsr ... selection transistor (switching element), U, UB, UC ... unit circuit, VEL ... power supply voltage, VREF ... reference voltage.

Claims (6)

画素領域に配列され、駆動電流に応じた光量で発光する複数の発光素子と、
前記各発光素子に基準電位に応じた駆動電流を出力する複数の電流源と、前記発光素子と前記各電流源とを結ぶ経路上に設けられ、データ信号に応じてオン・オフされる複数のスイッチング素子と、を有するアナログ回路と、
前記基準電位が入力される入力端子と、
前記入力端子から前記複数の電流源に前記基準電位を供給する電位線と、
前記データ信号を生成するロジック回路と、
前記ロジック回路と前記各スイッチング素子との間の配線領域に設けられデータ信号を供給する複数の信号線と、
を具備し、
前記電位線は、前記入力端子から前記配線領域を迂回して各電流源に接続される
発光装置。 A plurality of light emitting elements arranged in the pixel region and emitting light with a light amount corresponding to the drive current;
A plurality of current sources that output a driving current corresponding to a reference potential to each light emitting element, and a plurality of current sources that are provided on a path connecting the light emitting element and each current source, and that are turned on / off according to a data signal An analog circuit having a switching element;
An input terminal to which the reference potential is input;
A potential line for supplying the reference potential from the input terminal to the plurality of current sources;
A logic circuit for generating the data signal;
A plurality of signal lines provided in a wiring region between the logic circuit and each of the switching elements to supply a data signal;
Comprising
The potential line is connected to each current source by bypassing the wiring region from the input terminal. 前記電位線は、前記入力端子から前記ロジック回路および前記アナログ回路の少なくともいずれかの外周部分を通る
請求項１に記載の発光装置。 The light emitting device according to claim 1, wherein the potential line passes from the input terminal to an outer peripheral portion of at least one of the logic circuit and the analog circuit. 前記電位線は、主電位線と前記主電位線から分岐した複数の副電位線とを含み、
前記主電位線は、前記画素領域の外側に回り込むように配設され、
前記複数の副電位線の各々は、前記画素領域に配置された前記複数の発光素子の間を通って、前記各電流源に接続される、
請求項２に記載の発光装置。 The potential line includes a main potential line and a plurality of sub-potential lines branched from the main potential line,
The main potential line is disposed so as to wrap around the outside of the pixel region,
Each of the plurality of sub-potential lines passes between the plurality of light emitting elements arranged in the pixel region, and is connected to each current source.
The light emitting device according to claim 2. 前記複数の発光素子は前記アナログ回路と前記ロジック回路との間隙に配置され、前記電位線と前記各電流源との距離は、前記電位線と前記各スイッチング素子との距離よりも短い
請求項１に記載の発光装置。 The plurality of light emitting elements are arranged in a gap between the analog circuit and the logic circuit, and a distance between the potential line and each current source is shorter than a distance between the potential line and each switching element. The light emitting device according to 1. 前記複数の発光素子は複数の発光素子群に分割され、
前記アナログ回路は前記複数の発光素子群の各々に対応する複数の個別アナログ回路に分割され、
前記ロジック回路は前記複数の個別アナログ回路の各々に対応する複数の個別ロジック回路に分割され、
前記入力端子は複数の個別入力端子から構成され、
前記電位線は、少なくとも前記個別アナログ回路の間および前記個別ロジック回路の間を通って、前記複数の個別アナログ回路の各々に属する電流源と前記個別入力端子とを接続する
請求項１乃至４のうちいずれか１項に記載の発光装置。 The plurality of light emitting elements are divided into a plurality of light emitting element groups,
The analog circuit is divided into a plurality of individual analog circuits corresponding to each of the plurality of light emitting element groups,
The logic circuit is divided into a plurality of individual logic circuits corresponding to each of the plurality of individual analog circuits,
The input terminal is composed of a plurality of individual input terminals,
5. The potential line passes between at least the individual analog circuits and between the individual logic circuits and connects a current source belonging to each of the plurality of individual analog circuits and the individual input terminal. 6. The light-emitting device of any one of them. 像担持体と、
前記像担持体を帯電する帯電器と、
複数の前記発光素子が配列され、前記像担持体の帯電された面に複数の前記発光素子により光を照射して潜像を形成する請求項１乃至５のいずれかに記載の発光装置と、
前記潜像にトナーを付着させることにより前記像担持体に顕像を形成する現像器と、
前記像担持体から前記顕像を他の物体に転写する転写器と
を具備する画像形成装置。
An image carrier;
A charger for charging the image carrier;
The light emitting device according to any one of claims 1 to 5, wherein a plurality of the light emitting elements are arranged, and a latent image is formed by irradiating light on the charged surface of the image carrier with the plurality of light emitting elements.
A developing unit that forms a visible image on the image carrier by attaching toner to the latent image; and
An image forming apparatus comprising: a transfer unit that transfers the visible image from the image carrier to another object.

Images