JP2008090310A - Method of manufacturing thin film transistor substrate - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the number of manufacturing steps in a method of manufacturing a thin film transistor substrate, by allowing omission of a passivation film which has been conventionally essential for a thin film transistor substrate structure, and eliminating a need of a contact hole forming step necessary for the passivation film. <P>SOLUTION: In the method of manufacturing the thin film transistor substrate, a process for forming a gate terminal, a source terminal, and a pixel electrode includes steps of: laminating an indium zinc oxide (IZO) layer or an indium tin zinc oxide (ITZO) layer on the substrate having a thin film transistor formed thereon; crystallizing the IZO layer or the ITZO layer by heat treatment at 180 to 300°C; and patterning the crystallized IZO layer or ITZO layer. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は好ましくは液晶表示装置などに適用される薄膜トランジスタ基板およびそれを備えた液晶表示装置に関するもので、インジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる端子または画素電極を用いた構造に関する。   The present invention relates to a thin film transistor substrate preferably applied to a liquid crystal display device and the like, and a liquid crystal display device including the same, and relates to a structure using a terminal or a pixel electrode made of indium tin zinc oxide or indium zinc oxide.

図２９は、従来の一般的な薄膜トランジスタ型液晶表示装置において、トップゲート型の薄膜トランジスタ、ゲート配線、ソース配線、画素電極等を備えた薄膜トランジスタ（アレイ）基板の一構造例を示す平面図、図３０と図３１はその薄膜トランジスタアレイ基板の部分断面図である。   FIG. 29 is a plan view showing a structural example of a thin film transistor (array) substrate including a top gate thin film transistor, a gate wiring, a source wiring, a pixel electrode, and the like in a conventional general thin film transistor liquid crystal display device. FIG. 31 is a partial sectional view of the thin film transistor array substrate.

この例の薄膜トランジスタアレイ基板では、ガラス等からなる透明基板１００上に、ゲート配線Ｇとソース配線Ｓがマトリクス状に配設されている。そして、ゲート配線Ｇとソース配線Ｓとで囲まれた領域が１つの画素とされ、この画素領域毎に画素電極１０１が設けられている。   In the thin film transistor array substrate of this example, gate lines G and source lines S are arranged in a matrix on a transparent substrate 100 made of glass or the like. An area surrounded by the gate wiring G and the source wiring S is one pixel, and a pixel electrode 101 is provided for each pixel area.

この例の薄膜トランジスタアレイ基板において、透明基板上の各画素領域のコーナ部分にｎ+ポリシリコンあるいはアモルファスシリコン等の半導体膜からなるアイランド状の半導体膜１０２が形成され、半導体膜１０２と基板１００を覆ってゲート絶縁膜１０３が形成され、このゲート絶縁膜１０３上に先のゲート配線Ｇが形成され、このゲート配線Ｇから半導体膜１０２の中央部上に引き出されてゲート電極１０５が形成されている。なお、このゲート電極１０５にゲート絶縁膜１０３を介して対峙する部分が半導体膜１０２のチャネル部１０２ａとされている。 In the thin film transistor array substrate of this example, an island-shaped semiconductor film 102 made of a semiconductor film such as n + polysilicon or amorphous silicon is formed at a corner portion of each pixel region on a transparent substrate, and covers the semiconductor film 102 and the substrate 100. Thus, the gate insulating film 103 is formed, the previous gate wiring G is formed on the gate insulating film 103, and the gate electrode 105 is formed by being drawn out from the gate wiring G onto the central portion of the semiconductor film 102. Note that a portion facing the gate electrode 105 with the gate insulating film 103 interposed therebetween is a channel portion 102 a of the semiconductor film 102.

また、ゲート絶縁膜１０３とその上のゲート配線Ｇとゲート電極１０５を覆って上部絶縁膜１０６が形成され、この上部絶縁膜１０６上に先のソース配線Ｓが形成されるとともに、ソース配線Ｓから延出形成されたソース電極１０７が半導体膜１０２の一側端部上の絶縁膜１０３、１０６に形成されたコンタクトホール１０８を介して半導体膜１０２の一側端部に接続されている。次に、半導体膜１０２の他側の端部上の絶縁膜１０３、１０６にもコンタクトホール１０９が形成され、このコンタクトホール１０９を介して半導体膜１０２の他側端部に接続されるドレイン電極１１０が絶縁膜１０６上に形成されている。   An upper insulating film 106 is formed to cover the gate insulating film 103, the gate wiring G thereon and the gate electrode 105, and the source wiring S is formed on the upper insulating film 106. An extended source electrode 107 is connected to one end of the semiconductor film 102 through a contact hole 108 formed in the insulating films 103 and 106 on one end of the semiconductor film 102. Next, a contact hole 109 is also formed in the insulating films 103 and 106 on the other end of the semiconductor film 102, and the drain electrode 110 connected to the other end of the semiconductor film 102 through the contact hole 109. Is formed on the insulating film 106.

そして、前記ソース電極１０７とドレイン電極１１０と上部絶縁膜１０６を覆うように絶縁膜からなるパッシベーション膜１１１が形成され、パッシベーション膜１１１上に画素電極１０１が形成され、画素電極１０１がパッシベーション膜１１１に形成されたコンタクトホール１１２を介してドレイン電極１１０に接続されるとともに、ソース配線Ｓの一側端部の絶縁膜１１１上にはパッシベーション膜１１１に形成されたコンタクトホール１１３を介してソース配線Ｓの一部１１４に接続するパッド状の端子１１５が形成され、図３０に断面構造を示す薄膜トランジスタＴ６が構成されている。   Then, a passivation film 111 made of an insulating film is formed so as to cover the source electrode 107, the drain electrode 110, and the upper insulating film 106, the pixel electrode 101 is formed on the passivation film 111, and the pixel electrode 101 is formed on the passivation film 111. The source wiring S is connected to the drain electrode 110 through the formed contact hole 112 and is formed on the insulating film 111 at one end of the source wiring S through the contact hole 113 formed in the passivation film 111. Pad-like terminals 115 connected to a part 114 are formed, and a thin film transistor T6 having a cross-sectional structure is formed in FIG.

次に、この種のトップゲート構造の薄膜トランジスタアレイ基板の構造を製造する工程について、図３２〜図３７を用いて説明する。ガラス等の透明基板１００上にポリシリコンからなる半導体膜とＳｉＯ2からなる下地絶縁膜を積層し、これらをフォトリソ工程でパターニングして図３２に示すアイランド状の半導体膜１２０とゲート下部絶縁膜１２１を形成する。次に、ゲート絶縁膜とゲート電極形成用の電極膜を積層し、これらをフォトリソ工程でパターニングして図３３に示すようにゲート絶縁膜１２２とゲート電極１２３を形成する。 Next, a process for manufacturing this type of top gate thin film transistor array substrate structure will be described with reference to FIGS. A semiconductor film made of polysilicon and a base insulating film made of SiO 2 are laminated on a transparent substrate 100 such as glass, and these are patterned by a photolithography process to form an island-like semiconductor film 120 and a gate lower insulating film 121 shown in FIG. Form. Next, a gate insulating film and an electrode film for forming a gate electrode are stacked and patterned by a photolithography process to form a gate insulating film 122 and a gate electrode 123 as shown in FIG.

次にイオンドーピング処理を行い、半導体膜１２０の両側にイオンドーピングを施し、更にこれらを中間絶縁膜１２５で覆い、この中間膜１２５に半導体膜１２０の両端側に通じるコンタクトホール１２６、１２７を形成し、中間絶縁膜１２５の上に前述のコンタクトホール１２６、１２７を介して半導体膜１２０の一側に接続するソース電極１２８を図３５に示すように形成し、更に半導体膜１２０の他側に接続するドレイン電極１２９を形成する。   Next, ion doping is performed, ion doping is performed on both sides of the semiconductor film 120, and these are covered with an intermediate insulating film 125, and contact holes 126 and 127 that are connected to both ends of the semiconductor film 120 are formed in the intermediate film 125. A source electrode 128 connected to one side of the semiconductor film 120 through the contact holes 126 and 127 is formed on the intermediate insulating film 125 as shown in FIG. 35, and further connected to the other side of the semiconductor film 120. A drain electrode 129 is formed.

続いてこれらの上に図３６に示すように絶縁膜を形成してパッシベーション膜１３０を形成し、パッシベーション膜１３０にソース電極１２８に通じるコンタクトホール１３１とドレイン電極１２９に通じるコンタクトホール１３２を図３６に示すように形成する。更に、パッシベーション膜１３０の上にコンタクトホール１３２を介してドレイン電極１２９に通じるＩＴＯ（インジウム錫酸化物）からなる画素電極１３３を形成し、パッシベーション膜１３０の上にコンタクトホール１３１を介してソース電極１２８に通じるＩＴＯの端子電極１３５を形成することで、図３７に示すようなトップゲート構造の薄膜トランジスタＴ７を得ることができ、この薄膜トランジスタＴ７は先に説明した薄膜トランジスタＴ６と同等の構造となる。   Subsequently, an insulating film is formed thereon as shown in FIG. 36 to form a passivation film 130. A contact hole 131 leading to the source electrode 128 and a contact hole 132 leading to the drain electrode 129 are formed in the passivation film 130 in FIG. Form as shown. Further, a pixel electrode 133 made of ITO (indium tin oxide) communicating with the drain electrode 129 through the contact hole 132 is formed on the passivation film 130, and the source electrode 128 is formed on the passivation film 130 through the contact hole 131. By forming the ITO terminal electrode 135 leading to, a thin film transistor T7 having a top gate structure as shown in FIG. 37 can be obtained, and this thin film transistor T7 has a structure equivalent to the thin film transistor T6 described above.

図３７に示す構造のトップゲート型の薄膜トランジスタＴ７にあっては、画素電極１３３とドレイン電極１２９を接続するために、および、端子電極１３５とソース配線Ｓを接続するために、パッシベーション膜１３０にコンタクトホール１３１、１３２を形成する必要があるので、コンタクトホール形成用のフォトリソ工程、即ち、コンタクトホール形成のための露光工程とドライエッチング工程とストリップ工程と洗浄工程が必要になる問題があり、工程削減が難しい状況にあった。また、図２９〜図３１に示す構造の薄膜トランジスタＴ６においても、図３７に示す薄膜トランジスタＴ７と同等の構造であるので、先の薄膜トランジスタＴ７と同等の問題を有していた。   In the top gate type thin film transistor T7 having the structure shown in FIG. 37, a contact is made with the passivation film 130 in order to connect the pixel electrode 133 and the drain electrode 129 and in order to connect the terminal electrode 135 and the source wiring S. Since it is necessary to form the holes 131 and 132, there is a problem that a photolithographic process for forming a contact hole, that is, an exposure process, a dry etching process, a stripping process, and a cleaning process for forming the contact hole are required, thereby reducing the number of processes. There was a difficult situation. Also, the thin film transistor T6 having the structure shown in FIGS. 29 to 31 has the same problem as the thin film transistor T7 because it has the same structure as the thin film transistor T7 shown in FIG.

次に、前述の工程の如くパッシベーション膜１３０を設けた上で画素電極１３３を設ける理由について説明する。パッシベーション膜１３０を設けることなく、直接ドレイン電極１２９にＩＴＯの画素電極１３３を接続して設ける構成とすると、ＩＴＯの画素電極１３３をフォトリソ工程でパターニングする場合に、ＩＴＯをエッチングするエッチング液にソース電極１２８とドレイン電極１２９も浸漬することになるが、ＩＴＯをエッチングするエッチング液（ＨＣｌ：ＨＮＯ3：Ｈ2Ｏ＝１：０.０８：１）により、ソース電極１２８とドレイン電極１２９もエッチングして損傷させてしまうおそれがある。 Next, the reason why the pixel electrode 133 is provided after providing the passivation film 130 as described above will be described. When the ITO pixel electrode 133 is directly connected to the drain electrode 129 without providing the passivation film 130, the source electrode is used as an etching solution for etching the ITO when the ITO pixel electrode 133 is patterned by a photolithography process. 128 and the drain electrode 129 are also immersed, but the source electrode 128 and the drain electrode 129 are also etched by an etching solution (HCl: HNO 3 : H 2 O = 1: 0.08: 1) for etching ITO. There is a risk of damage.

このため従来では、ソース電極１２８とドレイン電極１２９を一旦パッシベーション膜１３０で覆い、その後にＩＴＯの透明導電膜の成膜を行い、パターニングして画素電極１３３と端子電極１３５を形成している。ところが、このような構造ではパッシベーション膜１３０が必ず必要になるので、パッシベーション膜１３０の成膜に必要な一連の工程が必要になり、工程数が増加する問題があった。   For this reason, conventionally, the source electrode 128 and the drain electrode 129 are once covered with a passivation film 130, and then a ITO transparent conductive film is formed and patterned to form the pixel electrode 133 and the terminal electrode 135. However, in such a structure, since the passivation film 130 is necessarily required, a series of processes necessary for forming the passivation film 130 is required, and there is a problem that the number of processes increases.

本発明は前記事情に鑑みてなされたもので、薄膜トランジスタ基板構造に従来必要であったパッシベーション膜を省略することができ、工程数の削減ができるとともに、パッシベーション膜に必要であったコンタクトホール形成工程も不要として工程数を削減した薄膜トランジスタ基板の提供を目的とする。また、本発明はこのような特徴を有する薄膜トランジスタ基板を備えた液晶表示装置の提供を目的とする。   The present invention has been made in view of the above circumstances, and can eliminate the passivation film conventionally required for the thin film transistor substrate structure, reduce the number of processes, and form a contact hole necessary for the passivation film. It is an object to provide a thin film transistor substrate in which the number of processes is reduced. Another object of the present invention is to provide a liquid crystal display device including a thin film transistor substrate having such characteristics.

本発明は、ソース配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続させていることを特徴とする。ソース配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続させることにより、ソース配線上に従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要になる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。本発明において、前記ソース配線がアルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金であることが好ましい。これらの材料からなるソース配線であるならば、インジウム錫亜鉛酸化物またはインジウム亜鉛酸化物用のエッチング液を選択することでエッチング液に損傷を受けることなくインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物のソース端子を形成できる。   The present invention is characterized in that a source terminal made of indium tin zinc oxide or indium zinc oxide is directly connected to the source wiring. By directly connecting a source terminal made of indium tin zinc oxide or indium zinc oxide to the source wiring, an insulating film such as a passivation film which has been conventionally required on the source wiring can be made unnecessary. Contact holes that were necessary in the past are also unnecessary. Therefore, the process for forming the insulating film can be omitted, and the process necessary for forming the contact hole is not necessary, and the process can be simplified. In the present invention, it is preferable that the source wiring is any one of aluminum, copper, molybdenum, chromium, titanium, tantalum and tungsten, or an alloy thereof. If the source wiring is made of these materials, by selecting an etching solution for indium tin zinc oxide or indium zinc oxide, indium tin zinc oxide or indium zinc oxide can be used without damage to the etching solution. Source terminals can be formed.

本発明は、ゲート配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるゲート端子を直接接続させていることを特徴とする。ゲート配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるゲート端子を直接接続させることにより、ゲート配線上に従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要になる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。   The present invention is characterized in that a gate terminal made of indium tin zinc oxide or indium zinc oxide is directly connected to the gate wiring. By directly connecting a gate terminal made of indium tin zinc oxide or indium zinc oxide to the gate wiring, an insulating film such as a passivation film which has been conventionally required on the gate wiring can be made unnecessary. Contact holes that were necessary in the past are also unnecessary. Therefore, the process for forming the insulating film can be omitted, and the process necessary for forming the contact hole is not necessary, and the process can be simplified.

本発明において、前記ゲート配線がアルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金であることが好ましい。これらの材料からなるゲート配線であるならば、インジウム錫亜鉛酸化物またはインジウム亜鉛酸化物用のエッチング液を選択することでエッチング液に損傷を受けることなくインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物のゲート端子を形成できる。   In the present invention, it is preferable that the gate wiring is one of aluminum, copper, molybdenum, chromium, titanium, tantalum, and tungsten, or an alloy thereof. If the gate wiring is made of these materials, indium tin zinc oxide or indium zinc oxide can be used without damage to the etching liquid by selecting an etching liquid for indium tin zinc oxide or indium zinc oxide. A gate terminal can be formed.

本発明は、複数の画素電極をそれぞれスイッチングする薄膜トランジスタを成すドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させていることを特徴とする。ドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させることにより、ドレイン電極上に従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要になる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。本発明において、前記ドレイン電極がアルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金であることが好ましい。これらの材料からなるドレイン電極であるならば、インジウム錫亜鉛酸化物またはインジウム亜鉛酸化物用のエッチング液を選択することでエッチング液に損傷を受けることなくインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物の画素電極を形成できる。   The present invention is characterized in that a pixel electrode made of indium tin zinc oxide or indium zinc oxide is directly connected to a drain electrode forming a thin film transistor for switching a plurality of pixel electrodes. By directly connecting the pixel electrode made of indium tin zinc oxide or indium zinc oxide to the drain electrode, an insulating film such as a passivation film that has been conventionally required on the drain electrode can be made unnecessary. Contact holes that were necessary in the past are also unnecessary. Therefore, the process for forming the insulating film can be omitted, and the process necessary for forming the contact hole is not necessary, and the process can be simplified. In the present invention, it is preferable that the drain electrode is any one of aluminum, copper, molybdenum, chromium, titanium, tantalum, and tungsten, or an alloy thereof. If the drain electrode is made of these materials, it is possible to select indium tin zinc oxide or indium zinc oxide etching solution without damaging the etching solution. A pixel electrode can be formed.

更に本発明において、少なくとも表面が絶縁性である基板上に複数のゲート配線と複数のソース配線とをマトリクス状に形成し、これら配線によって囲まれた各領域に画素電極をそれぞれ設けるとともに、該画素電極と前記ゲート配線及び前記ソース配線とに接続させてそれぞれ前記画素電極のスイッチング素子としての薄膜トランジスタを設け、前記ゲート配線のそれぞれにインジウム亜鉛酸化物からなるゲート端子を直接接続し、前記ソース配線のそれぞれにインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続し、前記薄膜トランジスタを成すドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させたことを特徴とする構造を採用することができる。   Furthermore, in the present invention, a plurality of gate wirings and a plurality of source wirings are formed in a matrix on a substrate having an insulating surface at least, and a pixel electrode is provided in each region surrounded by these wirings. A thin film transistor serving as a switching element of the pixel electrode is provided in connection with the electrode, the gate wiring, and the source wiring, and a gate terminal made of indium zinc oxide is directly connected to each of the gate wirings. A source terminal made of indium tin zinc oxide or indium zinc oxide is directly connected to each, and a pixel electrode made of indium tin zinc oxide or indium zinc oxide is directly connected to the drain electrode of the thin film transistor. The following structure can be adopted.

前記ゲート配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物のゲート端子を直接接続し、ソース配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物のソース端子を直接接続し、ドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物の画素電極を直接接続することにより、ゲート配線とソース配線とドレイン電極上に従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要になる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。   Indium tin zinc oxide or indium zinc oxide gate terminal is directly connected to the gate wiring, indium tin zinc oxide or indium zinc oxide source terminal is directly connected to the source wiring, and indium tin zinc oxide is connected to the drain electrode. Insulating zinc oxide pixel electrodes can be directly connected to eliminate the need for conventional insulation films such as passivation films on the gate, source and drain electrodes. The contact hole which was was also unnecessary. Therefore, the process for forming the insulating film can be omitted, and the process necessary for forming the contact hole is not necessary, and the process can be simplified.

本発明において、前記インジウム錫亜鉛酸化物が、インジウム酸化物と錫酸化物と亜鉛酸化物とを含む複合酸化物からなり、亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が１ａｔ％ないし９ａｔ％であり、亜鉛に対する錫の原子数比が１以上であり、かつ、亜鉛とインジウムと錫との合計量に対する錫の原子数率が２０ａｔ％以下であるとともに、少なくとも一部が結晶性を有するものであることが好ましい。このような組成範囲において成膜時に非晶質であり、弱酸でエッチング可能であって、熱処理により結晶化可能で低抵抗化することができるインジウム錫亜鉛酸化物が得られる。本発明において、前記亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が２ａｔ％ないし７ａｔ％であり、前記亜鉛とインジウムと錫の合計量に対する錫の原子数率が５ａｔ％ないし１０ａｔ％であることが好ましい。   In the present invention, the indium tin zinc oxide is composed of a composite oxide containing indium oxide, tin oxide, and zinc oxide, and the atomic ratio of zinc to the total amount of zinc, indium, and tin is 1 at% to 9 atomic%, the atomic ratio of tin to zinc is 1 or more, and the atomic ratio of tin to the total amount of zinc, indium and tin is 20 atomic% or less, and at least a part of the crystalline It is preferable to have it. In such a composition range, an indium tin zinc oxide that is amorphous at the time of film formation, can be etched with a weak acid, can be crystallized by heat treatment, and can have low resistance can be obtained. In the present invention, the atomic ratio of zinc to the total amount of zinc, indium and tin is 2 at% to 7 at%, and the atomic ratio of tin to the total amount of zinc, indium and tin is 5 at% to 10 at%. Preferably there is.

本発明は、前記の液晶を挟持する一対の基板の一方の基板に先のいずれか一項記載の薄膜トランジスタ基板を使用した構成を採用することができる。これにより、液晶表示装置の薄膜トランジスタ基板の製造工程において絶縁膜としてのパッシベーション膜の作成を略することができ、パッシベーション膜のコンタクトホールを略することができるので、製造工程を簡略化することができる。   The present invention can employ a configuration in which the thin film transistor substrate according to any one of the above is used as one of the pair of substrates sandwiching the liquid crystal. Thereby, in the manufacturing process of the thin film transistor substrate of the liquid crystal display device, the creation of the passivation film as the insulating film can be omitted, and the contact hole of the passivation film can be omitted, so that the manufacturing process can be simplified. .

本発明は、薄膜トランジスタ基板において、ソース配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続させることにより、ソース配線上に従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要にすることができる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。また、薄膜トランジスタ基板において、ゲート配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるゲート端子を直接接続させることにより、あるいは、ドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させることにより、従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要にすることができる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。     The present invention eliminates the need for an insulating film such as a passivation film conventionally required on a source wiring by directly connecting the source terminal made of indium tin zinc oxide or indium zinc oxide to the source wiring in the thin film transistor substrate. In addition, a contact hole that is conventionally required for the insulating film can be eliminated. Therefore, the process for forming the insulating film can be omitted, and the process necessary for forming the contact hole is not necessary, and the process can be simplified. Further, in the thin film transistor substrate, a gate terminal made of indium tin zinc oxide or indium zinc oxide is directly connected to the gate wiring, or a pixel electrode made of indium tin zinc oxide or indium zinc oxide is connected to the drain electrode. By directly connecting, an insulating film such as a passivation film which has been conventionally required can be eliminated, and a contact hole which has been conventionally required for the insulating film can be eliminated. Therefore, the process for forming the insulating film can be omitted, and the process necessary for forming the contact hole is not necessary, and the process can be simplified.

以下に本発明の各実施形態を詳細に説明するが、本発明はこれらの実施形態に限定されるものではない。
「第１実施形態」
図１は本発明の第１実施形態の薄膜トランジスタＴ１を備えた薄膜トランジスタ（アレイ）基板Ｈ１の要部平面図、図２は同薄膜トランジスタアレイ基板Ｈ１を備えた液晶表示装置Ｅの要部断面図、図３は同装置の一部断面図である。この実施形態の薄膜トランジスタ（アレイ）基板Ｈ１においては、ガラス等からなる透明の基板１上に、複数のゲート配線Ｇ・・・と複数のソース配線Ｓ・・・とが平面視マトリクス状に配設されている。そして、ゲート配線Ｇ・・・とソース配線Ｓ・・・とで囲まれた領域が１つの画素とされ、これらの画素領域毎に透明導電材料のＩＴＺＯ（インジウム錫亜鉛酸化物）またはＩＺＯ（インジウム亜鉛酸化物）からなる画素電極２が基板１の上方に位置した状態で設けられ、各画素領域の隅部にスイッチング素子としての薄膜トランジスタＴ１が設けられている。なお、基板１としては少なくとも表面が絶縁性を有するとともに必要な部分が透明な基板であれば良い。例えば、基板１を液晶表示装置Ｅに適用する場合は、表示に寄与する画素領域に対応する部分を少なくとも透明領域としてその他の部分にブラックマトリクス等の遮光膜を内蔵化した基板を用いても良いのは勿論である。 Each embodiment of the present invention will be described in detail below, but the present invention is not limited to these embodiments.
“First Embodiment”
FIG. 1 is a plan view of an essential part of a thin film transistor (array) substrate H1 provided with a thin film transistor T1 according to a first embodiment of the present invention. FIG. 2 is a sectional view of an essential part of a liquid crystal display device E provided with the thin film transistor array substrate H1. 3 is a partial sectional view of the apparatus. In the thin film transistor (array) substrate H1 of this embodiment, a plurality of gate lines G ... and a plurality of source lines S ... are arranged in a matrix in plan view on a transparent substrate 1 made of glass or the like. Has been. A region surrounded by the gate wiring G... And the source wiring S... Is a pixel, and transparent conductive material ITZO (indium tin zinc oxide) or IZO (indium) is used for each pixel region. A pixel electrode 2 made of zinc oxide) is provided in a state of being positioned above the substrate 1, and a thin film transistor T1 as a switching element is provided at a corner of each pixel region. The substrate 1 may be a substrate having at least a surface having insulation and a necessary portion being transparent. For example, when the substrate 1 is applied to the liquid crystal display device E, a substrate in which a portion corresponding to a pixel region contributing to display is at least a transparent region and a light shielding film such as a black matrix is incorporated in the other portion may be used. Of course.

この例の薄膜トランジスタアレイ基板Ｈ１において、基板１上の各画素領域の隅部の薄膜トランジスタ形成部分に、ポリシリコンあるいはアモルファスシリコン（ａ-Ｓｉ）等からなるアイランド状の半導体能動膜３が形成され、基板１上にこれらの半導体能動膜３と基板上面を覆って下部ゲート絶縁膜５が積層され、下部ゲート絶縁膜５上にゲート配線Ｇが平面視図１に示すように相互に平行に複数形成されるとともに、各ゲート配線Ｇにおいて各画素領域の半導体能動膜３の中央部上に延出するように短冊状のゲート電極６が形成されている。前記半導体能動膜３はその中央部にチャネル部３ａが形成され、その両端側にイオンがドープされた状態とされている。   In the thin film transistor array substrate H1 of this example, an island-shaped semiconductor active film 3 made of polysilicon, amorphous silicon (a-Si), or the like is formed in the thin film transistor forming portion at the corner of each pixel region on the substrate 1, and the substrate A lower gate insulating film 5 is laminated on the semiconductor active film 3 and the upper surface of the substrate, and a plurality of gate lines G are formed on the lower gate insulating film 5 in parallel with each other as shown in FIG. In addition, a strip-shaped gate electrode 6 is formed so as to extend on the central portion of the semiconductor active film 3 in each pixel region in each gate wiring G. The semiconductor active film 3 has a channel portion 3a formed at the center thereof, and both ends thereof are doped with ions.

更に、下部ゲート絶縁膜５上にこの下部ゲート絶縁膜５と前記各ゲート配線Ｇと各ゲート電極６とを覆って上部ゲート絶縁膜７が積層されている。また、前記上部ゲート絶縁膜７と下部ゲート絶縁膜５には、半導体能動膜３の一側端部に接続するコンタクトホール８と、半導体能動膜３の他側端部に接続するコンタクトホール９がそれぞれ形成され、半導体能動膜３の一側端部上の部分には上部ゲート絶縁膜７の上に延出するとともに、コンタクトホール８を通過して半導体能動膜３の一側端部に接続するドレイン電極１０が形成され、半導体能動膜３の他側端部上の部分には上部ゲート絶縁膜７の上に延出するとともに、コンタクトホール９を通過して半導体能動膜３の他側端部に接続するソース電極１１が形成されている。従って、半導体能動膜３と下部ゲート絶縁膜５と上部ゲート絶縁膜７とゲート電極６とドレイン電極１０とソース電極１１により薄膜トランジスタＴ１が構成されている。   Further, an upper gate insulating film 7 is laminated on the lower gate insulating film 5 so as to cover the lower gate insulating film 5, the gate wirings G, and the gate electrodes 6. The upper gate insulating film 7 and the lower gate insulating film 5 have a contact hole 8 connected to one end of the semiconductor active film 3 and a contact hole 9 connected to the other end of the semiconductor active film 3. Each is formed and extends on the upper gate insulating film 7 at a portion on one side end of the semiconductor active film 3 and passes through the contact hole 8 to be connected to one side end of the semiconductor active film 3. A drain electrode 10 is formed and extends on the upper gate insulating film 7 in a portion on the other end of the semiconductor active film 3 and passes through the contact hole 9 to the other end of the semiconductor active film 3. A source electrode 11 connected to is formed. Therefore, the semiconductor active film 3, the lower gate insulating film 5, the upper gate insulating film 7, the gate electrode 6, the drain electrode 10, and the source electrode 11 constitute a thin film transistor T1.

次に、ソース配線Ｓとゲート配線Ｇとで囲まれた領域であって、上部ゲート絶縁膜７の上には、ソース配線Ｓとゲート配線Ｇとで囲まれた領域の大部分を占めるとともに、ソース電極１１の形成部分と半導体能動膜３の形成部分とゲート電極６の形成部分のそれぞれの領域を除いた部分において上部ゲート絶縁膜７に密着し、ドレイン電極１０の端部側に直接密着するように画素電極２が形成されている。   Next, the region surrounded by the source wiring S and the gate wiring G, and occupies most of the region surrounded by the source wiring S and the gate wiring G on the upper gate insulating film 7. The portion excluding the region where the source electrode 11 is formed, the portion where the semiconductor active film 3 is formed, and the portion where the gate electrode 6 is formed is in close contact with the upper gate insulating film 7 and directly in close contact with the end of the drain electrode 10. Thus, the pixel electrode 2 is formed.

また、複数形成されたソース配線Ｓの各端部側（図１では上側端部のみを記載した）には、ソース配線Ｓの端部ＳＥ１に一部を直接積層され、他の部分を上部ゲート絶縁膜７に積層されたＩＴＺＯ（インジウム錫亜鉛酸化物）またはＩＺＯ（インジウム亜鉛酸化物）からなるゲート端子１２が形成されている。更に、複数形成されたゲート配線Ｇの各端部側（図１では左側端部のみを記載した）には、ゲート配線Ｇの端部ＧＥ１に一部を直接積層され、他の部分を上部ゲート絶縁膜７に積層されたＩＴＺＯ（インジウム錫亜鉛酸化物）またはＩＺＯ（インジウム亜鉛酸化物）からなるゲート端子１３が形成されている。   Further, a part of the source line S formed on the end side (only the upper end part is shown in FIG. 1) is directly stacked on the end part SE1 of the source line S, and the other part is used as the upper gate. A gate terminal 12 made of ITZO (indium tin zinc oxide) or IZO (indium zinc oxide) laminated on the insulating film 7 is formed. Further, a part of the gate wiring G is formed on the end GE1 of the gate wiring G directly on each end side (only the left end is shown in FIG. 1), and the other part is used as the upper gate. A gate terminal 13 made of ITZO (indium tin zinc oxide) or IZO (indium zinc oxide) laminated on the insulating film 7 is formed.

この実施形態の構造においては、ＩＴＺＯまたはＩＺＯからなる画素電極２が上部ゲート絶縁膜７の上に直に接触して形成されており、更にドレイン電極１０に直に接触形成されているので、図２９〜図３１に示した従来構造とは異なり、パッシベーション膜１１１が省略された構造とされている。このような構造を採用することにより、パッシベーション膜１１１を形成するための工程を簡略化できるとともに、パッシベーション膜１１１に従来形成していたコンタクトホール１１２、１０８、１１３の形成工程も省略できるので工程の簡略化を推進できる。   In the structure of this embodiment, the pixel electrode 2 made of ITZO or IZO is formed in direct contact with the upper gate insulating film 7 and is further formed in direct contact with the drain electrode 10. Unlike the conventional structure shown in FIGS. 29 to 31, the passivation film 111 is omitted. By adopting such a structure, the process for forming the passivation film 111 can be simplified, and the process for forming the contact holes 112, 108, 113 formed in the passivation film 111 can be omitted. Simplification can be promoted.

ここで図１〜図３に示す構造を採用すると、画素電極２のパターニングの工程で画素電極２をエッチングによりパターニングする際に、画素電極２のエッチング液にドレイン電極１０とソース電極１１も浸漬されることになるが、ＩＴＺＯまたはＩＺＯからなる画素電極２をエッチングするためのエッチング液として、後述する如くシュウ酸や塩酸など、ドレイン電極１０およびソース電極１１の構成金属材料を損傷させないものを選択できるので、画素電極２のエッチング処理時にドレイン電極１０とソース電極１１を損傷させることがない。   When the structure shown in FIGS. 1 to 3 is adopted, when the pixel electrode 2 is patterned by etching in the patterning process of the pixel electrode 2, the drain electrode 10 and the source electrode 11 are also immersed in the etching solution of the pixel electrode 2. However, an etching solution for etching the pixel electrode 2 made of ITZO or IZO can be selected such as oxalic acid or hydrochloric acid that does not damage the constituent metal materials of the drain electrode 10 and the source electrode 11 as will be described later. Therefore, the drain electrode 10 and the source electrode 11 are not damaged when the pixel electrode 2 is etched.

次に、図１〜図３に示す構造にあっては、薄膜トランジスタアレイ基板と対向する透明基板１５との間に液晶１６が封入されて液晶表示装置が構成され、対向基板１５側に設けられた共通電極１７と前記画素電極２が電界を液晶に印加するか否かによって液晶の配向制御ができるように構成されている。ここで前述のソース端子１２・・・とゲート端子１３・・・は、液晶１６を封止している図示略の封止材の外部側に設けられており、これらの部分には駆動用ＬＳＩの端子が接続されるようになっている。即ち、テープキャリアパッケージと称される駆動用ＬＳＩの端子などが接続されるので、ＩＴＺＯまたはＩＺＯのソース端子１２・・・とゲート端子１３・・・を設けておき、これらの端子との良好な接続性を確保することが好ましい。   Next, in the structure shown in FIGS. 1 to 3, a liquid crystal display device is configured by sealing liquid crystal 16 between the thin film transistor array substrate and the transparent substrate 15 facing the thin film transistor array substrate, and is provided on the counter substrate 15 side. The common electrode 17 and the pixel electrode 2 are configured so that the alignment of the liquid crystal can be controlled depending on whether or not an electric field is applied to the liquid crystal. Here, the source terminal 12... And the gate terminal 13... Are provided outside the sealing material (not shown) that seals the liquid crystal 16. Are connected. That is, since a terminal of a driving LSI called a tape carrier package is connected, an ITZO or IZO source terminal 12... And a gate terminal 13. It is preferable to ensure connectivity.

以下に、図４ないし図８を基に、図１〜図３に示す構造と同等の構造の薄膜トランジスタ（アレイ）基板を製造する方法について説明する。ガラス等の透明基板１上にポリシリコンまたはアモルファスシリコンからなる半導体膜とＳｉＯ2からなる下地絶縁膜を積層し、これらをフォトリソ工程でパターニングして図４に示すアイランド状の半導体膜２０とゲート下部絶縁膜２１を形成する。次に、ゲート絶縁膜とゲート電極形成用の電極膜を積層し、これらをフォトリソ工程でパターニングして図５に示すようにゲート絶縁膜２２とゲート電極２３を形成する。 A method for manufacturing a thin film transistor (array) substrate having a structure equivalent to the structure shown in FIGS. 1 to 3 will be described below with reference to FIGS. A semiconductor film made of polysilicon or amorphous silicon and a base insulating film made of SiO 2 are laminated on a transparent substrate 1 such as glass, and these are patterned by a photolithography process to form an island-like semiconductor film 20 and a gate lower portion shown in FIG. An insulating film 21 is formed. Next, a gate insulating film and an electrode film for forming a gate electrode are stacked and patterned by a photolithography process to form a gate insulating film 22 and a gate electrode 23 as shown in FIG.

次にイオンドーピング処理を行い、半導体膜２０の両側部分にイオンドーピングを施し、更にこれらを中間絶縁膜２５で覆い、この中間絶縁膜２５に半導体膜２０の両端側に通じるコンタクトホール２６、２７を形成し、中間絶縁膜２５の上に前述のコンタクトホール２６、２７を介して半導体膜２０の一側に接続するソース電極２８をに示すように形成し、更に半導体膜２０の他側に接続するドレイン電極２９を形成する。   Next, ion doping is performed, ion doping is performed on both sides of the semiconductor film 20, and these are further covered with the intermediate insulating film 25. Contact holes 26 and 27 that lead to both ends of the semiconductor film 20 are formed in the intermediate insulating film 25. A source electrode 28 is formed on the intermediate insulating film 25 and connected to one side of the semiconductor film 20 through the contact holes 26 and 27 described above, and further connected to the other side of the semiconductor film 20. A drain electrode 29 is formed.

次にこれらの上にＩＺＯ（インジウム亜鉛酸化物）層またはＩＴＺＯ（インジウム錫亜鉛酸化物）層を全体に積層してからフォトリソ工程によりパターニングして図８に示すように画素電極３０を形成すると同時に、ソース配線Ｓの端部側にソース端子３１をゲート配線Ｇの端部側にゲート端子をそれぞれ形成する。ここで、用いるＩＺＯ層として、インジウム酸化物（ＩｎＯx）を９０％と亜鉛酸化物（ＺｎＯx）を１０％の混合物の層を例示することができる。また、ＩＺＯ層をエッチングするためのエッチング液としては、シュウ酸：（ＣＯＯＨ）2あるいは塩酸：ＨＣｌなどの酸を用いることができる。シュウ酸として、例えば、０.６ｍｏｌ／ｌの濃度のものを用いることができ、塩酸としては３.５％のものを用いることができるが、ここで例示した濃度は一例であり、他の濃度のシュウ酸あるいは塩酸としても良いのは勿論である。 Next, an IZO (Indium Zinc Oxide) layer or ITZO (Indium Tin Zinc Oxide) layer is laminated on the whole and then patterned by a photolithography process to form the pixel electrode 30 as shown in FIG. The source terminal 31 is formed on the end side of the source line S, and the gate terminal is formed on the end side of the gate line G. Here, as the IZO layer used, indium oxide (InO x) 90% zinc oxide (ZnO x) can be illustrated a layer of 10% of the mixture. As an etchant for etching the IZO layer, an acid such as oxalic acid: (COOH) 2 or hydrochloric acid: HCl can be used. As the oxalic acid, for example, one having a concentration of 0.6 mol / l can be used, and as the hydrochloric acid, one having a concentration of 3.5% can be used. Of course, it may be oxalic acid or hydrochloric acid.

また、用いるＩＴＺＯ層として、インジウム（Ｉｎ）酸化物（Ｉｎ2Ｏ3）と、錫（Ｓｎ）酸化物（ＳｎＯ2）と、亜鉛（Ｚｎ）酸化物（ＺｎＯ）を主成分とする複合酸化物からなる層を例示することができる。なお、これらの主成分の酸化物の外に数ａｔ％程度の不純物を含んでいても差し支えない。 As the ITZO layer to be used, a composite oxide containing indium (In) oxide (In 2 O 3 ), tin (Sn) oxide (SnO 2 ), and zinc (Zn) oxide (ZnO) as main components is used. The layer which consists of can be illustrated. It should be noted that impurities of about several at% may be included in addition to these main component oxides.

このＩＴＺＯ層においては、他の配線あるいは導電体と接続して用いられるので、これらとの接続部分において、少なくとも錫が亜鉛よりも多く配合され、結晶性を示すことが必要である。例えば、ＩＴＺＯ層の表面部分において配線や他の導体との接続を行う場合は、表面部分の組成において少なくとも錫が亜鉛よりも多く配合され、結晶性を示すことが必要である。   In this ITZO layer, since it is used in connection with other wirings or conductors, it is necessary to mix at least more tin than zinc in the connection part with these and to show crystallinity. For example, when connecting the wiring or other conductors on the surface portion of the ITZO layer, it is necessary that the composition of the surface portion contains at least tin more than zinc and exhibits crystallinity.

次に、ＩＴＺＯ層において、亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が１ａｔ％ないし９ａｔ％であり、亜鉛に対する錫の原子数比が１以上であり、かつ、亜鉛とインジウムと錫の合計量に対する錫の原子数率が２０ａｔ％以下、より好ましくは１ａｔ％以上、２０ａｔ％以下の範囲である。そして更に、前記亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が２ａｔ％ないし７ａｔ％であり、前記亜鉛とインジウムと錫の合計量に対する錫の原子数率が５ａｔ％ないし１０ａｔ％であることがより好ましい。さらに、インジウムの組成範囲は、亜鉛とインジウムと錫の合計量に対するインジウムの原子数率が９８ａｔ％以下、７５ａｔ％以上である。   Next, in the ITZO layer, the atomic ratio of zinc to the total amount of zinc, indium and tin is 1 at% to 9 at%, the atomic ratio of tin to zinc is 1 or more, and zinc, indium and tin The atomic ratio of tin to the total amount is 20 at% or less, more preferably 1 at% or more and 20 at% or less. Further, the atomic ratio of zinc to the total amount of zinc, indium and tin is 2 at% to 7 at%, and the atomic ratio of tin to the total amount of zinc, indium and tin is 5 at% to 10 at%. It is more preferable. Furthermore, in the composition range of indium, the atomic ratio of indium with respect to the total amount of zinc, indium and tin is 98 at% or less and 75 at% or more.

ＩＴＺＯ層中のインジウム酸化物は主成分であり、複合酸化物中において酸素と結合していない過剰インジウムが電子キャリアを発生し、酸素欠損型の導電機構を構成する。添加成分としての錫酸化物は複合酸化物中において４価の錫を活性化して電子キャリアを発生するために重要である。また、複合酸化物がアモルファス状態であると亜鉛酸化物の２価の亜鉛は活性化しないので、電子キャリアを消費するアクセプタとならない。これら添加物のバランスを考慮して前記の組成範囲を選択する。   The indium oxide in the ITZO layer is a main component, and excess indium that is not bonded to oxygen in the composite oxide generates electron carriers and constitutes an oxygen deficient conductive mechanism. The tin oxide as an additive component is important for activating tetravalent tin in the composite oxide to generate electron carriers. Further, when the composite oxide is in an amorphous state, the divalent zinc of the zinc oxide is not activated, so that it does not become an acceptor that consumes electron carriers. The composition range is selected in consideration of the balance of these additives.

また、前述の組成のＩＴＺＯ層を実際の配線用として用いる場合、他の配線や端子との接続部分は少なくとも結晶性であることが好ましい。前記組成範囲のＩＴＺＯ層は通常の成膜のままではアモルファス膜であるが、これを結晶化温度以上に加熱するアニール処理（１８０℃〜３００℃の温度に加熱する熱処理）を行えば容易に結晶化する。なお、熱処理温度は周囲の回路や基板の耐熱温度に応じて使い分けることができるが、後述する液晶パネル用として利用した場合に、周辺回路や基板の耐熱性から、好ましくは、２５０℃以下、２００℃程度がより好ましいと考えられる。   When the ITZO layer having the above-described composition is used for actual wiring, it is preferable that a connection portion with another wiring or terminal is at least crystalline. The ITZO layer having the above composition range is an amorphous film as it is normally formed, but it can be easily crystallized by performing an annealing process (heating process at a temperature of 180 ° C. to 300 ° C.) for heating it above the crystallization temperature. Turn into. The heat treatment temperature can be properly selected according to the heat resistance temperature of the surrounding circuit and the substrate. However, when used for a liquid crystal panel described later, the heat treatment temperature of the peripheral circuit and the substrate is preferably 250 ° C. or less, 200 ° C. It is considered that about ° C is more preferable.

前述の組成のＩＴＺＯ層は、成膜のままでのアモルファス状態では導体（ソース配線端部やゲート配線端部あるいはＴＣＰ：テープキャリアパッケージ）との接触抵抗は高く（４１Ω程度）、微細配線接続用として良好な抵抗であるとは言えないが、これを先の温度で熱処理して少なくとも表面部分（表面から深さ５０Å程度）を結晶化することで少なくとも接続部分を低抵抗化（２.３Ω程度）することができる。この結晶化する際の熱処理雰囲気は、大気中、Ｎ2雰囲気中、Ｈ2２０％、Ｎ2８０％雰囲気中、Ｏ2２０％、Ｎ2８０％雰囲気中、真空雰囲気中のいずれでも良い。なお、前記結晶化した酸化物透明導電膜は大気中の水分（あるいは酸素）との結合を防止できるので、経時的に接続抵抗が上昇することもない。 また、前述の組成のアモルファス状態のＩＴＺＯ層は、希塩酸、有機酸等の弱酸でのエッチングが容易にできるので、アモルファス状態の酸化物透明導電膜のままの状態でエッチング処理し、パターニングを行い配線を形成し、パターニング後に配線接続部分などの必要部分を熱処理して配線接続部分を低抵抗化することで微細回路接続部分であっても低抵抗接続ができる。 The ITZO layer having the above composition has a high contact resistance (about 41Ω) with a conductor (end of source wiring, gate wiring, or TCP: tape carrier package) in the amorphous state as it is formed, and is used for connecting fine wiring. Although it cannot be said that the resistance is good, it is heat-treated at the previous temperature to crystallize at least the surface portion (depth about 50 mm from the surface), thereby reducing the resistance of at least the connection portion (about 2.3Ω) )can do. The heat treatment atmosphere for the crystallization may be any of air, N 2 atmosphere, H 2 20%, N 2 80% atmosphere, O 2 20%, N 2 80% atmosphere, and vacuum atmosphere. Note that since the crystallized oxide transparent conductive film can prevent bonding with moisture (or oxygen) in the atmosphere, the connection resistance does not increase over time. In addition, the amorphous ITZO layer having the above composition can be easily etched with a weak acid such as dilute hydrochloric acid or an organic acid. Therefore, the amorphous oxide transparent conductive film remains in the amorphous state and is patterned and patterned. After the patterning, a necessary part such as a wiring connection part is heat-treated to reduce the resistance of the wiring connection part, so that a low resistance connection can be achieved even in a fine circuit connection part.

次に、前述の組成のＩＴＺＯ層を形成するには、スパッタ成膜等の成膜法で絶縁性の基板等の上面に成膜し、熱処理することで得ることができるが、その場合に用いるターゲットとして以下の組成のターゲットが好ましい。好適に使用できるターゲットの組成は、インジウム酸化物と錫酸化物と亜鉛酸化物を含む複合酸化物からなり、亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が１ａｔ％ないし１２ａｔ％であり、亜鉛に対する錫の原子数比が１以上であり、かつ、亜鉛とインジウムと錫の合計量に対する錫の原子数率が２２ａｔ％以下のものである。また、前述のターゲットとして、前記亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が２ａｔ％ないし１０ａｔ％であり、前記亜鉛とインジウムと錫の合計量に対する錫の原子数比が５ａｔ％ないし１２ａｔ％であることがより好ましい。   Next, the ITZO layer having the above-described composition can be obtained by forming a film on the upper surface of an insulating substrate or the like by a film formation method such as sputtering film formation, and performing heat treatment. A target having the following composition is preferred as the target. The composition of the target that can be suitably used is a composite oxide containing indium oxide, tin oxide, and zinc oxide, and the atomic ratio of zinc to the total amount of zinc, indium, and tin is 1 at% to 12 at%. The atomic ratio of tin to zinc is 1 or more, and the atomic ratio of tin to the total amount of zinc, indium and tin is 22 at% or less. Further, as the aforementioned target, the atomic ratio of zinc to the total amount of zinc, indium and tin is 2 at% to 10 at%, and the atomic ratio of tin to the total amount of zinc, indium and tin is 5 at% to More preferably, it is 12 at%.

前述の組成の酸化物透明導電膜を得るために用いるターゲットにおいて、スパッタした際に亜鉛と錫は飛散し易く、膜中に取り込まれ難いので、ターゲットとして亜鉛と錫を目的の組成の膜よりも多く含む組成で良い。   In the target used to obtain the oxide transparent conductive film having the above composition, zinc and tin are likely to be scattered when sputtered and are not easily taken into the film. A composition containing a large amount is acceptable.

ところで、前述のＩＺＯ層またはＩＴＺＯ層を前記のエッチング液でエッチングする際に、ソース配線Ｓとソース電極２８とゲート電極２９がエッチング液に浸漬されることとなるが、シュウ酸をエッチング液として用いる場合は、Ａｌ、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗなどの金属から、あるいはこれらの合金からソース配線Ｓとソース電極２８とゲート電極２９を形成することができるとともに、希塩酸をエッチング液として用いる場合、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗなどの金属からソース配線Ｓとソース電極２８とゲート電極２９を形成することができる。ただし、希塩酸をエッチング液として用いた場合に配線用あるいは電極用としてＡｌを用いるとＡｌが塩酸で損傷されるので好ましくない。また、この外に有機酸などの弱酸を用いてエッチングすることもできる。   Incidentally, when the IZO layer or the ITZO layer is etched with the etching solution, the source wiring S, the source electrode 28, and the gate electrode 29 are immersed in the etching solution, but oxalic acid is used as the etching solution. In this case, the source wiring S, the source electrode 28, and the gate electrode 29 can be formed from a metal such as Al, Cu, Mo, Cr, Ti, Ta, W, or an alloy thereof, and diluted hydrochloric acid is used as an etching solution. When used, the source wiring S, the source electrode 28, and the gate electrode 29 can be formed from a metal such as Cu, Mo, Cr, Ti, Ta, or W. However, when dilute hydrochloric acid is used as an etching solution, it is not preferable to use Al for wiring or electrodes because Al is damaged by hydrochloric acid. In addition, etching can be performed using a weak acid such as an organic acid.

なお、ＩＴＺＯ層を使用する場合、アモルファス状態のＩＴＺＯ層を形成後、エッチングして他の層の導体部分との接続部分を形成する必要がある。ここで先の組成のＩＴＺＯ層であるならば、エッチング液として強酸ではなく、希塩酸や有機酸などの弱酸でエッチングできるので、サイドエッチ量を少なくすることができ、その分微細構造をエッチングで得ることができる。そして、ＩＴＺＯ層に微細エッチングを行って、規定サイズの画素電極等を形成した後、これらの層を結晶化温度以上に加熱してアモルファス状態のＩＴＺＯ層を結晶化するならば、結晶化した部分の抵抗を低くできるので、ドレイン電極との接続、端子部との接続を低抵抗で行うことができる。以上のようにＩＴＺＯ層をアモルファス状態でエッチングしてから熱処理して結晶化し低抵抗接続するならば、微細配線部分であっても、接続抵抗を低くしたままで接続した部分を備えた構造を得ることができる。   Note that in the case of using the ITZO layer, it is necessary to form an amorphous ITZO layer and then perform etching to form a connection portion with a conductor portion of another layer. If the ITZO layer has the above composition, it can be etched with a weak acid such as dilute hydrochloric acid or an organic acid instead of a strong acid as an etching solution, so that the amount of side etching can be reduced, and a fine structure can be obtained by etching. be able to. Then, after fine etching is performed on the ITZO layer to form pixel electrodes of a prescribed size, if these layers are heated to a temperature higher than the crystallization temperature to crystallize the amorphous ITZO layer, the crystallized portion Therefore, the connection with the drain electrode and the connection with the terminal portion can be performed with a low resistance. As described above, if the ITZO layer is etched in an amorphous state and then crystallized by heat treatment for low resistance connection, a structure having a connection portion with a low connection resistance is obtained even for a fine wiring portion. be able to.

以上の工程により図８に断面構造を示す薄膜トランジスタＴ２を得ることができる。このように得られた薄膜トランジスタＴ２は先に図１〜図３を基に説明した薄膜トランジスタＴ１とほぼ同等の構造であり、画素電極３０が直接ドレイン電極２９に接続されるとともに、ソース端子３１がソース配線にゲート端子がゲート端子にそれぞれ直接接続されているので、ソース電極２８とドレイン電極２９の上に従来必要であった絶縁膜としてのパッシベーション膜を省略することができ、このパッシベーション膜に従来形成していたコンタクトホールも不要になるので、先に説明したようにパッシベーション膜の省略ができ、パッシベーション膜に形成するコンタクトホールも略することができるので、工程の簡略化に寄与する。より具体的には、パッシベーション膜そのものを形成する工程と、コンタクトホール形成用の露光工程とドライエッチング工程とストライプ工程と洗浄工程を省略することができる。   Through the above steps, a thin film transistor T2 having a cross-sectional structure shown in FIG. 8 can be obtained. The thin film transistor T2 obtained in this way has a structure substantially equivalent to the thin film transistor T1 described above with reference to FIGS. 1 to 3, the pixel electrode 30 is directly connected to the drain electrode 29, and the source terminal 31 is the source. Since the gate terminals of the wiring are directly connected to the gate terminals, a passivation film as an insulating film, which has been conventionally required, can be omitted on the source electrode 28 and the drain electrode 29. Conventionally, the passivation film is formed on the passivation film. This eliminates the need for the contact hole that has been formed, so that the passivation film can be omitted as described above, and the contact hole formed in the passivation film can also be omitted, which contributes to simplification of the process. More specifically, the step of forming the passivation film itself, the exposure step for forming the contact hole, the dry etching step, the stripe step, and the cleaning step can be omitted.

「第２実施形態」
図９は本発明の第２実施形態の薄膜トランジスタＴ３を備えた薄膜トランジスタ（アレイ）基板Ｈ３の要部平面図、図１２Ｂは薄膜トランジスタ部分の要部断面図である。なお、図１２Ｂでは液晶表示装置を構成するための対向基板側の構成と液晶については記載を省略したが、図１２Ｂに示す薄膜トランジスタアレイ基板Ｈ３を用いて液晶表示装置を構成する場合は、第２図に示した場合と同様に図１２Ｂに示す薄膜トランジスタアレイ基板Ｈ３に対して対向基板と液晶を組み合わせて構成することができる。 “Second Embodiment”
FIG. 9 is a plan view of an essential part of a thin film transistor (array) substrate H3 including the thin film transistor T3 according to the second embodiment of the present invention, and FIG. 12B is a sectional view of the essential part of the thin film transistor portion. In FIG. 12B, the description of the configuration on the counter substrate side and the liquid crystal for configuring the liquid crystal display device is omitted. However, when the liquid crystal display device is configured using the thin film transistor array substrate H3 illustrated in FIG. Similarly to the case shown in the drawing, the counter substrate and the liquid crystal can be combined with the thin film transistor array substrate H3 shown in FIG. 12B.

この実施形態の薄膜トランジスタ（アレイ）基板Ｈ３においては、ガラス等からなる透明の基板１上に、複数のゲート配線Ｇ・・・と複数のソース配線Ｓ・・・とが平面視マトリクス状に配設されている。そして、ゲート配線Ｇ・・・とソース配線Ｓ・・・とで囲まれた領域が１つの画素とされ、これらの画素領域毎に透明導電材料のＩＴＺＯ（インジウム錫亜鉛酸化物）またはＩＺＯ（インジウム亜鉛酸化物）からなる画素電極３２が基板１の上方に位置した状態で設けられ、各画素領域の隅部にスイッチング素子としての薄膜トランジスタＴ３が設けられている。   In the thin film transistor (array) substrate H3 of this embodiment, a plurality of gate lines G ... and a plurality of source lines S ... are arranged in a matrix in plan view on a transparent substrate 1 made of glass or the like. Has been. A region surrounded by the gate wiring G... And the source wiring S... Is a pixel, and transparent conductive material ITZO (indium tin zinc oxide) or IZO (indium) is used for each pixel region. A pixel electrode 32 made of zinc oxide is provided in a state of being positioned above the substrate 1, and a thin film transistor T3 as a switching element is provided at a corner of each pixel region.

この例の薄膜トランジスタアレイ基板Ｈ３において、透明基板上の各画素領域の隅部の薄膜トランジスタ形成部分に、ゲート配線Ｇから引き出された短冊状のゲート電極３３が形成され、これらゲート配線Ｇ・・・とゲート電極３３を覆うようにゲート絶縁膜３４が形成され、ゲート電極３３上のゲート絶縁膜３４上にポリシリコンまたはアモルファスシリコン（ａ-Ｓｉ）等からなるアイランド状の半導体能動膜３５がゲート電極３３の上方を横切るように設けられている。そして、リン等のｎ型不純物を含むアモルファスシリコン（ａ-Ｓｉ：ｎ+）からなるオーミックコンタクト層３６を介して半導体能動膜３５の一側端部上にソース電極３７が積層され、半導体能動膜３５の他端部上に同様のオーミックコンタクト層３６を介してドレイン電極３８が積層され、ソース電極３７とドレイン電極３８とがゲート電極３３の上方で対峙される一方、ソース電極３７がソース配線Ｓに一体的に連続されるとともに、ドレイン電極３８が後述の画素電極３２に直接積層されて薄膜トランジスタＴ３が構成されている。 In the thin film transistor array substrate H3 of this example, a strip-shaped gate electrode 33 drawn from the gate wiring G is formed in the thin film transistor forming portion at the corner of each pixel region on the transparent substrate. A gate insulating film 34 is formed so as to cover the gate electrode 33, and an island-like semiconductor active film 35 made of polysilicon, amorphous silicon (a-Si) or the like is formed on the gate insulating film 34 on the gate electrode 33. It is provided so as to cross over A source electrode 37 is stacked on one end of the semiconductor active film 35 via an ohmic contact layer 36 made of amorphous silicon (a-Si: n + ) containing n-type impurities such as phosphorus, and the semiconductor active film A drain electrode 38 is stacked on the other end portion of 35 via a similar ohmic contact layer 36, and the source electrode 37 and the drain electrode 38 are opposed to each other above the gate electrode 33, while the source electrode 37 is the source wiring S In addition, the drain electrode 38 is directly laminated on the pixel electrode 32 described later to form a thin film transistor T3.

次に、ソース配線Ｓとゲート配線Ｇとで囲まれた領域であって、ゲート絶縁膜３４の上には、ソース配線Ｓとゲート配線Ｇとで囲まれた領域の大部分を占めるとともに、ソース電極３７の形成部分と半導体能動膜３５の形成部分とゲート電極３８の形成部分のそれぞれの領域を除いた部分においてゲート絶縁膜３４に密着し、ドレイン電極３８の端部側に直接密着積層するように画素電極３２が形成されている。   Next, a region surrounded by the source wiring S and the gate wiring G, and occupies most of the region surrounded by the source wiring S and the gate wiring G on the gate insulating film 34, and the source The electrode 37 is formed in close contact with the gate insulating film 34 except for the region where the electrode 37 is formed, the portion where the semiconductor active film 35 is formed, and the portion where the gate electrode 38 is formed, and is directly stacked on the end side of the drain electrode 38. A pixel electrode 32 is formed on the substrate.

また、複数形成されたソース配線Ｓの各端部側（では上側端部のみを記載した）には、ソース配線Ｓの端部ＳＥ２に一部を直接積層されたＩＺＯまたはＩＴＺＯからなるソース端子４２が形成されている。更に、複数形成されたゲート配線Ｇの各端部側（図１では左側端部のみを記載した）には、ゲート配線Ｇの端部ＧＥ２に一部を直接積層され、他の部分を基板１に積層されたＩＺＯまたはＩＴＺＯからなるゲート端子４３が形成されている。   A source terminal 42 made of IZO or ITZO partially laminated directly on the end portion SE2 of the source wiring S is provided on each end portion side of the plurality of source wirings S (only the upper end portion is described). Is formed. Furthermore, a part of the gate wiring G formed on each end side (only the left end portion is shown in FIG. 1) is directly laminated on the end GE2 of the gate wiring G, and the other part is placed on the substrate 1. A gate terminal 43 made of IZO or ITZO is formed.

なお、図１２Ｂに示す構造では液晶と対向基板を省略して記載したが、図１２Ａに示す薄膜トランジスタアレイ基板Ｈ３と対向基板と間に液晶が封入されて液晶表示装置が構成されるのは、先の第１実施形態の場合と同等である。   Although the liquid crystal and the counter substrate are omitted in the structure shown in FIG. 12B, the liquid crystal display device is configured by sealing the liquid crystal between the thin film transistor array substrate H3 and the counter substrate shown in FIG. 12A. This is equivalent to the case of the first embodiment.

この実施形態の構造においては、ＩＺＯまたはＩＴＺＯからなる画素電極３２がゲート絶縁膜３４の上に直に接触して形成されており、更にドレイン電極３８に直に積層されているので、図２９〜図３１に示した従来構造とは異なり、パッシベーション膜１１１が省略された構造とされている。このような構造を採用することにより、パッシベーション膜１１１を形成するための工程を簡略化できるとともに、パッシベーション膜１１１に従来形成していたコンタクトホール１１２、１０８、１１３の形成工程も省略できるので工程の簡略化を推進できる。   In the structure of this embodiment, the pixel electrode 32 made of IZO or ITZO is formed in direct contact with the gate insulating film 34, and further directly stacked on the drain electrode 38. Unlike the conventional structure shown in FIG. 31, the passivation film 111 is omitted. By adopting such a structure, the process for forming the passivation film 111 can be simplified, and the process for forming the contact holes 112, 108, 113 formed in the passivation film 111 can be omitted. Simplification can be promoted.

ここで、図９と図１２Ｂに示す構造を採用すると、画素電極３２のパターニングの工程で画素電極３２をエッチングによりパターニングする際に、画素電極３２のエッチング液にドレイン電極３８とソース電極３７も浸漬されることになるが、ＩＺＯまたはＩＴＺＯからなる画素電極３２をエッチングするためのエッチング液として、先に説明の如くシュウ酸や塩酸など、ドレイン電極３８およびソース電極３７の構成金属材料を損傷させないものを選択できるので、ドレイン電極３８とソース電極３７を損傷させることがない。また、同様に画素電極３２のパターニングの工程で画素電極３２をエッチングによりパターニングする際に、画素電極３２のエッチング液にソース配線Ｓの端部ＳＥ２とゲート配線Ｇの端部ＧＥ２も浸漬されることになるが、ＩＺＯまたはＩＴＺＯからなる画素電極３２をエッチングするためのエッチング液として、先に説明の如くシュウ酸や塩酸など、ソース配線Ｓの端部ＳＥ２とゲート配線Ｇの端部ＧＥ２の構成金属材料を損傷させない弱酸を選択できるので、ソース配線Ｓの端部ＳＥ２とゲート配線Ｇの端部ＧＥ２を損傷させることなくソース端子４２とゲート端子４３を形成することができる。   9 and 12B, when the pixel electrode 32 is patterned by etching in the patterning process of the pixel electrode 32, the drain electrode 38 and the source electrode 37 are also immersed in the etching solution of the pixel electrode 32. As described above, as an etching solution for etching the pixel electrode 32 made of IZO or ITZO, an oxalic acid or hydrochloric acid that does not damage the constituent metal materials of the drain electrode 38 and the source electrode 37 is used. Therefore, the drain electrode 38 and the source electrode 37 are not damaged. Similarly, when the pixel electrode 32 is patterned by etching in the patterning process of the pixel electrode 32, the end portion SE2 of the source wiring S and the end portion GE2 of the gate wiring G are also immersed in the etching solution of the pixel electrode 32. However, as an etchant for etching the pixel electrode 32 made of IZO or ITZO, the constituent metals of the end portion SE2 of the source wiring S and the end portion GE2 of the gate wiring G such as oxalic acid and hydrochloric acid as described above are used. Since a weak acid that does not damage the material can be selected, the source terminal 42 and the gate terminal 43 can be formed without damaging the end SE2 of the source wiring S and the end GE2 of the gate wiring G.

以下に、図１０ないし図１２Ａを基に、図９と図１２Ｂとに示す構造の薄膜トランジスタ（アレイ）基板を４枚のマスクを用いて製造する方法について説明する。ガラス等の透明基板１上に前述の金属材料からなる金属膜を形成し、この金属膜を１枚目のマスクを用いるフォトリソ工程によりパターニングして図１０に示すようにゲート配線Ｇとゲート電極３３とゲート配線の端部ＧＥ２を形成する。次にこれらの上にゲート絶縁膜３４とポリシリコンまたはアモルファスシリコン等からなる半導体膜３５とオーミックコンタクト膜３６と金属膜４５を図１１に示すように積層し、これらを２枚目のマスクを用いるフォトリソ工程でパターニングしてゲート配線端部とソース配線端部を覆っているすべての膜を除去し、これらの端部を露出させる。   Hereinafter, a method of manufacturing a thin film transistor (array) substrate having the structure shown in FIGS. 9 and 12B using four masks will be described with reference to FIGS. 10 to 12A. A metal film made of the above-described metal material is formed on a transparent substrate 1 such as glass, and this metal film is patterned by a photolithography process using a first mask to form a gate wiring G and a gate electrode 33 as shown in FIG. And an end portion GE2 of the gate wiring is formed. Next, a gate insulating film 34, a semiconductor film 35 made of polysilicon or amorphous silicon, an ohmic contact film 36, and a metal film 45 are laminated on them as shown in FIG. 11, and these are used using a second mask. All the films covering the gate wiring end portion and the source wiring end portion are removed by patterning in a photolithography process, and these end portions are exposed.

次に３枚目のマスクを用いるフォトリソ工程において金属膜４５とオーミックコンタクト膜３６をパターニングして図１２Ａに示すようにゲート電極３３上で対峙するようにソース電極３７とドレイン電極３８を形成する。   Next, in a photolithography process using a third mask, the metal film 45 and the ohmic contact film 36 are patterned to form a source electrode 37 and a drain electrode 38 so as to face each other on the gate electrode 33 as shown in FIG. 12A.

次にこれらの上にＩＺＯ層またはＩＴＺＯ層を全体に積層してから４枚目のマスクを用いるフォトリソ工程によりパターニングして図１２Ｂに示すように画素電極３２を形成すると同時に、ソース配線Ｓの端部側にソース端子４２をゲート配線Ｇの端部側にゲート端子４３をそれぞれ形成する。ここで、用いるＩＺＯ層として、インジウム酸化物（ＩｎＯx）を９０％、亜鉛酸化物（ＺｎＯx）を１０％含有する混合物の層を例示することができる。また、ＩＺＯ層をエッチングするためのエッチング液としては、シュウ酸：（ＣＯＯＨ）2あるいは塩酸：ＨＣｌなどの酸を用いることができる。シュウ酸として、例えば、０.６ｍｏｌ／ｌの濃度のものを用いることができ、塩酸としては３.５％のものを用いることができる。また、ＩＴＺＯ層として、インジウム錫酸化物（ＩｎＯx）を８５％、錫酸化物（ＳｎＯx）を１０％、亜鉛酸化物（ＺｎＯx）を５％含有する混合物の層を例示することができる。更にこのＩＴＺＯ層をエッチングするためのエッチング液は前述のＩＺＯ層の場合と同等のものを利用できる。 Next, an IZO layer or ITZO layer is laminated on the entire surface, and then patterned by a photolithography process using a fourth mask to form a pixel electrode 32 as shown in FIG. A source terminal 42 is formed on the portion side, and a gate terminal 43 is formed on the end portion side of the gate wiring G. Here, it can be illustrated as IZO layer, an indium oxide (InO x) 90%, zinc oxide layer (ZnO x) a mixture containing 10% to be used. As an etchant for etching the IZO layer, an acid such as oxalic acid: (COOH) 2 or hydrochloric acid: HCl can be used. For example, oxalic acid having a concentration of 0.6 mol / l can be used, and hydrochloric acid having a concentration of 3.5% can be used. Further, it is possible to as ITZO layer, indium tin oxide (InO x) 85%, tin oxide (SnO x) 10%, illustrating the layers of a mixture containing zinc oxide (ZnO x) 5% . Further, an etching solution for etching the ITZO layer can be the same as that used for the IZO layer.

前述のＩＺＯ層またはＩＴＺＯ層を前記エッチング液でエッチングする際に、ソース配線Ｓとソース電極３７とゲート電極３８がエッチング液に浸漬されることとなるが、シュウ酸をエッチング液として用いる場合は、Ａｌ、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗなどの金属からあるいはこれらの合金からソース配線Ｓとソース電極３７とゲート電極３８を形成することができるとともに、塩酸をエッチング液として用いる場合は、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗなどの金属からあるいはこれらの合金からソース配線Ｓとソース電極３７とゲート電極３８を形成することができる。ただし、塩酸をエッチング液として用いた場合に配線用あるいは電極用としてＡｌを用いるとＡｌが損傷するので好ましくない。なお、ＩＴＺＯ層を用いる場合、ＩＴＺＯ層を成膜法で形成した段階では非晶質であり抵抗が高いので、エッチング処理終了後、適切な工程において１８０℃以上に加熱する熱処理を施してＩＴＺＯ層の接続部分（表面部分）を低抵抗化しておくことが必要となる。   When the aforementioned IZO layer or ITZO layer is etched with the etching solution, the source wiring S, the source electrode 37, and the gate electrode 38 are immersed in the etching solution. When oxalic acid is used as the etching solution, When the source wiring S, the source electrode 37 and the gate electrode 38 can be formed from a metal such as Al, Cu, Mo, Cr, Ti, Ta, W or an alloy thereof, and hydrochloric acid is used as an etching solution, The source wiring S, the source electrode 37, and the gate electrode 38 can be formed from a metal such as Cu, Mo, Cr, Ti, Ta, or W or an alloy thereof. However, when hydrochloric acid is used as an etching solution, using Al for wiring or electrodes is not preferable because Al is damaged. Note that when the ITZO layer is used, it is amorphous and has high resistance at the stage where the ITZO layer is formed by a film formation method. Therefore, after the etching process is completed, heat treatment is performed by heating to 180 ° C. or higher in an appropriate process. It is necessary to reduce the resistance of the connecting portion (surface portion).

以上の工程により図１２Ｂに断面構造を示す薄膜トランジスタＴ３を備えた薄膜トランジスタアレイ基板Ｈ３を得ることができる。このように得られた薄膜トランジスタＴ３は、画素電極３２が直接ドレイン電極３８に接続されるとともに、ソース端子４２がソース配線Ｓにゲート端子４３がゲート配線Ｇにそれぞれ直接接続されているので、ソース電極３７とドレイン電極３８の上に従来必要であった絶縁膜としてのパッシベーション膜を省略することができ、このパッシベーション膜に従来形成していたコンタクトホールも不要になるので、先に説明したように工程の簡略化に寄与する。より具体的には、パッシベーション膜そのものを形成する工程と、コンタクトホール形成用の露光工程とドライエッチング工程とストライプ工程と洗浄工程を省略することができる。   Through the above steps, the thin film transistor array substrate H3 including the thin film transistor T3 having a cross-sectional structure shown in FIG. 12B can be obtained. In the thin film transistor T3 thus obtained, the pixel electrode 32 is directly connected to the drain electrode 38, the source terminal 42 is directly connected to the source wiring S, and the gate terminal 43 is directly connected to the gate wiring G. A passivation film as an insulating film which has been conventionally required can be omitted on the 37 and the drain electrode 38, and a contact hole which has been conventionally formed in the passivation film is not necessary. Contributes to simplification. More specifically, the step of forming the passivation film itself, the exposure step for forming the contact hole, the dry etching step, the stripe step, and the cleaning step can be omitted.

「第３実施形態」
図１３は本発明の第３実施形態の薄膜トランジスタＴ５を備えた薄膜トランジスタ（アレイ）基板Ｈ５の要部平面図、図１９は薄膜トランジスタ部分の要部断面図である。この実施形態の薄膜トランジスタ（アレイ）基板Ｈ５においては、ガラス等からなる透明の基板１上に、複数のゲート配線Ｇ・・・と複数のソース配線Ｓ・・・とが平面視マトリクス状に配設されている。そして、ゲート配線Ｇ・・・とソース配線Ｓ・・・とで囲まれた領域が１つの画素とされ、これらの画素領域毎に透明導電材料のＩＺＯまたはＩＴＺＯからなる画素電極５２が基板１の上方に位置した状態で設けられ、各画素領域の隅部にスイッチング素子としての薄膜トランジスタＴ５が設けられている。 “Third Embodiment”
FIG. 13 is a plan view of an essential part of a thin film transistor (array) substrate H5 having a thin film transistor T5 according to a third embodiment of the present invention, and FIG. 19 is a sectional view of the essential part of the thin film transistor portion. In the thin film transistor (array) substrate H5 of this embodiment, a plurality of gate lines G ... and a plurality of source lines S ... are arranged in a matrix in plan view on a transparent substrate 1 made of glass or the like. Has been. A region surrounded by the gate wiring G... And the source wiring S... Is a single pixel, and a pixel electrode 52 made of transparent conductive material IZO or ITZO is formed on the substrate 1 for each pixel region. A thin film transistor T5 serving as a switching element is provided at a corner of each pixel region.

この例の薄膜トランジスタアレイ基板Ｈ５において、透明基板上の各画素領域の隅部の薄膜トランジスタ形成部分に、ゲート配線Ｇから引き出された短冊状のゲート電極５３が形成され、これらゲート配線Ｇ・・・とゲート電極５３を覆うようにゲート絶縁膜５４が形成され、ゲート電極５３上のゲート絶縁膜５４上にポリシリコンまたはアモルファスシリコン（ａ-Ｓｉ）等からなるアイランド状の半導体能動膜５５がゲート電極５３の上方に位置するように設けられている。そして、リン等のｎ型不純物を含むアモルファスシリコン（ａ-Ｓｉ：ｎ+）からなるオーミックコンタクト膜５６を介して半導体能動膜５５の一側端部上にソース電極５７が形成され、半導体能動膜５５の他端部上に同様のオーミックコンタクト膜５６を介してドレイン電極５８が形成され、ソース電極５７とドレイン電極５８とがゲート電極５３の上方で対峙される一方、ソース電極５７がソース配線Ｓに接続されるとともに、ドレイン電極５８が後述の画素電極５２に直接接続されて薄膜トランジスタＴ５が構成されている。 In the thin film transistor array substrate H5 of this example, a strip-shaped gate electrode 53 drawn from the gate wiring G is formed in the thin film transistor forming portion at the corner of each pixel region on the transparent substrate. A gate insulating film 54 is formed so as to cover the gate electrode 53, and an island-like semiconductor active film 55 made of polysilicon, amorphous silicon (a-Si) or the like is formed on the gate insulating film 54 on the gate electrode 53. It is provided so that it may be located above. A source electrode 57 is formed on one end of the semiconductor active film 55 via an ohmic contact film 56 made of amorphous silicon (a-Si: n + ) containing n-type impurities such as phosphorus, and the semiconductor active film A drain electrode 58 is formed on the other end of 55 via a similar ohmic contact film 56, and the source electrode 57 and the drain electrode 58 are opposed to each other above the gate electrode 53, while the source electrode 57 is connected to the source wiring S In addition, the drain electrode 58 is directly connected to a pixel electrode 52, which will be described later, to form a thin film transistor T5.

次に、ソース配線Ｓとゲート配線Ｇとで囲まれた領域であって、ゲート絶縁膜５４の上には、ソース配線Ｓとゲート配線Ｇとで囲まれた領域の大部分を占めるとともに、ソース電極５７の形成部分と半導体能動膜５５の形成部分とゲート電極５８の形成部分のそれぞれの領域を除いた部分においてゲート絶縁膜５４に密着し、ドレイン電極５８の端部側に直接密着するように画素電極５２が形成されている。また、複数形成されたソース配線Ｓの各端部側（図１３では上側端部のみを記載した）には、ソース配線Ｓの端部ＳＥ３に一部を直接積層されたＩＺＯまたはＩＴＺＯからなるソース端子６２が形成されている。更に、複数形成されたゲート配線Ｇの各端部側（図１では左側端部のみを記載した）には、ゲート配線Ｇの端部ＧＥ３に一部を直接積層され、他の部分を基板１に積層されたＩＺＯまたはＩＴＺＯからなるゲート端子６３が形成されている。   Next, the region surrounded by the source wiring S and the gate wiring G, and occupies most of the region surrounded by the source wiring S and the gate wiring G on the gate insulating film 54, and the source It is in close contact with the gate insulating film 54 in the portion excluding the region where the electrode 57 is formed, the portion where the semiconductor active film 55 is formed, and the portion where the gate electrode 58 is formed, and is in direct contact with the end of the drain electrode 58. A pixel electrode 52 is formed. Further, a source made of IZO or ITZO partially laminated directly on the end portion SE3 of the source wiring S is provided on each end portion side (only the upper end portion is shown in FIG. 13) of the formed source wiring S. A terminal 62 is formed. Furthermore, a part of the gate wiring G is formed on the end GE3 of the gate wiring G directly on each end side (only the left end is shown in FIG. 1), and the other part is placed on the substrate 1. A gate terminal 63 made of IZO or ITZO is formed.

なお、図１９に示す構造では液晶と対向基板を省略して記載したが、図１９に示す薄膜トランジスタアレイ基板Ｈ５と対向基板と間に液晶が封入されて液晶表示装置が構成されるのは、先の第１実施形態の場合と同等である。   Although the liquid crystal and the counter substrate are omitted in the structure shown in FIG. 19, the liquid crystal display device is configured by sealing the liquid crystal between the thin film transistor array substrate H5 and the counter substrate shown in FIG. This is equivalent to the case of the first embodiment.

この実施形態の構造においては、ＩＺＯまたはＩＴＺＯからなる画素電極５２がゲート絶縁膜５４の上に直に接触して形成されており、更にドレイン電極５８に直に積層されているので、図２９に示した従来構造とは異なり、パッシベーション膜１１１が省略された構造とされている。このような構造を採用することにより、パッシベーション膜１１１を形成するための工程を簡略化できるとともに、パッシベーション膜１１１に従来形成していたコンタクトホール１１２、１０８、１１３の形成工程も省略できるので工程の簡略化を推進できる。   In the structure of this embodiment, the pixel electrode 52 made of IZO or ITZO is formed in direct contact with the gate insulating film 54, and further directly stacked on the drain electrode 58. Unlike the conventional structure shown, the passivation film 111 is omitted. By adopting such a structure, the process for forming the passivation film 111 can be simplified, and the process for forming the contact holes 112, 108, 113 formed in the passivation film 111 can be omitted. Simplification can be promoted.

ここで、図１３に示す構造を採用すると、画素電極５２のパターニングの工程で画素電極５２をエッチングによりパターニングする際に、画素電極５２のエッチング液にドレイン電極５８とソース電極５７も浸漬されることになるが、ＩＺＯまたはＩＴＺＯからなる画素電極５２をエッチングするためのエッチング液として、先に説明の如くシュウ酸や塩酸など、ドレイン電極５８およびソース電極５７の構成金属材料を損傷させないものを選択できるので、ドレイン電極５８とソース電極５７を損傷させることがない。   Here, when the structure shown in FIG. 13 is adopted, when the pixel electrode 52 is patterned by etching in the patterning process of the pixel electrode 52, the drain electrode 58 and the source electrode 57 are also immersed in the etching solution of the pixel electrode 52. However, as the etching solution for etching the pixel electrode 52 made of IZO or ITZO, one that does not damage the constituent metal materials of the drain electrode 58 and the source electrode 57 such as oxalic acid or hydrochloric acid can be selected as described above. Therefore, the drain electrode 58 and the source electrode 57 are not damaged.

また、同様に画素電極５２のパターニングの工程で画素電極５２をエッチングによりパターニングする際に、画素電極５２のエッチング液にソース配線Ｓの端部ＳＥ３とゲート配線Ｇの端部ＧＥ３も浸漬されることになるが、ＩＺＯまたはＩＴＺＯからなる画素電極５２をエッチングするためのエッチング液として、先に説明の如くシュウ酸や塩酸など、ソース配線Ｓの端部ＳＥ３とゲート配線Ｇの端部ＧＥ３の構成金属材料を損傷させないものを選択できるので、ソース配線Ｓの端部ＳＥ３とゲート配線Ｇの端部ＧＥ３を損傷させることなくソース端子とゲート端子を形成することができる。   Similarly, when the pixel electrode 52 is patterned by etching in the patterning process of the pixel electrode 52, the end portion SE3 of the source wiring S and the end portion GE3 of the gate wiring G are also immersed in the etching solution of the pixel electrode 52. However, as an etchant for etching the pixel electrode 52 made of IZO or ITZO, the constituent metals of the end portion SE3 of the source wiring S and the end portion GE3 of the gate wiring G such as oxalic acid and hydrochloric acid as described above are used. Since a material that does not damage the material can be selected, the source terminal and the gate terminal can be formed without damaging the end portion SE3 of the source wiring S and the end portion GE3 of the gate wiring G.

以下に、図１４ないし図１８を基に、図１３と図１９に示す構造の薄膜トランジスタ（アレイ）基板を５枚のマスクを用いて製造する方法について説明する。ガラス等の透明基板１上に前述の金属材料からなる金属膜を形成し、この金属膜を１枚目のマスクを用いるフォトリソ工程によりパターニングして図１４に示すようにゲート配線Ｇとゲート電極５３とゲート配線の端部ＧＥ３を形成する。   A method of manufacturing the thin film transistor (array) substrate having the structure shown in FIGS. 13 and 19 using five masks will be described below with reference to FIGS. A metal film made of the above-described metal material is formed on a transparent substrate 1 such as glass, and this metal film is patterned by a photolithography process using a first mask to form a gate wiring G and a gate electrode 53 as shown in FIG. And an end portion GE3 of the gate wiring is formed.

次にこれらの上にゲート絶縁膜５４とポリシリコンまたはアモルファスシリコン等からなる半導体能動膜５５１とオーミックコンタクト膜５６１を図１５に示すように積層し、これらを２枚目のマスクを用いるフォトリソ工程でパターニングしてゲート電極５３上のゲート絶縁膜５４上の半導体能動膜５５１とオーミックコンタクト膜５６１のみを図１６に示すように残して他の部分は除去する。次にこれらの上に図１７に示すように金属膜５９を積層するとともに、３枚目のマスクを用いるフォトリソ工程において金属膜５９をパターニングして図１８に示すように半導体能動膜５５の一側端部にオーミックコンタクト膜５６１を介して半導体能動膜５５の一側端部に先端部を重ねるソース電極５７を形成し、同時に半導体能動膜５５の他側端部にオーミックコンタクト膜５６を介して半導体能動膜５５の他側端部に先端部を重ねるドレイン電極５８を形成する。   Next, a gate insulating film 54, a semiconductor active film 551 made of polysilicon or amorphous silicon, and an ohmic contact film 561 are laminated on them as shown in FIG. 15, and these are formed by a photolithography process using a second mask. By patterning, only the semiconductor active film 551 and the ohmic contact film 561 on the gate insulating film 54 on the gate electrode 53 are left as shown in FIG. Next, a metal film 59 is laminated on them as shown in FIG. 17, and the metal film 59 is patterned in a photolithography process using a third mask to form one side of the semiconductor active film 55 as shown in FIG. A source electrode 57 is formed on one end of the semiconductor active film 55 at one end via an ohmic contact film 561, and at the same time a semiconductor electrode is formed on the other end of the semiconductor active film 55 via an ohmic contact film 56. A drain electrode 58 is formed on the other side end of the active film 55 so as to overlap the tip.

次に、４枚目のマスクを用いるフォトリソ工程により、ゲート配線Ｇの端部ＧＥ３とソース配線Ｓの端部ＳＥ３の周囲のゲート絶縁膜５４を図１８に示すように除去する。次にこれらの上にＩＺＯ層またはＩＴＺＯ層を全体に積層してから５枚目のマスクを用いるフォトリソ工程によりパターニングして図１９に示すように画素電極５２を形成すると同時に、図２０に示すようにソース配線Ｓの端部ＳＥ３側にソース端子６２を図１９に示すようにゲート配線Ｇの端部ＧＥ３側にゲート端子６３をそれぞれ形成する。ここで、用いるＩＺＯ層として、インジウム酸化物（ＩｎＯx）を９０％と亜鉛酸化物（ＺｎＯx）を１０％の混合物の層を例示することができる。また、ＩＺＯ層をエッチングするためのエッチング液としては、シュウ酸：（ＣＯＯＨ）2あるいは塩酸：ＨＣｌなどの酸を用いることができる。シュウ酸として、例えば、０.６ｍｏｌ／ｌの濃度のものを用いることができ、塩酸としては３.５％のものを用いることができる。また、ＩＴＺＯ層として、インジウム錫酸化物（ＩｎＯx）を８５％、錫酸化物（ＳｎＯx）を１０％、亜鉛酸化物（ＺｎＯx）を５％含有する混合物の層を例示することができる。更にこのＩＴＺＯ層をエッチングするためのエッチング液は前述のＩＺＯ層の場合と同等のものを利用できる。 Next, the gate insulating film 54 around the end portion GE3 of the gate wiring G and the end portion SE3 of the source wiring S is removed by a photolithography process using a fourth mask as shown in FIG. Next, an IZO layer or ITZO layer is laminated on the entire surface, and then patterned by a photolithography process using a fifth mask to form a pixel electrode 52 as shown in FIG. 19, and at the same time as shown in FIG. A source terminal 62 is formed on the end SE3 side of the source wiring S, and a gate terminal 63 is formed on the end GE3 side of the gate wiring G as shown in FIG. Here, as the IZO layer used, indium oxide (InO x) 90% zinc oxide (ZnO x) can be illustrated a layer of 10% of the mixture. As an etchant for etching the IZO layer, an acid such as oxalic acid: (COOH) 2 or hydrochloric acid: HCl can be used. For example, oxalic acid having a concentration of 0.6 mol / l can be used, and hydrochloric acid having a concentration of 3.5% can be used. Further, it is possible to as ITZO layer, indium tin oxide (InO x) 85%, tin oxide (SnO x) 10%, illustrating the layers of a mixture containing zinc oxide (ZnO x) 5% . Further, an etching solution for etching the ITZO layer can be the same as that used for the IZO layer.

前述のＩＺＯ層またはＩＴＺＯ層を前記のエッチング液でエッチングする際、ソース配線Ｓとソース電極５７とゲート電極５８がエッチング液に浸漬されることとなるが、シュウ酸をエッチング液として用いる場合は、Ａｌ、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗなどの金属からあるいはこれらの合金からソース配線Ｓとソース電極５７とゲート電極５８を形成することができるとともに、塩酸をエッチング液として用いる場合は、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗなどの金属からあるいはこれらの合金からソース配線Ｓとソース電極５７とゲート電極５８を形成することができる。ただし、塩酸をエッチング液として用いた場合に配線用あるいは電極用としてＡｌを用いるとＡｌが損傷するので好ましくない。なお、ＩＴＺＯ層を用いる場合、ＩＴＺＯ層を成膜法で形成した段階では非晶質であり抵抗が高いので、エッチング処理終了後、適切な工程において２００℃以上に加熱する熱処理を施してＩＴＺＯ層の接続部分（表面部分）を低抵抗化しておくことが必要となる。   When the aforementioned IZO layer or ITZO layer is etched with the etching solution, the source wiring S, the source electrode 57, and the gate electrode 58 are immersed in the etching solution. When oxalic acid is used as the etching solution, When the source wiring S, the source electrode 57 and the gate electrode 58 can be formed from a metal such as Al, Cu, Mo, Cr, Ti, Ta, W or an alloy thereof, and hydrochloric acid is used as an etching solution, The source wiring S, the source electrode 57, and the gate electrode 58 can be formed from a metal such as Cu, Mo, Cr, Ti, Ta, or W or an alloy thereof. However, when hydrochloric acid is used as an etching solution, using Al for wiring or electrodes is not preferable because Al is damaged. Note that when the ITZO layer is used, it is amorphous and has high resistance at the stage where the ITZO layer is formed by a deposition method. Therefore, after the etching process is completed, heat treatment is performed by heating to 200 ° C. or higher in an appropriate process. It is necessary to reduce the resistance of the connecting portion (surface portion).

以上の工程により図１９に断面構造を示す薄膜トランジスタＴ５を得ることができる。このように得られた薄膜トランジスタＴ５は、画素電極５２が直接ドレイン電極５８に接続されるとともに、ソース端子６２がソース配線Ｓにゲート端子６３がゲート配線Ｇにそれぞれ直接接続されているので、ソース電極５７とドレイン電極５８の上に従来必要であった絶縁膜としてのパッシベーション膜を省略することができ、このパッシベーション膜に従来形成していたコンタクトホールも不要になるので、先に説明したように工程の簡略化に寄与する。より具体的には、パッシベーション膜そのものを形成する工程と、コンタクトホール形成用の露光工程とドライエッチング工程とストライプ工程と洗浄工程を省略することができる。   Through the above steps, a thin film transistor T5 having a cross-sectional structure shown in FIG. 19 can be obtained. In the thin film transistor T5 thus obtained, the pixel electrode 52 is directly connected to the drain electrode 58, and the source terminal 62 is directly connected to the source line S and the gate terminal 63 is directly connected to the gate line G. A passivation film as an insulating film which has been conventionally required can be omitted on the 57 and the drain electrode 58, and a contact hole which has been conventionally formed in the passivation film is also unnecessary. Contributes to simplification. More specifically, the step of forming the passivation film itself, the exposure step for forming the contact hole, the dry etching step, the stripe step, and the cleaning step can be omitted.

複数枚のガラス基板上に、室温成膜、Ｏ2分圧６.３×１０-3Ｐａ（５×１０-5Torr）の条件でインジウム錫酸化物膜（ＩＴＯ膜、Ｉｎ：Ｓｎ＝９２ａｔ％：８ａｔ％、厚さ１２００Å）とインジウム錫亜鉛酸化物皮膜「ＩＴＺＯ膜：Ｉｎ2Ｏ3-ＳｎＯ2-ＺｎＯ膜」（Ｉｎ：Ｓｎ：Ｚｎ＝８８ａｔ％：９ａｔ％：３ａｔ％、厚さ１２００Å）と、インジウム亜鉛酸化物皮膜（ＩＺＯ膜：Ｉｎ：Ｚｎ＝８２ａｔ％：１８ａｔ％、厚さ１２００Å）のいずれかを個々にスパッタ装置で形成し、各皮膜のＸ線回折ピークを求めた。ここで用いたターゲットは、ＩＴＯ膜の場合はＩｎ：Ｓｎ＝９０ａｔ％：１０ａｔ％の組成のターゲット、ＩＴＺＯ膜の場合は、Ｉｎ：Ｓｎ：Ｚｎ＝８５ａｔ％：１０ａｔ％：５ａｔ％の組成のターゲット、ＩＺＯ膜の場合はＩｎ：Ｚｎ＝８３ａｔ％：１７ａｔ％の組成のターゲットとした。また、インジウム亜鉛皮膜とインジウム錫亜鉛皮膜については、２０％Ｈ2／Ｎ2の雰囲気のアニール炉において２５０℃に２時間加熱する熱処理を施した後のＸ線回折ピークも求めた。図２１にＩＴＯ膜の結果を示し、図２２にＩＴＺＯ膜の結果を示し、図２３にＩＺＯ膜の結果を示す。 Indium tin oxide film (ITO film, In: Sn = 92 at%) on a plurality of glass substrates under the conditions of room temperature film formation and O 2 partial pressure of 6.3 × 10 −3 Pa (5 × 10 −5 Torr) : 8 at%, thickness 1200 mm) and indium tin zinc oxide film “ITZO film: In 2 O 3 —SnO 2 —ZnO film” (In: Sn: Zn = 88 at%: 9 at%: 3 at%, thickness 1200 mm) And an indium zinc oxide film (IZO film: In: Zn = 82 at%: 18 at%, thickness 1200 mm) were individually formed by a sputtering apparatus, and the X-ray diffraction peak of each film was obtained. The target used here is an In: Sn = 90 at%: 10 at% target in the case of an ITO film, and an In: Sn: Zn = 85 at%: 10 at%: 5 at% target in the case of an ITZO film. In the case of an IZO film, a target having a composition of In: Zn = 83 at%: 17 at% was used. Further, for the indium zinc film and the indium tin zinc film, the X-ray diffraction peak after heat treatment was performed by heating to 250 ° C. for 2 hours in an annealing furnace in an atmosphere of 20% H 2 / N 2 was also obtained. FIG. 21 shows the result of the ITO film, FIG. 22 shows the result of the ITZO film, and FIG. 23 shows the result of the IZO film.

図２１と図２２と図２３に示す結果から、室温成膜した場合、ＩＴＯ膜は結晶性を示し、ＩＴＺＯ膜とＩＺＯ膜はいずれもブロードな曲線を示すアモルファス膜であることが判明した。また、ＩＴＺＯ膜は熱処理を施すと結晶化するが、ＩＺＯ膜は熱処理を施しても結晶化しないことが判明した。以上のことから、本発明に係る組成のＩＴＺＯ膜は、成膜状態ではアモルファス状態であるがこれを熱処理することで結晶化できることが明らかになった。また、ＩＴＺＯ膜は成膜のままのアモルファス状態において６００×１０-6Ω・ｃｍの抵抗を示したが、熱処理後は２５０×１０-6Ω・ｃｍの抵抗となり、アモルファス状態から結晶化することで抵抗値が減少することを確認できた。 From the results shown in FIG. 21, FIG. 22 and FIG. 23, it was found that when the film was formed at room temperature, the ITO film showed crystallinity, and the ITZO film and the IZO film were both amorphous films showing broad curves. It was also found that the ITZO film crystallizes when heat-treated, but the IZO film does not crystallize even when heat-treated. From the above, it has been clarified that the ITZO film having the composition according to the present invention is in an amorphous state in a film formation state but can be crystallized by heat treatment. In addition, the ITZO film exhibited a resistance of 600 × 10 −6 Ω · cm in the amorphous state as it was formed, but after the heat treatment, the resistance became 250 × 10 −6 Ω · cm and should be crystallized from the amorphous state. It was confirmed that the resistance value decreased.

図２４は本発明に係るインジウム錫亜鉛酸化物膜の熱処理後の状態がアモルファス相状態となるか、多結晶状態となるかを示すグラフである。図２４のグラフの縦軸においてＺｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）[ａｔ％]は、亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率を示すもので、横軸のＳｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）[ａｔ％]は亜鉛とインジウムと錫の合計量に対する錫の原子数率を示す。   FIG. 24 is a graph showing whether the indium tin zinc oxide film according to the present invention is in an amorphous phase state or a polycrystalline state after heat treatment. In the vertical axis of FIG. 24, Zn / (In + Sn + Zn) [at%] indicates the atomic ratio of zinc to the total amount of zinc, indium and tin, and the horizontal axis is Sn / (In + Sn + Zn) [at%]. Indicates the atomic ratio of tin to the total amount of zinc, indium and tin.

図２４に描いたａ線は亜鉛とインジウムと錫の合計量に対するＺｎ：１ａｔ％の組成を示し、ｂ線は亜鉛とインジウムと錫の合計量に対するＺｎ：９ａｔ％の組成を示し、ｃ線は亜鉛に対する錫の原子数比が１の場合の組成を示す。図２４において、ａ線の下の組成範囲では、酸化物透明導電膜が成膜時に多結晶相となってしまい、弱酸では容易にエッチングできない組成範囲である。図２４において、ｂ線の上の組成範囲では成膜のままのアモルファス状態の膜を熱処理（アニール）してもアモルファスのままの状態を維持する組成範囲であり、接続抵抗を低抵抗化できない組成範囲である。また、図２４においてｃ線は亜鉛と錫の組成比が同一であることを示すので、電子キャリアを亜鉛が消費する割合が多くなり、ｃ線よりも上の組成範囲では電子キャリアを消費する亜鉛の量が多くなり過ぎて低抵抗接続できない組成範囲である。また、組成範囲がｃ線の下の領域であってもｃ線に近づくと抵抗が大きくなる傾向にあることを意味する。   The a line drawn in FIG. 24 shows the composition of Zn: 1 at% with respect to the total amount of zinc, indium and tin, the b line shows the composition of Zn: 9 at% with respect to the total amount of zinc, indium and tin, and the c line is The composition when the atomic ratio of tin to zinc is 1 is shown. In FIG. 24, the composition range below the a line is a composition range in which the oxide transparent conductive film becomes a polycrystalline phase during film formation and cannot be easily etched with a weak acid. In FIG. 24, the composition range above the b line is a composition range in which the amorphous state film as it is formed is kept amorphous even after heat treatment (annealing), and the connection resistance cannot be lowered. It is a range. Further, in FIG. 24, the c line indicates that the composition ratio of zinc and tin is the same, so that the ratio of consumption of electron carriers by zinc increases, and in the composition range above the c line, zinc that consumes electron carriers. This is a composition range in which a low resistance connection cannot be made due to an excessively large amount. In addition, even if the composition range is a region below the c line, it means that the resistance tends to increase as it approaches the c line.

また、図２４の縦軸の亜鉛量が１０ａｔ％であって、横軸の錫量が５ａｔ％の膜と縦軸の亜鉛量が１０ａｔ％であって、横軸の錫量が９ａｔ％の膜はいずれも３００℃に加熱する熱処理を施しても結晶化しなかった試料である。これらに対し、縦軸の亜鉛量が５ａｔ％であって、横軸の錫量が８ａｔ％の膜と縦軸の亜鉛量が５ａｔ％であって、横軸の錫量が９ａｔ％の膜はいずれも２３０℃で熱処理することで結晶化できた。更に、縦軸の亜鉛量が３ａｔ％であって、横軸の錫量が６ａｔ％の膜と縦軸の亜鉛量が３ａｔ％であって、横軸の錫量が９ａｔ％の膜はいずれも２００℃で熱処理することで結晶化できた。   Further, a film in which the vertical axis zinc amount in FIG. 24 is 10 at%, the horizontal axis tin quantity is 5 at%, and the vertical axis zinc quantity is 10 at%, and the horizontal axis tin quantity is 9 at%. These are samples that did not crystallize even when subjected to heat treatment at 300 ° C. On the other hand, a film in which the vertical axis zinc amount is 5 at%, the horizontal axis tin amount is 8 at%, and the vertical axis zinc amount is 5 at%, and the horizontal axis tin amount is 9 at%. All of them could be crystallized by heat treatment at 230 ° C. Furthermore, the film in which the vertical axis zinc amount is 3 at%, the horizontal axis tin amount is 6 at%, and the vertical axis zinc amount is 3 at%, and the horizontal axis tin amount is 9 at%. Crystallization was possible by heat treatment at 200 ° C.

以上のことから、亜鉛量を少なくすることで結晶化温度を低くできることが判明した。また、本発明に係る酸化物透明導電膜を電子機器に応用する場合、基板あるいはその上に積層する種々の膜の耐熱温度の制限から、熱処理温度はできる限り低い方が好ましい。よって、熱処理温度を低くすると同時に低接続抵抗化するためには、インジウムに対して添加する亜鉛量、錫量ともに少ない方が好ましいと考えることができる。   From the above, it has been found that the crystallization temperature can be lowered by reducing the amount of zinc. Moreover, when the oxide transparent conductive film according to the present invention is applied to an electronic device, the heat treatment temperature is preferably as low as possible from the limitation of the heat resistance temperature of the substrate or various films laminated thereon. Therefore, in order to lower the heat treatment temperature and at the same time reduce the connection resistance, it can be considered that it is preferable that both the amount of zinc and the amount of tin added to indium are small.

更に、これらの種々の条件を十分に満足させるために、亜鉛に対する錫の原子数比が１を超える条件を満たした上で、亜鉛含有量に関し、１ａｔ％以上、９ａｔ％以下の範囲内でも、２ａｔ％以上、７ａｔ％以下の範囲がより好ましく、錫含有量に関し、２０ａｔ％以下の範囲でも５ａｔ％以上、１０ａｔ％以下の範囲がより好ましい。   Furthermore, in order to satisfactorily satisfy these various conditions, after satisfying the condition that the atomic ratio of tin to zinc exceeds 1, the zinc content is within the range of 1 at% or more and 9 at% or less. The range of 2 at% or more and 7 at% or less is more preferable, and regarding the tin content, the range of 5 at% or more and 10 at% or less is more preferable even in the range of 20 at% or less.

次に、図２５は先の成膜したまま（as.depo状態）のＩＴＺＯ膜において、亜鉛添加量（Ｚｎ添加量）を５ａｔ％に固定した場合に錫含有量の大小に応じた６０秒でのエッチング量の変化を測定した結果を示す。エッチング液は３.５％濃度の塩酸溶液（弱酸溶液）を用いた。図２５に示す結果から、Ｓｎの添加量が多いほどエッチング量は低下することが明らかである。よって本発明に係る酸化物透明導電膜を用いて微細配線化するためには、錫添加量を調節することでエッチングレート（Ｅ／Ｒ）を適宜選択できることで対応可能であることが判明した。ただし、Ｓｎ添加量２０ａｔ％において得られるエッチング量は小さいので、これ以上Ｓｎ添加量を増加してもエッチング時間が長くなり、加工時間が増えるので、添加量の上限を２０ａｔ％とすることが好ましい。   Next, FIG. 25 shows the ITZO film as-deposited (as.depo state) in 60 seconds corresponding to the tin content when the zinc addition amount (Zn addition amount) is fixed at 5 at%. The result of having measured the change of the etching amount of is shown. The etchant used was a 3.5% strength hydrochloric acid solution (weak acid solution). From the results shown in FIG. 25, it is clear that the etching amount decreases as the amount of Sn added increases. Therefore, it was found that the fine wiring using the oxide transparent conductive film according to the present invention can be handled by appropriately selecting the etching rate (E / R) by adjusting the amount of tin added. However, since the etching amount obtained when the Sn addition amount is 20 at% is small, the etching time becomes longer and the processing time increases even if the Sn addition amount is further increased. Therefore, the upper limit of the addition amount is preferably 20 at%. .

図２６は先の成膜したままのＩＴＺＯ膜において、亜鉛添加量（Ｚｎ添加量）を３ａｔ％、錫添加量（Ｓｎ）を９ａｔ％に設定した場合に得られた酸化物透明導電膜の透過率の波長依存性を示す。図２６に示す結果から、本発明に係る酸化物透明導電膜は、可視光域（大略４５０ｎｍ〜７５０ｎｍ）において９０％を超える優れた透過率を示していることが明らかである。この値は従来から用いられているインジウム錫酸化物膜の透明導電膜と同等か、波長に応じてはそれ以上に優れたものである。従って、本発明に係る酸化物透明導電膜を液晶パネル用の画素電極や透明配線として用いても明るい表示を得ることができることが明らかである。   FIG. 26 shows the transmission of the transparent oxide conductive film obtained when the zinc addition amount (Zn addition amount) is set to 3 at% and the tin addition amount (Sn) is set to 9 at% in the ITZO film as it is formed. The wavelength dependence of the rate is shown. From the results shown in FIG. 26, it is clear that the oxide transparent conductive film according to the present invention exhibits excellent transmittance exceeding 90% in the visible light region (approximately 450 nm to 750 nm). This value is equivalent to that of a transparent conductive film of an indium tin oxide film that has been used conventionally, or more excellent depending on the wavelength. Therefore, it is clear that a bright display can be obtained even when the transparent oxide conductive film according to the present invention is used as a pixel electrode or a transparent wiring for a liquid crystal panel.

図２７は先の組成のＩＴＺＯ膜において、成膜のままの膜の抵抗値とアニール後の膜の抵抗値に対する成膜雰囲気中の酸素分圧（Ｏ2分圧）依存性を測定した結果と、アモルファス状態のＩＴＯ膜のエッチングレート（Ｅ／Ｒ）に及ぼす酸素分圧依存性を示す。ＩＴＯ膜においても酸素分圧の微調整によってエッチングレート（Ｅ／Ｒ）の低いアモルファス状態のａ-ＩＴＯ膜を得ることができるが、酸素分圧の調整を厳密に行わないと、部分的にエッチングレート（Ｅ／Ｒ）の異なるａ-ＩＴＯ膜が生成されてしまう傾向がある。これは、ａ-ＩＴＯ膜をエッチングして配線を形成する場合に、成膜時の酸素分圧のばらつきによりエッチングむらを生じやすいａ-ＩＴＯ膜となり易く、ａ-ＩＴＯ膜では膜質により微細配線を精密に得ることが難しいことを意味する。 FIG. 27 shows the result of measuring the dependence of the resistance value of the as-deposited film and the resistance value of the annealed film on the oxygen partial pressure (O 2 partial pressure) in the deposition atmosphere in the ITZO film having the above composition. 2 shows the oxygen partial pressure dependence on the etching rate (E / R) of an amorphous ITO film. An amorphous a-ITO film with a low etching rate (E / R) can be obtained by finely adjusting the oxygen partial pressure in the ITO film, but if the oxygen partial pressure is not adjusted precisely, etching is partially performed. There is a tendency that a-ITO films having different rates (E / R) are generated. This is because when an a-ITO film is etched to form a wiring, an a-ITO film is likely to cause uneven etching due to variations in oxygen partial pressure during film formation. It means that it is difficult to obtain precisely.

図２８はＴＣＰ接続を行った後、信頼性試験を行った結果を示す。また、各測定値は以下の表１に示す。表１のＴＣＰ抵抗とは、ＴＣＰによる接続（幅４０×１０-6ｃｍの金属端子電極との接続）を行い、任意の２本間の抵抗値を測定したものであり、ＴＣＰ接続による金属端子との接続部分５０本の平均値を示している。信頼性試験とは高温高湿（８０℃、９０％ＲＨ、２４０時間）後の抵抗値を測定したものである。 FIG. 28 shows the result of a reliability test after TCP connection. Each measured value is shown in Table 1 below. The TCP resistance in Table 1 is a connection by TCP (connection with a metal terminal electrode having a width of 40 × 10 −6 cm), and a resistance value between any two is measured. The average value of 50 connection parts is shown. The reliability test is a measurement of a resistance value after high temperature and high humidity (80 ° C., 90% RH, 240 hours).

「表１」
Ｈ2アニール 膜構造 初期ＴＣＰ抵抗 信頼性試験後
ＩＴＯ膜 無し 多結晶 〇 １.１Ω 〇１.９Ω
ａ−ＩＴＯ膜 有り 多結晶 〇 １.４Ω 〇２.０Ω
ＩＴＺＯ膜 有り 多結晶 〇 ３.７Ω 〇２.３Ω
ＩＺＯ膜 無し 非晶質 × ７.４Ω ×４１.３Ω
ＩＴＺＯ膜 無し 非晶質 （× ７.４Ω） （×４１.３Ω） "Table 1"
H 2 annealed film structure Initial TCP resistance After reliability test ITO film None Polycrystalline ○ 1.1Ω ○ 1.9Ω
a-ITO film Available Polycrystalline ○ 1.4Ω ○ 2.0Ω
ITZO film Yes Polycrystalline ○ 3.7Ω ○ 2.3Ω
No IZO film Amorphous × 7.4Ω × 41.3Ω
ITZO film None Amorphous (× 7.4Ω) (× 41.3Ω)

これらの結果から、ＩＺＯ膜でもａ-ＩＴＯ膜でも接触抵抗が経時的に大気中において上昇してゆくことが判明した。また、アニール処理によりａ-ＩＴＯは結晶化し、接触抵抗が低いまま安定することが判明した。なお、表１には記載されていないが、アニールしたＩＺＯ膜はＸ線回折ではアモルファスであることが判明し、接触抵抗は改善されるものの、ＩＴＯ膜と同程度まで改善はされなかった。 なお、信頼性試験として、高温ドライ８０℃、１０％ＲＨ、２４０Ｈの環境でも同等の試験を行ったが図２８に示す結果と全く同じ結果を得ることができた。 これらの試験結果から、アモルファス状態のＩＴＺＯ膜をアニールすることで低抵抗化することができ、しかも環境試験後においても低抵抗を保持できることが判明した。   From these results, it was found that the contact resistance of the IZO film and the a-ITO film increases in the air over time. It was also found that a-ITO was crystallized by the annealing treatment and stabilized with a low contact resistance. Although not shown in Table 1, the annealed IZO film was found to be amorphous by X-ray diffraction, and although the contact resistance was improved, it was not improved to the same extent as the ITO film. As a reliability test, an equivalent test was performed in an environment of high temperature dry 80 ° C., 10% RH, 240H, but the same result as shown in FIG. 28 could be obtained. From these test results, it was found that the resistance can be lowered by annealing the ITZO film in an amorphous state, and that the low resistance can be maintained even after the environmental test.

以上説明したように本発明は、薄膜トランジスタ基板において、ソース配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続させることにより、ソース配線上に従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要にすることができる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。また、薄膜トランジスタ基板において、ゲート配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるゲート端子を直接接続させることにより、あるいは、ドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させることにより、従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要にすることができる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。   As described above, according to the present invention, in the thin film transistor substrate, the source terminal made of indium tin zinc oxide or indium zinc oxide is directly connected to the source wiring, thereby insulating the passivation film or the like conventionally required on the source wiring. A film can be dispensed with, and a contact hole conventionally required for the insulating film can be dispensed with. Therefore, the process for forming the insulating film can be omitted, and the process necessary for forming the contact hole is not necessary, and the process can be simplified. Further, in the thin film transistor substrate, a gate terminal made of indium tin zinc oxide or indium zinc oxide is directly connected to the gate wiring, or a pixel electrode made of indium tin zinc oxide or indium zinc oxide is connected to the drain electrode. By directly connecting, an insulating film such as a passivation film which has been conventionally required can be eliminated, and a contact hole which has been conventionally required for the insulating film can be eliminated. Therefore, the process for forming the insulating film can be omitted, and the process necessary for forming the contact hole is not necessary, and the process can be simplified.

前述の各構造において、ソース配線、ゲート配線またはドレイン電極が、アルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金からなることが好ましい。これらの材料を選択することにより、インジウム亜鉛酸化物をエッチングする際のエッチング液でソース配線、ゲート配線、またはドレイン電極を損傷されないようにすることが可能となる。   In each of the structures described above, the source wiring, the gate wiring, or the drain electrode is preferably made of any one of aluminum, copper, molybdenum, chromium, titanium, tantalum, and tungsten, or an alloy thereof. By selecting these materials, it is possible to prevent the source wiring, the gate wiring, or the drain electrode from being damaged by the etching solution for etching indium zinc oxide.

また、先に記載の構造のソース配線とゲート配線とドレイン電極を有し、先に記載のソース端子とゲート端子と画素電極を有する薄膜トランジスタアレイ基板であるならば、従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要にすることができる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。より具体的には、パッシベーション膜そのものを形成する工程と、コンタクトホール形成用の露光工程とドライエッチング工程とストライプ工程と洗浄工程を省略することができる。   In addition, if the thin film transistor array substrate has the source wiring, the gate wiring, and the drain electrode having the structure described above, and the source terminal, the gate terminal, and the pixel electrode described above, a conventionally required passivation film or the like can be used. An insulating film can be dispensed with, and a contact hole that is conventionally necessary for the insulating film can be dispensed with. Therefore, the process for forming the insulating film can be omitted, and the process necessary for forming the contact hole is not necessary, and the process can be simplified. More specifically, the step of forming the passivation film itself, the exposure step for forming the contact hole, the dry etching step, the stripe step, and the cleaning step can be omitted.

そして、この構造の薄膜トランジスタアレイ基板を備えた液晶表示装置にあっては、従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要にすることができる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。   In the liquid crystal display device having the thin film transistor array substrate having this structure, an insulating film such as a passivation film which has been conventionally required can be made unnecessary, and a contact hole which has been conventionally required for the insulating film is also unnecessary. Can be. Therefore, the process for forming the insulating film can be omitted, and the process necessary for forming the contact hole is not necessary, and the process can be simplified.

本発明に係る薄膜トランジスタ基板の第１実施形態の要部を示す平面略図。1 is a schematic plan view showing a main part of a first embodiment of a thin film transistor substrate according to the present invention. 図１に示す薄膜トランジスタ基板の第１実施形態の要部断面図。FIG. 2 is a cross-sectional view of a main part of the first embodiment of the thin film transistor substrate shown in FIG. 1. 図１に示す薄膜トランジスタ基板の第１実施形態の一部断面図。FIG. 2 is a partial cross-sectional view of the first embodiment of the thin film transistor substrate shown in FIG. 1. 図１〜図３に示す第１実施形態の構造を製造する方法を説明するためのもので、基板上に半導体膜と絶縁膜を積層した状態を示す断面図。Sectional drawing which is for demonstrating the method to manufacture the structure of 1st Embodiment shown in FIGS. 1-3, and has laminated | stacked the semiconductor film and the insulating film on the board | substrate. 同方法を説明するためのもので、基板上にゲート絶縁膜とゲート電極を形成した状態を示す断面図。Sectional drawing which shows the state which formed the gate insulating film and the gate electrode on the board | substrate for demonstrating the method. 同方法を説明するためのもので、基板上に絶縁膜を形成した状態を示す断面図。Sectional drawing which shows the state which formed the insulating film on the board | substrate for demonstrating the method. 同方法を説明するためのもので、基板上の絶縁膜にコンタクトホールを形成し、ソース電極とドレイン電極を半導体能動膜に接続した状態を示す断面図。Sectional drawing which shows the state which formed the contact hole in the insulating film on a board | substrate for the same method, and connected the source electrode and the drain electrode to the semiconductor active film. 同方法を説明するためのもので、ソース配線端部にソース端子をドレイン電極端部に画素電極を各々直接接続した状態を示す断面図。Sectional drawing which shows the state which connected the source terminal to the source wiring edge part, and the pixel electrode to the drain electrode edge part each for the same method. 本発明に係る薄膜トランジスタ基板の第２実施形態の要部を示す平面略図。FIG. 5 is a schematic plan view showing a main part of a second embodiment of a thin film transistor substrate according to the present invention. 図９に示す第２実施形態の構造を製造する方法を説明するためのもので、基板上にゲート電極とゲート配線を形成した状態を示す断面図。Sectional drawing which is for demonstrating the method to manufacture the structure of 2nd Embodiment shown in FIG. 9, and has formed the gate electrode and gate wiring on the board | substrate. 同方法を説明するためのもので、基板上にゲート絶縁膜と半導体能動膜とオーミックコンタクト膜と金属膜を形成した状態を示す断面図。Sectional drawing which shows the state which formed the gate insulating film, the semiconductor active film, the ohmic contact film | membrane, and the metal film on the board | substrate for demonstrating the method. 同方法を説明するためのもので、図１２Ａは基板上の金属膜とオーミックコンタクト膜とゲート絶縁膜の必要部分をパターニングした状態を示す断面図、図１２Ｂは画素電極と端子を形成して得られた薄膜トランジスタの第２実施形態を示す断面図。FIG. 12A is a sectional view showing a state in which necessary portions of the metal film, ohmic contact film, and gate insulating film on the substrate are patterned, and FIG. 12B is obtained by forming pixel electrodes and terminals. Sectional drawing which shows 2nd Embodiment of the obtained thin-film transistor. 本発明に係る薄膜トランジスタ基板の第３実施形態の要部を示す平面略図。FIG. 6 is a schematic plan view showing a main part of a third embodiment of a thin film transistor substrate according to the present invention. 図１３示す第３実施形態の構造を製造する方法を説明するためのもので、基板上にゲート電極とゲート配線とを形成した状態を示す断面図である。FIG. 14 is a cross-sectional view illustrating a state in which a gate electrode and a gate wiring are formed on a substrate for explaining a method of manufacturing the structure of the third embodiment shown in FIG. 13. 同方法を説明するためのもので、基板上にゲート絶縁膜と半導体能動膜と金属膜を積層した状態を示す断面図。Sectional drawing which shows the state which laminated | stacked the gate insulating film, the semiconductor active film, and the metal film on the board | substrate for demonstrating the method. 同方法を説明するためのもので、基板上のゲート電極上方のゲート絶縁膜上にアイランド状のオーミックコンタクト膜と半導体能動膜を形成した状態を示す断面図。Sectional drawing which shows the state which formed the island-like ohmic contact film | membrane and the semiconductor active film on the gate insulating film above the gate electrode on a board | substrate for demonstrating the method. 同方法を説明するためのもので、基板上のオーミックコンタクト膜と半導体能動膜上に電極膜を形成した状態を示す。For explaining the method, an electrode film is formed on the ohmic contact film and the semiconductor active film on the substrate. 同方法を説明するためのもので、ゲート電極上方に薄膜トランジスタを形成した状態を示す断面図。Sectional drawing which shows the state which formed the thin-film transistor above the gate electrode for demonstrating the method. 同方法を説明するためのもので、画素電極と端子を形成して図１３に示す平面構造の薄膜トランジスタ基板を得た状態の断面図。FIG. 14 is a cross-sectional view of the state in which a pixel electrode and a terminal are formed to obtain the thin film transistor substrate having a planar structure shown in FIG. 13 for explaining the method. 図１９に示す構造の薄膜トランジスタにおいてソース配線端子部分を示す断面図。FIG. 20 is a cross-sectional view showing a source wiring terminal portion in the thin film transistor having the structure shown in FIG. 19. 図２１はＩＴＯ膜のＸ線回折試験結果を示す図。FIG. 21 is a diagram showing an X-ray diffraction test result of the ITO film. 図２２はＩＴＺＯ膜のＸ線回折試験結果を示す図。FIG. 22 is a view showing an X-ray diffraction test result of the ITZO film. 図２３はＩＺＯ膜のＸ線回折試験結果を示す図。FIG. 23 is a view showing an X-ray diffraction test result of the IZO film. 図２４は本発明に係る酸化物透明導電膜が結晶化状態あるいはアモルファス状態となる場合の亜鉛含有量依存性と錫含有量依存性を示す図。FIG. 24 is a diagram showing the zinc content dependency and the tin content dependency when the transparent oxide conductive film according to the present invention is in a crystallized state or an amorphous state. 図２５は本発明に係る酸化物透明導電膜における錫添加量に対するエッチング量依存性を示す図。FIG. 25 is a diagram showing the etching amount dependency on the tin addition amount in the oxide transparent conductive film according to the present invention. 図２６は本発明に係る酸化物透明導電膜における光透過率の波長依存性を示す図。FIG. 26 is a graph showing the wavelength dependence of light transmittance in an oxide transparent conductive film according to the present invention. 図２７は本発明に係る酸化物透明導電膜の比抵抗値に対する成膜時の酸素分圧依存性とＩＴＯ膜のエッチングレートに対する成膜時の酸素分圧依存性を示す図。FIG. 27 is a diagram showing the oxygen partial pressure dependency during film formation with respect to the specific resistance value of the oxide transparent conductive film according to the present invention and the oxygen partial pressure dependency during film formation with respect to the etching rate of the ITO film. 図２８は本発明に係る酸化物透明導電膜のＴＣＰ接続抵抗の信頼性試験結果を示す図。FIG. 28 is a view showing a reliability test result of TCP connection resistance of the oxide transparent conductive film according to the present invention. 従来の薄膜トランジスタ基板の一例を示す平面略図。1 is a schematic plan view showing an example of a conventional thin film transistor substrate. 図２９に示す従来の薄膜トランジスタ基板の要部断面図。FIG. 30 is a fragmentary cross-sectional view of the conventional thin film transistor substrate shown in FIG. 29. 図２９に示す従来の薄膜トランジスタ基板の一部断面図。FIG. 30 is a partial cross-sectional view of the conventional thin film transistor substrate shown in FIG. 29. 従来の薄膜トランジスタ基板を製造する方法を説明するためのもので、基板上にアイランド状の半導体膜と下部絶縁膜を形成した状態を示す断面図。Sectional drawing which is for demonstrating the method of manufacturing the conventional thin-film transistor substrate, and shows the state which formed the island-shaped semiconductor film and the lower insulating film on the board | substrate. 同方法を説明するためのもので、下部絶縁膜上にゲート絶縁膜とゲート電極を形成した状態を示す断面図。Sectional drawing which shows the state which formed the gate insulating film and the gate electrode on the lower insulating film for demonstrating the method. 同方法を説明するためのもので、ソース電極とドレイン電極を形成した状態を示す断面図。Sectional drawing which shows the state which formed the source electrode and the drain electrode for demonstrating the method. 同方法を説明するためのもので、パッシベーション膜を形成した状態を示す断面図。Sectional drawing which shows the state which formed the passivation film for demonstrating the method. 同方法を説明するためのもので、パッシベーション膜にコンタクトホールを形成した状態を示す断面図。Sectional drawing which shows the state which formed the contact hole in the passivation film for demonstrating the method. 同方法を説明するためのもので、ＩＴＯの画素電極と端子電極を形成した状態を示す断面図。Sectional drawing which shows the state which formed the pixel electrode and terminal electrode of ITO for demonstrating the method.

符号の説明Explanation of symbols

Ｅ・・・液晶表示装置、Ｈ１、Ｈ３、Ｈ５・・・薄膜トランジスタアレイ基板、Ｓ・・・ソース配線、Ｇ・・・ゲート配線、１・・・基板、２…画素電極、１２、４２、６２・・・ソース端子、１３、４３、６３・・・ゲート端子、１５・・・対向基板、Ｔ１、Ｔ２、Ｔ３、Ｔ５・・・薄膜トランジスタ、１０、２９、３８、５８・・・ドレイン電極、１１、２８、３７、５７・・・ソース電極。   E ... Liquid crystal display device, H1, H3, H5 ... Thin film transistor array substrate, S ... Source wiring, G ... Gate wiring, 1 ... Substrate, 2 ... Pixel electrode, 12, 42, 62 ... Source terminal, 13, 43, 63 ... Gate terminal, 15 ... Counter substrate, T1, T2, T3, T5 ... Thin film transistor, 10, 29, 38, 58 ... Drain electrode, 11 , 28, 37, 57 ... source electrodes.

Claims (10)

ソース配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続させていることを特徴とする薄膜トランジスタ基板。 A thin film transistor substrate, wherein a source terminal made of indium tin zinc oxide or indium zinc oxide is directly connected to a source wiring. 前記ソース配線がアルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金であることを特徴とする請求項１記載の薄膜トランジスタ基板。 2. The thin film transistor substrate according to claim 1, wherein the source wiring is one of aluminum, copper, molybdenum, chromium, titanium, tantalum and tungsten, or an alloy thereof. ゲート配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるゲート端子を直接接続させていることを特徴とする薄膜トランジスタ基板。 A thin film transistor substrate, wherein a gate terminal made of indium tin zinc oxide or indium zinc oxide is directly connected to a gate wiring. 前記ゲート配線がアルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金であることを特徴とする請求項３記載の薄膜トランジスタ基板。 4. The thin film transistor substrate according to claim 3, wherein the gate wiring is one of aluminum, copper, molybdenum, chromium, titanium, tantalum, and tungsten, or an alloy thereof. 複数の画素電極をそれぞれスイッチングする薄膜トランジスタを成すドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させていることを特徴とする薄膜トランジスタ基板。 A thin film transistor substrate, wherein a pixel electrode made of indium tin zinc oxide or indium zinc oxide is directly connected to a drain electrode forming a thin film transistor for switching a plurality of pixel electrodes. 前記ドレイン電極がアルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金であることを特徴とする請求項５記載の薄膜トランジスタ基板。 6. The thin film transistor substrate according to claim 5, wherein the drain electrode is made of any one of aluminum, copper, molybdenum, chromium, titanium, tantalum, and tungsten, or an alloy thereof. 少なくとも表面が絶縁性である基板上に複数のゲート配線と複数のソース配線とをマトリクス状に形成し、これら配線によって囲まれた各領域に画素電極をそれぞれ設けるとともに、該画素電極と前記ゲート配線及び前記ソース配線とに接続させてそれぞれ前記画素電極のスイッチング素子としての薄膜トランジスタを設け、前記ゲート配線のそれぞれにインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるゲート端子を直接接続し、前記ソース配線のそれぞれにインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続し、前記薄膜トランジスタを成すドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させたことを特徴とする薄膜トランジスタ基板。 A plurality of gate wirings and a plurality of source wirings are formed in a matrix on a substrate having an insulating surface at least, and a pixel electrode is provided in each region surrounded by the wirings. The pixel electrode and the gate wiring A thin film transistor serving as a switching element for the pixel electrode, and a gate terminal made of indium tin zinc oxide or indium zinc oxide is directly connected to each of the gate wirings. A source terminal made of indium tin zinc oxide or indium zinc oxide is directly connected to each of the electrodes, and a pixel electrode made of indium tin zinc oxide or indium zinc oxide is directly connected to the drain electrode forming the thin film transistor. A thin film transistor substrate. 前記インジウム錫亜鉛酸化物が、インジウム酸化物と錫酸化物と亜鉛酸化物とを含む複合酸化物からなり、亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が１ａｔ％ないし９ａｔ％であり、亜鉛に対する錫の原子数比が１以上であり、かつ、亜鉛とインジウムと錫との合計量に対する錫の原子数率が２０ａｔ％以下であるとともに、少なくとも一部が結晶性を有するものであることを特徴とする請求項１ないし７のいずれかに記載の薄膜トランジスタ基板。 The indium tin zinc oxide is a composite oxide containing indium oxide, tin oxide and zinc oxide, and the atomic ratio of zinc to the total amount of zinc, indium and tin is 1 at% to 9 at%. The atomic ratio of tin to zinc is 1 or more, and the atomic ratio of tin to the total amount of zinc, indium and tin is 20 at% or less, and at least a part thereof has crystallinity. 8. The thin film transistor substrate according to claim 1, wherein the thin film transistor substrate is a thin film transistor substrate. 前記亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が２ａｔ％ないし７ａｔ％であり、前記亜鉛とインジウムと錫の合計量に対する錫の原子数率が５ａｔ％ないし１０ａｔ％であることを特徴とする請求項８記載の薄膜トランジスタ基板。 The atomic ratio of zinc to the total amount of zinc, indium and tin is 2 at% to 7 at%, and the atomic ratio of tin to the total amount of zinc, indium and tin is 5 at% to 10 at%. The thin film transistor substrate according to claim 8. 液晶を挟持する一対の基板の一方の基板に請求項１ないし９のいずれか一項記載の薄膜トランジスタ基板を使用したことを特徴とする液晶表示装置。 10. A liquid crystal display device using the thin film transistor substrate according to claim 1 as one of a pair of substrates sandwiching liquid crystal.
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