JP2008079347A - Analog-to-digital converting circuit - Google Patents
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Abstract
Description
本発明は、アナログ−デジタル変換回路に関する。本発明は特に、サイクリックAD変換器の技術に関する。 The present invention relates to an analog-digital conversion circuit. The present invention particularly relates to the technology of a cyclic AD converter.
近年、携帯電話に画像撮影機能、画像再生機能、動画撮影機能、動画再生機能など様々な付加機能が搭載されるようになり、アナログ−デジタル変換回路(以下、「AD変換器」という。)の小型化や省電力化の要求が高まっている。そうしたAD変換器の一形態として、サイクリックAD変換器が知られている(例えば、特許文献1参照。)。
上記のサイクリックAD変換器は、多段パイプライン型のAD変換器と比べて構成する素子数が少ないので回路面積を抑えられる点で有利である。しかしながら、回路面積を小さくすること変換処理速度を向上させることがトレードオフの関係にあるのが通常であり、これらを両立できるような構成の効率化および電力消費の効率化がサイクリックAD変換器における課題となっている。 本発明はこうした状況に鑑みなされたものであり、その目的はAD変換器による処理を効率化させる点にある。 The above cyclic AD converter is advantageous in that the circuit area can be reduced because the number of elements to be configured is smaller than that of the multistage pipeline type AD converter. However, there is usually a trade-off relationship between reducing the circuit area and improving the conversion processing speed, and the cyclic AD converter is designed to improve the efficiency of the configuration and the power consumption so that both can be achieved. It has become a problem. The present invention has been made in view of such circumstances, and an object thereof is to improve the efficiency of processing by an AD converter.
上記課題を解決するために、本発明のある態様のアナログ−デジタル変換回路は、入力されたアナログ値を所定ビット数のデジタル値へ変換する第1AD変換部と、第1AD変換部から出力されるデジタル値をアナログ値に変換するDA変換部と、DA変換部から出力されるアナログ値と第1AD変換部に入力されたアナログ値との差を出力する減算部と、減算部の出力を増幅する増幅部と、増幅部の出力を第1AD変換部へ循環させる循環経路と、循環経路上で第1AD変換部への循環をオンまたはオフするスイッチと、増幅部の出力としてのアナログ値を所定ビット数のデジタル値に変換する第2AD変換部と、増幅部の出力を循環経路から第2AD変換部へ分岐させる分岐経路と、スイッチのオンとオフを制御する制御部と、を有する。制御部は、スイッチのオンとオフを定期的に切り替えることにより、n回循環させる間に第1AD変換部および第2AD変換部による変換回数が(n+1)回となるよう制御する。 In order to solve the above-described problem, an analog-digital conversion circuit according to an aspect of the present invention outputs a first AD conversion unit that converts an input analog value into a digital value having a predetermined number of bits, and is output from the first AD conversion unit. A DA converter that converts a digital value into an analog value, a subtractor that outputs the difference between the analog value output from the DA converter and the analog value input to the first AD converter, and amplifies the output of the subtractor An amplification unit, a circulation path for circulating the output of the amplification unit to the first AD conversion unit, a switch for turning on or off circulation to the first AD conversion unit on the circulation path, and an analog value as an output of the amplification unit by a predetermined bit A second AD conversion unit that converts the digital value into a number, a branch path that branches the output of the amplification unit from the circulation path to the second AD conversion unit, and a control unit that controls on / off of the switchThe control unit performs switching so that the number of conversions by the first AD conversion unit and the second AD conversion unit is (n + 1) times during circulation n times by periodically switching the switch on and off.
このアナログ−デジタル変換回路は、従来のサイクリックAD変換器に改良を加えたAD変換器である。特に、いわゆるサブAD変換部を複数設けており、変換処理速度が向上している。例えば、一つの入力電圧に対して変換を2回循環させる場合、その間に3回の変換を処理できるので1.5倍の速度向上を実現できる。なお、ここでいうアナログ−デジタル変換回路を2ユニット設けるとともに、一つの第2AD変換部を共用させてもよい。この場合、アナログ−デジタル変換回路のユニットごとに処理タイミングをずらすことにより、第2AD変換部を各ユニットで交互に利用してもよい。「増幅部」は、1倍の増幅率をもつサンプルホールド回路を含んでもよい。 This analog-digital conversion circuit is an AD converter obtained by improving the conventional cyclic AD converter. In particular, a plurality of so-called sub A / D conversion units are provided, and the conversion processing speed is improved. For example, when the conversion is circulated twice for one input voltage, the conversion can be processed three times in the meantime, so that the speed improvement of 1.5 times can be realized. Note that two units of the analog-digital conversion circuit referred to here may be provided, and one second AD conversion unit may be shared. In this case, the second AD converter may be alternately used in each unit by shifting the processing timing for each unit of the analog-digital conversion circuit. The “amplifying unit” may include a sample and hold circuit having an amplification factor of 1.
本発明の別の態様もまたアナログ−デジタル変換回路である。この回路は、入力されたアナログ値を所定ビット数のデジタル値へ変換する第1AD変換部と、第1AD変換部から出力されるデジタル値をアナログ値に変換するDA変換部と、DA変換部から出力されるアナログ値と第1AD変換部に入力されたアナログ値との差を出力する減算部と、減算部の出力を増幅する増幅部と、増幅部の出力を第1AD変換部へ循環させる循環経路と、
循環経路上で第1AD変換部への循環をオンまたはオフする第1のスイッチと、増幅部の出力としてのアナログ値を所定ビット数のデジタル値に変換する第2AD変換部と、増幅部の出力を循環経路から第2AD変換部へ分岐させる分岐経路と、分岐経路上で第2AD変換部への入力をオンまたはオフする第2のスイッチと、第1のスイッチおよび第2のスイッチのオンとオフを制御する制御部と、を有する。制御部は、第1のスイッチおよび第2のスイッチのうち一方をオンするときに他方をオフにし、定期的にそのオンとオフを切り替えることにより、n回循環させる間に第1AD変換部および第2AD変換部による変換回数が(n+1)回となるよう制御する。
Another embodiment of the present invention is also an analog-digital conversion circuit. The circuit includes: a first AD converter that converts an input analog value into a digital value having a predetermined number of bits; a DA converter that converts a digital value output from the first AD converter to an analog value; and a DA converter A subtractor that outputs the difference between the output analog value and the analog value input to the first AD converter, an amplifier that amplifies the output of the subtractor, and a circulation that circulates the output of the amplifier to the first AD converter Route,
A first switch for turning on or off circulation to the first AD converter on the circulation path, a second AD converter for converting an analog value as an output of the amplifier into a digital value of a predetermined number of bits, and an output of the amplifier Branch path from the circulation path to the second AD converter, a second switch that turns on or off the input to the second AD converter on the branch path, and on and off of the first switch and the second switch And a control unit for controlling. The control unit turns off one of the first switch and the second switch and periodically switches the on and off of the first switch and the second switch so that the first AD conversion unit and the second switch are circulated n times. Control is performed so that the number of conversions by the 2AD conversion unit is (n + 1) times.
このアナログ−デジタル変換回路もまた、従来のサイクリックAD変換器に改良を加えたAD変換器である。本態様においても、一つの入力電圧に対して変換を2回循環させる間に3回の変換を処理できるので1.5倍の速度向上を実現できる。なお、ここでいうアナログ−デジタル変換回路を2ユニット設けるとともに、一つの第2AD変換部を共用させてもよい。この場合、アナログ−デジタル変換回路のユニットごとに処理タイミングをずらすことにより、第2AD変換部を各ユニットで交互に利用してもよい。「増幅部」は、1倍の増幅率をもつサンプルホールド回路を含んでもよい。 This analog-digital conversion circuit is also an AD converter obtained by improving the conventional cyclic AD converter. Also in this embodiment, since the conversion can be processed three times while the conversion is circulated twice with respect to one input voltage, the speed improvement of 1.5 times can be realized. Note that two units of the analog-digital conversion circuit referred to here may be provided, and one second AD conversion unit may be shared. In this case, the second AD converter may be alternately used in each unit by shifting the processing timing for each unit of the analog-digital conversion circuit. The “amplifying unit” may include a sample and hold circuit having an amplification factor of 1.
本発明の別の態様もまたアナログ−デジタル変換回路である。この回路は、入力されたアナログ値を所定ビット数のデジタル値へ変換するAD変換部と、AD変換部から出力されるデジタル値をアナログ値に変換するDA変換部と、DA変換部から出力されるアナログ値とAD変換部に入力されたアナログ値との差を出力する減算部と、減算部の出力を増幅する増幅部と、増幅部の出力をAD変換部へ循環させる循環経路と、循環経路上でAD変換部への循環をオンまたはオフするスイッチと、スイッチのオンとオフおよびAD変換部に印加するクロックを制御する制御部と、を有する。制御部は、循環をn回繰り返すようスイッチのオンとオフを制御するとともに、n回循環させる間にAD変換部に対して(n+1)回変換させるようクロックを制御する。 Another embodiment of the present invention is also an analog-digital conversion circuit. This circuit includes an AD converter that converts an input analog value into a digital value having a predetermined number of bits, a DA converter that converts a digital value output from the AD converter to an analog value, and an output from the DA converter. A subtractor that outputs the difference between the analog value to be input and the analog value input to the AD converter, an amplifier that amplifies the output of the subtractor, a circulation path that circulates the output of the amplifier to the AD converter, and a circulation A switch for turning on or off circulation to the AD conversion unit on the path; and a control unit for controlling on / off of the switch and a clock applied to the AD conversion unit. The control unit controls turning on and off of the switch so that the circulation is repeated n times, and also controls the clock so that the AD conversion unit performs the conversion (n + 1) times during the circulation of n times.
このアナログ−デジタル変換回路もまた、従来のサイクリックAD変換器に改良を加えたAD変換器である。特に、構成する素子の制御を変えるだけで変換処理速度を改善している。その結果、本態様においても2回循環させる間に3回の変換を処理できるので1.5倍の速度向上を実現できる。 This analog-digital conversion circuit is also an AD converter obtained by improving the conventional cyclic AD converter. In particular, the conversion processing speed is improved only by changing the control of the constituent elements. As a result, even in this embodiment, since the conversion can be processed three times while being circulated twice, the speed can be improved by 1.5 times.
本発明のさらに別の態様もまたアナログ−デジタル変換回路である。この回路は、入力されたアナログ値を所定ビット数のデジタル値へ変換する第1AD変換部と、第1AD変換部から出力されるデジタル値をアナログ値に変換する第1DA変換部と、第1DA変換部から出力されるアナログ値と第1AD変換部に入力されたアナログ値との差を出力する第1減算部と、第1減算部の出力を増幅する第1増幅部と、第1増幅部の出力としてのアナログ値を所定ビット数のデジタル値に変換する第2AD変換部と、第2AD変換部から出力されるデジタル値をアナログ値に変換する第2DA変換部と、第2DA変換部から出力されるアナログ値と第2AD変換部に入力されたアナログ値との差を出力する第2減算部と、第2減算部の出力を増幅する第2増幅部と、第2増幅部の出力を第1AD変換部へ循環させる第1循環経路と、第2増幅部の出力を第2AD変換部へ循環させる第2循環経路と、第1循環経路上で第1AD変換部への循環をオンまたはオフする第1のスイッチと、第2循環経路上で第2AD変換部への循環をオンまたはオフする第2のスイッチと、第1のスイッチおよび第2のスイッチのオンとオフを制御する制御部と、を有する。制御部は、第1のスイッチと第2のスイッチのうち一方をオンするときに他方をオフし、定期的にそのオンとオフを切り替えることにより、第1AD変換部による変換と第2AD変換部による変換とを並行して実行させる。 Yet another embodiment of the present invention is also an analog-digital conversion circuit. The circuit includes a first AD converter that converts an input analog value into a digital value having a predetermined number of bits, a first DA converter that converts a digital value output from the first AD converter into an analog value, and a first DA converter. A first subtracting unit that outputs a difference between an analog value output from the unit and an analog value input to the first AD converter, a first amplifying unit that amplifies the output of the first subtracting unit, and a first amplifying unit A second AD converter that converts an analog value as an output into a digital value having a predetermined number of bits, a second DA converter that converts a digital value output from the second AD converter into an analog value, and a second DA converter A second subtracting unit that outputs a difference between the analog value input to the second AD conversion unit, a second amplifying unit that amplifies the output of the second subtracting unit, and an output of the second amplifying unit to the first AD Circulate to converter A first circulation path, a second circulation path for circulating the output of the second amplifier to the second AD converter, a first switch for turning on or off circulation to the first AD converter on the first circulation path, A second switch that turns on or off circulation to the second AD converter on the two circulation paths; and a controller that controls on and off of the first switch and the second switch. The control unit turns off one of the first switch and the second switch when the first switch and the second switch are turned on, and periodically switches on and off, thereby converting the first AD conversion unit and the second AD conversion unit. Run the conversion in parallel.
このアナログ−デジタル変換回路もまた、従来のサイクリックAD変換器に改良を加え
たAD変換器である。特に、サブAD変換部を複数設けることにより変換処理速度を向上させている。その結果、本態様においては2回循環させる間に4回の変換を処理できるので2倍の速度向上を実現できる。
This analog-digital conversion circuit is also an AD converter obtained by improving the conventional cyclic AD converter. In particular, the conversion processing speed is improved by providing a plurality of sub AD converters. As a result, in this embodiment, four conversions can be processed during two cycles, so that a double speed improvement can be realized.
本発明のさらに別の態様もまたアナログ−デジタル変換回路である。入力されたアナログ値を所定ビット数のデジタル値へ変換するAD変換部と、AD変換部から出力されるデジタル値をアナログ値に変換するDA変換部と、DA変換部から出力されるアナログ値とAD変換部に入力されたアナログ値との差を出力する減算部と、減算部の出力を増幅する増幅部と、増幅部の出力をAD変換部へ循環させる循環経路と、増幅部へ電圧を供給する経路上に設けられたスイッチと、スイッチのオンオフを制御する制御部と、を有する。制御部は、循環の回数が所定回数に達したときのAD変換部による変換時にスイッチをオフにして増幅部の動作を停止させる。 Yet another embodiment of the present invention is also an analog-digital conversion circuit. An AD converter that converts an input analog value into a digital value having a predetermined number of bits; a DA converter that converts a digital value output from the AD converter into an analog value; and an analog value output from the DA converter; A subtractor that outputs the difference from the analog value input to the AD converter, an amplifier that amplifies the output of the subtractor, a circulation path that circulates the output of the amplifier to the AD converter, and a voltage to the amplifier A switch provided on a supply path; and a control unit that controls on / off of the switch. The control unit turns off the switch at the time of conversion by the AD conversion unit when the number of circulations reaches a predetermined number of times, and stops the operation of the amplification unit.
このアナログ−デジタル変換回路もまた、従来のサイクリックAD変換器に改良を加えたAD変換器である。特に、循環中に一時的に動作していない構成に供給する電力を遮断することにより、消費電力を低減させることができる。なお、増幅器への電圧供給を遮断する代わりに、DA変換部をはじめとする他の構成への電圧供給を遮断する制御としてもよい。 This analog-digital conversion circuit is also an AD converter obtained by improving the conventional cyclic AD converter. In particular, power consumption can be reduced by cutting off the power supplied to a configuration that is not temporarily operating during circulation. In addition, it is good also as control which interrupts | blocks the voltage supply to other structures including a DA converter instead of interrupting | blocking the voltage supply to an amplifier.
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 Note that any combination of the above-described constituent elements, and those in which the constituent elements and expressions of the present invention are mutually replaced between methods, apparatuses, systems, and the like are also effective as an aspect of the present invention.
本発明によれば、サイクリックAD変換器に含まれる各構成の利用効率を向上させることができる。 ADVANTAGE OF THE INVENTION According to this invention, the utilization efficiency of each structure contained in a cyclic AD converter can be improved.
(第1実施形態)
図1は、本実施形態のAD変換器を一部に含む画像処理回路の基本的な構成を示す。CCD(Charge Coupled Device)15は、被写体からの光を取り込んで電気信号に変換し
、これをワンチップLSI(Large Scale Integration)10へ入力する。ワンチップL
SI10には、AGC(Auto Gain Control)17、AD変換器20、DSP(Digital Signal Processor)16が内蔵されている。AGC17はCCD15から受け取る電気信
号を増幅し、AD変換器20は増幅されたアナログ信号をデジタル信号に変換し、DSP16は変換されたデジタル信号に圧縮などの処理を施す。ワンチップLSI10に内蔵された各構成は所定の電圧電源から電力供給される。
(First embodiment)
FIG. 1 shows a basic configuration of an image processing circuit partially including the AD converter according to the present embodiment. A CCD (Charge Coupled Device) 15 takes light from a subject and converts it into an electrical signal, which is input to a one-chip LSI (Large Scale Integration) 10. One chip L
The
AD変換器20は、いわゆるサイクリックAD変換器であり、多段パイプライン型のAD変換器と比べて回路面積が小さい。また本実施形態においては、従来のサイクリックAD変換器と比べてAD変換の処理速度も改善されている。
The
図2は、第1実施形態のAD変換器の構成を示す。第1AD変換部32は、入力電圧のアナログ値を所定ビット数のデジタル値へ変換し、DA変換部34およびデジタル出力回路48へ出力する。DA変換部34は、入力されたデジタル値をアナログ値に変換する。第1増幅部36は、入力電圧をサンプリングするサンプルホールド回路であり、その増幅率は2倍である。減算部38は、DA変換部34から出力されるアナログ値と、第1AD変換部32に入力され第1増幅部36にサンプリングされたアナログ値との差を出力する。第2増幅部40は、減算部38の出力を増幅する。増幅率は4倍である。
FIG. 2 shows a configuration of the AD converter according to the first embodiment. The
循環経路42は、第2増幅部40の出力を第1AD変換部32へ循環させる経路であり
、一端が第1スイッチSW11と第1AD変換部32の間に接続される。第2スイッチSW12(請求項1における「スイッチ」または請求項2における「第1のスイッチ」に相当する。)は循環経路42上に設けられ、オンされたときに第2増幅部40の出力を第1AD変換部32へ循環させ、オフされたときにその循環を遮断する。
The
分岐経路44は、第2増幅部40の出力を循環経路42から第2AD変換部46へ分岐させる経路であり、循環経路42側の一端が第2スイッチSW12と第2増幅部40の間に接続される。第2AD変換部46は、第2増幅部40の出力であるアナログ値を所定ビット数のデジタル値に変換する。第3スイッチSW13(請求項2における「第2のスイッチ」に相当する。)は分岐経路44上に設けられ、オンされたときに第2増幅部40の出力を第2AD変換部46へ入力し、オフされたときにその入力を遮断する。なお、本実施形態では分岐経路44上に第3スイッチSW13が設けられた構成を説明するが、変形例においては分岐経路44上に第3スイッチSW13が設けられておらず、第2増幅部40の出力と第2AD変換部46の入力がスイッチを介さずに接続された構成であってもよい。その場合、第2スイッチSW12のオンオフにかかわらず第2AD変換部46を動作させ続けるとともに、第2AD変換部46の出力であるデジタルデータのうち有効な部分のみをデジタル出力回路48が取得する構成としてもよい。
The
制御部19は、第1AD変換部32、DA変換部34、第1増幅部36、減算部38、第2増幅部40などの各構成へ印加するクロック信号CLKを生成する。また、制御部19は第1スイッチSW11、第2スイッチSW12、および第3スイッチSW13へ印加するスイッチ制御信号SWを生成する。制御部19は、第2スイッチSW12および第3スイッチSW13のうち一方をオンするときに他方をオフにし、定期的にそのオンとオフを切り替える。
The
以上の構成によって以下の通り動作する。まず、第1スイッチSW11がオンされたときに入力電圧Vinが第1AD変換部32および第1増幅部36に入力される。第1AD変換部32は、入力電圧Vinを4ビットのデジタル値に変換する。変換された値は減算部38によって元の入力電圧Vinから差し引かれる。以上が循環1巡目の動作である。
The above configuration operates as follows. First, the input voltage Vin is input to the
減算部38の出力は第2増幅部40によって増幅される。このとき、第1スイッチSW11および第3スイッチSW13はオフされ、第2スイッチSW12がオンされる。第2増幅部40の出力は循環経路42を通じて第1AD変換部32および第1増幅部36へフィードバックされる。第1AD変換部32は、入力値を3ビットのデジタル値に変換する。その変換した値に相当するアナログ値は減算部38によって元の入力値から差し引かれる。以上が循環2巡目の動作である。
The output of the subtracting
減算部38の出力は第2増幅部40によって増幅される。このとき、第2スイッチSW12がオフされるとともに、第1スイッチSW11および第3スイッチSW13がオンされる。第2増幅部40の出力としてのアナログ値は分岐経路44を通じて第2AD変換部46に入力され、第2AD変換部46はその入力値を3ビットのデジタル値に変換する。こうして上位から段階的にAD変換された4ビット、3ビット、3ビットの各デジタル値は、デジタル出力回路48によって10ビットのデジタル値Doutに整形されて出力される。一方、第2AD変換部46の変換と並行して、第1AD変換部32には次の入力電圧Vinが入力され、これを第1AD変換部32が4ビットのデジタル値に変換する。このように、以上の動作は最初の入力電圧Vinについては3巡目の動作に相当するが、次の入力電圧Vinについては1巡目の動作となる。したがって、全体としては2回循環する間に3回のAD変換が実行され、その間に10ビットのデジタル値が生成される。すなわち、n回循環させる間に(n+1)回のAD変換回数を処理させることができる。従来は2回循環させて2回のAD変換しか処理できなかったが、本実施形態によれば3回のA
D変換を処理できるので、全体として動作速度が1.5倍に高速化される。
The output of the subtracting
Since D conversion can be processed, the overall operation speed is increased by 1.5 times.
図3は、第1実施形態における制御部による制御内容を示すタイムチャートである。スイッチ制御信号SWは、その周期がクロック信号CLKの周期の2倍であり、立ち上がりおよび立ち下がりがクロック信号CLKの立ち上がりと同期する。第1スイッチSW11および第3スイッチSW13は、スイッチ制御信号SWがハイのときにオンされ、ローのときにオフされる。第2スイッチSW12は、スイッチ制御信号SWがハイのときにオフされ、ローのときにオンされる。 FIG. 3 is a time chart showing the contents of control by the control unit in the first embodiment. The switch control signal SW has a cycle twice that of the clock signal CLK, and rises and falls in synchronization with the rise of the clock signal CLK. The first switch SW11 and the third switch SW13 are turned on when the switch control signal SW is high, and are turned off when the switch control signal SW is low. The second switch SW12 is turned off when the switch control signal SW is high and turned on when the switch control signal SW is low.
第1増幅部36は、クロック信号CLKがハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。第2増幅部40はクロック信号CLKがハイのときにアンプ動作を実行し、ローのときにオートゼロ動作を実行する。第1AD変換部32および第2AD変換部46は、クロック信号CLKがハイのときにオートゼロ動作を実行し、ローのときにAD変換を実行する。DA変換部34は、クロック信号CLKがハイのときにDA変換を実行し、ローのときは不定である。
The
循環1巡目において、第1スイッチSW11および第3スイッチSW13がオンされ、第2スイッチSW12がオフされる。このとき、入力電圧Vinが第1増幅部36によってサンプリングされるとともに、第1AD変換部32によりAD変換される。この変換は、変換結果のデジタル値が10ビットのうち上位4ビットに相当する1回目のAD変換である(図において「(1)」と示す。)。これと並行して一つ前の入力電圧について第2AD変換部46によりAD変換が実行される。この変換は、変換結果のデジタル値が10ビットのうち下位3ビットに相当する3回目のAD変換である(図において「(3)」と示す。)。
In the first circulation cycle, the first switch SW11 and the third switch SW13 are turned on, and the second switch SW12 is turned off. At this time, the input voltage Vin is sampled by the
循環2巡目において、第1スイッチSW11および第3スイッチSW13がオフされ、第2スイッチSW12がオンされる。このとき、減算部38の出力は第2増幅部40によって増幅され、第1AD変換部32にフィードバックされると、第1AD変換部32によりAD変換される。この変換は、変換結果のデジタル値が10ビットのうち中間の3ビットに相当する2回目のAD変換である(図において「(2)」と示す。)。その出力は、次の入力電圧Vinについての1巡目に第2増幅部40によって増幅され、第2AD変換部46によってさらに3回目のAD変換がなされる。このような1巡目と2巡目の動作が交互に繰り返される。
In the second circulation, the first switch SW11 and the third switch SW13 are turned off, and the second switch SW12 is turned on. At this time, when the output of the subtracting
本実施形態によれば、従来のサイクリックAD変換器に第2AD変換部46のようなAD変換回路を一つ追加することによって全体の変換速度を1.5倍に高めることができる。この第2AD変換部46は、AD変換器20の周辺で一時的に利用されていないAD変換回路を転用する形で追加されてもよい。
(第2実施形態)
本実施形態においては、第1実施形態のAD変換器20に相当するサイクリックAD変換器を複数ユニット設け、第2AD変換部46に相当する一つのAD変換部を複数のサイクリックAD変換器で共用する点で第1実施形態と異なる。以下、第1実施形態との相違点を中心に説明する。
According to this embodiment, the entire conversion speed can be increased by 1.5 times by adding one AD conversion circuit such as the second
(Second Embodiment)
In the present embodiment, a plurality of cyclic AD converters corresponding to the
図4は、第2実施形態のAD変換器の構成を示す。本実施形態のAD変換器20は、第1変換ユニット100と第2変換ユニット102を有する。第1変換ユニット100の第1AD変換部70、第1DA変換部72、第1増幅部74、第1減算部76、および第2増幅部78と、第2変換ユニット102の第2AD変換部80、第2DA変換部82、第3増幅部84、第2減算部86、および第4増幅部88は、それぞれ第1実施形態の第1AD変換部32、DA変換部34、第1増幅部36、減算部38、第2増幅部40と同様
の構成である。第1変換ユニット100の第1スイッチSW141、第2スイッチSW142、および第3スイッチSW143と、第2変換ユニット102の第4スイッチSW144、第5スイッチSW145、および第6スイッチSW146は、それぞれ第1実施形態の第1スイッチSW11、第2スイッチSW12、および第3スイッチSW13と同様の構成である。第1変換ユニット100の第1循環経路110および第1分岐経路112と、第2変換ユニット102の第2循環経路114および第2分岐経路116は、それぞれ第1実施形態の循環経路42および分岐経路44と同様の構成である。
FIG. 4 shows a configuration of the AD converter according to the second embodiment. The
第1デジタル出力回路92および第2デジタル出力回路94は、それぞれ第1実施形態のデジタル出力回路48と同様の構成である。第3AD変換部90および制御部19は、それぞれ第1実施形態の第2AD変換部46および制御部19と同様の構成である。ただし、第3AD変換部90は、第1変換ユニット100と第2変換ユニット102とで交互に利用される。そのため、第3スイッチSW143がオンのときは第6スイッチSW146がオフ、第3スイッチSW143がオフのときは第6スイッチSW146がオンになるよう制御される。すなわち、第1変換ユニット100と第2変換ユニット102の処理は1巡ずれた形に制御される。
The first
図5は、第2実施形態における制御部による制御内容を示すタイムチャートである。第1変換ユニット100および第2変換ユニット102における処理順序は、それぞれ第1実施形態のAD変換器20における処理順序と同様である。ただし、第1変換ユニット100で1巡目の処理をする間に第2変換ユニット102で2巡目の処理をするように、処理タイミングが1巡分ずれている点で異なる。したがって、第3スイッチSW143と第6スイッチSW146の双方がオンまたはオフとなることはなく、第3AD変換部90を第1変換ユニット100と第2変換ユニット102で共用できる。クロック信号CLKとスイッチ制御信号SWの周期および同期タイミングは第1実施形態と同様である。
FIG. 5 is a time chart showing the contents of control by the control unit in the second embodiment. The processing order in the
第1スイッチSW141および第3スイッチSW143はスイッチ制御信号SWがハイのときにオンされ、ローのときにオフされる。第2スイッチSW142はスイッチ制御信号SWがハイのときにオフされ、ローのときにオンされる。一方、第4スイッチSW144および第6スイッチSW146はスイッチ制御信号SWがハイのときにオフされ、ローのときにオンされる。第5スイッチSW145はスイッチ制御信号SWがハイのときにオンされ、ローのときにオフされる。 The first switch SW141 and the third switch SW143 are turned on when the switch control signal SW is high and turned off when the switch control signal SW is low. The second switch SW142 is turned off when the switch control signal SW is high and turned on when the switch control signal SW is low. On the other hand, the fourth switch SW144 and the sixth switch SW146 are turned off when the switch control signal SW is high and turned on when the switch control signal SW is low. The fifth switch SW145 is turned on when the switch control signal SW is high and turned off when the switch control signal SW is low.
本実施形態によれば、第3AD変換部90を第1変換ユニット100と第2変換ユニット102で共用することにより、構成要素の利用効率を高めることができる。すなわち、第1実施形態の第2AD変換部46には2巡に1回ずつAD変換を処理させたのに対し、第3AD変換部90には1巡に1回ずつAD変換を処理させることができ、AD変換部を無駄なく利用できる。
(第3実施形態)
本実施形態のAD変換器20は、内部に設けられるAD変換部が一つだけである点と、そのAD変換部の処理速度が可変である点で他の実施形態のAD変換器20と異なる。
According to the present embodiment, the third
(Third embodiment)
The
図6は、第3実施形態のAD変換器の構成を示す。AD変換部30、DA変換部34、第1増幅部36、減算部38、および第2増幅部40は、それぞれ第1実施形態の第1AD変換部32、DA変換部34、第1増幅部36、減算部38、および第2増幅部40と同様の構成である。第1スイッチSW21、第2スイッチSW22(請求項3における「スイッチ」に相当する。)、循環経路42、およびデジタル出力回路48は、それぞれ第1実施形態の第1スイッチSW11、第2スイッチSW12、循環経路42、およびデジタル出力回路48と同様の構成である。
FIG. 6 shows a configuration of the AD converter according to the third embodiment. The
制御部19は、DA変換部34、第1増幅部36、減算部38、第2増幅部40などの各構成へ印加する第1クロック信号CLK1を生成する。また、制御部19は、DA変換部34へ印加する第2クロック信号CLK2を生成する。さらに制御部19は第1スイッチSW21および第2スイッチSW22へ印加するスイッチ制御信号SWを生成してそれらのオンとオフを制御する。
The
以上の構成によって以下の通り動作する。まず、第1スイッチSW21がオンされたときに入力電圧VinがAD変換部30および第1増幅部36に入力される。AD変換部30は、入力電圧Vinを4ビットのデジタル値に変換する。このとき、制御部19は第2クロック信号CLK2の周波数を3倍に高める。これにより、AD変換部30によるAD変換処理の時間は、第1実施形態の第1AD変換部32によるAD変換処理時間の1/3となる。このAD変換が終わるときに第1スイッチSW21はオフされ、第2スイッチSW22はオンされる。変換された値は減算部38によって元の入力電圧Vinから差し引かれる。以上が1巡目の動作であり、1巡目が終わるタイミングで第2クロック信号CLK2の周波数は第1クロック信号CLK1と同じ周波数に戻される。
The above configuration operates as follows. First, when the first switch SW21 is turned on, the input voltage Vin is input to the
減算部38の出力は第2増幅部40によって増幅される。このとき、第1スイッチSW21はオフのままで、第2スイッチSW22はオンのままにされる。第2増幅部40の出力は循環経路42を通じて第1AD変換部32および第1増幅部36へフィードバックされる。第1AD変換部32は、入力値を3ビットのデジタル値に変換する。その変換した値に相当するアナログ値は減算部38によって元の入力値から差し引かれる。以上が2巡目の動作である。
The output of the subtracting
減算部38の出力は第2増幅部40によって増幅される。その間に、第1スイッチSW21がオンされ、第2スイッチSW22がオフされる。よって、AD変換部30および第1増幅部36には次の入力電圧Vinが入力され、第2クロック信号CLK2の周波数も3倍に引き上げられる。AD変換部30による4ビットのAD変換処理が終わるタイミングで第1スイッチSW21はオフされ、第2スイッチSW22はオンされる。よって、AD変換部30には第2増幅部40の出力が入力され、AD変換部30による3ビットのAD変換が実行される。こうして上位から段階的にAD変換された4ビット、3ビット、3ビットの各デジタル値は、デジタル出力回路48によって10ビットのデジタル値Doutに整形されて出力される。以上の動作は最初の入力電圧Vinについては3巡目の動作に相当するが、次の入力電圧Vinについては1巡目の動作となる。すなわち、循環1回の間にAD変換部30によって2回のAD変換が処理される。したがって、全体としては2回循環する間に3回のAD変換が実行され、その間に10ビットのデジタル値が生成される。一般化すると、n回循環させる間に(n+1)回のAD変換回数を処理させることができる。従来は2回循環させて2回のAD変換しか処理できなかったが、本実施形態によれば3回のAD変換を処理できるので、全体として動作速度が1.5倍に高速化される。
The output of the subtracting
図7は、第3実施形態における制御部による制御内容を示すタイムチャートである。第2クロック信号CLK2の周期は可変であり、第1クロック信号CLK1と周期が等しい期間と第1クロック信号CLK1の1/3の周期となる期間とが繰り返される。基本的には第1クロック信号CLK1がハイのときに第2クロック信号CLK2がローとなり、第1クロック信号CLK1がローのときに第2クロック信号CLK2がハイとなる。ただし、第1クロック信号CLK1の2周期に1回、第1クロック信号CLK1がローとなっている間に、第2クロック信号CLK2の周期が1/3となって、順次ハイ、ロー、ハイになる。 FIG. 7 is a time chart showing the contents of control by the control unit in the third embodiment. The period of the second clock signal CLK2 is variable, and a period having the same period as that of the first clock signal CLK1 and a period having a period of 1/3 of the first clock signal CLK1 are repeated. Basically, the second clock signal CLK2 is low when the first clock signal CLK1 is high, and the second clock signal CLK2 is high when the first clock signal CLK1 is low. However, while the first clock signal CLK1 is low once every two cycles of the first clock signal CLK1, the cycle of the second clock signal CLK2 becomes 3 and sequentially becomes high, low, and high. Become.
スイッチ制御信号SWの周期は、第1クロック信号CLK1の周期の2倍であり、スイ
ッチ制御信号SWがハイになる期間は第1クロック信号CLK1がハイになる期間の2/3である。スイッチ制御信号SWが立ち下がるタイミングは、第2クロック信号CLK2の周期が1/3となる期間における1回目の立ち下がりタイミングと同期する。
The cycle of the switch control signal SW is twice the cycle of the first clock signal CLK1, and the period during which the switch control signal SW is high is 2/3 of the period during which the first clock signal CLK1 is high. The timing at which the switch control signal SW falls is synchronized with the first falling timing in the period in which the cycle of the second clock signal CLK2 is 1/3.
第1スイッチSW21はスイッチ制御信号SWがハイのときにオンされ、ローのときにオフされる。第2スイッチSW22はスイッチ制御信号SWがハイのときにオフされ、ローのときにオンされる。第1増幅部36は第1クロック信号CLK1がハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。第2増幅部40は、基本的には第2クロック信号CLK2の立ち下がりでアンプ動作を実行し、立ち上がりでオートゼロ動作を実行する。ただし、第2クロック信号CLK2の周期が1/3のときの1回目の立ち上がりと立ち下がりは第2増幅部40に印加されない。AD変換部30は、第2クロック信号CLK2がローのときにオートゼロ動作を実行し、ハイのときにAD変換を実行する。DA変換部34は、第1クロック信号CLK1がハイのときにDA変換を実行し、ローのときは不定である。
The first switch SW21 is turned on when the switch control signal SW is high and turned off when the switch control signal SW is low. The second switch SW22 is turned off when the switch control signal SW is high and turned on when the switch control signal SW is low. The
本実施形態によれば、AD変換部30の処理速度を一時的に速めることにより、従来3回の循環で処理されていたAD変換を2回の循環で処理でき、変換速度を1.5倍に高めることができる。
(第4実施形態)
本実施形態の構成は、主にDA変換部、増幅部、減算部の個数が多い点で他の実施形態と異なる。全体のAD変換処理の速度は従来の2倍となる。
According to the present embodiment, by temporarily increasing the processing speed of the
(Fourth embodiment)
The configuration of this embodiment is different from the other embodiments mainly in that the number of DA conversion units, amplification units, and subtraction units is large. The entire AD conversion processing speed is twice that of the conventional one.
図8は、第4実施形態のAD変換器の構成を示す。第1AD変換部32、第1DA変換部50、第1増幅部54、第1減算部60、および第2増幅部56は、それぞれ第1実施形態の第1AD変換部32、DA変換部34、第1増幅部36、減算部38、および第2増幅部40と同様の構成である。ただし、第1増幅部54の増幅率は1倍で、第2増幅部56の増幅率は2倍である。
FIG. 8 shows the configuration of the AD converter of the fourth embodiment. The
第2AD変換部49、第2DA変換部52、第3増幅部58、第2減算部62、および第4増幅部64もまた、それぞれ第1実施形態の第1AD変換部32、DA変換部34、第1増幅部36、減算部38、および第2増幅部40と同様の構成である。ただし、第3増幅部58の増幅率は2倍で、第4増幅部64の増幅率も2倍である。
The second AD converter 49, the second DA converter 52, the third amplifier 58, the second subtractor 62, and the fourth amplifier 64 are also respectively the
制御部19およびデジタル出力回路48は、それぞれ第1実施形態の制御部19およびデジタル出力回路48と同様の構成である。第1スイッチSW131および第3スイッチSW133は、それぞれ第1実施形態の第1スイッチSW11と同様の構成である。第1循環経路45、第2循環経路47、第2スイッチSW132(請求項4における「第1のスイッチ」に相当する。)、および第4スイッチSW134(請求項4における「第2のスイッチ」に相当する。)は、それぞれ第1実施形態の循環経路42、分岐経路44、第2スイッチSW12、および第3スイッチSW13に相当する構成である。ただし、第1循環経路45は第4増幅部64の出力を第1AD変換部32へ循環させる経路であり、第2循環経路47は第4増幅部64の出力を第2AD変換部49へ循環させる経路である。第2スイッチSW132は第1循環経路45上で第1AD変換部32への循環をオンまたはオフする。第4スイッチSW134は第2循環経路47上で第2AD変換部49への循環をオンまたはオフする。
The
以上の構成によって以下の通り動作する。入力電圧Vinは、第1スイッチSW131がオンされ、第2スイッチSW132がオフされたときに第1スイッチSW131を介して第1AD変換部32および第1増幅部54に入力される。第1AD変換部32により4ビットのAD変換がなされる。
The above configuration operates as follows. The input voltage Vin is input to the
第2増幅部56の出力は、第3スイッチSW133がオンされ、第4スイッチSW134がオフされたときに第3スイッチSW133を介して第2AD変換部49および第3増幅部58に入力される。第2AD変換部49により2ビットのAD変換がなされる。 The output of the second amplifying unit 56 is input to the second AD converting unit 49 and the third amplifying unit 58 via the third switch SW133 when the third switch SW133 is turned on and the fourth switch SW134 is turned off. The second AD converter 49 performs 2-bit AD conversion.
第4増幅部64の出力は、第3スイッチSW133がオンされたときに第1AD変換部32へフィードバックされ、第4スイッチSW134がオンされたときに第2AD変換部49へフィードバックされる。制御部19は、第1スイッチSW131および第2スイッチSW132のうち一方をオンするときに他方をオフにし、第3スイッチSW133および第4スイッチSW134のうち一方をオンするときに他方をオフにする。また、制御部19は、第2スイッチSW132および第4スイッチSW134のうち一方をオンするときに他方をオフにする。制御部19は、これらオンとオフを定期的に切り替える。
The output of the fourth amplifier 64 is fed back to the
入力電圧Vinは、第1AD変換部32による4ビットのAD変換と、第2AD変換部49による2ビットのAD変換が順次実行された後、第2AD変換部49にフィードバックされて再び第2AD変換部49により2ビットのAD変換が実行される。次に第1AD変換部32にフィードバックされて第1AD変換部32により2ビットのAD変換が実行される。こうして上位から段階的にAD変換された4ビット、2ビット、2ビット、2ビットの各デジタル値は、デジタル出力回路48によって10ビットのデジタル値Doutに整形されて出力される。
After the 4-bit AD conversion by the
一方、第2AD変換部49による2回目のAD変換が実行される間、第1AD変換部32には次の入力電圧Vinが入力され、AD変換が並行して実行される。第4増幅部64の出力が第1AD変換部32によりAD変換されるときには、次の入力電圧Vinについて第2AD変換部49による1回目のAD変換が並行して実行される。したがって、全体としては1回循環する間に2回のAD変換が実行され、2回循環する間に10ビットのデジタル値が生成される。一般化すると、n回循環させる間に2n回のAD変換回数を処理させることができる。従来は2回循環させて2回のAD変換しか処理できなかったが、本実施形態によれば4回のAD変換を処理できるので、全体として動作速度が2倍に高速化される。
On the other hand, while the second AD conversion by the second AD conversion unit 49 is executed, the next input voltage Vin is input to the first
従来のサイクリックAD変換器と比べると、主に第1AD変換部32、第1DA変換部50、第1増幅部54、第2増幅部56などの構成が追加された形となる。ただし、これらの構成としてAD変換器20の周辺で一時的に利用されていない回路を転用する形で追加してもよい。
Compared with a conventional cyclic AD converter, the configuration mainly includes a first
図9は、第4実施形態における制御部による制御内容を示すタイムチャートである。スイッチ制御信号SWは、その周期がクロック信号CLKの周期の2倍であり、立ち上がりおよび立ち下がりがクロック信号CLKの立ち下がりと同期する。第1スイッチSW131は、スイッチ制御信号SWがハイのときにオフされ、ローのときにオンされる。第2スイッチSW132は、スイッチ制御信号SWがハイのときにオンされ、ローのときにオフされる。第1増幅部54はクロック信号CLKの立ち上がりでアンプ動作が実行され、次の立ち上がりでオートゼロ動作またはサンプリング動作が実行される。これらの動作をクロック信号CLKの立ち上がりごとに繰り返す。第2増幅部56もまたクロック信号CLKの立ち上がりごとにアンプ動作とオートゼロ動作またはサンプリング動作を繰り返すが、第1増幅部54の動作とは1周期分ずれている。 FIG. 9 is a time chart showing the contents of control by the control unit in the fourth embodiment. The switch control signal SW has a period twice that of the clock signal CLK, and rises and falls in synchronization with the fall of the clock signal CLK. The first switch SW131 is turned off when the switch control signal SW is high and turned on when the switch control signal SW is low. The second switch SW132 is turned on when the switch control signal SW is high and turned off when the switch control signal SW is low. The first amplifying unit 54 performs an amplifier operation at the rising edge of the clock signal CLK, and performs an auto zero operation or a sampling operation at the next rising edge. These operations are repeated every time the clock signal CLK rises. The second amplifying unit 56 also repeats the amplifier operation and the auto zero operation or the sampling operation every time the clock signal CLK rises, but the operation of the first amplifying unit 54 is shifted by one cycle.
第1AD変換部32は、クロック信号CLKがハイのときにAD変換を実行し、ローのときにオートゼロ動作を実行する。第1DA変換部50は、クロック信号CLKが立ち上がるときにDA変換を実行し、次の立ち上がりで不定となる。DA変換は、第1増幅部5
4がオートゼロ動作またはサンプリング動作を実行しているときに並行して実行される。
The
4 is executed in parallel when the auto-zero operation or the sampling operation is being executed.
第3スイッチSW133はスイッチ制御信号SWがローのときにオフされ、ハイのときにオンされる。第4スイッチSW134はスイッチ制御信号SWがローのときにオンされ、ハイのときにオフされる。第3増幅部58は、クロック信号CLKがハイのときにアンプ動作を実行し、ローのときにオートゼロ動作を実行する。第4増幅部64は、クロック信号CLKがハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。第2AD変換部49は、クロック信号CLKがハイのときにAD変換を実行し、ローのときにオートゼロ動作を実行する。第2DA変換部52は、クロック信号CLKがローのときにDA変換を実行し、ハイのときは不定となる。 The third switch SW133 is turned off when the switch control signal SW is low and turned on when it is high. The fourth switch SW134 is turned on when the switch control signal SW is low and turned off when it is high. The third amplifying unit 58 performs an amplifier operation when the clock signal CLK is high, and performs an auto-zero operation when the clock signal CLK is low. The fourth amplifying unit 64 performs an auto zero operation when the clock signal CLK is high, and performs an amplifier operation when the clock signal CLK is low. The second AD converter 49 performs AD conversion when the clock signal CLK is high, and performs auto-zero operation when the clock signal CLK is low. The second DA converter 52 performs DA conversion when the clock signal CLK is low and becomes indefinite when it is high.
本実施形態によれば、従来のサイクリックAD変換器に第1AD変換部32、第1DA変換部50、第1増幅部54、第2増幅部56、第1減算部60などの各構成を追加することによって全体の変換速度を2倍に高めることができる。
(第5実施形態)
図10は、第5実施形態のAD変換器の構成を示す。本実施形態は、増幅部に供給する電圧を制御する点で他の実施形態と異なる。AD変換部30、DA変換部34、第1増幅部36、減算部38、および第2増幅部40は、それぞれ第3実施形態のAD変換部30、DA変換部34、第1増幅部36、減算部38、および第2増幅部40と同様の構成である。第1スイッチSW21、第2スイッチSW22、およびデジタル出力回路48は、それぞれ第3実施形態の第1スイッチSW21、第2スイッチSW22、およびデジタル出力回路48と同様の構成である。
According to this embodiment, each configuration such as the first
(Fifth embodiment)
FIG. 10 shows the configuration of the AD converter of the fifth embodiment. The present embodiment is different from the other embodiments in that the voltage supplied to the amplifying unit is controlled. The
第1増幅部36に対しては、第3スイッチSW23がオンされたときに電源電圧VDDから電圧が供給され、第3スイッチSW23がオフされたときにその供給が遮断される。第2増幅部40に対しては、第4スイッチSW24がオンされたときに電源電圧VDDから電圧が供給され、第4スイッチSW24がオフされたときにその供給が遮断される。DA変換部34に対しては、第5スイッチSW25がオンされたときに電源電圧VDDから電圧が供給され、第5スイッチSW25がオフされたときにその供給が遮断される。制御部19は、AD変換部30、DA変換部34、第1増幅部36、減算部38、第2増幅部40などの各構成へ印加するクロック信号CLKを生成する。制御部19は第1スイッチSW21および第2スイッチSW22へ印加する第1スイッチ制御信号SW1を生成してそれらのオンとオフを制御する。制御部19は、第3スイッチSW23へ第2スイッチ制御信号SW2を印加し、第4スイッチSW24へ第3スイッチ制御信号SW3を印加して、それらのオンとオフを制御する。さらに、第1スイッチSW21および第2スイッチSW22のうち一方をオンするときに他方をオフにし、定期的にそのオンとオフを切り替える。
The
図11は、第5実施形態における制御部による制御内容を示すタイムチャートである。第1スイッチ制御信号SW1は、その周期がクロック信号CLKの周期の3倍であり、クロック信号CLKの1周期分のハイと2周期分のローを繰り返す。第1スイッチ制御信号SW1の立ち上がりおよび立ち下がりはクロック信号CLKの立ち上がりと同期する。第2スイッチ制御信号SW2および第3スイッチ制御信号SW3もまたその周期がクロック信号CLKの周期の3倍であり、クロック信号CLKの2周期分のハイと1周期分のローを繰り返す。第2スイッチ制御信号SW2の立ち上がりおよび立ち下がりはクロック信号CLKの立ち上がりと同期し、第3スイッチ制御信号SW3の立ち上がりおよび立ち下がりはクロック信号CLKの立ち下がりと同期する。 FIG. 11 is a time chart showing the contents of control by the control unit in the fifth embodiment. The cycle of the first switch control signal SW1 is three times the cycle of the clock signal CLK, and repeats high for one cycle and low for two cycles of the clock signal CLK. The rise and fall of the first switch control signal SW1 is synchronized with the rise of the clock signal CLK. The cycle of the second switch control signal SW2 and the third switch control signal SW3 is also three times the cycle of the clock signal CLK, and repeats high for two cycles and low for one cycle of the clock signal CLK. The rise and fall of the second switch control signal SW2 is synchronized with the rise of the clock signal CLK, and the rise and fall of the third switch control signal SW3 is synchronized with the fall of the clock signal CLK.
第1スイッチSW21は、第1スイッチ制御信号SW1がハイのときにオンされ、ローのときにオフされる。第2スイッチSW22は、第1スイッチ制御信号SW1がハイのと
きにオフされ、ローのときにオンされる。第3スイッチSW23は、第2スイッチ制御信号SW2がハイのときにオンされ、ローのときにオフされる。第4スイッチSW24および第5スイッチSW25は、第3スイッチ制御信号SW1がハイのときにオンされ、ローのときにオフされる。
The first switch SW21 is turned on when the first switch control signal SW1 is high, and is turned off when it is low. The second switch SW22 is turned off when the first switch control signal SW1 is high, and turned on when it is low. The third switch SW23 is turned on when the second switch control signal SW2 is high, and is turned off when it is low. The fourth switch SW24 and the fifth switch SW25 are turned on when the third switch control signal SW1 is high, and are turned off when the third switch control signal SW1 is low.
第1増幅部36は、クロック信号CLKがハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。ただし、第2スイッチ制御信号SW2がローのとき、すなわち第3スイッチSW23がオフされたときに動作が一時停止される。第2増幅部40は、クロック信号CLKがハイのときにアンプ動作を実行し、ローのときにオートゼロ動作を実行する。ただし、第3スイッチ制御信号SW3がローのとき、すなわち第4スイッチSW24がオフされたときに動作が一時停止される。
The
AD変換部30は、クロック信号CLKがハイのときにオートゼロ動作を実行し、ローのときにAD変換を実行する。DA変換部34は、クロック信号CLKがハイのときにDA変換を実行し、ローのときは不定となる。ただし、第3スイッチ制御信号SW3がローのとき、すなわち第5スイッチSW25がオフされたときに動作が一時停止される。なお、第3スイッチSW23、第4スイッチSW24、および第5スイッチSW25がオフされるのは、循環が3回目に達したときのAD変換時である。このAD変換の結果はさらにフィードバックする必要がないので、増幅の必要もないためである。
The
本実施形態によれば、増幅部の動作が不要となるタイミングでその増幅部への電圧供給を遮断することにより、消費電力を低減することができる。
(第6実施形態)
図12は、第6実施形態のAD変換器の構成を示す。本実施形態は、AD変換部に供給する電圧を制御する点で他の実施形態と異なる。第1AD変換部32、DA変換部34、第1増幅部36、減算部38、第2増幅部40、および第2AD変換部46は、それぞれ第1実施形態の第1AD変換部32、DA変換部34、第1増幅部36、減算部38、第2増幅部40、および第2AD変換部46と同様の構成である。第1スイッチSW11、第2スイッチSW12、第3スイッチSW13、制御部19、およびデジタル出力回路48は、それぞれ第1実施形態の第1スイッチSW11、第2スイッチSW12、第3スイッチSW13、制御部19、およびデジタル出力回路48と同様の構成である。
According to the present embodiment, the power consumption can be reduced by cutting off the voltage supply to the amplifying unit at the timing when the operation of the amplifying unit becomes unnecessary.
(Sixth embodiment)
FIG. 12 shows the configuration of the AD converter of the sixth embodiment. The present embodiment is different from the other embodiments in that the voltage supplied to the AD converter is controlled. The
第2AD変換部46に対しては、第4スイッチSW14がオンされたときに電源電圧VDDから電圧が供給され、第4スイッチSW14がオフされたときにその供給が遮断される。制御部19は、第1AD変換部32、DA変換部34、第1増幅部36、減算部38、第2増幅部40、第2AD変換部46などの各構成へクロック信号CLKを印加する。制御部19は第1スイッチSW11、第2スイッチSW12、第3スイッチSW13、および第4スイッチSW14へスイッチ制御信号SWを印加してそれらのオンとオフを制御する。第1スイッチSW11および第3スイッチSW13はつねに同時にオンまたはオフされる。第1スイッチSW11および第3スイッチSW13をオンするときは第2スイッチSW12をオフし、第1スイッチSW11および第3スイッチSW13をオフするときは第2スイッチSW12をオンする。
The
図13は、第6実施形態における制御部による制御内容を示すタイムチャートである。クロック信号CLKおよびスイッチ制御信号SWは、その周期と同期タイミングが第1実施形態と同様である。第1スイッチSW11、第3スイッチSW13、および第4スイッチSW14は、スイッチ制御信号SWがハイのときにオンされ、ローのときにオフされる。第2スイッチSW12は、スイッチ制御信号SWがハイのときにオフされ、ローのときにオンされる。 FIG. 13 is a time chart showing the contents of control by the control unit in the sixth embodiment. The clock signal CLK and the switch control signal SW have the same cycle and synchronization timing as in the first embodiment. The first switch SW11, the third switch SW13, and the fourth switch SW14 are turned on when the switch control signal SW is high, and are turned off when the switch control signal SW is low. The second switch SW12 is turned off when the switch control signal SW is high and turned on when the switch control signal SW is low.
第1増幅部36は、クロック信号CLKがハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。第2増幅部40は、クロック信号CLKがハイのときにアンプ動作を実行し、ローのときにオートゼロ動作を実行する。第1AD変換部32は、クロック信号CLKがハイのときにオートゼロ動作を実行し、ローのときにAD変換を実行する。DA変換部34は、クロック信号CLKがハイのときにDA変換を実行し、ローのときは不定となる。
The
第2AD変換部46は、クロック信号CLKがハイのときにオートゼロ動作を実行し、ローのときにAD変換を実行する。ただし、スイッチ制御信号SWがローのとき、すなわち第4スイッチSW14がオフのときは電圧供給が遮断されてその動作は一時停止される。なお、第4スイッチSW14がオフされるのは循環が1回目のときのAD変換時である。このとき第2AD変換部46はAD変換をする必要がない。本実施形態によれば、DA変換部の動作が不要となるタイミングでそのDA変換部への電圧供給を遮断することにより、消費電力を低減することができる。
The
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。 The present invention has been described based on the embodiments. This embodiment is an exemplification, and it is understood by those skilled in the art that various modifications can be made to the combination of each component and each processing process, and such modifications are also within the scope of the present invention. . Hereinafter, modifications will be described.
各実施形態において減算部とその出力を増幅する増幅部を別々に設けたが、変形例においてはこれらを減算増幅器の形で一体に構成してもよい。また、各実施形態におけるデジタル出力回路48を、変形例においては図1のDSP16の一部として構成してもよい。
In each embodiment, the subtracting unit and the amplifying unit for amplifying the output thereof are provided separately. However, in a modified example, they may be integrally configured in the form of a subtracting amplifier. Further, the
第5実施形態では第1増幅部36、第2増幅部40、およびDA変換部34へ供給される電圧をすべて制御する構成とした。変形例ではこれら第1増幅部36、第2増幅部40、およびDA変換部34のうちいずれか一つまたは二つについてのみ供給される電圧を制御する構成としてもよい。
In the fifth embodiment, the voltage supplied to the
第6実施形態では第2AD変換部46へ供給される電圧を制御する構成としたが、変形例ではDA変換部34へ供給される電圧をさらに制御する構成としてもよい。そのような構成によっても消費電力を低減できる場合がある。
In the sixth embodiment, the voltage supplied to the
VDD 電源、 SW11 第1スイッチ、 SW12 第2スイッチ、 SW13 第3スイッチ、 19 制御部、 20 AD変換器、 32 第1AD変換部、 34
DA変換部、 36 第1増幅部、 38 減算部、 40 第2増幅部、 42 循環経路、 44 分岐経路、 46 第2AD変換部、 48 デジタル出力回路。
VDD power supply, SW11 first switch, SW12 second switch, SW13 third switch, 19 control unit, 20 AD converter, 32 first AD conversion unit, 34
DA conversion unit, 36 first amplification unit, 38 subtraction unit, 40 second amplification unit, 42 circulation path, 44 branch path, 46 second AD conversion unit, 48 digital output circuit.
Claims (2)
前記AD変換部から出力されるデジタル値をアナログ値に変換するDA変換部と、
前記DA変換部から出力されるアナログ値と前記AD変換部に入力されたアナログ値との差を出力する減算部と、
前記減算部の出力を増幅する増幅部と、
前記増幅部の出力を前記AD変換部へ循環させる循環経路と、
前記増幅部へ電圧を供給する経路上に設けられたスイッチと、
前記スイッチのオンオフを制御する制御部と、を有し、
前記制御部は、前記循環の回数が所定回数に達したときの前記AD変換部による変換時に前記スイッチをオフにして前記増幅部の動作を停止させることを特徴とするアナログ−デジタル変換回路。 An AD converter that converts an input analog value into a digital value having a predetermined number of bits;
A DA converter that converts a digital value output from the AD converter into an analog value;
A subtractor that outputs the difference between the analog value output from the DA converter and the analog value input to the AD converter;
An amplifying unit for amplifying the output of the subtracting unit;
A circulation path for circulating the output of the amplifier to the AD converter;
A switch provided on a path for supplying a voltage to the amplifying unit;
A control unit for controlling on / off of the switch,
The controller is configured to stop the operation of the amplifier by turning off the switch during conversion by the AD converter when the number of circulations reaches a predetermined number.
前記制御部は、第2のスイッチのオンオフを制御するとともに、前記循環の回数が所定回数に達したときの前記AD変換部による変換時に前記第2のスイッチをオフにして前記DA変換部の動作を停止させることを特徴とする請求項5に記載のアナログ−デジタル変換回路。 A second switch provided on a path for supplying a voltage to the DA converter;
The control unit controls on / off of the second switch and turns off the second switch at the time of conversion by the AD conversion unit when the number of circulations reaches a predetermined number of times. The analog-digital conversion circuit according to claim 5, wherein the analog-digital conversion circuit is stopped.
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