JP2008078572A - Semiconductor device and method for manufacturing it - Google Patents
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Abstract
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＴＥＧ（Test Element Group）を備えた半導体装置による品質向上技術に関するものである。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a quality improvement technique using a semiconductor device having a TEG (Test Element Group).
例えば、特許文献１には、グレインサイズが大きい金属膜を有する半導体基板においてより確実に異物の検出を行うことができる異物検出用ＴＥＧが示されている。この異物検出用ＴＥＧは、複数の電気配線を一定の間隔で並行に配置し、この各電気配線の一端にそれぞれ測定電極を設けた構成となっている。したがって、隣接する電気配線の間に異物が存在した場合、各測定電極間で電気的測定を行うことで、異物の有無を判別できる。
例えば、半導体装置（半導体ウエハ）表面の異物検査を行う方式として、レーザ散乱を利用した外観検査装置を用いる方式が知られている。しかしながら、近年では、配線幅や配線間隔等の縮小に伴い、半導体装置表面の凹凸が増し、外観検査装置では異物の検出が困難となる場合も生じてきている。このような場合、半導体装置上に例えば特許文献１のような異物検出用のＴＥＧを配置し、電気的に検出する方式が有益となる。 For example, as a method for inspecting foreign matter on the surface of a semiconductor device (semiconductor wafer), a method using an appearance inspection apparatus using laser scattering is known. However, in recent years, along with the reduction of the wiring width, the wiring interval, and the like, the unevenness of the surface of the semiconductor device has increased, and it has become difficult to detect foreign matter in the appearance inspection apparatus. In such a case, for example, a foreign object detection TEG as disclosed in Patent Document 1 is disposed on the semiconductor device, and a method of electrically detecting the TEG is useful.
異物を検出した場合、その程度によっては異物の発生原因を調査し、製造工程や製造装置に対して対策を施す必要がある。この処理が迅速に行われないと、製造スループットの低下、製造コストの増大および製造品質／歩留まりの低下などが生じてしまう。特に、製造装置のメンテナンス後などでは異物が発生し易く、原因を究明して早期に製造装置を立ち上げることが求められる。異物の発生原因を調査するためには、半導体ウエハ上の異物の位置を特定し、その異物を詳細に解析しなければならない。そこで、例えば、異物検出用のＴＥＧを半導体ウエハ全面に形成し、電気的測定によって異物の位置をある程度まで特定した上で所謂ＳＥＭ（Scanning Electron Microscope）コントラスト法などによって異物を探索する方式などが用いられる。 When a foreign object is detected, it is necessary to investigate the cause of the generation of the foreign object and take measures against the manufacturing process and the manufacturing apparatus depending on the degree. If this process is not performed quickly, a decrease in manufacturing throughput, an increase in manufacturing cost, a decrease in manufacturing quality / yield, and the like will occur. In particular, foreign substances are likely to be generated after maintenance of the manufacturing apparatus, and it is required to investigate the cause and start up the manufacturing apparatus at an early stage. In order to investigate the cause of the occurrence of foreign matter, the position of the foreign matter on the semiconductor wafer must be specified and the foreign matter must be analyzed in detail. Therefore, for example, a method of searching for foreign matter by using a so-called SEM (Scanning Electron Microscope) contrast method after forming a TEG for foreign matter detection on the entire surface of the semiconductor wafer, specifying the position of the foreign matter to some extent by electrical measurement, and the like are used. It is done.
しかしながら、特許文献１に示される異物検出用ＴＥＧを用いると、各電気配線毎に測定電極が備わっているため、測定回数が非常に多くなり、短時間での位置特定が困難となる恐れがある。更に、測定電極が占める面積が大きくなるため、その分、実際に異物検査を行う領域が小さくなり、検出感度が低下してしまう。一方、測定回数を減らすため、例えば、半導体ウエハ上に複数のＴＥＧユニットを形成し、各ＴＥＧユニット内を、特許文献１に示される複数の電気配線を１本置きに束ねて測定電極に接続したような構成とする方式も考えられる。この場合、各ＴＥＧユニット内に形成される２つの測定電極間を電気的に検査することで、ＴＥＧユニットの単位で異物の有無を判別できる。しかし、通常、ＳＥＭコントラスト法による異物探索には多大な時間を要し、例えば２〜３ｍｍ２の面積でも数時間必要となる場合がある。したがって、できるだけＴＥＧユニットの面積を小さくしたいが、そうすると特許文献１と同様に、測定電極が占める面積の増大や測定回数の増加などが問題となる。 However, when the foreign substance detection TEG shown in Patent Document 1 is used, since each electric wiring has a measurement electrode, the number of times of measurement becomes very large, and it may be difficult to specify the position in a short time. . Furthermore, since the area occupied by the measurement electrode is increased, the area where the foreign substance inspection is actually performed is reduced accordingly, and the detection sensitivity is lowered. On the other hand, in order to reduce the number of times of measurement, for example, a plurality of TEG units are formed on a semiconductor wafer, and a plurality of electrical wirings shown in Patent Document 1 are bundled and connected to the measurement electrodes in each TEG unit. A system having such a configuration is also conceivable. In this case, it is possible to determine the presence or absence of foreign matter in units of TEG units by electrically inspecting between two measurement electrodes formed in each TEG unit. However, in general, searching for a foreign substance by the SEM contrast method requires a lot of time, and for example, an area of 2 to 3 mm 2 may require several hours. Therefore, it is desired to reduce the area of the TEG unit as much as possible. However, as in Patent Document 1, an increase in the area occupied by the measurement electrode and an increase in the number of measurements are problematic.
本発明は、このようなことを鑑みてなされたものであり、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The present invention has been made in view of the above, and the above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明による半導体装置は、それぞれ対向して配置された櫛状の２つの配線パターンと、これらの配線パターンに接続された複数の電極とを備え、この複数の電極に対して電気的検査が行われることで、２つの配線パターン間の異物によるショート有無に加えてそのショートしている箇所が推測可能なものとなっている。すなわち、第１配線パターンが第１メイン配線とそこから櫛状に分岐する複数の第１サブ配線を含み、第２配線パターンも同様に第２メイン配線と複数の第２サブ配線を含み、各第１サブ配線と各第２サブ配線が隣接配置された構成において、第１配線パターンに第１電極が接続され、第２メイン配線の一端に第２電極、他端に第３電極が接続されている。そして、このような構成に対し、第２電極と第３電極の間に直流電圧が印加された状態で、第２電極と第１電極の間の電位差を計測すると、ショート箇所に応じて電位差の大きさが異なるため、ショート箇所が推測可能となる。 A semiconductor device according to the present invention includes two comb-like wiring patterns arranged opposite to each other and a plurality of electrodes connected to these wiring patterns, and electrical inspection is performed on the plurality of electrodes. As a result, in addition to the presence or absence of a short circuit due to foreign matter between the two wiring patterns, the shorted portion can be estimated. That is, the first wiring pattern includes a first main wiring and a plurality of first sub-wirings branched from the first main wiring, and the second wiring pattern similarly includes a second main wiring and a plurality of second sub-wirings, In the configuration in which the first sub-wiring and each second sub-wiring are arranged adjacent to each other, the first electrode is connected to the first wiring pattern, the second electrode is connected to one end of the second main wiring, and the third electrode is connected to the other end. ing. For such a configuration, when a potential difference between the second electrode and the first electrode is measured in a state where a DC voltage is applied between the second electrode and the third electrode, the potential difference is Since the sizes are different, it is possible to guess the short part.
このような半導体装置によると、少ない電極を用いた少ない測定回数でショート箇所を推測できるため、電極の面積を除いた領域となるショート箇所の検査領域を十分に確保でき、またショート箇所の特定に要する時間も短時間で済む。したがって、効率的な異物検査が行え、製造コストの低減や製造品質の向上などが実現可能となる。 According to such a semiconductor device, a short portion can be estimated with a small number of measurements using a small number of electrodes, so that it is possible to secure a sufficient inspection region for a short portion, which is a region excluding the area of the electrode, and to identify a short portion. The time required is short. Therefore, efficient foreign matter inspection can be performed, and it is possible to reduce manufacturing costs and improve manufacturing quality.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、効率的な異物検査が実現可能になる。 An effect obtained by a representative one of the inventions disclosed in the present application will be briefly described, and an efficient foreign object inspection can be realized.
以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。また、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 In the following embodiments, when referring to the number of elements, etc. (including the number, numerical value, quantity, range, etc.), unless otherwise specified and in principle limited to a specific number in principle, It is not limited to the specific number, and it may be more or less than the specific number. In the following embodiments, when referring to the shape, positional relationship, etc. of components, etc., the shape, etc., is substantially excluding unless specifically stated or considered otherwise in principle. It shall include those that are approximate or similar to. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
図１は、本発明の一実施の形態による半導体装置において、それに含まれるＴＥＧの構成例を模式的に示す平面図である。図１に示すＴＥＧは、２つの櫛パターンＬＰ１，ＬＰ２が、互いに対向するように配置された構成となっている。櫛パターンＬＰ１は、１本の幹配線（メイン配線）ＭＬ１から分岐して複数の櫛歯配線（サブ配線）ＳＬ１が接続されており、幹配線ＭＬ１の一端に電極パッドＰＤｃｏｍが接続されている。櫛パターンＬＰ２も同様に、１本の幹配線ＭＬ２に対して複数の櫛歯配線ＳＬ２が接続されており、幹配線ＭＬ２の一端に電極パッドＰＤが接続され、他端に電極パッドＰＤ＿ＧＮＤが接続されている。また、言い換えれば、ＭＬ１から櫛状に分岐して複数のサブ配線ＳＬ１が設けられ、ＭＬ２から櫛状に分岐して複数のサブ配線ＳＬ２が設けられ、各サブ配線ＳＬ１と各サブ配線ＳＬ２とが交互に隣接するように配置された構成となっている。 FIG. 1 is a plan view schematically showing a configuration example of a TEG included in a semiconductor device according to an embodiment of the present invention. The TEG shown in FIG. 1 has a configuration in which two comb patterns LP1 and LP2 are arranged to face each other. The comb pattern LP1 is branched from one trunk wiring (main wiring) ML1 and connected to a plurality of comb-tooth wirings (sub wirings) SL1, and an electrode pad PDcom is connected to one end of the trunk wiring ML1. Similarly, in the comb pattern LP2, a plurality of comb-teeth lines SL2 are connected to one trunk line ML2, the electrode pad PD is connected to one end of the trunk line ML2, and the electrode pad PD_GND is connected to the other end. ing. In other words, a plurality of sub-wirings SL1 branch from ML1 into a comb shape, a plurality of sub-wirings SL2 branch from ML2 into a comb-shape, and each sub-wiring SL1 and each sub-wiring SL2 are connected to each other. It is the structure arrange | positioned so that it may adjoin alternately.
このような構成において、本実施の形態の主要な特徴は、一方の櫛パターンＬＰ２におけるメイン配線ＭＬ２の両端に電極パッドＰＤ，ＰＤ＿ＧＮＤが設けられていることである。異物を検査する際、図示はしないが、まず、ＰＤまたはＰＤ＿ＧＮＤとＰＤｃｏｍとの間の導通有無を検査することで、このＴＥＧ内の異物の有無を確認する。異物が有った場合（つまり導通有の場合）、ＰＤとＰＤ＿ＧＮＤの間にＰＤ＿ＧＮＤ側を基準にして直流電圧Ｖｄを印加し、電流を流しておく。この状態で、ＰＤ＿ＧＮＤとＰＤｃｏｍの間に電圧計Ｖを接続することで異物位置の特定（推測）を行う。 In such a configuration, the main feature of the present embodiment is that electrode pads PD and PD_GND are provided at both ends of the main wiring ML2 in one comb pattern LP2. When inspecting the foreign matter, although not shown, first, the presence or absence of the foreign matter in the TEG is confirmed by inspecting the presence or absence of conduction between the PD or PD_GND and PDcom. When there is a foreign object (that is, when conduction is present), a DC voltage Vd is applied between PD and PD_GND with reference to the PD_GND side, and a current is allowed to flow. In this state, the foreign object position is specified (estimated) by connecting a voltmeter V between PD_GND and PDcom.
すなわち、異物が存在する位置に応じて検出される電圧値も異なるため、その電圧値をアナログ的に識別することでＴＥＧ内の異物の位置を特定できる。図１では、一例として、ＰＤ＿ＧＮＤ側に近い櫛歯配線ＳＬ１，ＳＬ２間に異物ＳＢが存在しており、この場合は、電圧計Ｖにて基準電圧レベルＧＮＤに近い電圧値が得られる。逆に、ＰＤ側に近い櫛歯配線ＳＬ１，ＳＬ２間に異物が存在している場合は、電圧計Ｖにて直流電圧Ｖｄのレベルに近い電圧値が得られる。なお、電圧計Ｖは、異物の抵抗に左右されないように、十分に内部抵抗が大きいものを用いることが望ましい。 That is, since the detected voltage value differs depending on the position where the foreign object exists, the position of the foreign object in the TEG can be specified by analogizing the voltage value. In FIG. 1, as an example, the foreign substance SB exists between the comb-teeth wirings SL1 and SL2 close to the PD_GND side. In this case, a voltage value close to the reference voltage level GND is obtained by the voltmeter V. On the contrary, when a foreign substance exists between the comb-tooth wirings SL1 and SL2 close to the PD side, a voltage value close to the level of the DC voltage Vd can be obtained by the voltmeter V. The voltmeter V preferably has a sufficiently large internal resistance so that it is not affected by the resistance of foreign matter.
以上のように、図１のＴＥＧを用いると、少ない電極パッド数でＴＥＧ内の異物の位置（ショートの位置）を特定できるため、電極パッドが占める面積が小さく、異物検査を行う領域も十分に確保でき、検出感度が高い異物検査が可能となる。また、例えば、前述した特許文献１のように、各櫛歯配線ＳＬ１，ＳＬ２全てに電極パッドを接続する場合と比べると、前述した検出感度の向上に加えて更に測定回数も少なくて済み、短時間で異物の位置を特定できる。このようなことから、効率的な異物検査が行え、製造コストの低減や製造品質の向上などが実現可能となる。 As described above, when the TEG of FIG. 1 is used, the position of the foreign substance (short position) in the TEG can be specified with a small number of electrode pads, so the area occupied by the electrode pad is small, and the area for performing the foreign substance inspection is sufficient. It is possible to ensure foreign matter inspection with high detection sensitivity. Further, for example, as compared with the case where the electrode pads are connected to all the comb-teeth wirings SL1 and SL2 as in Patent Document 1 described above, the number of times of measurement can be further reduced in addition to the improvement in detection sensitivity described above. The position of a foreign object can be specified by time. For this reason, efficient foreign matter inspection can be performed, and manufacturing costs can be reduced and manufacturing quality can be improved.
図２は、図１におけるＸ−Ｘ’間の主要部を概略的に示す断面図であり、（ａ），（ｂ）はそれぞれ異なる断面例を示すものである。図２（ａ）は、半導体ウエハ上に形成された、メタル第１層、第２層、…といったメタル配線層周りを部分的に示すものである。図２（ａ）では、例えば、ＰＴＥＯＳ（P-Tetra-Ethyl-Ortho-Silicate）膜等の絶縁膜ＩＳの上に、アルミニウム（ＡＬ）や銅（Ｃｕ）等のメタル配線ＭＴＬからなるサブ配線ＳＬが形成されている。ここでは、隣接するメタル配線ＭＴＬ間に、エッチング残りが発生しており、これが異物ＳＢ１となって存在している。なお、特に限定はされないが、メタル配線ＭＴＬの幅Ｗ１や配線ピッチＷ２は、コンマ数μｍ〜数μｍ程度である。図２（ｂ）では、図２（ａ）と異なり、隣接するメタル配線ＭＴＬ間にメタル残骸等の異物ＳＢ２が存在している。このような異物は、例えばスパッタリング装置のメンテナンス後などで特に発生し易く、配線ピッチＷ２よりも大きいサイズの異物であれば、図１のＴＥＧによって検出可能となっている。 FIG. 2 is a cross-sectional view schematically showing a main part between X and X ′ in FIG. 1, and (a) and (b) show different cross-sectional examples. FIG. 2A partially shows the periphery of the metal wiring layer such as the first metal layer, the second layer,... Formed on the semiconductor wafer. In FIG. 2A, for example, a sub wiring SL made of a metal wiring MTL such as aluminum (AL) or copper (Cu) on an insulating film IS such as a PTEOS (P-Tetra-Ethyl-Ortho-Silicate) film. Is formed. Here, an etching residue is generated between adjacent metal wirings MTL, and this remains as foreign matter SB1. Although not particularly limited, the width W1 and the wiring pitch W2 of the metal wiring MTL are about a few μm to several μm of commas. In FIG. 2B, unlike FIG. 2A, foreign matter SB2 such as metal debris exists between adjacent metal wirings MTL. Such foreign matter is particularly likely to occur after, for example, maintenance of the sputtering apparatus, and can be detected by the TEG in FIG. 1 if the foreign matter has a size larger than the wiring pitch W2.
図３は、本発明の一実施の形態による半導体装置において、その構成例を示す概略図である。図３の半導体装置は、半導体ウエハＷＦ上に、複数のチップＣＰが搭載されたものとなっている。ここで、前述した図１のＴＥＧは、例えば、チップＣＰの中に形成されたり、あるいは隣接するチップＣＰ間のスクライブ領域ＳＣＡに形成される。スクライブ領域ＳＣＡに形成すると、例えば、図２（ａ）に示したような、エッチング残りによる不具合を各半導体ウエハＷＦ毎に監視したいような場合に特に有益となる。また、半導体ウエハ全体の欠陥密度の調査や、その発生原因の究明などを行いたい場合には、図１のＴＥＧをチップＣＰ内に形成する方が望ましい。 FIG. 3 is a schematic diagram showing a configuration example of the semiconductor device according to the embodiment of the present invention. The semiconductor device shown in FIG. 3 has a plurality of chips CP mounted on a semiconductor wafer WF. Here, the above-described TEG of FIG. 1 is formed, for example, in the chip CP, or in the scribe area SCA between adjacent chips CP. Forming in the scribe area SCA is particularly beneficial when it is desired to monitor each semiconductor wafer WF for defects due to etching residue, for example, as shown in FIG. In addition, when it is desired to investigate the defect density of the entire semiconductor wafer or investigate the cause of the occurrence, it is desirable to form the TEG of FIG. 1 in the chip CP.
図４は、図１のＴＥＧをチップ内に形成した場合の各チップの構成例を示す概略図である。図５は、図４の各ＴＥＧユニットの構成例を示すレイアウト図である。図４に示すチップＣＰは、例えば、ｎ個に分割された複数のＴＥＧユニットＴＵ１〜ＴＵｎから構成される。各ＴＥＧユニットＴＵの大きさは、特に限定はされないが、例えば、Ｌ１＝３ｍｍ、Ｌ２＝１ｍｍといった程度となっている。 FIG. 4 is a schematic diagram showing a configuration example of each chip when the TEG of FIG. 1 is formed in the chip. FIG. 5 is a layout diagram showing a configuration example of each TEG unit in FIG. The chip CP shown in FIG. 4 includes, for example, a plurality of TEG units TU1 to TUn divided into n pieces. The size of each TEG unit TU is not particularly limited, but for example, L1 = 3 mm and L2 = 1 mm.
各ＴＥＧユニットＴＵは、例えば図５に示すように、図１の電極パッドＰＤと、ＰＤ＿ＧＮＤと、ＰＤｃｏｍにそれぞれ対応して、ｋ個の電極パッドＰＤ１〜ＰＤｋと、２個の電極パッドＰＤ＿ＧＮＤ１，ＰＤ＿ＧＮＤ２と、１個の電極パッドＰＤｃｏｍを備えた構成となっている。ＰＤ＿ＧＮＤ１およびＰＤ＿ＧＮＤ２は、それぞれ左右に配置され、下側で配線ＧＬによって接続されている。ＰＤ１〜ＰＤｋは、ＰＤ＿ＧＮＤ１とＰＤ＿ＧＮＤ２の間の上側の領域で左右方向に等間隔で配置され、それぞれ配線ＶＬによって配線ＧＬに接続されている。また、ｋ本の配線ＶＬに対向してｋ本の配線ＣＳＬが設けられ、これらがＰＤ１〜ＰＤｋの上側を左右方向に伸びる配線ＣＬに接続され、この配線ＣＬの一端にＰＤｃｏｍが接続されている。 For example, as shown in FIG. 5, each TEG unit TU includes k electrode pads PD1 to PDk and two electrode pads PD_GND1, PD_GND2 corresponding to the electrode pads PD, PD_GND, and PDcom of FIG. And one electrode pad PDcom. PD_GND1 and PD_GND2 are arranged on the left and right, respectively, and are connected to each other by a wiring GL. PD1 to PDk are arranged at equal intervals in the left-right direction in the upper region between PD_GND1 and PD_GND2, and are respectively connected to the wiring GL by the wiring VL. Further, k wirings CSL are provided so as to face the k wirings VL, and these are connected to the wiring CL extending in the left-right direction above PD1 to PDk, and PDcom is connected to one end of the wiring CL. .
異物の検査領域は、それぞれ対となる配線ＶＬと配線ＣＳＬに挟まれた領域であり、ここでは、ＰＤ＿ＧＮＤ１とＰＤ＿ＧＮＤ２の間がｋ個に分割されることで、ｋ個の検査領域Ａ１〜Ａｋを備えた構成となっている。各検査領域Ａｋの左右方向の幅は、特に限定はされないが、例えば１００μｍ程度となっている。例えば、検査領域Ａ２を例とすると、検査領域Ａ２内は、更に上下方向でｊ個に分割されることで、ｊ個のサブ検査領域Ａ２１〜Ａ２ｊを備えている。そして、このサブ検査領域Ａｋｊ内で、配線ＶＬから分岐した櫛状のパターンと配線ＣＳＬから分岐した櫛状のパターンとが対向して配置されている。 The foreign substance inspection area is an area sandwiched between the pair of wiring VL and wiring CSL, and here, the k inspection areas A1 to Ak are divided by dividing the area between PD_GND1 and PD_GND2. It has a configuration with. The width in the left-right direction of each inspection area Ak is not particularly limited, but is about 100 μm, for example. For example, taking the inspection area A2 as an example, the inspection area A2 is further divided into j pieces in the vertical direction, so that j sub-inspection areas A21 to A2j are provided. In the sub-inspection region Akj, a comb-like pattern branched from the wiring VL and a comb-shaped pattern branched from the wiring CSL are arranged to face each other.
また、言い換えれば、配線ＶＬをメイン配線として、そこから櫛状に分岐した複数のサブ配線と該各サブ配線から更に櫛状に分岐した複数のサブ配線が設けられ（すなわち櫛状に分岐した複数のサブ配線が階層的に設けられ）、これと同様に、配線ＣＳＬでも、それをメイン配線として櫛状に分岐した複数のサブ配線が階層的に設けられる。そして、配線ＶＬに接続された複数のサブ配線のそれぞれと配線ＣＳＬに接続された複数のサブ配線のそれぞれとが隣接するように配置されている。 In other words, the wiring VL is used as a main wiring, and a plurality of sub-wirings branched from the sub-wiring and a plurality of sub-wirings branched from the sub-wirings are provided. Similarly, in the wiring CSL, a plurality of sub-wirings branching in a comb shape are provided hierarchically in the wiring CSL. Each of the plurality of sub-wirings connected to the wiring VL and each of the plurality of sub-wirings connected to the wiring CSL are arranged adjacent to each other.
このような構成を用いると、まず、ＰＤ＿ＧＮＤ１またはＰＤ＿ＧＮＤ２とＰＤｃｏｍとの間で導通確認を行うことで、このＴＥＧユニットＴＵ内の異物の有無を確認できる。すなわち、図４におけるＴＥＧユニットＴＵ１〜ＴＵｎの中から異物が有るＴＥＧユニットを判別できる。ただし、異物が有った場合、各ＴＥＧユニットが例えば３ｍｍ２などの面積となっているため、ＳＥＭ等によって異物を特定および観察するには面積が広すぎる。そこで、図５のＰＤ１〜ＰＤｋとＰＤｃｏｍとの間を個別に導通確認することで、異物が検査領域Ａ１〜Ａｋのいずれにあるかを特定する。 When such a configuration is used, first, the presence / absence of a foreign substance in the TEG unit TU can be confirmed by confirming conduction between PD_GND1 or PD_GND2 and PDcom. That is, the TEG unit having foreign matter can be determined from the TEG units TU1 to TUn in FIG. However, when there is a foreign object, each TEG unit has an area of, for example, 3 mm 2, so that the area is too large to identify and observe the foreign object by SEM or the like. Therefore, by confirming the continuity between PD1 to PDk and PDcom in FIG. 5, it is specified which of the inspection areas A1 to Ak is the foreign object.
そして、例えば検査領域Ａ２内に異物が有ると特定された場合、図１の方式を用いて、例えばＰＤ２とＰＤ＿ＧＮＤ１との間に直流電圧Ｖｄを印加し、ＰＤ＿ＧＮＤ１とＰＤｃｏｍとの間に電圧計Ｖを接続することで、その電圧値の大きさによってサブ検査領域Ａ２１〜Ａ２ｊのいずれに異物があるかを特定する。このように、チップの領域から十分に小さいサブ検査領域まで段階的に絞り込むことで、その後のＳＥＭ等による異物の探索が短時間で済み、短時間で異物の解析を行うことが可能となる。また、図１のアナログ判定方式も併用しているため、図５に示すように電極パッドが占める面積も最小限で足りる。なお、ここで示した例に限らず、どの程度の単位でどの程度の範囲まで絞り込むかは、想定される半導体ウエハの欠陥密度や、ＳＥＭ等による探索時間や、電圧計Ｖの分解能等を考慮して適宜定めればよい。 For example, when it is specified that there is a foreign substance in the inspection area A2, the direct current voltage Vd is applied between PD2 and PD_GND1, for example, using the method of FIG. 1, and the voltmeter Vd between PD_GND1 and PDcom. Is connected to specify any of the sub-inspection areas A21 to A2j depending on the magnitude of the voltage value. In this way, by narrowing down from a chip area to a sufficiently small sub-inspection area in a stepwise manner, the subsequent search for a foreign substance by SEM or the like can be performed in a short time, and the foreign substance can be analyzed in a short time. Further, since the analog determination method of FIG. 1 is also used, the area occupied by the electrode pads is minimal as shown in FIG. It should be noted that, not limited to the example shown here, the range of units to be narrowed down to what range is based on the assumed defect density of the semiconductor wafer, the search time by SEM, the resolution of the voltmeter V, etc. And may be determined as appropriate.
図６は、本発明の一実施の形態による半導体装置の製造方法において、その処理の一例を示すフロー図である。まず、半導体ウエハの表面加工を行う（Ｓ６０１）。すなわち、例えば、スクライブ領域ＳＣＡにＴＥＧを形成する場合は、半導体ウエハＷＦ上にＭＯＳトランジスタ等の所望の回路を形成し、チップＣＰの領域にＴＥＧを形成する場合は、半導体ウエハＷＦ表面の酸化などを行う。続いて、ＰＴＥＯＳ膜などの絶縁膜と、窒化チタン（ＴｉＮ）やチタンタングステン（ＴｉＷ）といった導電性バリア膜と、アルミニウム（ＡＬ）や銅（Ｃｕ）といったメタル膜を順に堆積する（Ｓ６０２〜Ｓ６０４）。 FIG. 6 is a flowchart showing an example of the process in the method of manufacturing a semiconductor device according to the embodiment of the present invention. First, surface processing of a semiconductor wafer is performed (S601). That is, for example, when a TEG is formed in the scribe area SCA, a desired circuit such as a MOS transistor is formed on the semiconductor wafer WF, and when a TEG is formed in the area of the chip CP, the surface of the semiconductor wafer WF is oxidized. I do. Subsequently, an insulating film such as a PTEOS film, a conductive barrier film such as titanium nitride (TiN) or titanium tungsten (TiW), and a metal film such as aluminum (AL) or copper (Cu) are sequentially deposited (S602 to S604). .
次いで、レジストを塗布し、導電性バリア膜やメタル膜の配線パターン（すなわち図１や図５のような配線パターン）を現像する（Ｓ６０５）。その後、外観検査装置を用いて異物検査を行う（Ｓ６０６）。例えば、フォトマスクなどに異常があると、この検査にて「ＮＧ」となり、その原因調査が行われる（Ｓ６１５）。Ｓ６０６の異物検査で問題なかった場合、メタル膜等のエッチングとレジスト除去によって配線パターン（すなわちＴＥＧ）を形成する（Ｓ６０７，Ｓ６０８）。その後、レーザー散乱方式などの外観検査装置を用いて異物検査を行う（Ｓ６０９）。例えば、大きな異物が存在するなど明らかに程度の悪い異常はここで検出され、その原因調査が行われる（Ｓ６１５）。 Next, a resist is applied, and a conductive barrier film or metal film wiring pattern (that is, a wiring pattern as shown in FIGS. 1 and 5) is developed (S605). Thereafter, foreign matter inspection is performed using an appearance inspection apparatus (S606). For example, if there is an abnormality in the photomask or the like, the inspection results in “NG”, and the cause is investigated (S615). If there is no problem in the foreign substance inspection in S606, a wiring pattern (ie, TEG) is formed by etching the metal film or the like and removing the resist (S607, S608). Thereafter, foreign matter inspection is performed using an appearance inspection device such as a laser scattering method (S609). For example, an abnormally apparent abnormality such as the presence of a large foreign object is detected here, and the cause is investigated (S615).
Ｓ６０９の異物検査で問題なかった場合、形成したＴＥＧに対して、プローブ針を備えた電気的ウエハ検査装置などを用いて電気的検査を行う（Ｓ６１０）。すなわち、電極パッドにプローブ針を当て、図１や図５に説明したような方法で、異物の有無および異物が有った場合にはその位置の絞り込みを行う。その後、絞り込んだ箇所に対してＳＥＭ等による異物の探索（Ｓ６１４）を行ってもよいが、その前にここでは、形成した配線パターンの一部を除去するためのフォトリソグラフィ処理、エッチング処理、レジスト除去処理を行っている（Ｓ６１１〜Ｓ６１３）。 If there is no problem in the foreign substance inspection in S609, an electrical inspection is performed on the formed TEG using an electrical wafer inspection apparatus equipped with a probe needle (S610). That is, the probe needle is applied to the electrode pad, and the presence or absence of foreign matter and the presence of foreign matter are narrowed down by the method described in FIGS. 1 and 5. Thereafter, foreign matter search by SEM or the like may be performed on the narrowed portion (S614), but before that, here, photolithography processing, etching processing, resist for removing a part of the formed wiring pattern is performed. Removal processing is performed (S611 to S613).
図７は、図６のＳ６１１〜Ｓ６１４の処理を説明する図であり、（ａ）は処理前、（ｂ）は処理後の状態を示すものである。ここでの処理では、図７（ａ）（図１と同様）のＴＥＧに対して、例えば、その櫛パターンＬＡ１内のメイン配線ＭＬ１周りの領域ＭＫを除去するものとなっている。そうすると、図７（ｂ）に示すような構成となる。ここで、異物ＳＢが存在していた場合、それをＳＥＭコントラスト法によって観察すると、異物でショートしているサブ配線ＳＬ部分のコントラストが通常と異なって見える。すなわち、異物が無い場合であれば、例えば、チャージアップ面積が小さい櫛パターンＬＡ１のサブ配線ＳＬ１が暗く見え、チャージアップ面積が大きい櫛パターンＬＡ２のサブ配線ＳＬ２が明るく見える。つまり、全体としてサブ配線ＳＬ１，ＳＬ２の部分は、明暗が交互に見えることになる。しかしながら、ショートが存在すると、例えば、図７（ｂ）のように本来暗い筈のサブ配線ＳＬ１＿Ｆが明るく見えることによって、明暗の規則が崩れ、ＳＥＭコントラスト法による位置特定が容易に行えるようになる。 FIG. 7 is a diagram for explaining the processing of S611 to S614 in FIG. 6, where (a) shows the state before the processing and (b) shows the state after the processing. In this processing, for example, the region MK around the main wiring ML1 in the comb pattern LA1 is removed from the TEG in FIG. 7A (similar to FIG. 1). Then, the configuration as shown in FIG. Here, when the foreign substance SB exists, when it is observed by the SEM contrast method, the contrast of the sub-wiring SL portion that is short-circuited by the foreign substance looks different from usual. That is, if there is no foreign matter, for example, the sub-wiring SL1 of the comb pattern LA1 with a small charge-up area looks dark, and the sub-wiring SL2 of the comb pattern LA2 with a large charge-up area looks bright. That is, as a whole, the portions of the sub wirings SL1 and SL2 appear to be alternately light and dark. However, if there is a short circuit, for example, the sub-wiring SL1_F that is originally dark as shown in FIG. 7B appears bright, so that the rules of light and darkness are broken, and the position can be easily specified by the SEM contrast method.
したがって、このような処理と前述したようなＴＥＧの電気的検査による位置特定の処理とを併用して用いることで、より迅速に異物位置の特定が可能となり、ＳＥＭによる解析時間が短縮可能となる。 Therefore, by using such a process in combination with the position specifying process based on the electrical inspection of the TEG as described above, the position of the foreign substance can be specified more quickly, and the analysis time by the SEM can be shortened. .
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention.
本発明の半導体装置および半導体装置の製造方法は、例えば、配線を含む半導体装置および配線工程を含む製造方法に対して広く適用可能である。 The semiconductor device and the semiconductor device manufacturing method of the present invention are widely applicable to, for example, a semiconductor device including wiring and a manufacturing method including a wiring process.
ＬＰ 櫛パターン
ＭＬ メイン配線
ＳＬ サブ配線
ＰＤ 電極パッド
ＳＢ 異物
Ｖ 電圧計
ＭＴＬ メタル配線
ＩＳ 絶縁膜
ＣＰ チップ
ＳＣＡ スクライブ領域
ＷＦ 半導体ウエハ
ＴＵ ＴＥＧユニット
ＧＬ，ＶＬ，ＣＬ 配線
Ａ 領域
LP comb pattern ML main wiring SL sub wiring PD electrode pad SB foreign matter V voltmeter MTL metal wiring IS insulating film CP chip SCA scribe area WF semiconductor wafer TU TEG unit GL, VL, CL wiring A area
Claims (5)
第２メイン配線および前記第２メイン配線から櫛状に分岐する複数の第２サブ配線を含み、前記複数の第１サブ配線のそれぞれと前記複数の第２サブ配線のそれぞれとが隣接するように配置された第２配線パターンと、
前記第１配線パターンに接続された第１電極と、
前記第２メイン配線の一端に接続された第２電極と、
前記第２メイン配線の他端に接続された第３電極とを備え、
電気的検査が行われる際に、前記第２電極と前記第３電極の間に直流電圧が印加された状態で、前記第２電極と前記第１電極の間の電位差が計測され、この電位差の大きさに基づいて前記第１配線パターンと前記第２配線パターンの間のショート箇所が推測されることを特徴とする半導体装置。 A first wiring pattern including a first main wiring and a plurality of first sub-wirings branched from the first main wiring in a comb shape;
Including a second main wiring and a plurality of second sub-wirings that branch in a comb shape from the second main wiring such that each of the plurality of first sub-wirings and each of the plurality of second sub-wirings are adjacent to each other. The arranged second wiring pattern;
A first electrode connected to the first wiring pattern;
A second electrode connected to one end of the second main wiring;
A third electrode connected to the other end of the second main wiring,
When an electrical inspection is performed, a potential difference between the second electrode and the first electrode is measured in a state where a DC voltage is applied between the second electrode and the third electrode. A semiconductor device, wherein a short portion between the first wiring pattern and the second wiring pattern is estimated based on a size.
前記第１配線パターンおよび前記２配線パターンを複数備え、
前記第１電極は、前記複数の第１配線パターンに共通して設けられ、
前記第２電極は、前記複数の第２配線パターンに共通して設けられ、
前記第３電極は、前記複数の第２配線パターンにそれぞれ対応して複数設けられることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A plurality of the first wiring pattern and the two wiring patterns;
The first electrode is provided in common to the plurality of first wiring patterns,
The second electrode is provided in common to the plurality of second wiring patterns,
A plurality of the third electrodes are provided corresponding to the plurality of second wiring patterns, respectively.
前記絶縁膜上にメタル配線パターンを形成する第２工程と、
前記メタル配線パターンに対し、検査装置を用いて電気的検査を行う第３工程と、
前記電気的検査の結果を反映して異常箇所の外観を観測する第４工程とを備え、
前記メタル配線パターンは、
第１メイン配線および前記第１メイン配線から櫛状に分岐する複数の第１サブ配線を含む第１配線パターンと、
第２メイン配線および前記第２メイン配線から櫛状に分岐する複数の第２サブ配線を含み、前記複数の第１サブ配線のそれぞれと前記複数の第２サブ配線のそれぞれとが隣接するように配置された第２配線パターンと、
前記第１配線パターンに接続された第１電極と、
前記第２メイン配線の一端に接続された第２電極と、
前記第２メイン配線の他端に接続された第３電極とを含み、
前記第３工程は、
前記第２電極と前記第３電極の間に直流電圧を印加し、前記第２電極と前記第１電極の間の電位差を計測する第１処理と、
前記電位差の大きさに基づいて前記第１配線パターンと前記第２配線パターンの間のショート箇所を推測する第２処理とを含み、
前記第４工程は、前記第２処理で推測したショート箇所を対象として外観の観測を行うことを特徴とする半導体装置の製造方法。 A first step of forming an insulating film on the semiconductor wafer;
A second step of forming a metal wiring pattern on the insulating film;
A third step of performing an electrical inspection on the metal wiring pattern using an inspection apparatus;
A fourth step of observing the appearance of the abnormal part reflecting the result of the electrical inspection,
The metal wiring pattern is
A first wiring pattern including a first main wiring and a plurality of first sub-wirings branched from the first main wiring in a comb shape;
Including a second main wiring and a plurality of second sub-wirings that branch in a comb shape from the second main wiring such that each of the plurality of first sub-wirings and each of the plurality of second sub-wirings are adjacent to each other. The arranged second wiring pattern;
A first electrode connected to the first wiring pattern;
A second electrode connected to one end of the second main wiring;
A third electrode connected to the other end of the second main wiring,
The third step includes
Applying a DC voltage between the second electrode and the third electrode, and measuring a potential difference between the second electrode and the first electrode;
A second process for estimating a short-circuit portion between the first wiring pattern and the second wiring pattern based on the magnitude of the potential difference,
The fourth step is a method of manufacturing a semiconductor device, wherein an appearance is observed for a short portion estimated in the second process.
更に、前記第３工程と前記第４工程の間に、前記第１メイン配線または前記第２メイン配線を除去する第５工程を備えることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
Furthermore, the manufacturing method of the semiconductor device characterized by including the 5th process of removing the said 1st main wiring or the said 2nd main wiring between the said 3rd process and the said 4th process.
前記メタル配線パターンは、複数の領域に分割され、
前記複数の領域のそれぞれが、前記第１および前記第２配線パターンを含み、
前記第１電極は、前記複数の領域の前記第１配線パターンに共通して設けられ、
前記第２電極は、前記複数の領域の前記第２配線パターンに共通して設けられ、
前記第３電極は、前記複数の領域の前記第２配線パターンにそれぞれ対応して複数設けられ、
前記第３工程は、
前記第１電極と前記第２電極の間を導通確認する第３処理と、
前記第３処理で導通有りの場合に、前記複数の第３電極と前記第１電極の間を個別に導通確認することで前記複数の領域の中から導通有りの領域を判別する第４処理と、
前記第４処理で導通有りの領域を対象として行われる前記第１および前記第２処理とを含むことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The metal wiring pattern is divided into a plurality of regions,
Each of the plurality of regions includes the first and second wiring patterns,
The first electrode is provided in common with the first wiring pattern of the plurality of regions,
The second electrode is provided in common with the second wiring pattern of the plurality of regions,
A plurality of the third electrodes are provided corresponding to the second wiring patterns of the plurality of regions,
The third step includes
A third process for confirming conduction between the first electrode and the second electrode;
A fourth process for discriminating a region with conduction from the plurality of regions by individually confirming conduction between the plurality of third electrodes and the first electrode when conduction is present in the third processing; ,
A method of manufacturing a semiconductor device, comprising: the first and second processes performed on a region with conduction in the fourth process.
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|---|---|---|---|---|
| CN102385017A (en) * | 2010-08-25 | 2012-03-21 | 中芯国际集成电路制造(上海)有限公司 | Short circuit defect detection device and method |
| JP2012251811A (en) * | 2011-06-01 | 2012-12-20 | Micronics Japan Co Ltd | Electrical connection device and test device using the same |
| CN103871924A (en) * | 2014-03-24 | 2014-06-18 | 上海华力微电子有限公司 | Test structure and method for monitoring electricity leakage of grid electrode |
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