JP2008078527A - Method for manufacturing ion-implantation stencil-mask and ion-implantation stencil-mask - Google Patents

Method for manufacturing ion-implantation stencil-mask and ion-implantation stencil-mask Download PDF

Info

Publication number
JP2008078527A
JP2008078527A JP2006258368A JP2006258368A JP2008078527A JP 2008078527 A JP2008078527 A JP 2008078527A JP 2006258368 A JP2006258368 A JP 2006258368A JP 2006258368 A JP2006258368 A JP 2006258368A JP 2008078527 A JP2008078527 A JP 2008078527A
Authority
JP
Japan
Prior art keywords
thin film
layer
ion implantation
film layer
ion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006258368A
Other languages
Japanese (ja)
Other versions
JP5145678B2 (en
Inventor
Tomoya Sumita
知也 住田
Hideyuki Eguchi
秀幸 江口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2006258368A priority Critical patent/JP5145678B2/en
Publication of JP2008078527A publication Critical patent/JP2008078527A/en
Application granted granted Critical
Publication of JP5145678B2 publication Critical patent/JP5145678B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Physical Vapour Deposition (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing an ion-implantation stencil-mask which reduces defects of the ion-implantation stencil mask that a deflection of a membrane is caused from the heating of an ion beam and has an excellent heat resistance, durability, and ion implantation accuracy in an ion-implantation process where a semiconductor device manufacturing is carried out using the ion-implantation stencil-mask; and to provide the ion-implantation stencil-mask. <P>SOLUTION: The method for manufacturing an ion-implantation stencil-mask includes processes of forming a first etching stopper layer on a supporting layer, forming a first membrane layer on the first etching stopper layer, forming a second etching stopper layer on the first membrane layer, forming a second membrane layer on the second etching stopper layer, forming an opening on the supporting layer, and forming a through hole pattern for ion implantation through the first membrane layer and second membrane layer. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体デバイス製造工程中のイオン注入工程において用いるイオン注入用ステンシルマスクの製造方法及びイオン注入用ステンシルマスクに関する。 The present invention relates to a method for manufacturing a stencil mask for ion implantation used in an ion implantation process in a semiconductor device manufacturing process, and a stencil mask for ion implantation .

半導体デバイス製造工程においては、単結晶シリコン基板にＢ（Boron ）やＰ（Phosphor）等の不純物元素をドープする工程が含まれている。この不純物元素をドープする方法としては、主に熱拡散法とイオン注入法があるが、熱拡散法では抵抗のばらつき等の問題があるため、最近は熱拡散法よりも高精度の不純物元素ドープが可能なイオン注入法がよく用いられている。   The semiconductor device manufacturing process includes a process of doping an impurity element such as B (Boron) or P (Phosphor) into a single crystal silicon substrate. As a method of doping this impurity element, there are mainly a thermal diffusion method and an ion implantation method. However, since the thermal diffusion method has a problem such as variation in resistance, the impurity element doping is more highly accurate than the thermal diffusion method recently. An ion implantation method capable of achieving the above is often used.

従来のイオン注入法は、フォトリソグラフィーにより、基板におけるパターン領域外の領域をレジストでマスキングし、パターン領域のみにイオン注入する方法である。この方法を用いた場合には、レジストの塗布、パターン露光、現像といったリソグラフィー工程や、イオン注入工程後に不要となったレジストの除去工程、さらには基板洗浄工程等の多くの工程が含まれるため、工程時間が長くなるという問題があった。また、工程毎に装置が必要となるため、装置占有面積が大きいという問題もあった。   The conventional ion implantation method is a method in which a region outside a pattern region on a substrate is masked with a resist by photolithography, and ion implantation is performed only on the pattern region. When this method is used, it includes many processes such as a lithography process such as resist application, pattern exposure, and development, a resist removal process that is no longer necessary after the ion implantation process, and a substrate cleaning process. There was a problem that the process time became long. In addition, since an apparatus is required for each process, there is also a problem that the area occupied by the apparatus is large.

上記の問題を解決するため、近年、イオン注入用ステンシルマスクを用いたイオン注入技術に関する研究が行われている。この技術は、イオン注入用ステンシルマスク上の貫通孔パターンの形状に形成されたイオンビームを基板に入射させることによりイオンを注入する方法である。   In order to solve the above problems, research on ion implantation technology using a stencil mask for ion implantation has been conducted in recent years. This technique is a method of implanting ions by causing an ion beam formed in the shape of a through-hole pattern on a stencil mask for ion implantation to enter a substrate.

従来のイオン注入用ステンシルマスクの例を図３に示す。ステンシルマスク１７は、図３（ａ）に示すＳＯＩ（Silicon-On-Insurator ）ウエハ１４を用いて作製される。このＳＯＩウエハ１４は、単結晶シリコンからなる支持層１１、シリコン酸化膜からなるエッチングストッパー層１２、及び単結晶シリコンからなる薄膜層１３の３層を有する。従来のイオン注入用ステンシルマスク１７は、図３（ａ）のＳＯＩウエハ１４を加工することにより、図３（ｂ）に示すように、裏面に開口部１５及び単層自立膜となった薄膜層１３（以下、メンブレンと記述）に貫通孔１６を有する構造である。   An example of a conventional ion implantation stencil mask is shown in FIG. The stencil mask 17 is manufactured using an SOI (Silicon-On-Insurator) wafer 14 shown in FIG. This SOI wafer 14 has three layers: a support layer 11 made of single crystal silicon, an etching stopper layer 12 made of a silicon oxide film, and a thin film layer 13 made of single crystal silicon. A conventional ion implantation stencil mask 17 is formed by processing the SOI wafer 14 of FIG. 3A to form a thin film layer having an opening 15 and a single-layer self-supporting film on the back surface as shown in FIG. 3B. 13 (hereinafter referred to as a membrane) has a through hole 16.

しかしながら、上記のような３層からなるＳＯＩウエハ１４を用いて作製されたイオン注入用ステンシルマスク１７を用いてイオン注入を行う場合には、イオンビームによる発熱のためにメンブレン１３が撓むという問題がある。メンブレン１３が撓むと、イオン注入すべきパターン領域の位置精度が大幅に悪化する。このように、イオン注入用ステンシルマスクにおいてはマスクの耐熱性や耐久性の向上が課題となっている。   However, when ion implantation is performed using the stencil mask 17 for ion implantation manufactured using the three-layer SOI wafer 14 as described above, the membrane 13 is bent due to heat generated by the ion beam. There is. When the membrane 13 is bent, the position accuracy of the pattern region to be ion-implanted is greatly deteriorated. Thus, in the stencil mask for ion implantation, improvement of the heat resistance and durability of the mask is a problem.

イオン注入用ステンシルマスクにおける耐熱性や耐久性の向上のための対策としては、例えば、メンブレンの片側または両側にイオン吸収層を設ける方法が提案されている（特許文献１参照）。この方法は効果はあるものの、メンブレンを形成した後にスパッタ等によりメンブレンにイオン吸収層を成膜する方法であり、薄膜の応力や膜厚を精密に制御する必要がある。また、メンブレン上の貫通孔パターンの開口側壁に成膜されることにより、パターンの寸法が変化してしまうことがある。さらに、薄膜の応力は経時変化するため、初期応力が０以上であったとしても次第に圧縮応力となり、薄膜を成膜したメンブレンを撓ませてしまう可能性もある。
特開２００４−１５８５２７号公報 As a measure for improving the heat resistance and durability of the stencil mask for ion implantation, for example, a method of providing an ion absorption layer on one side or both sides of the membrane has been proposed (see Patent Document 1). Although this method is effective, it is a method of forming an ion absorption layer on the membrane by sputtering after forming the membrane, and it is necessary to precisely control the stress and film thickness of the thin film. Further, the film may be formed on the opening side wall of the through-hole pattern on the membrane, so that the pattern dimension may change. Furthermore, since the stress of the thin film changes with time, even if the initial stress is 0 or more, it gradually becomes a compressive stress, which may cause the membrane on which the thin film is formed to bend.
JP 2004-158527 A

本発明は、上記課題を鑑みてなされたものであり、イオン注入用ステンシルマスクを用いたイオン注入工程において、イオンビームの発熱に起因したメンブレンの撓みというイオン注入用ステンシルマスクの欠陥を低減し、優れた耐熱性や耐久性を有してイオン注入精度を向上するイオン注入用ステンシルマスクの製造方法及びイオン注入用ステンシルマスクを提供することを目的とする。 The present invention has been made in view of the above problems, and in the ion implantation process using the ion implantation stencil mask, the defect of the ion implantation stencil mask, which is the bending of the membrane due to the heat generation of the ion beam, is reduced. It is an object of the present invention to provide a method for manufacturing an ion implantation stencil mask that has excellent heat resistance and durability and improves ion implantation accuracy and an ion implantation stencil mask.

本発明のイオン注入用ステンシルマスクの製造方法は、支持層上に第１のエッチングストッパー層を形成し、前記第１のエッチングストッパー層上に第１の薄膜層を形成し、前記第１の薄膜層上に第２のエッチングストッパー層を形成し、前記第２のエッチングストッパー層上に第２の薄膜層を形成し、前記支持層に開口部を形成し、前記第１の薄膜層及び前記第２の薄膜層にイオン注入用の貫通孔パターンを形成する、ことを特徴とする。   According to the method for manufacturing a stencil mask for ion implantation of the present invention, a first etching stopper layer is formed on a support layer, a first thin film layer is formed on the first etching stopper layer, and the first thin film is formed. A second etching stopper layer is formed on the layer, a second thin film layer is formed on the second etching stopper layer, an opening is formed in the support layer, and the first thin film layer and the first thin film layer are formed. A through hole pattern for ion implantation is formed in the two thin film layers.

また、前記貫通孔パターンを形成する際に、前記第１の薄膜層に前記イオン注入用の貫通孔パターンとともに表裏重ね合わせ用マークを形成し、前記第２の薄膜層に前記表裏重ね合わせ用マークを用いて位置合わせ用マークを形成し、前記第２の薄膜層に前記位置合わせ用マークを用いて前記イオン注入用の貫通孔パターンを形成する、ことを特徴とする。   Further, when forming the through hole pattern, a front and back overlay mark is formed on the first thin film layer together with the ion implantation through hole pattern, and the front and back overlay mark is formed on the second thin film layer. An alignment mark is formed using the alignment mark, and the ion implantation through-hole pattern is formed in the second thin film layer using the alignment mark.

また、前記貫通孔パターン形成後に、メンブレンが前記第１の薄膜層、前記第２のエッチングストッパー層、及び前記第２の薄膜層の３層からなること、を特徴とする。   Further, the membrane is characterized in that after the through-hole pattern is formed, the membrane is composed of three layers of the first thin film layer, the second etching stopper layer, and the second thin film layer.

また、本発明のイオン注入用ステンシルマスクは、支持層上に形成された第１のエッチングストッパー層と、前記第１のエッチングストッパー層上に形成された第１の薄膜層と、前記第１の薄膜層上に形成された第２のエッチングストッパー層と、前記第２のエッチングストッパー層上に形成された第２の薄膜層と、前記支持層に形成された開口部と、前記第１の薄膜層及び前記第２の薄膜層に形成されたイオン注入用の貫通孔パターンと、を有することを特徴とする。The stencil mask for ion implantation of the present invention includes a first etching stopper layer formed on a support layer, a first thin film layer formed on the first etching stopper layer, and the first A second etching stopper layer formed on the thin film layer; a second thin film layer formed on the second etching stopper layer; an opening formed in the support layer; and the first thin film. And a through hole pattern for ion implantation formed in the second thin film layer.

また、前記貫通孔パターンは、前記第１の薄膜層に前記イオン注入用の貫通孔パターンとともに形成された表裏重ね合わせ用マークと、前記第２の薄膜層に前記表裏重ね合わせ用マークを用いて形成された位置合わせ用マークと、前記第２の薄膜層に前記位置合わせ用マークを用いて形成された前記イオン注入用の貫通孔パターンと、からなることを特徴とする。Further, the through hole pattern is formed by using the front and back overlay mark formed on the first thin film layer together with the ion implantation through hole pattern, and the front and back overlay mark on the second thin film layer. The alignment mark is formed, and the ion implantation through-hole pattern is formed on the second thin film layer using the alignment mark.

また、メンブレンが前記第１の薄膜層、前記第２のエッチングストッパー層、及び前記第２の薄膜層の３層からなること、を特徴とする。Further, the membrane is characterized by comprising three layers of the first thin film layer, the second etching stopper layer, and the second thin film layer.

本発明のイオン注入用ステンシルマスクの製造方法によれば、メンブレンが第１の薄膜層、第２のエッチングストッパー層、及び第２の薄膜層の３層からなるイオン注入用ステンシルマスクを得ることができる。このイオン注入用ステンシルマスクにおけるメンブレンの熱容量は、３層からなるＳＯＩウエハを用いて作製される従来のイオン注入用ステンシルマスクのメンブレンの熱容量よりも大きい。このため、イオンビームの発熱に起因したメンブレンの撓みという欠陥を大幅に低減でき、耐熱性や耐久性を有するイオン注入用ステンシルマスクを提供することができる。また、本発明のイオン注入用ステンシルマスクを用いることにより、精度の良いイオン注入が可能となる。その結果、半導体デバイス等の製造を高い歩留まりで行うことができる。   According to the method for manufacturing a stencil mask for ion implantation of the present invention, it is possible to obtain an stencil mask for ion implantation whose membrane is composed of three layers of a first thin film layer, a second etching stopper layer, and a second thin film layer. it can. The heat capacity of the membrane in the ion implantation stencil mask is larger than the heat capacity of the membrane of the conventional ion implantation stencil mask manufactured using a three-layer SOI wafer. For this reason, it is possible to significantly reduce the defect of membrane deflection caused by the heat generation of the ion beam, and to provide a stencil mask for ion implantation having heat resistance and durability. Further, by using the stencil mask for ion implantation of the present invention, it is possible to perform ion implantation with high accuracy. As a result, semiconductor devices and the like can be manufactured with a high yield.

以下、本発明の実施形態に係るイオン注入用ステンシルマスクの製造方法について、図面を参照しながら詳細に説明する。   Hereinafter, a method for manufacturing a stencil mask for ion implantation according to an embodiment of the present invention will be described in detail with reference to the drawings.

図１及び図２は、本実施形態のイオン注入用ステンシルマスクの製造方法の一例を示す図である。   1 and 2 are diagrams showing an example of a method for manufacturing the stencil mask for ion implantation according to this embodiment.

まず、図１（ａ）において、支持層２１の上に第１のエッチングストッパー層２２、第１の薄膜層２３、第２のエッチングストッパー層２４、及び第２の薄膜層２５が順に設けられた基板２６を準備する。なお、第１のエッチングストッパー層２２及び第２のエッチングストッパー層２４は、支持層２１及び第１の薄膜層２３をドライエッチングやウエットエッチング等のエッチングをする際に、第１の薄膜層２３及び第２の薄膜層２５がエッチングされるのを防止する層である。 First, in FIG. 1A, a first etching stopper layer 22, a first thin film layer 23, a second etching stopper layer 24, and a second thin film layer 25 are sequentially provided on the support layer 21. A substrate 26 is prepared. The first etching stopper layer 22 and the second etching stopper layer 24 are formed when the support layer 21 and the first thin film layer 23 are etched by dry etching, wet etching, or the like. This is a layer for preventing the second thin film layer 25 from being etched.

次に、同図（ｂ）に示すように、支持層２１の下面にフォトレジストをスピンナー等で塗布して感光層（図示せず）を形成し、この感光層にパターン露光、現像等のパターニング処理を行って、レジストパターン２７を形成する。   Next, as shown in FIG. 2B, a photoresist is applied to the lower surface of the support layer 21 with a spinner or the like to form a photosensitive layer (not shown), and patterning such as pattern exposure and development is performed on the photosensitive layer. Processing is performed to form a resist pattern 27.

次に、同図（ｃ）に示すように、レジストパターン２７をエッチングマスクにしてドライエッチングやウエットエッチング等により、支持層２１及び第１のエッチングストッパー層２２をエッチングして除去し、開口部２８を形成する。なお、支持層２１をエッチングする際には第１のエッチングストッパー層２２が、また第１のエッチングストッパー層２２をエッチングする際には第１の薄膜層２３がエッチングストッパーとして用いられる。さらに、不要となったフォトレジストを酸素プラズマアッシング等により除去する。   Next, as shown in FIG. 3C, the support layer 21 and the first etching stopper layer 22 are removed by etching using the resist pattern 27 as an etching mask by dry etching, wet etching, or the like, and the opening 28 is removed. Form. The first etching stopper layer 22 is used as an etching stopper when the support layer 21 is etched, and the first thin film layer 23 is used as an etching stopper when the first etching stopper layer 22 is etched. Further, the unnecessary photoresist is removed by oxygen plasma ashing or the like.

次に、同図（ｄ）に示すように、上記のように形成した開口部２８に臨む第１の薄膜層２３の下面に電子線レジストをスピンナー等で塗布して感光層（図示せず）を形成し、この感光層に電子ビーム描画、現像等のパターニング処理を行って、レジストパターン２９を形成する。   Next, as shown in FIG. 4D, an electron beam resist is applied to the lower surface of the first thin film layer 23 facing the opening 28 formed as described above by a spinner or the like, and a photosensitive layer (not shown). The resist pattern 29 is formed by performing patterning processing such as electron beam drawing and development on the photosensitive layer.

次に、同図（ｅ）に示すように、レジストパターン２９をエッチングマスクにしてドライエッチング等により、第１の薄膜層２３をエッチングし、酸素プラズマアッシング等によりレジストパターン２９を除去し、表裏重ね合わせ用マーク２１０及びイオン注入用貫通孔パターン２１１を形成する。   Next, as shown in FIG. 5E, the first thin film layer 23 is etched by dry etching or the like using the resist pattern 29 as an etching mask, and the resist pattern 29 is removed by oxygen plasma ashing or the like, and the front and back layers are overlapped. An alignment mark 210 and an ion implantation through hole pattern 211 are formed.

次に、図２（ａ）に示すように、第２の薄膜層２５の上面にフォトレジストをスピンナー等で塗布して感光層（図示せず）を形成し、第１の薄膜層２３に形成した表裏重ね合わせ用マーク２１０を用いて第２の薄膜層２５の所望の位置に位置合わせ用マーク３２を形成するためのパターン露光を行う。その後、現像を行い、レジストパターン３１を形成する。   Next, as shown in FIG. 2A, a photoresist is applied to the upper surface of the second thin film layer 25 with a spinner or the like to form a photosensitive layer (not shown), and formed on the first thin film layer 23. Pattern exposure for forming the alignment mark 32 at a desired position of the second thin film layer 25 is performed using the front and back overlay marks 210. Thereafter, development is performed to form a resist pattern 31.

次に、同図（ｂ）に示すように、レジストパターン３１をエッチングマスクにしてドライエッチング等により第２の薄膜層２５をエッチングし、酸素プラズマアッシング等によりレジストパターン３１を除去し、位置合わせ用マーク３２を形成する。   Next, as shown in FIG. 6B, the second thin film layer 25 is etched by dry etching or the like using the resist pattern 31 as an etching mask, and the resist pattern 31 is removed by oxygen plasma ashing or the like to perform alignment. A mark 32 is formed.

次に、同図（ｃ）に示すように、第２の薄膜層２５の上面に電子線レジストをスピンナー等で塗布して感光層（図示せず）を形成し、第２の薄膜層２５に形成した位置合わせ用マーク３２を用いて、第１の薄膜層２３に形成したイオン注入用貫通孔パターン２１１に対応するイオン注入用貫通孔パターン３４を第２の薄膜層２５に形成するための電子ビーム描画を行う。その後、現像を行い、レジストパターン３３を形成する。   Next, as shown in FIG. 2C, an electron beam resist is applied to the upper surface of the second thin film layer 25 by a spinner or the like to form a photosensitive layer (not shown). Electrons for forming an ion implantation through hole pattern 34 corresponding to the ion implantation through hole pattern 211 formed in the first thin film layer 23 in the second thin film layer 25 by using the formed alignment mark 32. Perform beam drawing. Thereafter, development is performed to form a resist pattern 33.

次に、同図（ｄ）に示すように、レジストパターン３３をエッチングマスクにしてドライエッチング等により第２の薄膜層２５をエッチングし、酸素プラズマアッシング等によりレジストパターン３３を除去し、イオン注入用貫通孔パターン３４を形成する。   Next, as shown in FIG. 4D, the second thin film layer 25 is etched by dry etching or the like using the resist pattern 33 as an etching mask, and the resist pattern 33 is removed by oxygen plasma ashing or the like to perform ion implantation. A through-hole pattern 34 is formed.

最後に、同図（ｅ）に示すように、ウエット処理等により第１の薄膜層２３及び第２の薄膜層２５に形成した各パターン領域における第２のエッチングストッパー層２４を除去することにより、メンブレンが第１の薄膜層２３、第２のエッチングストッパー層２４、及び第２の薄膜層２５の３層からなるイオン注入用ステンシルマスク３５を得る。   Finally, as shown in FIG. 5E, by removing the second etching stopper layer 24 in each pattern region formed on the first thin film layer 23 and the second thin film layer 25 by wet processing or the like, A stencil mask 35 for ion implantation is obtained in which the membrane comprises three layers of the first thin film layer 23, the second etching stopper layer 24, and the second thin film layer 25.

なお、上記表裏重ね合わせマーク２１０を用いて位置合わせ用マーク３２を形成する工程、及び位置合わせ用マーク３２を用いてイオン注入用貫通孔パターン３４を形成する工程において、合計１０μｍ以下の位置精度誤差が生じる。そのため、上記イオン注入用ステンシルマスク３５においては、イオン注入用貫通孔パターンの寸法は、第２の薄膜層２５に形成したイオン注入用貫通孔パターン３４の寸法で規定し、第１の薄膜層２３に形成するイオン注入用貫通孔パターン２１１の寸法は、イオン注入用貫通孔パターン３４の寸法よりも１０μｍ以上大きくすることが望ましい。   In the step of forming the alignment mark 32 using the front and back overlay mark 210 and the step of forming the ion implantation through-hole pattern 34 using the alignment mark 32, the positional accuracy error is 10 μm or less in total. Occurs. Therefore, in the ion implantation stencil mask 35, the dimensions of the ion implantation through hole pattern are defined by the dimensions of the ion implantation through hole pattern 34 formed in the second thin film layer 25, and the first thin film layer 23. It is desirable that the size of the ion implantation through-hole pattern 211 formed in the step is 10 μm or more larger than the size of the ion implantation through-hole pattern 34.

以下の実施例により、本実施形態のイオン注入用ステンシルマスクの製造方法の具体例について説明する。   The following examples will explain specific examples of the method for manufacturing the stencil mask for ion implantation of the present embodiment.

まず、５００μｍ厚の単結晶シリコンからなる支持層２１の上に１．０μｍ厚のシリコン酸化膜からなる第１のエッチングストッパー層２２、２０μｍ厚の単結晶シリコンからなる第１の薄膜層２３、１．０μｍ厚のシリコン酸化膜からなる第２のエッチングストッパー層２４、及び２０μｍ厚の単結晶シリコンからなる第２の薄膜層２５の順に設けられた１００ｍｍΦの基板２６を準備した（図１（ａ）参照）。   First, a first etching stopper layer 22 made of a silicon oxide film having a thickness of 1.0 μm and a first thin film layer 23 made of a single crystal silicon having a thickness of 20 μm are formed on a support layer 21 made of single crystal silicon having a thickness of 500 μm. A substrate 26 of 100 mmφ provided in order of a second etching stopper layer 24 made of a silicon oxide film having a thickness of 0.0 μm and a second thin film layer 25 made of single crystal silicon having a thickness of 20 μm was prepared (FIG. 1A). reference).

次に、支持層２１の下面にフォトレジストをスピンナーで塗布して２０μｍ厚の感光層（図示せず）を形成し、この感光層にパターン露光、現像等のパターニング処理を行って、レジストパターン２７を形成した（図１（ｂ）参照）。   Next, a photoresist is applied to the lower surface of the support layer 21 with a spinner to form a photosensitive layer (not shown) having a thickness of 20 μm, and patterning processing such as pattern exposure and development is performed on the photosensitive layer to form a resist pattern 27. (See FIG. 1B).

次に、レジストパターン２７をエッチングマスクにしてフロロカーボン系の混合ガスプラズマを用いたドライエッチングにより、支持層２１のエッチングを行った。その後、濃度５％のフッ化水素酸溶液に２０分間浸漬して第１のエッチングストッパー層２２をエッチングして除去し、開口部２８を形成した。なお、支持層２１のエッチングの際には第１のエッチングストッパー層２２が、また第１のエッチングストッパー層２２のエッチングの際には第１の薄膜層２３がエッチングストッパーとして用いられる。さらに、不要となったフォトレジストを酸素プラズマアッシングにより除去した（図１（ｃ）参照）。   Next, the support layer 21 was etched by dry etching using a fluorocarbon-based mixed gas plasma using the resist pattern 27 as an etching mask. Thereafter, the first etching stopper layer 22 was etched and removed by dipping in a 5% concentration hydrofluoric acid solution for 20 minutes to form an opening 28. The first etching stopper layer 22 is used as an etching stopper when the support layer 21 is etched, and the first thin film layer 23 is used as an etching stopper when the first etching stopper layer 22 is etched. Further, the unnecessary photoresist was removed by oxygen plasma ashing (see FIG. 1C).

次に、上記のように形成した開口部２８における第１の薄膜層２３の下面に電子線レジストをスピンナーで塗布して１．０μｍ厚の感光層（図示せず）を形成し、電子ビーム描画、現像等のパターニング処理を行って、レジストパターン２９を形成した（図１（ｄ）参照）。   Next, an electron beam resist is applied with a spinner on the lower surface of the first thin film layer 23 in the opening 28 formed as described above to form a 1.0 μm thick photosensitive layer (not shown), and electron beam writing is performed. Then, patterning processing such as development was performed to form a resist pattern 29 (see FIG. 1D).

次に、レジストパターン２９をエッチングマスクにしてフロロカーボン系の混合ガスプラズマを用いたドライエッチングにより、第１の薄膜層２３をエッチングし、酸素プラズマアッシングによりレジストパターン２９を除去し、表裏重ね合わせ用マーク２１０及びイオン注入用貫通孔パターン２１１を所望の位置に形成した（図１（ｅ）参照）。   Next, the first thin film layer 23 is etched by dry etching using a fluorocarbon-based mixed gas plasma using the resist pattern 29 as an etching mask, and the resist pattern 29 is removed by oxygen plasma ashing. 210 and the ion implantation through-hole pattern 211 were formed at desired positions (see FIG. 1E).

次に、第２の薄膜層２５の上面にフォトレジストをスピンナーで塗布して１．０μｍ厚の感光層（図示せず）を形成し、第１の薄膜層２３に形成した表裏重ね合わせ用マーク２１０を用いて第２の薄膜層２５の所望の位置に位置合わせ用マーク３２を形成するためのパターン露光を行った。その後、現像を行い、レジストパターン３１を形成した（図２（ａ）参照）。   Next, a photoresist is applied on the upper surface of the second thin film layer 25 by a spinner to form a photosensitive layer (not shown) having a thickness of 1.0 μm, and the front and back overlay marks formed on the first thin film layer 23 are formed. 210 was used to perform pattern exposure for forming the alignment mark 32 at a desired position of the second thin film layer 25. Thereafter, development was performed to form a resist pattern 31 (see FIG. 2A).

次に、レジストパターン３１をエッチングマスクにしてフロロカーボン系の混合ガスプラズマを用いたドライエッチングにより、第２の薄膜層２５をエッチングし、酸素プラズマアッシングによりレジストパターン３１を除去し、位置合わせ用マーク３２を形成した（図２（ｂ）参照）。   Next, the second thin film layer 25 is etched by dry etching using a fluorocarbon-based mixed gas plasma using the resist pattern 31 as an etching mask, the resist pattern 31 is removed by oxygen plasma ashing, and an alignment mark 32 is obtained. (See FIG. 2B).

次に、第２の薄膜層２５の上面に電子線レジストをスピンナーで塗布して１．０μｍ厚の感光層（図示せず）を形成し、第２の薄膜層２５に形成した位置合わせ用マーク３２を用いて、第１の薄膜層２３に形成したイオン注入用貫通孔パターン２１１に対応するイオン注入用貫通孔パターン３４を第２の薄膜層２５に形成するための電子ビーム描画を行った。その後、現像を行い、レジストパターン３３を形成した（図２（ｃ）参照）。   Next, an electron beam resist is applied to the upper surface of the second thin film layer 25 by a spinner to form a photosensitive layer (not shown) having a thickness of 1.0 μm, and the alignment mark formed on the second thin film layer 25. 32 was used to perform electron beam drawing for forming an ion implantation through hole pattern 34 corresponding to the ion implantation through hole pattern 211 formed in the first thin film layer 23 in the second thin film layer 25. Thereafter, development was performed to form a resist pattern 33 (see FIG. 2C).

次に、レジストパターン３３をエッチングマスクにしてフロロカーボン系の混合ガスプラズマを用いたドライエッチングにより、第２の薄膜層２５をエッチングし、酸素プラズマアッシングによりレジストパターン３３を除去し、イオン注入用貫通孔パターン３４を所望の位置に形成した（図２（ｄ）参照）。   Next, the second thin film layer 25 is etched by dry etching using a fluorocarbon mixed gas plasma using the resist pattern 33 as an etching mask, the resist pattern 33 is removed by oxygen plasma ashing, and an ion implantation through hole is obtained. A pattern 34 was formed at a desired position (see FIG. 2D).

なお、表裏重ね合わせ用マーク２１０を用いて位置合わせ用マーク３２を形成する工程、及び位置合わせ用マーク３２を用いてイオン注入用貫通孔パターン３４を形成する工程における位置精度誤差を考慮し、イオン注入用貫通孔パターン２１１の寸法はイオン注入用貫通孔パターン３４の寸法よりも１０μｍ大きくした。   In consideration of positional accuracy errors in the step of forming the alignment mark 32 using the front and back overlay marks 210 and the step of forming the ion implantation through-hole pattern 34 using the alignment mark 32, The dimension of the through hole pattern 211 for implantation was set to 10 μm larger than the dimension of the through hole pattern 34 for ion implantation.

最後に、濃度５％のフッ化水素酸溶液に２０分間浸清して、第１の薄膜層２３及び第２の薄膜層２５に形成した各パターン領域における第２のエッチングストッパー層２４を除去することにより、メンブレンが第１の薄膜層２３、第２のエッチングストッパー層２４、及び第２の薄膜層２５の３層からなるイオン注入用ステンシルマスク３５を得た（図２（ｅ）参照）。   Finally, it is immersed in a 5% concentration hydrofluoric acid solution for 20 minutes to remove the second etching stopper layer 24 in each pattern region formed in the first thin film layer 23 and the second thin film layer 25. As a result, an ion implantation stencil mask 35 having a membrane composed of three layers of the first thin film layer 23, the second etching stopper layer 24, and the second thin film layer 25 was obtained (see FIG. 2E).

以上の方法により作製したイオン注入用ステンシルマスク３５を用いて、入熱量５０Ｗ、注入時間０．５ｓｅｃの条件でイオン注入を行ったところ、イオン注入用ステンシルマスク３５におけるメンブレンの撓み量は１μｍ以下であった。   When ion implantation was performed using the ion implantation stencil mask 35 produced by the above method under the conditions of a heat input of 50 W and an implantation time of 0.5 sec, the amount of deflection of the membrane in the ion implantation stencil mask 35 was 1 μm or less. there were.

また、比較のために、５００μｍ厚の単結晶シリコンからなる支持層１１、１．０μｍ厚のシリコン酸化膜からなるエッチングストッパー層１２、及び２０μｍ厚の単結晶シリコンからなる薄膜層１３の３層からなる１００ｍｍΦのＳＯＩウエハ１４（図３（ａ）参照）を用いて、上記のイオン注入用貫通孔パターン３４と同一のパターンが薄膜層１３に設けられた従来構造のイオン注入用ステンシルマスク１７（図３（ｂ）参照）を作製した。   For comparison, the support layer 11 is made of single crystal silicon having a thickness of 500 μm, the etching stopper layer 12 is made of silicon oxide film having a thickness of 1.0 μm, and the thin film layer 13 is made of single crystal silicon having a thickness of 20 μm. Using a 100 mmΦ SOI wafer 14 (see FIG. 3A), a conventional ion implantation stencil mask 17 in which the same pattern as the ion implantation through hole pattern 34 is provided in the thin film layer 13 (FIG. 3 (b)).

上記従来構造のイオン注入用ステンシルマスク１７を用いて、入熱量５０Ｗ、注入時間０．５ｓｅｃの条件でイオン注入を行ったところ、イオン注入用ステンシルマスク１７におけるメンブレンの撓み量は５μｍであった。これにより、本発明のイオン注入用ステンシルマスクの製造方法によって作製されたイオン注入用ステンシルマスクを用いることにより、従来構造のイオン注入用ステンシルマスクを用いる場合に比べて、イオン注入時のメンブレンの撓み量を大幅に低減できることが確認された。   When ion implantation was performed using the above-described conventional stencil mask 17 for ion implantation under conditions of a heat input of 50 W and an implantation time of 0.5 sec, the amount of deflection of the membrane in the stencil mask for ion implantation 17 was 5 μm. Thus, the use of the stencil mask for ion implantation produced by the method for producing a stencil mask for ion implantation of the present invention allows the membrane to bend at the time of ion implantation compared to the case of using a stencil mask for ion implantation having a conventional structure. It was confirmed that the amount could be greatly reduced.

本発明の実施形態に係る（ａ）は基板の断面構造を示す図、（ｂ）は支持層の下面にレジストパターンを形成した断面構造を示す図、（ｃ）は更に開口部を形成した断面構造を示す図、（ｄ）は第１の薄膜層の下面にレジストパターンを形成した断面構造を示す図、（ｅ）は第１の薄膜層の下面に表裏重ね合わせ用マーク及びイオン注入用貫通孔パターンを形成した断面構造を示す図である。(A) which shows embodiment of this invention is a figure which shows the cross-sectional structure of a board | substrate, (b) is a figure which shows the cross-sectional structure which formed the resist pattern in the lower surface of a support layer, (c) is the cross section which formed the opening part further FIG. 4D is a diagram showing a cross-sectional structure in which a resist pattern is formed on the lower surface of the first thin film layer, and FIG. 5E is a front-back overlay mark and an ion implantation penetration on the lower surface of the first thin film layer. It is a figure which shows the cross-sectional structure in which the hole pattern was formed. 本実施形態に係る（ａ）は第２の薄膜層の上面にレジストパターンを形成した断面構造を示す図、（ｂ）は第２の薄膜層の上面に位置合わせ用マークを形成した断面構造を示す図、（ｃ）は更に第２の薄膜層の上面にレジストパターンを形成した断面構造を示す図、（ｄ）は第２の薄膜層の上面にイオン注入用貫通孔パターンを形成した断面構造を示す図、（ｅ）はイオン注入用ステンシルマスクの断面構造を示す図である。FIG. 6A is a diagram showing a cross-sectional structure in which a resist pattern is formed on the upper surface of the second thin film layer, and FIG. 5B is a cross-sectional structure in which an alignment mark is formed on the upper surface of the second thin film layer. FIG. 4C is a diagram showing a cross-sectional structure in which a resist pattern is further formed on the upper surface of the second thin film layer, and FIG. 6D is a cross-sectional structure in which a through-hole pattern for ion implantation is formed on the upper surface of the second thin film layer. (E) is a figure which shows the cross-section of the stencil mask for ion implantation. （ａ）は従来のＳＯＩウエハの断面構造を示す図、（ｂ）は従来のイオン注入用ステンシルマスクの断面構造を示す図である。(A) is a figure which shows the cross-section of the conventional SOI wafer, (b) is a figure which shows the cross-section of the conventional stencil mask for ion implantation.

符号の説明Explanation of symbols

１１、２１ 支持層
１２ エッチングストッパー層
１３ 薄膜層
１４ ＳＯＩウエハ
１５、２８ 開口部
１６ 貫通孔
１７、３５ イオン注入用ステンシルマスク
２２ 第１のエッチングストッパー層
２３ 第１の薄膜層
２４ 第２のエッチングストッパー層
２５ 第２の薄膜層
２６ 基板
２７、２９、３１、３３ レジストパターン
３２ 位置合わせ用マーク
３４、２１１ イオン注入用貫通孔パターン
２１０ 表裏重ね合わせ用マーク DESCRIPTION OF SYMBOLS 11, 21 Support layer 12 Etching stopper layer 13 Thin film layer 14 SOI wafer 15, 28 Opening part 16 Through-hole 17, 35 Stencil mask for ion implantation 22 1st etching stopper layer 23 1st thin film layer 24 2nd etching stopper Layer 25 Second thin film layer 26 Substrate 27, 29, 31, 33 Resist pattern 32 Alignment mark 34, 211 Ion implantation through hole pattern 210 Front and back overlay mark

Claims (3)

支持層上に第１のエッチングストッパー層を形成し、
前記第１のエッチングストッパー層上に第１の薄膜層を形成し、
前記第１の薄膜層上に第２のエッチングストッパー層を形成し、
前記第２のエッチングストッパー層上に第２の薄膜層を形成し、
前記支持層に開口部を形成し、
前記第１の薄膜層及び前記第２の薄膜層にイオン注入用の貫通孔パターンを形成する、ことを特徴とするイオン注入用ステンシルマスクの製造方法。 Forming a first etching stopper layer on the support layer;
Forming a first thin film layer on the first etching stopper layer;
Forming a second etching stopper layer on the first thin film layer;
Forming a second thin film layer on the second etching stopper layer;
Forming an opening in the support layer;
A method of manufacturing a stencil mask for ion implantation, wherein a through-hole pattern for ion implantation is formed in the first thin film layer and the second thin film layer. 前記貫通孔パターン形成する際に、
前記第１の薄膜層に前記イオン注入用の貫通孔パターンとともに表裏重ね合わせ用マークを形成し、
前記第２の薄膜層に前記表裏重ね合わせ用マークを用いて位置合わせ用マークを形成し、
前記第２の薄膜層に前記位置合わせ用マークを用いて前記イオン注入用の貫通孔パターンを形成する、
ことを特徴とする請求項１記載のイオン注入用ステンシルマスクの製造方法。 When forming the through hole pattern,
Forming a mark for overlapping the front and back together with the through hole pattern for ion implantation in the first thin film layer;
Using the front and back overlay marks on the second thin film layer to form alignment marks,
Forming the through hole pattern for ion implantation using the alignment mark in the second thin film layer;
The method for producing a stencil mask for ion implantation according to claim 1. 前記貫通孔パターン形成後に、メンブレンが前記第１の薄膜層、前記第２のエッチングストッパー層、及び前記第２の薄膜層の３層からなること、
を特徴とする請求項１又は２記載のイオン注入用ステンシルマスクの製造方法。 After the through-hole pattern is formed, the membrane is composed of three layers: the first thin film layer, the second etching stopper layer, and the second thin film layer.
A method for producing a stencil mask for ion implantation according to claim 1 or 2.
JP2006258368A 2006-09-25 2006-09-25 Method of manufacturing stencil mask for ion implantation and stencil mask for ion implantation Expired - Fee Related JP5145678B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006258368A JP5145678B2 (en) 2006-09-25 2006-09-25 Method of manufacturing stencil mask for ion implantation and stencil mask for ion implantation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006258368A JP5145678B2 (en) 2006-09-25 2006-09-25 Method of manufacturing stencil mask for ion implantation and stencil mask for ion implantation

Publications (2)

Publication Number Publication Date
JP2008078527A true JP2008078527A (en) 2008-04-03
JP5145678B2 JP5145678B2 (en) 2013-02-20

Family

ID=39350257

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006258368A Expired - Fee Related JP5145678B2 (en) 2006-09-25 2006-09-25 Method of manufacturing stencil mask for ion implantation and stencil mask for ion implantation

Country Status (1)

Country Link
JP (1) JP5145678B2 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224449A (en) * 2008-03-14 2009-10-01 Toppan Printing Co Ltd Method of manufacturing stencil mask for ion implantation
JP2010147063A (en) * 2008-12-16 2010-07-01 Toppan Printing Co Ltd Stencil mask for ion implantation, and method of manufacturing the same
JP2011077091A (en) * 2009-09-29 2011-04-14 Toppan Printing Co Ltd Method of manufacturing stencil mask for ion implantation
CN113490762A (en) * 2019-03-15 2021-10-08 应用材料公司 Deposition mask, and methods of making and using deposition masks

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224449A (en) * 2008-03-14 2009-10-01 Toppan Printing Co Ltd Method of manufacturing stencil mask for ion implantation
JP2010147063A (en) * 2008-12-16 2010-07-01 Toppan Printing Co Ltd Stencil mask for ion implantation, and method of manufacturing the same
JP2011077091A (en) * 2009-09-29 2011-04-14 Toppan Printing Co Ltd Method of manufacturing stencil mask for ion implantation
CN113490762A (en) * 2019-03-15 2021-10-08 应用材料公司 Deposition mask, and methods of making and using deposition masks
US11631813B2 (en) 2019-03-15 2023-04-18 Applied Materials, Inc. Deposition mask and methods of manufacturing and using a deposition mask

Also Published As

Publication number Publication date
JP5145678B2 (en) 2013-02-20

Similar Documents

Publication Publication Date Title
US20060292497A1 (en) Method of forming minute pattern of semiconductor device
KR20110055912A (en) Method for forming fine pattern in semiconductor device
TW200901278A (en) Method of fabricating pattern in semiconductor device using spacer
JP4537124B2 (en) Integrated circuit semiconductor device having overlay key, align key, and manufacturing method thereof
US7687403B2 (en) Method of manufacturing flash memory device
JP5145678B2 (en) Method of manufacturing stencil mask for ion implantation and stencil mask for ion implantation
JP2012208350A (en) Method for forming resist pattern, method for manufacturing three-dimensional structure and method for manufacturing semiconductor device
JP2010087300A (en) Method of manufacturing semiconductor device
JP5332246B2 (en) Method for manufacturing stencil mask for ion implantation
CN101335184B (en) Method for forming fine pattern in semiconductor device
JP5011774B2 (en) Transfer mask blank, transfer mask, and pattern exposure method
JP5515564B2 (en) Method for manufacturing stencil mask for ion implantation
JP2007123342A (en) Manufacturing method of semiconductor device
JP2008103386A (en) Manufacturing method of stencile mask for ion implantation
JP5428318B2 (en) Stencil mask for ion implantation and manufacturing method thereof
JP2010156819A (en) Semiconductor device manufacturing method
JP5581725B2 (en) Method for manufacturing stencil mask for ion implantation
JP2010026416A (en) Method for creating photomask pattern
JP2007335660A (en) Method of forming pattern of semiconductor device
KR101033354B1 (en) Method for Forming Fine Patten of Semiconductor Device
US7387869B2 (en) Method of forming pattern for semiconductor device
JP4788258B2 (en) Charged particle transfer mask, manufacturing method thereof, and transfer method using charged particle transfer mask
JP6307851B2 (en) Stencil mask and manufacturing method thereof
JP4641236B2 (en) Transfer mask for charged particle beam
JP2006098664A (en) Substrate, stencil mask and exposure method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090825

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100825

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120404

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120626

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120816

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121030

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121112

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151207

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees