JP2008078403A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ゲート長に依存することなく均一な組成のFUSI構造を持つゲート電極を有するMISFETを得られるようにする。
【解決手段】第1のゲート電極114の両端部は、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第1のサイドウォールスペーサ105Aが形成されている。第1のゲート電極114よりもゲート長が大きい第2のゲート電極115の両端部も、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第2のサイドウォールスペーサ105Bが形成されている。
【選択図】図1
【解決手段】第1のゲート電極114の両端部は、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第1のサイドウォールスペーサ105Aが形成されている。第1のゲート電極114よりもゲート長が大きい第2のゲート電極115の両端部も、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第2のサイドウォールスペーサ105Bが形成されている。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関し、特に、フルシリサイド(Fully Silicided :FUSI)構造を有する電界効果トランジスタを含む半導体装置及びその製造方法に関する。
従来から、半導体集積回路装置に集積化される半導体素子の集積度が増しており、例えばMIS(metal-insulator-semiconductor )型電界効果トランジスタ(FET:field-effect transistor )を構成するゲート電極を微細化すると共にゲート絶縁膜の絶縁膜材料に高誘電体を用いてゲート絶縁膜の電気的薄膜化を実現する手法が用いられつつある。しかしながら、通常、ゲート電極に用いられるポリシリコンに対して不純物注入を行なったとしても当該ポリシリコンゲート電極の空乏化は避けられず、当該空乏化に起因してゲート絶縁膜の膜厚が電気的に増大した状態となるため、FETの性能の向上を妨げる要因となっている。
近年、ゲート電極の空乏化を防止できるゲート電極構造が提案されている。例えば、ゲート電極を構成するシリコン材料に金属材料を反応させて、当該シリコン材料の全体をシリサイド化することにより得られるフルシリサイド(FUSI)構造がゲート電極の空乏化を抑制する有効な方法として報告されている。
特許文献1には、FUSI構造の形成方法が記載されている。
図24(a)〜(e)は、特許文献1に示された従来のMIS型FETの製造方法のうちFUSI電極の形成工程の要部断面構成を示している。
まず、図24(a)に示すように、シリコンからなる半導体基板1の上部に素子分離膜2を形成した後、ウエル及びチャネルストッパ(いずれも図示省略)を形成するためのイオン注入を行う。これにより、半導体基板1における素子分離膜2に囲まれた部分が活性領域となる。その後、半導体基板1上にゲート絶縁膜3及び導電性を有するポリシリコン膜4を順次形成した後、当該ポリシリコン膜4をゲート電極形状にパターニングする。続いて、パターニングされたポリシリコン膜4の両側方に位置する半導体基板1の活性領域にイオン注入を行ってエクステンション領域8を形成した後、パターニングされたポリシリコン膜4の側面にサイドウォールスペーサ5を形成する。さらに、サイドウォールスペーサ5及びパターニングされたポリシリコン膜4をマスクとして、半導体基板1の活性領域にイオン注入を行ってソース・ドレイン領域6を形成する。
続いて、図24(b)に示すように、半導体基板1上の全面に亘って層間絶縁膜7を堆積した後、CMP(chemical mechanical polishing )法により層間絶縁膜7に対して平坦化処理を行って、図24(c)に示すように、パターニングされたポリシリコン膜4の上面を露出させる。
次に、図24(d)に示すように、パターニングされたポリシリコン膜4の上及び層間絶縁膜7の上に、金属膜10としてCo膜を堆積した後、RTA(rapid thermal annealing )によりポリシリコン膜4を金属膜10と反応させる。これにより、図24(e)に示すように、パターニングされたポリシリコン膜4の全てがCoSi2 からなるシリサイド材料11に置換され、FUSI構造のゲート電極が形成される。その後、未反応の金属膜10を選択エッチングにより除去する。
特開2000−252462号公報
しかしながら、上記従来技術を用いてMISFETのゲート電極をFUSI化した場合、ゲート電極形成用のシリコン材料のシリサイド化が不均一になり、しきい値電圧がばらつくという問題が生じる。この現象は、特にゲート長が比較的大きいゲート電極のFUSI化において顕著となる。
また、従来のFUSI化方法を、抵抗素子又は容量素子の上部電極等の形成に適用した場合にも、シリコン材料のシリサイド化が不均一になる結果、抵抗素子の抵抗値がばらついたり、又は容量素子の容量値がばらついたりするという問題が生じる。
前記に鑑み、本発明は、均一な組成のFUSI構造を持つ素子を備えた半導体装置及びその製造方法を提供すること、特に、ゲート長に依存することなく均一な組成のFUSI構造を持つゲート電極を有するMISFETを備えた半導体装置及びその製造方法を提供することを目的とする。
本願発明者らは、従来のFUSI構造においてシリサイド化が不均一になる原因を検討した結果、図25(a)及び図25(b)に示すような知見を得た。尚、図25(a)及び図25(b)において、図24(a)〜(e)に示す構成要素と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
図25(a)に示すように、半導体基板1の活性領域の上に、ポリシリコンからなり且つゲート電極パターンを持つ第1のシリコン膜4Aと、ポリシリコンからなり且つ第1のシリコン膜4Aと比べてゲート長が大きいゲート電極パターンを持つ第2のシリコン膜4Bとが形成されている。また、各シリコン膜4A及び4Bの上には金属膜10が形成されている。この場合に、従来のゲート電極のシリサイド化工程では、各シリコン膜4A及び4Bの直上に堆積されている金属膜10から金属原子が各シリコン膜4A及び4B中に拡散するだけではなく、各シリコン膜4A及び4Bの側面に形成されているサイドウォールスペーサ5の上側やその近傍に堆積されている金属膜10からも金属原子が各シリコン膜4A及び4B中に供給される。すなわち、各シリコン膜4A及び4Bのゲート長方向の両側方からも各シリコン膜4A及び4B中に金属が過剰に供給される結果、各シリコン膜4A及び4Bにおけるサイドウォールスペーサ5の近傍部分ではシリサイド化が過剰に進むことになる。
その結果、図25(b)に示すように、ゲート長が相対的に小さい第1のシリコン膜4AをFUSI化して所望の組成比を有する第1のゲート電極14を形成した場合には、ゲート長が相対的に大きい第2のシリコン膜4Bの全てをシリサイド化することができなくなるので、シリサイド化された第2のゲート電極15の下側にポリシリコンからなる第2のシリコン膜4Bの一部分が残存することになる。
一方、図示は省略しているが、ゲート長が相対的に大きい第2のシリコン膜4Bの全てをFUSI化して所望の組成比を有する第2のゲート電極15を形成した場合には、ゲート長が相対的に小さい第1のシリコン膜4Aには金属が過剰に供給されるため、所望の組成比よりも金属リッチな第1のゲート電極14が形成されてしまう。
さらに、ゲート長が相対的に大きい第2のシリコン膜4BをFUSI化する際には、サイドウォールスペーサ5から離れた第2のシリコン膜4Bの中央部分に対しては当該中央部分の直上に堆積された金属膜10のみから金属が供給される一方、第2のシリコン膜4Bにおけるサイドウォールスペーサ5に隣接する部分に対しては、当該部分の直上に堆積された金属膜10のみならず、サイドウォールスペーサ5の上側やその近傍に堆積された金属膜10からも金属が供給される。このとき、第2のシリコン膜4Bとサイドウォールスペーサー5との界面においては第2のシリコン膜4B中と比べて金属の拡散が早いため、第2のシリコン膜4Bにおけるサイドウォールスペーサ5に隣接する部分は、サイドウォールスペーサ5から離れた第2のシリコン膜4Bの中央部分と比べて、金属過剰にシリサイド化されてしまう。従って、第2のゲート電極15の組成においては、サイドウォールスペーサ5から離れた中央部分と比べて、サイドウォールスペーサ5に隣接する部分の方が金属リッチとなる。すなわち、第2のゲート電極15の組成は不均一になってしまう。このように、ゲート長が比較的大きいFETにおいては、ゲート電極の組成がサイドウォールスペーサ5の近傍部分と電極中央部分とで異なってしまい、これはFETのしきい値電圧がばらつく原因となる。
本願発明者らは、以上の知見に基づき、FUSI構造においてシリサイド化が不均一になることを防止するために、ゲート電極の側面上に設けるサイドウォールスペーサの一部によってゲート電極端部の上面を覆う構成を想到した。
具体的には、本発明に係る半導体装置は、金属によりフルシリサイド化された第1のゲート電極を有する第1のMIS型トランジスタを備えた半導体装置であって、前記第1のゲート電極の両端部は、その他の部分よりも低く形成されており、前記第1のゲート電極の前記両端部の側面及び上面を覆うように第1のサイドウォールスペーサが形成されている。
言い換えると、本発明に係る半導体装置は、金属によりフルシリサイド化された第1のゲート電極を有する第1のMIS型トランジスタを備えた半導体装置であって、前記第1のMIS型トランジスタは、半導体基板上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された前記第1のゲート電極と、前記第1のゲート電極の側面上に形成された第1のサイドウォールスペーサとを備え、前記第1のゲート電極は、第1の領域と、前記第1の領域上に形成され且つ前記第1の領域よりもゲート長方向の幅が狭い第2の領域とを有する。ここで、前記第1のゲート電極における前記第2の領域の両側面は前記第1のサイドウォールスペーサによって挟まれている。
本発明の半導体装置によると、金属によりフルシリサイド化された第1のゲート電極の両端部の上面を覆うように第1のサイドウォールスペーサが形成されている。すなわち、本発明の半導体装置の製造に際しては、第1のゲート電極となるシリコン膜パターンの両端部の上面を第1のサイドウォールスペーサによって覆った状態で、つまりシリコン膜パターンの両端部の上面が金属膜と直接には接触していない状態で、当該シリコン膜パターンを金属膜と反応させてフルシリサイド化が行われる。このため、シリコン膜パターンの両端部、つまりシリコン膜パターンにおけるサイドウォールスペーサに隣接する部分に対しては、その直上からは金属が供給されず、サイドウォールスペーサの上側やその近傍に堆積された金属膜からのみ金属が供給される。その結果、サイドウォールスペーサの上側やその近傍に堆積された金属膜からシリコン膜パターンに従来であれば過剰に供給されていた金属を、シリコン膜パターンにおけるサイドウォールスペーサによって覆われた両端部のシリサイド化において消費することができる。これにより、シリサイド化時において、シリコン膜パターンにおけるサイドウォールスペーサに隣接する部分に対する金属の供給量を、サイドウォールスペーサから離れたシリコン膜パターンの中央部分にその直上の金属膜から供給される金属の供給量と同等にすることができる。また、第1のゲート電極となるシリコン膜パターンの両端部の上面をサイドウォールスペーサによって覆いながらシリサイド化を行うため、シリコン膜パターンとサイドウォールスペーサとの界面の距離を長くすることができるので、シリコン膜パターンにおけるサイドウォールスペーサに隣接する部分つまりゲートエッジでのシリサイド化促進が抑制される。従って、シリサイド化時にシリコン膜パターンの各部分への金属供給量をほぼ同じにすることができるため、サイドウォールスペーサに隣接する部分でも、サイドウォールスペーサから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、第1のゲート電極の全体がほぼ均一な組成のFUSI構造となり、しきい値電圧のばらつきを抑制できる。
さらに、本発明の半導体装置によると、第1のゲート電極となるシリコン膜パターンをシリサイド化する際に、当該シリコン膜パターンの上面の一部がサイドウォールスペーサによって覆われているため、当該シリコン膜パターンがシリサイド化されて膨張する際のストレスを基板に与えることができるので、第1のMIS型トランジスタの駆動能力を向上させることができる。
尚、本発明の半導体装置におけるゲート電極のFUSI構造を抵抗素子や容量素子の上部電極に適用した場合にも、均一な組成のFUSI構造を形成できるという効果が得られる。
また、本発明の半導体装置において、第1のサイドウォールスペーサは絶縁膜の積層構造を有していてもよい。
また、本発明の半導体装置において、第1のゲート電極の両端部以外の他の部分については、第1のサイドウォールスペーサの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第1のゲート電極の断面(基板主面に垂直でゲート長方向に広がる断面)は凸形状を有していてもよい。また、第1のゲート電極の前記他の部分が第1のサイドウォールスペーサの上端よりも高く形成される場合、当該他の部分のうち第1のサイドウォールスペーサの上端の上側に位置する部分は、当該他の部分のうち第1のサイドウォールスペーサに挟まれた部分よりも広がっていてもよい。
また、本発明の半導体装置において、前記第1のサイドウォールスペーサは、前記第1のゲート電極の前記両端部の上面及び前記第1のゲート電極の前記他の部分の側面を覆う第1の内側サイドウォールスペーサと、前記第1のゲート電極の前記両端部の側面及び前記第1の内側サイドウォールスペーサを覆う第1の外側サイドウォールスペーサとから構成されていてもよい。言い換えると、本発明の半導体装置において、前記第1のサイドウォールスペーサは、前記第1のゲート電極における前記第2の領域の側面を覆う第1の内側サイドウォールスペーサと、前記第1のゲート電極における前記第1の領域の側面を覆うと共に前記第1のゲート電極における前記第2の領域の側面を前記第1の内側サイドウォールスペーサを介して覆う第1の外側サイドウォールスペーサとから構成されていてもよい。この場合に、第1の外側サイドウォールスペーサは絶縁膜の積層構造を有していてもよい。
また、本発明の半導体装置において、前記金属によりフルシリサイド化され且つ前記第1のゲート電極と比べてゲート長が大きい第2のゲート電極を有する第2のMIS型トランジスタをさらに備え、前記第2のゲート電極の両端部は、その他の部分よりも低く形成されており、前記第2のゲート電極の前記両端部の側面及び上面を覆うように第2のサイドウォールスペーサが形成されていてもよい。言い換えると、本発明の半導体装置において、前記金属によりフルシリサイド化され且つ前記第1のゲート電極と比べてゲート長が大きい第2のゲート電極を有する第2のMIS型トランジスタをさらに備え、前記第2のMIS型トランジスタは、前記半導体基板上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された前記第2のゲート電極と、前記第2のゲート電極の側面上に形成された第2のサイドウォールスペーサとを備え、前記第2のゲート電極は、第3の領域と、前記第3の領域上に形成され且つ前記第3の領域よりもゲート長方向の幅が狭い第4の領域とを有していてもよい。すなわち、本発明の半導体装置の製造に際して、ゲート長が互いに異なる第1のゲート電極及び第2のゲート電極のそれぞれとなる各シリコン膜パターンの両端部の上面をサイドウォールスペーサによって覆った状態で、つまり各シリコン膜パターンの両端部の上面が金属膜と直接には接触していない状態で、各シリコン膜パターンを金属膜と反応させてフルシリサイド化が行われてもよい。このようにすると、シリサイド化時に、ゲート長が互いに異なる各シリコン膜パターンのそれぞれにおいて、サイドウォールスペーサに隣接する部分に対する金属の供給量と、サイドウォールスペーサから離れた中央部分に対する金属の供給量とを同等にできる。また、各シリコン膜パターンとサイドウォールスペーサとの界面の距離を長くしてゲートエッジでのシリサイド化促進を抑制できる。従って、各シリコン膜パターンがシリサイド化される際に、サイドウォールスペーサに隣接する部分でも、サイドウォールスペーサから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、各ゲート電極は、そのゲート長に関係なく、均一な組成のFUSI構造となり、しきい値電圧のばらつきを抑制できる。また、第2のゲート電極となるシリコン膜パターンをシリサイド化する際に、当該シリコン膜パターンの上面の一部がサイドウォールスペーサによって覆われているため、当該シリコン膜パターンがシリサイド化されて膨張する際のストレスを基板に与えることができるので、第2のMIS型トランジスタの駆動能力を向上させることができる。
尚、本発明の半導体装置が、第2のゲート電極を有する第2のMIS型トランジスタを備えている場合、第1のゲート電極を有する第1のMIS型トランジスタの導電型と、第2のゲート電極を有する第2のMIS型トランジスタの導電型とは同じであってもよいし、異なっていてもよい。また、第2のサイドウォールスペーサは絶縁膜の積層構造を有していてもよい。また、第2のゲート電極の両端部以外の他の部分については、第2のサイドウォールスペーサの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第2のゲート電極の断面(基板主面に垂直でゲート長方向に広がる断面)は凸形状を有していてもよい。また、第2のゲート電極の前記他の部分が第2のサイドウォールスペーサの上端よりも高く形成される場合、当該他の部分のうち第2のサイドウォールスペーサの上側に位置する部分は、当該他の部分のうち第2のサイドウォールスペーサに挟まれた部分よりも広がっていてもよい。
また、本発明の半導体装置が、第2のゲート電極を有する第2のMIS型トランジスタを備えている場合、前記第2のサイドウォールスペーサは、前記第2のゲート電極の前記両端部の上面及び前記第2のゲート電極の前記他の部分の側面を覆う第2の内側サイドウォールスペーサと、前記第2のゲート電極の前記両端部の側面及び前記第2の内側サイドウォールスペーサを覆う第2の外側サイドウォールスペーサとから構成されていてもよい。言い換えると、前記第2のサイドウォールスペーサは、前記第2のゲート電極における前記第4の領域の側面を覆う第2の内側サイドウォールスペーサと、前記第2のゲート電極における前記第3の領域の側面を覆うと共に前記第2のゲート電極における前記第4の領域の側面を前記第2の内側サイドウォールスペーサを介して覆う第2の外側サイドウォールスペーサとから構成されていてもよい。この場合に、第2の外側サイドウォールスペーサは絶縁膜の積層構造を有していてもよい。
本発明に係る半導体装置の製造方法は、金属によりフルシリサイド化された第1のゲート電極を有する第1のMIS型トランジスタを備えた半導体装置の製造方法であって、前記第1のゲート電極となる第1のシリコン膜パターンの両端部の側面及び上面を覆うように第1のサイドウォールスペーサを形成する工程(a)と、前記工程(a)の後に、前記第1のシリコン膜パターンの上に金属膜を形成する工程(b)と、前記工程(b)の後に、前記第1のシリコン膜パターンを前記金属膜と反応させ、それにより前記第1のシリコン膜パターンをフルシリサイド化して前記第1のゲート電極を形成する工程(c)とを備えている。
本発明の半導体装置の製造方法によると、第1のゲート電極となるシリコン膜パターンの両端部の上面を第1のサイドウォールスペーサによって覆った状態で、つまりシリコン膜パターンの両端部の上面が金属膜と直接には接触していない状態で、当該シリコン膜パターンを金属膜と反応させてフルシリサイド化を行う。このため、シリコン膜パターンの両端部、つまりシリコン膜パターンにおけるサイドウォールスペーサに隣接する部分に対しては、その直上からは金属が供給されず、サイドウォールスペーサの上側やその近傍に堆積された金属膜からのみ金属が供給される。その結果、サイドウォールスペーサの上側やその近傍に堆積された金属膜からシリコン膜パターンに従来であれば過剰に供給されていた金属を、シリコン膜パターンにおけるサイドウォールスペーサによって覆われた両端部のシリサイド化において消費することができる。これにより、シリコン膜パターンにおけるサイドウォールスペーサに隣接する部分に対する金属の供給量を、サイドウォールスペーサから離れたシリコン膜パターンの中央部分にその直上の金属膜から供給される金属の供給量と同等にすることができる。また、第1のゲート電極となるシリコン膜パターンの両端部の上面をサイドウォールスペーサによって覆いながらシリサイド化を行うため、シリコン膜パターンとサイドウォールスペーサとの界面の距離を長くすることができるので、シリコン膜パターンにおけるサイドウォールスペーサに隣接する部分つまりゲートエッジでのシリサイド化促進を抑制することができる。従って、シリサイド化時にシリコン膜パターンの各部分への金属供給量をほぼ同じにすることができるため、サイドウォールスペーサに隣接する部分でも、サイドウォールスペーサから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、第1のゲート電極の全体がほぼ均一な組成のFUSI構造となり、しきい値電圧のばらつきを抑制できる。
さらに、本発明の半導体装置の製造方法によると、第1のゲート電極となるシリコン膜パターンをシリサイド化する際に、当該シリコン膜パターンの上面の一部をサイドウォールスペーサによって覆うため、当該シリコン膜パターンがシリサイド化されて膨張する際のストレスを基板に与えることができるので、第1のMIS型トランジスタの駆動能力を向上させることができる。
尚、本発明の半導体装置の製造方法におけるFUSI構造を持つゲート電極の形成方法を、同じくFUSI構造を持つ抵抗素子や容量素子の上部電極の形成方法に適用した場合にも、均一な組成のFUSI構造を形成できるという効果が得られる。
また、本発明の半導体装置の製造方法において、シリサイド化されてゲート電極となるシリコン膜には不純物が添加されていてもよい。
また、本発明の半導体装置の製造方法において、前記半導体装置は、前記金属によりフルシリサイド化され且つ前記第1のゲート電極と比べてゲート長が大きい第2のゲート電極を有する第2のMIS型トランジスタをさらに備え、前記工程(a)は、前記第2のゲート電極となる第2のシリコン膜パターンの両端部の側面及び上面を覆うように第2のサイドウォールスペーサを形成する工程を含み、前記工程(b)は、前記第2のシリコン膜パターンの上に前記金属膜を形成する工程を含み、前記工程(c)は、前記第2のシリコン膜パターンを前記金属膜と反応させ、それにより前記第2のシリコン膜パターンをフルシリサイド化して前記第2のゲート電極を形成する工程を含んでいてもよい。すなわち、ゲート長が互いに異なる第1のゲート電極及び第2のゲート電極のそれぞれとなる各シリコン膜パターンの両端部の上面をサイドウォールスペーサによって覆った状態で、つまり各シリコン膜パターンの両端部の上面が金属膜と直接には接触していない状態で、各シリコン膜パターンを金属膜と反応させてフルシリサイド化を行ってもよい。このようにすると、シリサイド化時に、ゲート長が互いに異なる各シリコン膜パターンのそれぞれにおいて、サイドウォールスペーサに隣接する部分に対する金属の供給量と、サイドウォールスペーサから離れた中央部分に対する金属の供給量とを同等にできる。また、各シリコン膜パターンとサイドウォールスペーサとの界面の距離を長くしてゲートエッジでのシリサイド化促進を抑制できる。従って、各シリコン膜パターンをシリサイド化する際に、サイドウォールスペーサに隣接する部分でも、サイドウォールスペーサから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、各ゲート電極は、そのゲート長に関係なく、均一な組成のFUSI構造となり、しきい値電圧のばらつきを抑制できる。また、第2のゲート電極となるシリコン膜パターンをシリサイド化する際に、当該シリコン膜パターンの上面の一部をサイドウォールスペーサによって覆うため、当該シリコン膜パターンがシリサイド化されて膨張する際のストレスを基板に与えることができるので、第2のMIS型トランジスタの駆動能力を向上させることができる。
尚、本発明の半導体装置の製造方法において、第2のゲート電極を有する第2のMIS型トランジスタを形成する場合、第1のゲート電極を有する第1のMIS型トランジスタの導電型と、第2のゲート電極を有する第2のMIS型トランジスタの導電型とは同じであってもよいし、異なっていてもよい。
また、本発明の半導体装置の製造方法において、前記工程(a)は、基板上にシリコン膜及び保護膜を順次形成した後、前記保護膜及び前記シリコン膜を前記第1のゲート電極の形状に加工して第1の保護膜パターン及び前記第1のシリコン膜パターンを形成し、その後、前記第1の保護膜パターンをその両端から後退させて前記第1のシリコン膜パターンの前記両端部の上面を露出させた後、当該両端部の側面及び上面を覆うように前記第1のサイドウォールスペーサを形成する工程を含み、前記工程(a)と前記工程(b)との間に、前記第1の保護膜パターンを除去する工程を備えていてもよい。このようにすると、第1の保護膜パターンを除去する工程により、第1のサイドウォールスペーサが第1のシリコン膜パターンの両端部の側面及び上面を覆った構成が得られるため、第1のシリコン膜パターンをフルシリサイド化した際に生じる膨張によって大きなストレスを基板(チャネル領域)に効率良く印加することができる。
また、本発明の半導体装置の製造方法において、前記第1のサイドウォールスペーサは、前記第1のシリコン膜パターンの前記両端部の上面を覆う内側サイドウォールスペーサと、前記第1のシリコン膜パターンの前記両端部の側面及び前記内側サイドウォールスペーサを覆う外側サイドウォールスペーサとから構成され、前記工程(a)は、基板上にシリコン膜及び保護膜を順次形成した後、前記保護膜を、前記第1のゲート電極の形状をその両端から後退させた形状に加工して第1の保護膜パターンを形成し、その後、前記シリコン膜のうち前記第1のゲート電極の両端部となる領域の上面及び前記第1の保護膜パターンの側面を覆う前記内側サイドウォールスペーサを形成した後、前記第1の保護膜パターン及び前記内側サイドウォールスペーサをマスクとして、前記シリコン膜を前記第1のゲート電極の形状に加工して前記第1のシリコン膜パターンを形成し、その後、前記第1のシリコン膜パターンの前記両端部の側面及び前記内側サイドウォールスペーサを覆うように前記外側サイドウォールスペーサを形成する工程を含み、前記工程(a)と前記工程(b)との間に、前記第1の保護膜パターンを除去する工程を備えていてもよい。このようにすると、内側サイドウォールスペーサの厚さを制御することによって、当該内側サイドウォールスペーサにより覆われる第1のシリコン膜パターンの両端部上面の幅を容易に制御することができる。
また、本発明の半導体装置の製造方法において、前記工程(a)は、基板上にシリコン膜及び保護膜を順次形成した後、前記保護膜を、前記第1のゲート電極の形状をその両端から後退させた形状に加工して第1の保護膜パターンを形成し、その後、前記シリコン膜のうち前記第1のゲート電極の両端部となる領域の上面及び前記第1の保護膜パターンの側面を覆うダミーサイドウォールスペーサを形成した後、前記第1の保護膜パターン及び前記ダミーサイドウォールスペーサをマスクとして、前記シリコン膜を前記第1のゲート電極の形状に加工して第1のシリコン膜パターンを形成し、その後、前記ダミーサイドウォールスペーサを除去して前記第1のシリコン膜パターンの両端部の上面を露出させた後、当該両端部の側面及び上面を覆うように前記第1のサイドウォールスペーサを形成する工程を含み、前記工程(a)と前記工程(b)との間に、前記第1の保護膜パターンを除去する工程を備えていてもよい。このようにすると、ダミーサイドウォールスペーサの厚さを制御することによって、後工程で形成する第1のサイドウォールスペーサにより覆われる第1のシリコン膜パターンの両端部上面の幅を容易に制御することができる。さらに、第1のシリコン膜パターンの両端部の側面及び上面を第1のサイドウォールスペーサによって覆うため、第1のシリコン膜パターンをフルシリサイド化した際に生じる膨張によって大きなストレスを基板(チャネル領域)に効率良く印加することができる。
本発明の半導体装置及びその製造方法によると、ゲート長に依存することなく均一な組成のFUSI構造を持つゲート電極が得られるため、しきい値電圧のばらつきを抑制することができる。
さらに、本発明の半導体装置及びその製造方法によると、ゲート電極となるシリコン膜をシリサイド化する際に、当該シリコン膜の上面の一部をサイドウォールスペーサによって覆うため、当該シリコン膜パターンがシリサイド化されて膨張する際のストレスを基板に与えることができるので、トランジスタの駆動能力を向上させることができる。
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、本実施形態では、第1のFET111及び第2のFET112として、いずれもN型FETを設けた場合について説明する。
以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、本実施形態では、第1のFET111及び第2のFET112として、いずれもN型FETを設けた場合について説明する。
図1は、本実施形態の半導体装置の断面構成を示している。図1に示すように、例えばシリコン(Si)からなる半導体基板101の主面には、例えばシャロウトレンチ分離(STI)からなる素子分離領域102が形成されており、それによって活性領域や抵抗素子形成領域が区画されている。本実施形態では、活性領域には、ゲート長が互いに異なる第1のFET111及び第2のFET112が形成されている。具体的には、第1のFET111は、半導体基板101の活性領域上に形成されたゲート絶縁膜103と、当該ゲート絶縁膜103の上に形成され且つフルシリサイド化(FUSI化)された金属シリサイドからなる第1のゲート電極114と、第1のゲート電極114の両側面上に形成され且つ例えば窒化シリコン(Si3 N4 )からなる第1のサイドウォールスペーサ105Aと、半導体基板101の活性領域における第1のゲート電極114の両側方の領域に形成され且つ不純物がイオン注入されてなるN型エクステンション領域108と、半導体基板101の活性領域における第1のゲート電極114から見て第1のサイドウォールスペーサ105Aの両側方の領域に形成され且つ不純物がイオン注入されてなるN型ソース・ドレイン領域106とから構成されている。また、第2のFET112は、半導体基板101の活性領域上に形成されたゲート絶縁膜103と、当該ゲート絶縁膜103の上に形成され且つFUSI化された金属シリサイドからなる第2のゲート電極115と、第2のゲート電極115の両側面上に形成され且つ例えばSi3 N4 からなる第2のサイドウォールスペーサ105Bと、半導体基板101の活性領域における第2のゲート電極115の両側方の領域に形成され且つ不純物がイオン注入されてなるN型エクステンション領域108と、半導体基板101の活性領域における第2のゲート電極115から見て第2のサイドウォールスペーサ105Bの両側方の領域に形成され且つ不純物がイオン注入されてなるN型ソース・ドレイン領域106とから構成されている。尚、第2のゲート電極115のゲート長は第1のゲート電極114のゲート長よりも大きい。すなわち、第1のゲート電極114及び第2のゲート電極115のそれぞれの断面は、図1に示すように、概略凸形状を有している。
本実施形態の特徴は、第1のゲート電極114の両端部は、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第1のサイドウォールスペーサ105Aが形成されていると共に、第2のゲート電極115の両端部は、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第2のサイドウォールスペーサ105Bが形成されていることである。
以上に説明した本実施形態の構成によると、それぞれFUSI化されており且つ同一の構造を有するゲート電極114及び115において、後述するように、各ゲート電極114及び115の大きさ(ゲート長等の平面寸法)に関係なく、自己整合的に同一且つ均一なシリサイド組成を実現することができる。このため、例えばFET111又は112において、各ゲート電極114及び115の大きさの相違に起因して各ゲート電極114及び115のシリサイド組成が不均一になってしきい値電圧がばらつくことを防止することができる。
さらに、本実施形態の構成によると、各ゲート電極114及び115となるシリコン膜をシリサイド化する際に、当該各シリコン膜の上面の一部がサイドウォールスペーサ105A及び105Bによって覆われているため、当該各シリコン膜がシリサイド化されて膨張する際のストレスを半導体基板101に与えることができる。このため、FET111及び112の駆動能力を向上させることができる。
尚、図1において、便宜上、2つのFET111及び112を示しているが、本実施形態において半導体基板101上にさらに多くの素子が形成されていてもよい。また、第1のFET111と第2のFET112とを、素子分離領域102によって囲まれた同一の活性領域内に形成しているが、第1のFET111と第2のFET112とを、素子分離領域102によって分離された異なる活性領域内に形成してもよい。また、FET111及び112はN型FET及びP型FETのいずれであってもよく、互いに異なるFETであってもよい。
また、本実施形態の半導体装置において、第1のゲート電極114の両端部以外の他の部分については、第1のサイドウォールスペーサ105Aの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第1のゲート電極114の前記他の部分が第1のサイドウォールスペーサ105Aの上端よりも高く形成される場合、当該他の部分のうち第1のサイドウォールスペーサ105Aの上端の上側に位置する部分は、当該他の部分のうち第1のサイドウォールスペーサ105Aに挟まれた部分よりも広がっていてもよい。同様に、第2のゲート電極115の両端部以外の他の部分については、第2のサイドウォールスペーサ105Bの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第2のゲート電極115の前記他の部分が第2のサイドウォールスペーサ105Bの上端よりも高く形成される場合、当該他の部分のうち第2のサイドウォールスペーサ105Bの上端の上側に位置する部分は、当該他の部分のうち第2のサイドウォールスペーサ105Bに挟まれた部分よりも広がっていてもよい。
また、本実施形態の半導体装置におけるゲート電極114及び115のFUSI構造を、抵抗素子、容量素子の上部電極又はヒューズ素子等に適用した場合にも、均一な組成のFUSI構造を形成できるという効果が得られる。
以下、図1に示す構成を有する本実施形態の半導体装置の製造方法について図面を参照しながら説明する。図2〜図7は、本実施形態の半導体装置の製造方法の各工程を順番に示した断面図である。尚、図2〜図7において、図1に示す本実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
まず、図2に示すように、例えばシリコンからなる半導体基板101の上部に例えばSTIからなる素子分離領域102を形成した後、ウエルやチャネルストッパ等(図示省略)を形成するためのイオン注入を行う。これにより、半導体基板101における素子分離領域102によって囲まれた領域が活性領域となる。次に、例えば化学的気相堆積(CVD)法により、半導体基板101の主面上における活性領域に、例えば物理的な膜厚が3nm程度の酸化ハフニウム(HfO2 )からなるゲート絶縁膜103を堆積する。続いて、例えばCVD法により、半導体基板101の上に(活性領域においてはゲート絶縁膜103を介在させて)、シリコン膜104として例えば膜厚が75nm程度のポリシリコン膜、及び保護絶縁膜109として例えば膜厚が25nm程度の酸化シリコン(SiO2 )膜を順次堆積する。尚、シリコン膜104として、アモルファスシリコン膜を用いてもよい。また、シリコン膜104には不純物が添加されていてもよい。その後、リソグラフィ法により、保護絶縁膜109の上に、ゲート電極形成領域をマスクするレジストパターン(図示省略)を形成した後、当該レジストパターンをマスクとしてエッチングにより保護絶縁膜109及びシリコン膜104を第1のゲート電極114及び第2のゲート電極115の形状(具体的には凸形状を有する第1のゲート電極114及び第2のゲート電極115のそれぞれの下部領域の形状)にパターニングする。これにより、第1の保護絶縁膜パターン109A及び第2の保護絶縁膜パターン109Bが形成されると共にゲート長が互いに異なる第1のシリコン膜パターン104A及び第2のシリコン膜パターン104Bが形成される。ここで、上記エッチングにドライエッチング法を用いる場合には、保護絶縁膜(酸化シリコン膜)109をエッチングするためのエッチングガスとしては、例えばフルオロカーボンを主成分とするガスを用い、シリコン膜(ポリシリコン膜)104をエッチングするためのエッチングガスとしては、例えば塩素を主成分とするガスを用いることができる。その後、第1の保護絶縁膜パターン109A及び第2の保護絶縁膜パターン109Bをマスクとして、半導体基板101の表面部における活性領域に、イオン注入を用いてN型エクステンション領域108を形成する。
次に、図3に示すように、例えば緩衝弗酸溶液を用いたウエットエッチングにより、第1の保護絶縁膜パターン109A及び第2の保護絶縁膜パターン109Bをそれぞれの両端から例えば10nm程度後退させて、第1のシリコン膜パターン104A及び第2のシリコン膜パターン104Bのそれぞれの両端部の上面を露出させる。ここで、各シリコン膜パターン104A及び104Bの露出幅については、それぞれのゲート長(ゲート電極の大きさ)に関わらず、ほぼ一定の幅にすることができる。また、保護絶縁膜パターン109A及び109Bのエッチングには、上記ウエットエッチングに代えて、例えばCF4 ガスを用いた等方性ドライエッチング、又はウエットエッチングとドライエッチングとを組み合わせたエッチングを用いることができる。また、エッチングによりシリコン膜104をゲート電極形状にパターニングした後におけるゲート電極形成領域以外の不要なゲート絶縁膜103の除去工程と同時に、保護絶縁膜パターン109A及び109Bのエッチングを実施してもよい。
次に、半導体基板101の全面に亘って例えばCVD法により窒化シリコン膜を堆積した後、当該窒化シリコン膜をエッチバックすることにより、図4に示すように、第1のシリコン膜パターン104A及び第2のシリコン膜パターン104Bの両側面上に上記窒化シリコン膜からなる第1のサイドウォールスペーサ105A及び第2のサイドウォールスペーサ105Bを形成する。このとき、各シリコン膜パターン104A及び104Bの両端部は保護絶縁膜パターン109A及び109Bによって覆われていないため、各シリコン膜パターン104A及び104Bの両端部の上面もサイドウォールスペーサ105A及び105Bによって覆われる。続いて、サイドウォールスペーサ105A及び105B並びに保護絶縁膜パターン109A及び109Bをマスクとして、半導体基板101に不純物をイオン注入し、それによってN型ソース・ドレイン領域106を形成する。続いて、半導体基板101上の全面に亘って層間絶縁膜107を堆積した後、例えばCMP法により層間絶縁膜107を平坦化し、それによって保護絶縁膜パターン109A及び109Bのそれぞれの上面を露出させる。
尚、本実施形態において、図示は省略しているが、図4に示す工程でN型ソース・ドレイン領域106を形成した後、N型ソース・ドレイン領域106の表面を例えばニッケル(Ni)等によりシリサイド化してもよい。このとき、ゲート電極114及び115となるシリコン膜パターン104A及び104Bはサイドウォールスペーサ105A及び105B並びに保護絶縁膜パターン109A及び109Bによって覆われているので、シリサイド化されることはない。
また、本実施形態において、サイドウォールスペーサ105A及び105Bを窒化シリコン膜の単層構造により構成したが、これに代えて、酸化シリコン膜と窒化シリコン膜とからなる2層構造、又は酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とからなる3層構造により構成してもよい。
次に、図5に示すように、例えば緩衝弗酸溶液によるウエットエッチングにより、各保護絶縁膜パターン109A及び109Bを除去して、シリコン膜パターン104A及び104Bの両端部以外の上面を露出させる。このとき、層間絶縁膜107もエッチングされて薄くなるが、層間絶縁膜107が保護絶縁膜パターン109A及び109Bと同時にエッチングされたとしても、半導体基板101の表面が露出しないようにエッチングの制御を行うことができるので、特に問題はない。
尚、本実施形態において、保護絶縁膜109と層間絶縁膜107とについては、互いにエッチングレートが異なる材料又は堆積条件を用いて形成してもよい。例えば、保護絶縁膜109及び層間絶縁膜107をそれぞれ酸化シリコンから構成する場合において、保護絶縁膜109を構成する酸化シリコンにリン(P)又はホウ素(B)を添加すると、保護絶縁膜109(保護絶縁膜パターン109A及び109B)のエッチングレートを、層間絶縁膜107と比べて高くすることができるので、層間絶縁膜107に対するエッチング選択性を保護絶縁膜パターン109A及び109Bに持たせることができる。
また、本実施形態において、シリコン膜パターン104A及び104Bやサイドウォールスペーサ105A及び105Bを構成する窒化シリコン膜に対するエッチング選択性を、保護絶縁膜パターン109A及び109Bを構成する酸化シリコン膜に持たせるためには、ウェットエッチングの場合には、フッ酸を主成分とするエッチャントを用いればよい。また、ドライエッチングの場合には、一例として、流量が15ml/min(標準状態)のC5 F8 、流量が18ml/min(標準状態)のO2 、及び流量が950ml/min(標準状態)のArを圧力6.7Paで供給し、RF出力(T(Top )/B(Bottom))を1800W/1500Wとし、基板温度を0℃とする反応性イオンエッチングを用いればよい。
次に、図6に示すように、例えばスパッタ法により、シリコン膜パターン104A及び104Bの上を含む半導体基板101の上に全面に亘って例えば膜厚が45nmのニッケル(Ni)からなる金属膜110を堆積する。
次に、例えば高速熱処理(RTA)法により、半導体基板101に対して例えば温度が400℃の窒素雰囲気中で熱処理を行って、各シリコン膜パターン104A及び104Bと金属膜110との間でシリサイド化反応を生じさせ、それによって各シリコン膜パターン104A及び104Bの全体をシリサイド化する。これにより、図7に示すように、半導体基板101上において、それぞれFUSI構造を有し且つゲート長が互いに異なる第1のゲート電極114及び第2のゲート電極115が形成される。このとき、ソース・ドレイン領域106の表面については、層間絶縁膜107によって覆われているため、金属膜110との間でシリサイド化反応を生じることはない。その後、選択エッチングにより未反応の金属膜110を除去した後、図示は省略しているが、層間絶縁膜の形成並びにコンタクト及び配線の形成を行う。
本実施形態の特徴として、図6及び図7に示すシリサイド化工程において、ゲート電極114及び115となるシリコン膜パターン104A及び104Bの両端部の上面をサイドウォールスペーサ105A及び105Bによって覆った状態で、シリコン膜パターン104A及び104Bを金属膜110と反応させてフルシリサイド化を行う。すなわち、シリサイド化工程において、シリコン膜パターン104A及び104Bの両端部の上面は金属膜110と直接には接触していない。このため、シリコン膜パターン104A及び104Bの両端部、つまりシリコン膜パターン104A及び104Bにおけるサイドウォールスペーサ105A及び105Bに隣接する部分に対しては、その直上からは金属が供給されず、サイドウォールスペーサ105A及び105Bの上側やその近傍に堆積された金属膜110からのみ金属が供給される。その結果、サイドウォールスペーサ105A及び105Bの上側やその近傍に堆積された金属膜110からシリコン膜パターン104A及び104Bに従来であれば過剰に供給されていた金属を、シリコン膜パターン104A及び104Bにおけるサイドウォールスペーサ105A及び105Bによって覆われた両端部のシリサイド化において消費することができる。これにより、シリコン膜パターン104A及び104Bにおけるサイドウォールスペーサ105A及び105Bに隣接する部分に対する金属の供給量を、サイドウォールスペーサ105A及び105Bから離れたシリコン膜パターン104A及び104Bの中央部分にその直上の金属膜110から供給される金属の供給量と同等にすることができる。また、ゲート電極114及び115となるシリコン膜パターン104A及び104Bの両端部の上面をサイドウォールスペーサ105A及び105Bによって覆いながらシリサイド化を行うため、シリコン膜パターン104A及び104Bとサイドウォールスペーサ105A及び105Bとの界面の距離を長くすることができるので、シリコン膜パターン104A及び104Bにおけるサイドウォールスペーサ105A及び105Bに隣接する部分つまりゲートエッジでのシリサイド化促進を抑制することができる。従って、シリサイド化時にシリコン膜パターン104A及び104Bの各部分への金属供給量をほぼ同じにすることができるため、サイドウォールスペーサ105A及び105Bに隣接する部分でも、サイドウォールスペーサ105A及び105Bから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、ゲート電極114及び115の全体がほぼ均一な同一組成のFUSI構造となり、しきい値電圧のばらつきを抑制できる。
以上のように、従来、サイドウォールスペーサ近傍のシリコン膜パターンのシリサイド化の進み具合によってシリサイド化反応全体が律速(反応律速)されていたのに対して、本実施形態の製造方法では、サイドウォールスペーサ近傍のシリコン膜パターンへの金属供給量によってシリサイド化反応全体が律速(供給律速)されている。従って、本実施形態の製造方法によると、互いにゲート長等の平面寸法が異なるゲート電極114及び115のそれぞれにおいて、均一な組成のFUSI構造を実現することができる。
また、本実施形態の製造方法によると、ゲート電極114及び115となるシリコン膜パターン104A及び104Bをシリサイド化する際に、当該シリコン膜パターン104A及び104Bの上面の一部をサイドウォールスペーサ105A及び105Bによって覆うため、当該シリコン膜パターン104A及び104Bがシリサイド化されて膨張する際のストレスを半導体基板101に与えることができるので、FET111及び112の駆動能力を向上させることができる。また、保護絶縁膜パターン109A及び109Bを除去することにより、サイドウォールスペーサ105A及び105Bがシリコン膜パターン104A及び104Bの両端部の側面及び上面を覆った構成が得られるため、シリコン膜パターン104A及び104Bをフルシリサイド化した際に生じる膨張によって大きなストレスを半導体基板101(チャネル領域)に効率良く印加することができる。
さらに、本実施形態の製造方法によると、同一の半導体基板101上に、いずれも同一且つ均一な組成でFUSI構造のゲート電極114及び115を持つ第1のFET111及び第2のFET112を同時に形成することができる。
尚、本実施形態において、第1のFET111及び第2のFET112として、いずれもN型FETを設けたが、これに代えて、P型FETを設けてもよい。或いは、N型FET及びP型FETの両方を設けてもよい。本実施形態の製造方法において、さらにP型FETを設ける場合、例えばP型FET領域のシリコン膜104をN型FET領域のシリコン膜104と比べて薄くする工程が追加され、これにより、P型FET領域とN型FET領域との間では異なる組成のシリサイドが形成されることになる。但し、この場合においても、各FET領域毎には、同一且つ均一な組成でFUSI構造のゲート電極が形成される。
また、本実施形態において、ゲート絶縁膜103の材料として、酸化ハフニウム(HfO2 )を用いたが、これに代えて、HfSiO、HfSiON、SiO2 又はSiON等を用いてもよい。
また、本実施形態において、保護絶縁膜109の材料として、酸化シリコンを用いたが、保護絶縁膜109の材料は、サイドウォールスペーサー105A及び105Bやシリコン膜104との間でエッチング選択性を確保できれば特に限定されるものではなく、例えばALD(atomic layer deposition 法により形成された窒化シリコン膜等の他の材料膜を用いてもよい。
また、本実施形態において、金属膜110の材料として、ニッケルを用いたが、これに代えて、チタン(Ti)、コバルト(Co)若しくは白金(Pt)等を用いてもよく、又はこれらの化合物を用いてもよい。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、本実施形態では、第1のFET211及び第2のFET212として、いずれもN型FETを設けた場合について説明する。
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、本実施形態では、第1のFET211及び第2のFET212として、いずれもN型FETを設けた場合について説明する。
図8は、本実施形態の半導体装置の断面構成を示している。図8に示すように、例えばシリコン(Si)からなる半導体基板201の主面には、例えばSTIからなる素子分離領域202が形成されており、それによって活性領域や抵抗素子形成領域が区画されている。本実施形態では、活性領域には、ゲート長が互いに異なる第1のFET211及び第2のFET212が形成されている。具体的には、第1のFET211は、半導体基板201の活性領域上に形成されたゲート絶縁膜203と、当該ゲート絶縁膜203の上に形成され且つFUSI化された金属シリサイドからなる第1のゲート電極214と、第1のゲート電極214の両側面上に形成され且つ例えばSi3 N4 からなる第1のサイドウォールスペーサ(第1の外側サイドウォールスペーサ)205Aと、半導体基板201の活性領域における第1のゲート電極214の両側方の領域に形成され且つ不純物がイオン注入されてなるN型エクステンション領域208と、半導体基板201の活性領域における第1のゲート電極214から見て第1の外側サイドウォールスペーサ205Aの両側方の領域に形成され且つ不純物がイオン注入されてなるN型ソース・ドレイン領域206とから構成されている。また、第2のFET212は、半導体基板201の活性領域上に形成されたゲート絶縁膜203と、当該ゲート絶縁膜203の上に形成され且つFUSI化された金属シリサイドからなる第2のゲート電極215と、第2のゲート電極215の両側面上に形成され且つ例えばSi3 N4 からなる第2のサイドウォールスペーサ(第2の外側サイドウォールスペーサ)205Bと、半導体基板201の活性領域における第2のゲート電極215の両側方の領域に形成され且つ不純物がイオン注入されてなるN型エクステンション領域208と、半導体基板201の活性領域における第2のゲート電極215から見て第2の外側サイドウォールスペーサ205Bの両側方の領域に形成され且つ不純物がイオン注入されてなるN型ソース・ドレイン領域206とから構成されている。尚、第2のゲート電極215のゲート長は第1のゲート電極214のゲート長よりも大きい。
本実施形態の特徴は、第1のゲート電極214の両端部は、その他の部分よりも低く形成されており、当該両端部の上面及び当該他の部分の側面を覆うように第1の内側サイドウォールスペーサ221Aが形成されていると共に、第2のゲート電極215の両端部は、その他の部分よりも低く形成されており、当該両端部の上面及び当該他の部分の側面を覆うように第2の内側サイドウォールスペーサ221Bが形成されていることである。すなわち、第1のゲート電極214及び第2のゲート電極215のそれぞれの断面は、図8に示すように、概略凸形状を有している。尚、第1のFET211の第1の外側サイドウォールスペーサ205Aは、第1のゲート電極214の両端部の側面及び第1の内側サイドウォールスペーサ221Aを覆うように形成されており、第2のFET212の第2の外側サイドウォールスペーサ205Bは、第2のゲート電極215の両端部の側面及び第2の内側サイドウォールスペーサ221Bを覆うように形成されている。
以上に説明した本実施形態の構成によると、それぞれFUSI化されており且つ同一の構造を有するゲート電極214及び215において、後述するように、各ゲート電極214及び215の大きさ(ゲート長等の平面寸法)に関係なく、自己整合的に同一且つ均一なシリサイド組成を実現することができる。このため、例えばFET211又は212において、各ゲート電極214及び215の大きさの相違に起因して各ゲート電極214及び215のシリサイド組成が不均一になってしきい値電圧がばらつくことを防止することができる。
さらに、本実施形態の構成によると、各ゲート電極214及び215となるシリコン膜をシリサイド化する際に、当該各シリコン膜の上面の一部がサイドウォールスペーサ(内側サイドウォールスペーサ)221A及び221Bによって覆われているため、当該各シリコン膜がシリサイド化されて膨張する際のストレスを半導体基板201に与えることができる。このため、FET211及び212の駆動能力を向上させることができる。
尚、図8において、便宜上、2つのFET211及び212を示しているが、本実施形態において半導体基板201上にさらに多くの素子が形成されていてもよい。また、第1のFET211と第2のFET212とを、素子分離領域202によって囲まれた同一の活性領域内に形成しているが、第1のFET211と第2のFET212とを、素子分離領域202によって分離された異なる活性領域内に形成してもよい。また、FET211及び212はN型FET及びP型FETのいずれであってもよく、互いに異なるFETであってもよい。
また、本実施形態の半導体装置において、第1のゲート電極214の両端部以外の他の部分については、第1の内側サイドウォールスペーサ221Aの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第1のゲート電極214の前記他の部分が第1の内側サイドウォールスペーサ221Aの上端よりも高く形成される場合、当該他の部分のうち第1の内側サイドウォールスペーサ221Aの上端の上側に位置する部分は、当該他の部分のうち第1の内側サイドウォールスペーサ221Aに挟まれた部分よりも広がっていてもよい。同様に、第2のゲート電極215の両端部以外の他の部分については、第2の内側サイドウォールスペーサ221Bの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第2のゲート電極215の前記他の部分が第2の内側サイドウォールスペーサ221Bの上端よりも高く形成される場合、当該他の部分のうち第2の内側サイドウォールスペーサ221Bの上端の上側に位置する部分は、当該他の部分のうち第2の内側サイドウォールスペーサ221Bに挟まれた部分よりも広がっていてもよい。
また、本実施形態の半導体装置におけるゲート電極214及び215のFUSI構造を、抵抗素子、容量素子の上部電極又はヒューズ素子等に適用した場合にも、均一な組成のFUSI構造を形成できるという効果が得られる。
以下、図8に示す構成を有する本実施形態の半導体装置の製造方法について図面を参照しながら説明する。図9〜図16は、本実施形態の半導体装置の製造方法の各工程を順番に示した断面図である。尚、図9〜図16において、図8に示す本実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
まず、図9に示すように、例えばシリコンからなる半導体基板201の上部に例えばSTIからなる素子分離領域202を形成した後、ウエルやチャネルストッパ等(図示省略)を形成するためのイオン注入を行う。これにより、半導体基板201における素子分離領域202によって囲まれた領域が活性領域となる。次に、例えばCVD法により、半導体基板201の主面上における活性領域に、例えば物理的な膜厚が3nm程度のHfO2 からなるゲート絶縁膜203を堆積する。続いて、例えばCVD法により、半導体基板201の上に(活性領域においてはゲート絶縁膜203を介在させて)、シリコン膜204として例えば膜厚が75nm程度のポリシリコン膜、及び保護絶縁膜209として例えば膜厚が25nm程度のSiO2 膜を順次堆積する。尚、シリコン膜204として、アモルファスシリコン膜を用いてもよい。また、シリコン膜204には不純物が添加されていてもよい。その後、リソグラフィ法により、保護絶縁膜209の上に、ゲート電極形成領域をマスクするレジストパターン(図示省略)を形成した後、当該レジストパターンをマスクとしてエッチングにより保護絶縁膜209を第1のゲート電極214及び第2のゲート電極215の形状にパターニングする。これにより、第1の保護絶縁膜パターン209A及び第2の保護絶縁膜パターン209Bが形成される。ここで、上記リソグラフィ工程では、第1の保護絶縁膜パターン209Aと対応するレジストパターンを、第1のゲート電極214の形状をその両端から各端につき例えば10nm程度後退させた形状に形成すると共に、第2の保護絶縁膜パターン209Bと対応するレジストパターンを、第2のゲート電極215の形状をその両端から各端につき例えば10nm程度後退させた形状に形成する。また、上記エッチングにドライエッチング法を用いる場合には、エッチングガスとして、例えばフルオロカーボンを主成分とするガスを用いることができる。
次に、図10に示すように、保護絶縁膜パターン209A及び209Bの上を含むシリコン膜204の上に、例えばCVD法により膜厚が10nmの酸化膜からなる絶縁膜220を堆積する。
次に、絶縁膜220をエッチバックすることにより、図11に示すように、シリコン膜204のうち第1のゲート電極214の両端部となる領域の上面及び第1の保護絶縁膜パターン209Aの側面を覆う第1の内側サイドウォールスペーサ221Aを形成すると共に、シリコン膜204のうち第2のゲート電極215の両端部となる領域の上面及び第2の保護絶縁膜パターン209Bの側面を覆う第2の内側サイドウォールスペーサ221Bを形成する。
尚、本実施形態において、内側サイドウォールスペーサ221A及び221Bを絶縁膜220の単層構造により構成したが、これに代えて、酸化シリコン膜と窒化シリコン膜とからなる2層構造、又は酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とからなる3層構造により構成してもよい。
次に、保護絶縁膜パターン209A及び209B並びに内側サイドウォールスペーサ221A及び221Bをマスクとして、エッチングによりシリコン膜204を第1のゲート電極214及び第2のゲート電極215の形状にパターニングする。これにより、図12に示すように、ゲート長が互いに異なる第1のシリコン膜パターン204A及び第2のシリコン膜パターン204Bが形成される。ここで、上記エッチングにドライエッチング法を用いる場合には、エッチングガスとして、例えば塩素を主成分とするガスを用いることができる。その後、保護絶縁膜パターン209A及び209B並びに内側サイドウォールスペーサ221A及び221Bをマスクとして、半導体基板201の表面部における活性領域に、イオン注入を用いてN型エクステンション領域208を形成する。
次に、半導体基板201の全面に亘って例えばCVD法により窒化シリコン膜を堆積した後、当該窒化シリコン膜をエッチバックする。これにより、図13に示すように、第1のシリコン膜パターン204Aの両側面及び第1の内側サイドウォールスペーサ221Aを覆う第1の外側サイドウォールスペーサ205Aが形成されると共に、第2のシリコン膜パターン204Bの両側面及び第2の内側サイドウォールスペーサ221Bを覆う第2の外側サイドウォールスペーサ205Bが形成される。続いて、外側サイドウォールスペーサ205A及び205B、内側サイドウォールスペーサ221A及び221B並びに保護絶縁膜パターン209A及び209Bをマスクとして、半導体基板201に不純物をイオン注入し、それによってN型ソース・ドレイン領域206を形成する。続いて、半導体基板201上の全面に亘って層間絶縁膜207を堆積した後、例えばCMP法により層間絶縁膜207を平坦化し、それによって保護絶縁膜パターン209A及び209Bのそれぞれの上面を露出させる。
尚、本実施形態において、図示は省略しているが、図13に示す工程でN型ソース・ドレイン領域206を形成した後、N型ソース・ドレイン領域206の表面を例えばニッケル(Ni)等によりシリサイド化してもよい。このとき、ゲート電極214及び215となるシリコン膜パターン204A及び204Bは外側サイドウォールスペーサ205A及び205B、内側サイドウォールスペーサ221A及び221B並びに保護絶縁膜パターン209A及び209Bによって覆われているので、シリサイド化されることはない。
また、本実施形態において、外側サイドウォールスペーサ205A及び205Bを窒化シリコン膜の単層構造により構成したが、これに代えて、酸化シリコン膜と窒化シリコン膜とからなる2層構造、又は酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とからなる3層構造により構成してもよい。
次に、図14に示すように、例えば緩衝弗酸溶液によるウエットエッチングにより、各保護絶縁膜パターン209A及び209Bを除去して、シリコン膜パターン204A及び204Bの両端部以外の上面を露出させる。このとき、層間絶縁膜207もエッチングされて薄くなるが、層間絶縁膜207が保護絶縁膜パターン209A及び209Bと同時にエッチングされたとしても、半導体基板201の表面が露出しないようにエッチングの制御を行うことができるので、特に問題はない。
尚、本実施形態において、保護絶縁膜209と層間絶縁膜207とについては、互いにエッチングレートが異なる材料又は堆積条件を用いて形成してもよい。例えば、保護絶縁膜209及び層間絶縁膜207をそれぞれ酸化シリコンから構成する場合において、保護絶縁膜209を構成する酸化シリコンにリン(P)又はホウ素(B)を添加すると、保護絶縁膜209(保護絶縁膜パターン209A及び209B)のエッチングレートを、層間絶縁膜207と比べて高くすることができるので、層間絶縁膜207に対するエッチング選択性を保護絶縁膜パターン209A及び209Bに持たせることができる。
また、本実施形態において、シリコン膜パターン204A及び204B、外側サイドウォールスペーサ205A及び205Bを構成する窒化シリコン膜、並びに内側サイドウォールスペーサ221A及び221Bを構成する窒化シリコン膜に対するエッチング選択性を、保護絶縁膜パターン209A及び209Bを構成する酸化シリコン膜に持たせるためには、ウェットエッチングの場合には、フッ酸を主成分とするエッチャントを用いればよい。また、ドライエッチングの場合には、一例として、流量が15ml/min(標準状態)のC5 F8 、流量が18ml/min(標準状態)のO2 、及び流量が950ml/min(標準状態)のArを圧力6.7Paで供給し、RF出力(T(Top )/B(Bottom))を1800W/1500Wとし、基板温度を0℃とする反応性イオンエッチングを用いればよい。
次に、図15に示すように、例えばスパッタ法により、シリコン膜パターン204A及び204Bの上を含む半導体基板201の上に全面に亘って例えば膜厚が45nmのニッケル(Ni)からなる金属膜210を堆積する。
次に、例えばRTA法により、半導体基板201に対して例えば温度が400℃の窒素雰囲気中で熱処理を行って、各シリコン膜パターン204A及び204Bと金属膜210との間でシリサイド化反応を生じさせ、それによって各シリコン膜パターン204A及び204Bの全体をシリサイド化する。これにより、図16に示すように、半導体基板201上において、それぞれFUSI構造を有し且つゲート長が互いに異なる第1のゲート電極214及び第2のゲート電極215が形成される。このとき、N型ソース・ドレイン領域206の表面については、層間絶縁膜207によって覆われているため、金属膜210との間でシリサイド化反応を生じることはない。その後、選択エッチングにより未反応の金属膜210を除去した後、図示は省略しているが、層間絶縁膜の形成並びにコンタクト及び配線の形成を行う。
本実施形態の特徴として、図15及び図16に示すシリサイド化工程において、ゲート電極214及び215となるシリコン膜パターン204A及び204Bの両端部の上面を内側サイドウォールスペーサ221A及び221Bによって覆った状態で、シリコン膜パターン204A及び204Bを金属膜210と反応させてフルシリサイド化を行う。すなわち、シリサイド化工程において、シリコン膜パターン204A及び204Bの両端部の上面は金属膜210と直接には接触していない。このため、シリコン膜パターン204A及び204Bの両端部、つまりシリコン膜パターン204A及び204Bにおける外側サイドウォールスペーサ205A及び205Bに隣接する部分に対しては、その直上からは金属が供給されず、内側サイドウォールスペーサ221A及び221Bの上側やその近傍に堆積された金属膜210からのみ金属が供給される。その結果、内側サイドウォールスペーサ221A及び221Bの上側やその近傍に堆積された金属膜210からシリコン膜パターン204A及び204Bに従来であれば過剰に供給されていた金属を、シリコン膜パターン204A及び204Bにおける内側サイドウォールスペーサ221A及び221Bによって覆われた両端部のシリサイド化において消費することができる。これにより、シリコン膜パターン204A及び204Bにおける外側サイドウォールスペーサ205A及び205Bに隣接する部分に対する金属の供給量を、外側サイドウォールスペーサ205A及び205Bから離れたシリコン膜パターン204A及び204Bの中央部分にその直上の金属膜210から供給される金属の供給量と同等にすることができる。また、ゲート電極214及び215となるシリコン膜パターン204A及び204Bの両端部の上面を内側サイドウォールスペーサ221A及び221Bによって覆いながらシリサイド化を行うため、シリコン膜パターン204A及び204Bと、外側サイドウォールスペーサ205A及び205B並びに内側サイドウォールスペーサ221A及び221Bとの界面の距離を長くすることができるので、シリコン膜パターン204A及び204Bにおける外側サイドウォールスペーサ205A及び205Bに隣接する部分つまりゲートエッジでのシリサイド化促進を抑制することができる。従って、シリサイド化時にシリコン膜パターン204A及び204Bの各部分への金属供給量をほぼ同じにすることができるため、外側サイドウォールスペーサ205A及び205Bに隣接する部分でも、外側サイドウォールスペーサ205A及び205Bから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、ゲート電極214及び215の全体がほぼ均一な同一組成のFUSI構造となり、しきい値電圧のばらつきを抑制できる。
以上のように、従来、サイドウォールスペーサ近傍のシリコン膜パターンのシリサイド化の進み具合によってシリサイド化反応全体が律速(反応律速)されていたのに対して、本実施形態の製造方法では、サイドウォールスペーサ近傍のシリコン膜パターンへの金属供給量によってシリサイド化反応全体が律速(供給律速)されている。従って、本実施形態の製造方法によると、互いにゲート長等の平面寸法が異なるゲート電極214及び215のそれぞれにおいて、均一な組成のFUSI構造を実現することができる。
また、本実施形態の製造方法によると、ゲート電極214及び215となるシリコン膜パターン204A及び204Bをシリサイド化する際に、当該シリコン膜パターン204A及び204Bの上面の一部を内側サイドウォールスペーサ221A及び221Bによって覆うため、当該シリコン膜パターン204A及び204Bがシリサイド化されて膨張する際のストレスを半導体基板201に与えることができるので、FET211及び212の駆動能力を向上させることができる。
また、本実施形態の製造方法によると、内側サイドウォールスペーサ221A及び221Bの厚さを制御することによって、当該内側サイドウォールスペーサ221A及び221Bにより覆われるシリコン膜パターン204A及び204Bの両端部上面の幅を容易に制御することができる。
さらに、本実施形態の製造方法によると、同一の半導体基板201上に、いずれも同一且つ均一な組成でFUSI構造のゲート電極214及び215を持つ第1のFET211及び第2のFET212を同時に形成することができる。
尚、本実施形態において、第1のFET211及び第2のFET212として、いずれもN型FETを設けたが、これに代えて、P型FETを設けてもよい。或いは、N型FET及びP型FETの両方を設けてもよい。本実施形態の製造方法において、さらにP型FETを設ける場合、例えばP型FET領域のシリコン膜204をN型FET領域のシリコン膜204と比べて薄くする工程が追加され、これにより、P型FET領域とN型FET領域との間では異なる組成のシリサイドが形成されることになる。但し、この場合においても、各FET領域毎には、同一且つ均一な組成でFUSI構造のゲート電極が形成される。
また、本実施形態において、ゲート絶縁膜203の材料として、酸化ハフニウム(HfO2 )を用いたが、これに代えて、HfSiO、HfSiON、SiO2 又はSiON等を用いてもよい。
また、本実施形態において、保護絶縁膜209の材料として、酸化シリコンを用いたが、保護絶縁膜209の材料は、外側サイドウォールスペーサー205A及び205B、内側サイドウォールスペーサー221A及び221B並びにシリコン膜204との間でエッチング選択性を確保できれば特に限定されるものではなく、例えばALD法により形成された窒化シリコン膜等の他の材料膜を用いてもよい。
また、本実施形態において、金属膜210の材料として、ニッケルを用いたが、これに代えて、チタン(Ti)、コバルト(Co)若しくは白金(Pt)等を用いてもよく、又はこれらの化合物を用いてもよい。
(第3の実施形態)
以下、本発明の第3の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、本実施形態では、第1のFET311及び第2のFET312として、いずれもN型FETを設けた場合について説明する。
以下、本発明の第3の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、本実施形態では、第1のFET311及び第2のFET312として、いずれもN型FETを設けた場合について説明する。
図17は、本実施形態の半導体装置の断面構成を示している。図17に示すように、例えばシリコン(Si)からなる半導体基板301の主面には、例えばSTIからなる素子分離領域302が形成されており、それによって活性領域や抵抗素子形成領域が区画されている。本実施形態では、活性領域には、ゲート長が互いに異なる第1のFET311及び第2のFET312が形成されている。具体的には、第1のFET311は、半導体基板301の活性領域上に形成されたゲート絶縁膜303と、当該ゲート絶縁膜303の上に形成され且つFUSI化された金属シリサイドからなる第1のゲート電極314と、第1のゲート電極314の両側面上に形成され且つ例えばSi3 N4 からなる第1のサイドウォールスペーサ305Aと、半導体基板301の活性領域における第1のゲート電極314の両側方の領域に形成され且つ不純物がイオン注入されてなるN型エクステンション領域308と、半導体基板301の活性領域における第1のゲート電極314から見て第1のサイドウォールスペーサ305Aの両側方の領域に形成され且つ不純物がイオン注入されてなるN型ソース・ドレイン領域306とから構成されている。また、第2のFET312は、半導体基板301の活性領域上に形成されたゲート絶縁膜303と、当該ゲート絶縁膜303の上に形成され且つFUSI化された金属シリサイドからなる第2のゲート電極315と、第2のゲート電極315の両側面上に形成され且つ例えばSi3 N4 からなる第2のサイドウォールスペーサ305Bと、半導体基板301の活性領域における第2のゲート電極315の両側方の領域に形成され且つ不純物がイオン注入されてなるN型エクステンション領域308と、半導体基板301の活性領域における第2のゲート電極315から見て第2のサイドウォールスペーサ305Bの両側方の領域に形成され且つ不純物がイオン注入されてなるN型ソース・ドレイン領域306とから構成されている。尚、第2のゲート電極315のゲート長は第1のゲート電極314のゲート長よりも大きい。
本実施形態の特徴は、第1のゲート電極314の両端部は、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第1のサイドウォールスペーサ305Aが形成されていると共に、第2のゲート電極315の両端部は、その他の部分よりも低く形成されており、当該両端部の側面及び上面を覆うように第2のサイドウォールスペーサ305Bが形成されていることである。すなわち、第1のゲート電極314及び第2のゲート電極315のそれぞれの断面は、図17に示すように、概略凸形状を有している。
以上に説明した本実施形態の構成によると、それぞれFUSI化されており且つ同一の構造を有するゲート電極314及び315において、後述するように、各ゲート電極314及び315の大きさ(ゲート長等の平面寸法)に関係なく、自己整合的に同一且つ均一なシリサイド組成を実現することができる。このため、例えばFET311又は312において、各ゲート電極314及び315の大きさの相違に起因して各ゲート電極314及び315のシリサイド組成が不均一になってしきい値電圧がばらつくことを防止することができる。
さらに、本実施形態の構成によると、各ゲート電極314及び315となるシリコン膜をシリサイド化する際に、当該各シリコン膜の上面の一部がサイドウォールスペーサ305A及び305Bによって覆われているため、当該各シリコン膜がシリサイド化されて膨張する際のストレスを半導体基板301に与えることができる。このため、FET311及び312の駆動能力を向上させることができる。
尚、図17において、便宜上、2つのFET311及び312を示しているが、本実施形態において半導体基板301上にさらに多くの素子が形成されていてもよい。また、第1のFET311と第2のFET312とを、素子分離領域302によって囲まれた同一の活性領域内に形成しているが、第1のFET311と第2のFET312とを、素子分離領域302によって分離された異なる活性領域内に形成してもよい。また、FET311及び312はN型FET及びP型FETのいずれであってもよく、互いに異なるFETであってもよい。
また、本実施形態の半導体装置において、第1のゲート電極314の両端部以外の他の部分については、第1のサイドウォールスペーサ305Aの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第1のゲート電極314の前記他の部分が第1のサイドウォールスペーサ305Aの上端よりも高く形成される場合、当該他の部分のうち第1のサイドウォールスペーサ305Aの上端の上側に位置する部分は、当該他の部分のうち第1のサイドウォールスペーサ305Aに挟まれた部分よりも広がっていてもよい。同様に、第2のゲート電極315の両端部以外の他の部分については、第2のサイドウォールスペーサ305Bの上端と同程度の高さまで形成されていてもよいし、又は当該上端よりも高く若しくは低く形成されていてもよい。ここで、第2のゲート電極315の前記他の部分が第2のサイドウォールスペーサ305Bの上端よりも高く形成される場合、当該他の部分のうち第2のサイドウォールスペーサ305Bの上端の上側に位置する部分は、当該他の部分のうち第2のサイドウォールスペーサ305Bに挟まれた部分よりも広がっていてもよい。
また、本実施形態の半導体装置におけるゲート電極314及び315のFUSI構造を、抵抗素子、容量素子の上部電極又はヒューズ素子等に適用した場合にも、均一な組成のFUSI構造を形成できるという効果が得られる。
以下、図17に示す構成を有する本実施形態の半導体装置の製造方法について図面を参照しながら説明する。図18〜図23は、本実施形態の半導体装置の製造方法の各工程を順番に示した断面図である。尚、図18〜図23において、図17に示す本実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
本実施形態の製造方法においては、まず、第2の実施形態の製造方法における図9〜図12に示す工程と同様の工程を実施する。
具体的には、図18に示すように、例えばシリコンからなる半導体基板301の上部に例えばSTIからなる素子分離領域302を形成した後、ウエルやチャネルストッパ等(図示省略)を形成するためのイオン注入を行う。これにより、半導体基板301における素子分離領域302によって囲まれた領域が活性領域となる。次に、例えばCVD法により、半導体基板301の主面上における活性領域に、例えば物理的な膜厚が3nm程度のHfO2 からなるゲート絶縁膜303を堆積する。続いて、例えばCVD法により、半導体基板301の上に(活性領域においてはゲート絶縁膜303を介在させて)、シリコン膜304として例えば膜厚が75nm程度のポリシリコン膜、及び保護絶縁膜309として例えば膜厚が25nm程度のSiO2 膜を順次堆積する。尚、シリコン膜304として、アモルファスシリコン膜を用いてもよい。また、シリコン膜304には不純物が添加されていてもよい。その後、リソグラフィ法により、保護絶縁膜309の上に、ゲート電極形成領域をマスクするレジストパターン(図示省略)を形成した後、当該レジストパターンをマスクとしてエッチングにより保護絶縁膜309を第1のゲート電極314及び第2のゲート電極315の形状にパターニングする。これにより、第1の保護絶縁膜パターン309A及び第2の保護絶縁膜パターン309Bが形成される。ここで、上記リソグラフィ工程では、第1の保護絶縁膜パターン309Aと対応するレジストパターンを、第1のゲート電極314の形状をその両端から各端につき例えば10nm程度後退させた形状に形成すると共に、第2の保護絶縁膜パターン309Bと対応するレジストパターンを、第2のゲート電極315の形状をその両端から各端につき例えば10nm程度後退させた形状に形成する。また、上記エッチングにドライエッチング法を用いる場合には、エッチングガスとして、例えばフルオロカーボンを主成分とするガスを用いることができる。
続いて、保護絶縁膜パターン309A及び309Bの上を含むシリコン膜304の上に、例えばCVD法により膜厚が10nmの酸化膜(酸化シリコンにリン(P)又はホウ素(B)が添加されたもの)からなる絶縁膜を堆積する。その後、当該絶縁膜をエッチバックすることにより、図18に示すように、シリコン膜304のうち第1のゲート電極314の両端部となる領域の上面及び第1の保護絶縁膜パターン309Aの側面を覆う第1のダミーサイドウォールスペーサ321Aを形成すると共に、シリコン膜304のうち第2のゲート電極315の両端部となる領域の上面及び第2の保護絶縁膜パターン309Bの側面を覆う第2のダミーサイドウォールスペーサ321Bを形成する。
次に、保護絶縁膜パターン309A及び309B並びにダミーサイドウォールスペーサ321A及び321Bをマスクとして、エッチングによりシリコン膜304を第1のゲート電極314及び第2のゲート電極315の形状にパターニングする。これにより、図18に示すように、ゲート長が互いに異なる第1のシリコン膜パターン304A及び第2のシリコン膜パターン304Bが形成される。ここで、上記エッチングにドライエッチング法を用いる場合には、エッチングガスとして、例えば塩素を主成分とするガスを用いることができる。その後、保護絶縁膜パターン309A及び309B並びにダミーサイドウォールスペーサ321A及び321Bをマスクとして、半導体基板301の表面部における活性領域に、イオン注入を用いてN型エクステンション領域308を形成する。
次に、図19に示すように、例えばフッ酸を主成分とするエッチャントを用いたウエットエッチングによりダミーサイドウォールスペーサ321A及び321Bを除去して第1のシリコン膜パターン304A及び第2のシリコン膜パターン304Bのそれぞれの両端部の上面を露出させる。このとき、ダミーサイドウォールスペーサ321A及び321Bと、保護絶縁膜パターン309A及び309B並びに素子分離領域302となる絶縁膜のそれぞれとの間のエッチングレートの差を大きくすることが、保護絶縁膜パターン309A及び309B並びに素子分離領域302となる絶縁膜のそれぞれの厚さを制御する観点からは望ましい。具体的には、ダミーサイドウォールスペーサ321A及び321Bとして、例えば酸化シリコンにリン(P)又はホウ素(B)が添加されてなる酸化膜を用いることにより、上記エッチングレートの差を大きくすることができる。
次に、半導体基板301の全面に亘って例えばCVD法により窒化シリコン膜を堆積した後、当該窒化シリコン膜をエッチバックすることにより、図20に示すように、第1のシリコン膜パターン304A及び第2のシリコン膜パターン304Bの両側面上に上記窒化シリコン膜からなる第1のサイドウォールスペーサ305A及び第2のサイドウォールスペーサ305Bを形成する。このとき、各シリコン膜パターン304A及び304Bの両端部は保護絶縁膜パターン309A及び309Bによって覆われていないため、各シリコン膜パターン304A及び304Bの両端部の上面もサイドウォールスペーサ305A及び305Bによって覆われる。続いて、サイドウォールスペーサ305A及び305B並びに保護絶縁膜パターン309A及び309Bをマスクとして、半導体基板301に不純物をイオン注入し、それによってN型ソース・ドレイン領域306を形成する。続いて、半導体基板301上の全面に亘って層間絶縁膜307を堆積した後、例えばCMP法により層間絶縁膜307を平坦化し、それによって保護絶縁膜パターン309A及び309Bのそれぞれの上面を露出させる。
尚、本実施形態において、図示は省略しているが、図20に示す工程でN型ソース・ドレイン領域306を形成した後、N型ソース・ドレイン領域306の表面を例えばニッケル(Ni)等によりシリサイド化してもよい。このとき、ゲート電極314及び315となるシリコン膜パターン304A及び304Bはサイドウォールスペーサ305A及び305B並びに保護絶縁膜パターン309A及び309Bによって覆われているので、シリサイド化されることはない。
また、本実施形態において、サイドウォールスペーサ305A及び305Bを窒化シリコン膜の単層構造により構成したが、これに代えて、酸化シリコン膜と窒化シリコン膜とからなる2層構造、又は酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とからなる3層構造により構成してもよい。
次に、図21に示すように、例えば緩衝弗酸溶液によるウエットエッチングにより、各保護絶縁膜パターン309A及び309Bを除去して、シリコン膜パターン304A及び304Bの両端部以外の上面を露出させる。このとき、層間絶縁膜307もエッチングされて薄くなるが、層間絶縁膜307が保護絶縁膜パターン309A及び309Bと同時にエッチングされたとしても、半導体基板301の表面が露出しないようにエッチングの制御を行うことができるので、特に問題はない。
尚、本実施形態において、保護絶縁膜309と層間絶縁膜307とについては、互いにエッチングレートが異なる材料又は堆積条件を用いて形成してもよい。例えば、保護絶縁膜309及び層間絶縁膜307をそれぞれ酸化シリコンから構成する場合において、保護絶縁膜309を構成する酸化シリコンにリン(P)又はホウ素(B)を添加すると、保護絶縁膜309(保護絶縁膜パターン309A及び309B)のエッチングレートを、層間絶縁膜307と比べて高くすることができるので、層間絶縁膜307に対するエッチング選択性を保護絶縁膜パターン309A及び309Bに持たせることができる。
また、本実施形態において、シリコン膜パターン304A及び304Bやサイドウォールスペーサ305A及び305Bを構成する窒化シリコン膜に対するエッチング選択性を、保護絶縁膜パターン309A及び309Bを構成する酸化シリコン膜に持たせるためには、ウェットエッチングの場合には、フッ酸を主成分とするエッチャントを用いればよい。また、ドライエッチングの場合には、一例として、流量が15ml/min(標準状態)のC5 F8 、流量が18ml/min(標準状態)のO2 、及び流量が950ml/min(標準状態)のArを圧力6.7Paで供給し、RF出力(T(Top )/B(Bottom))を1800W/1500Wとし、基板温度を0℃とする反応性イオンエッチングを用いればよい。
次に、図22に示すように、例えばスパッタ法により、シリコン膜パターン304A及び304Bの上を含む半導体基板301の上に全面に亘って例えば膜厚が45nmのニッケル(Ni)からなる金属膜310を堆積する。
次に、例えばRTA法により、半導体基板301に対して例えば温度が400℃の窒素雰囲気中で熱処理を行って、各シリコン膜パターン304A及び304Bと金属膜310との間でシリサイド化反応を生じさせ、それによって各シリコン膜パターン304A及び304Bの全体をシリサイド化する。これにより、図23に示すように、半導体基板301上において、それぞれFUSI構造を有し且つゲート長が互いに異なる第1のゲート電極314及び第2のゲート電極315が形成される。このとき、N型ソース・ドレイン領域306の表面については、層間絶縁膜307によって覆われているため、金属膜310との間でシリサイド化反応を生じることはない。その後、選択エッチングにより未反応の金属膜310を除去した後、図示は省略しているが、層間絶縁膜の形成並びにコンタクト及び配線の形成を行う。
本実施形態の特徴として、図22及び図23に示すシリサイド化工程において、ゲート電極314及び315となるシリコン膜パターン304A及び304Bの両端部の上面をサイドウォールスペーサ305A及び305Bによって覆った状態で、シリコン膜パターン304A及び304Bを金属膜310と反応させてフルシリサイド化を行う。すなわち、シリサイド化工程において、シリコン膜パターン304A及び304Bの両端部の上面は金属膜310と直接には接触していない。このため、シリコン膜パターン304A及び304Bの両端部、つまりシリコン膜パターン304A及び304Bにおけるサイドウォールスペーサ305A及び305Bに隣接する部分に対しては、その直上からは金属が供給されず、サイドウォールスペーサ305A及び305Bの上側やその近傍に堆積された金属膜310からのみ金属が供給される。その結果、サイドウォールスペーサ305A及び305Bの上側やその近傍に堆積された金属膜310からシリコン膜パターン304A及び304Bに従来であれば過剰に供給されていた金属を、シリコン膜パターン304A及び304Bにおけるサイドウォールスペーサ305A及び305Bによって覆われた両端部のシリサイド化において消費することができる。これにより、シリコン膜パターン304A及び304Bにおけるサイドウォールスペーサ305A及び305Bに隣接する部分に対する金属の供給量を、サイドウォールスペーサ305A及び305Bから離れたシリコン膜パターン304A及び304Bの中央部分にその直上の金属膜310から供給される金属の供給量と同等にすることができる。また、ゲート電極314及び315となるシリコン膜パターン304A及び304Bの両端部の上面をサイドウォールスペーサ305A及び305Bによって覆いながらシリサイド化を行うため、シリコン膜パターン304A及び304Bとサイドウォールスペーサ305A及び305Bとの界面の距離を長くすることができるので、シリコン膜パターン304A及び304Bにおけるサイドウォールスペーサ305A及び305Bに隣接する部分つまりゲートエッジでのシリサイド化促進を抑制することができる。従って、シリサイド化時にシリコン膜パターン304A及び304Bの各部分への金属供給量をほぼ同じにすることができるため、サイドウォールスペーサ305A及び305Bに隣接する部分でも、サイドウォールスペーサ305A及び305Bから離れた中央部分でも、ほぼ同じ組成のシリサイド材料を形成できるので、ゲート電極314及び315の全体がほぼ均一な同一組成のFUSI構造となり、しきい値電圧のばらつきを抑制できる。
以上のように、従来、サイドウォールスペーサ近傍のシリコン膜パターンのシリサイド化の進み具合によってシリサイド化反応全体が律速(反応律速)されていたのに対して、本実施形態の製造方法では、サイドウォールスペーサ近傍のシリコン膜パターンへの金属供給量によってシリサイド化反応全体が律速(供給律速)されている。従って、本実施形態の製造方法によると、互いにゲート長等の平面寸法が異なるゲート電極314及び315のそれぞれにおいて、均一な組成のFUSI構造を実現することができる。
また、本実施形態の製造方法によると、ゲート電極314及び315となるシリコン膜パターン304A及び304Bをシリサイド化する際に、当該シリコン膜パターン304A及び304Bの上面の一部をサイドウォールスペーサ305A及び305Bによって覆うため、当該シリコン膜パターン304A及び304Bがシリサイド化されて膨張する際のストレスを半導体基板301に与えることができるので、FET311及び312の駆動能力を向上させることができる。また、シリコン膜パターン304A及び304Bの両端部の側面及び上面をサイドウォールスペーサ305A及び305Bによって覆うため、シリコン膜パターン304A及び304Bをフルシリサイド化した際に生じる膨張によって大きなストレスを半導体基板301(チャネル領域)に効率良く印加できる。
また、本実施形態の製造方法によると、ダミーサイドウォールスペーサ321A及び321Bの厚さを制御することによって、後工程で形成するサイドウォールスペーサ305A及び305Bにより覆われるシリコン膜パターン304A及び304Bの両端部上面の幅を容易に制御することができる。
さらに、本実施形態の製造方法によると、同一の半導体基板301上に、いずれも同一且つ均一な組成でFUSI構造のゲート電極314及び315を持つ第1のFET311及び第2のFET312を同時に形成することができる。
尚、本実施形態において、第1のFET311及び第2のFET312として、いずれもN型FETを設けたが、これに代えて、P型FETを設けてもよい。或いは、N型FET及びP型FETの両方を設けてもよい。本実施形態の製造方法において、さらにP型FETを設ける場合、例えばP型FET領域のシリコン膜304をN型FET領域のシリコン膜304と比べて薄くする工程が追加され、これにより、P型FET領域とN型FET領域との間では異なる組成のシリサイドが形成されることになる。但し、この場合においても、各FET領域毎には、同一且つ均一な組成でFUSI構造のゲート電極が形成される。
また、本実施形態において、ゲート絶縁膜303の材料として、酸化ハフニウム(HfO2 )を用いたが、これに代えて、HfSiO、HfSiON、SiO2 又はSiON等を用いてもよい。
また、本実施形態において、保護絶縁膜309の材料として、酸化シリコンを用いたが、保護絶縁膜309の材料は、サイドウォールスペーサー305A及び305Bやシリコン膜304との間でエッチング選択性を確保できれば特に限定されるものではなく、例えばALD法により形成された窒化シリコン膜等の他の材料膜を用いてもよい。
また、本実施形態において、金属膜310の材料として、ニッケルを用いたが、これに代えて、チタン(Ti)、コバルト(Co)若しくは白金(Pt)等を用いてもよく、又はこれらの化合物を用いてもよい。
本発明は、半導体装置及びその製造方法に関し、特にFUSI化されたゲート電極を有する電界効果トランジスタを含む半導体装置及びその製造方法に適用した場合には、均一な組成のFUSI構造を得られるという効果を奏し、非常に有用である。
101 半導体基板
102 素子分離領域
103 ゲート絶縁膜
104 シリコン膜
104A 第1のシリコン膜パターン
104B 第2のシリコン膜パターン
105A 第1のサイドウォールスペーサ
105B 第2のサイドウォールスペーサ
106 N型ソース・ドレイン領域
107 層間絶縁膜
108 N型エクステンション領域
109 保護絶縁膜
109A 第1の保護絶縁膜パターン
109B 第2の保護絶縁膜パターン
110 金属膜
111 第1のFET
112 第2のFET
114 第1のゲート電極
115 第2のゲート電極
201 半導体基板
202 素子分離領域
203 ゲート絶縁膜
204 シリコン膜
204A 第1のシリコン膜パターン
204B 第2のシリコン膜パターン
205A 第1の外側サイドウォールスペーサ
205B 第2の外側サイドウォールスペーサ
206 N型ソース・ドレイン領域
207 層間絶縁膜
208 N型エクステンション領域
209 保護絶縁膜
209A 第1の保護絶縁膜パターン
209B 第2の保護絶縁膜パターン
210 金属膜
211 第1のFET
212 第2のFET
214 第1のゲート電極
215 第2のゲート電極
220 絶縁膜
221A 第1の内側サイドウォールスペーサ
221B 第2の内側サイドウォールスペーサ
301 半導体基板
302 素子分離領域
303 ゲート絶縁膜
304 シリコン膜
304A 第1のシリコン膜パターン
304B 第2のシリコン膜パターン
305A 第1のサイドウォールスペーサ
305B 第2のサイドウォールスペーサ
306 N型ソース・ドレイン領域
307 層間絶縁膜
308 N型エクステンション領域
309 保護絶縁膜
309A 第1の保護絶縁膜パターン
309B 第2の保護絶縁膜パターン
310 金属膜
311 第1のFET
312 第2のFET
314 第1のゲート電極
315 第2のゲート電極
321A 第1のダミーサイドウォールスペーサ
321B 第2のダミーサイドウォールスペーサ
102 素子分離領域
103 ゲート絶縁膜
104 シリコン膜
104A 第1のシリコン膜パターン
104B 第2のシリコン膜パターン
105A 第1のサイドウォールスペーサ
105B 第2のサイドウォールスペーサ
106 N型ソース・ドレイン領域
107 層間絶縁膜
108 N型エクステンション領域
109 保護絶縁膜
109A 第1の保護絶縁膜パターン
109B 第2の保護絶縁膜パターン
110 金属膜
111 第1のFET
112 第2のFET
114 第1のゲート電極
115 第2のゲート電極
201 半導体基板
202 素子分離領域
203 ゲート絶縁膜
204 シリコン膜
204A 第1のシリコン膜パターン
204B 第2のシリコン膜パターン
205A 第1の外側サイドウォールスペーサ
205B 第2の外側サイドウォールスペーサ
206 N型ソース・ドレイン領域
207 層間絶縁膜
208 N型エクステンション領域
209 保護絶縁膜
209A 第1の保護絶縁膜パターン
209B 第2の保護絶縁膜パターン
210 金属膜
211 第1のFET
212 第2のFET
214 第1のゲート電極
215 第2のゲート電極
220 絶縁膜
221A 第1の内側サイドウォールスペーサ
221B 第2の内側サイドウォールスペーサ
301 半導体基板
302 素子分離領域
303 ゲート絶縁膜
304 シリコン膜
304A 第1のシリコン膜パターン
304B 第2のシリコン膜パターン
305A 第1のサイドウォールスペーサ
305B 第2のサイドウォールスペーサ
306 N型ソース・ドレイン領域
307 層間絶縁膜
308 N型エクステンション領域
309 保護絶縁膜
309A 第1の保護絶縁膜パターン
309B 第2の保護絶縁膜パターン
310 金属膜
311 第1のFET
312 第2のFET
314 第1のゲート電極
315 第2のゲート電極
321A 第1のダミーサイドウォールスペーサ
321B 第2のダミーサイドウォールスペーサ
Claims (16)
- 金属によりフルシリサイド化された第1のゲート電極を有する第1のMIS型トランジスタを備えた半導体装置であって、
前記第1のゲート電極の両端部は、その他の部分よりも低く形成されており、
前記第1のゲート電極の前記両端部の側面及び上面を覆うように第1のサイドウォールスペーサが形成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1のゲート電極の断面は凸形状を有していることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第1のサイドウォールスペーサは、前記第1のゲート電極の前記両端部の上面及び前記第1のゲート電極の前記他の部分の側面を覆う第1の内側サイドウォールスペーサと、前記第1のゲート電極の前記両端部の側面及び前記第1の内側サイドウォールスペーサを覆う第1の外側サイドウォールスペーサとから構成されることを特徴とする半導体装置。 - 請求項1〜3のうちいずれか1項に記載の半導体装置において、
前記金属によりフルシリサイド化され且つ前記第1のゲート電極と比べてゲート長が大きい第2のゲート電極を有する第2のMIS型トランジスタをさらに備え、
前記第2のゲート電極の両端部は、その他の部分よりも低く形成されており、
前記第2のゲート電極の前記両端部の側面及び上面を覆うように第2のサイドウォールスペーサが形成されていることを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記第2のサイドウォールスペーサは、前記第2のゲート電極の前記両端部の上面及び前記第2のゲート電極の前記他の部分の側面を覆う第2の内側サイドウォールスペーサと、前記第2のゲート電極の前記両端部の側面及び前記第2の内側サイドウォールスペーサを覆う第2の外側サイドウォールスペーサとから構成されることを特徴とする半導体装置。 - 金属によりフルシリサイド化された第1のゲート電極を有する第1のMIS型トランジスタを備えた半導体装置であって、
前記第1のMIS型トランジスタは、
半導体基板上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された前記第1のゲート電極と、
前記第1のゲート電極の側面上に形成された第1のサイドウォールスペーサとを備え、
前記第1のゲート電極は、第1の領域と、前記第1の領域上に形成され且つ前記第1の領域よりもゲート長方向の幅が狭い第2の領域とを有することを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記第1のゲート電極における前記第2の領域の両側面は前記第1のサイドウォールスペーサによって挟まれていることを特徴とする半導体装置。 - 請求項6又7に記載の半導体装置において、
前記第1のゲート電極の断面は凸形状を有していることを特徴とする半導体装置。 - 請求項6〜8のうちいずれか1項に記載の半導体装置において、
前記第1のサイドウォールスペーサは、前記第1のゲート電極における前記第2の領域の側面を覆う第1の内側サイドウォールスペーサと、前記第1のゲート電極における前記第1の領域の側面を覆うと共に前記第1のゲート電極における前記第2の領域の側面を前記第1の内側サイドウォールスペーサを介して覆う第1の外側サイドウォールスペーサとから構成されることを特徴とする半導体装置。 - 請求項6〜9のうちいずれか1項に記載の半導体装置において、
前記金属によりフルシリサイド化され且つ前記第1のゲート電極と比べてゲート長が大きい第2のゲート電極を有する第2のMIS型トランジスタをさらに備え、
前記第2のMIS型トランジスタは、
前記半導体基板上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された前記第2のゲート電極と、
前記第2のゲート電極の側面上に形成された第2のサイドウォールスペーサとを備え、
前記第2のゲート電極は、第3の領域と、前記第3の領域上に形成され且つ前記第3の領域よりもゲート長方向の幅が狭い第4の領域とを有することを特徴とする半導体装置。 - 請求項10に記載の半導体装置において、
前記第2のサイドウォールスペーサは、前記第2のゲート電極における前記第4の領域の側面を覆う第2の内側サイドウォールスペーサと、前記第2のゲート電極における前記第3の領域の側面を覆うと共に前記第2のゲート電極における前記第4の領域の側面を前記第2の内側サイドウォールスペーサを介して覆う第2の外側サイドウォールスペーサとから構成されることを特徴とする半導体装置。 - 金属によりフルシリサイド化された第1のゲート電極を有する第1のMIS型トランジスタを備えた半導体装置の製造方法であって、
前記第1のゲート電極となる第1のシリコン膜パターンの両端部の側面及び上面を覆うように第1のサイドウォールスペーサを形成する工程(a)と、
前記工程(a)の後に、前記第1のシリコン膜パターンの上に金属膜を形成する工程(b)と、
前記工程(b)の後に、前記第1のシリコン膜パターンを前記金属膜と反応させ、それにより前記第1のシリコン膜パターンをフルシリサイド化して前記第1のゲート電極を形成する工程(c)とを備えていることを特徴とする半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記半導体装置は、前記金属によりフルシリサイド化され且つ前記第1のゲート電極と比べてゲート長が大きい第2のゲート電極を有する第2のMIS型トランジスタをさらに備え、
前記工程(a)は、前記第2のゲート電極となる第2のシリコン膜パターンの両端部の側面及び上面を覆うように第2のサイドウォールスペーサを形成する工程を含み、
前記工程(b)は、前記第2のシリコン膜パターンの上に前記金属膜を形成する工程を含み、
前記工程(c)は、前記第2のシリコン膜パターンを前記金属膜と反応させ、それにより前記第2のシリコン膜パターンをフルシリサイド化して前記第2のゲート電極を形成する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記工程(a)は、基板上にシリコン膜及び保護膜を順次形成した後、前記保護膜及び前記シリコン膜を前記第1のゲート電極の形状に加工して第1の保護膜パターン及び前記第1のシリコン膜パターンを形成し、その後、前記第1の保護膜パターンをその両端から後退させて前記第1のシリコン膜パターンの前記両端部の上面を露出させた後、当該両端部の側面及び上面を覆うように前記第1のサイドウォールスペーサを形成する工程を含み、
前記工程(a)と前記工程(b)との間に、前記第1の保護膜パターンを除去する工程を備えていることを特徴とする半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記第1のサイドウォールスペーサは、前記第1のシリコン膜パターンの前記両端部の上面を覆う内側サイドウォールスペーサと、前記第1のシリコン膜パターンの前記両端部の側面及び前記内側サイドウォールスペーサを覆う外側サイドウォールスペーサとから構成され、
前記工程(a)は、基板上にシリコン膜及び保護膜を順次形成した後、前記保護膜を、前記第1のゲート電極の形状をその両端から後退させた形状に加工して第1の保護膜パターンを形成し、その後、前記シリコン膜のうち前記第1のゲート電極の両端部となる領域の上面及び前記第1の保護膜パターンの側面を覆う前記内側サイドウォールスペーサを形成した後、前記第1の保護膜パターン及び前記内側サイドウォールスペーサをマスクとして、前記シリコン膜を前記第1のゲート電極の形状に加工して前記第1のシリコン膜パターンを形成し、その後、前記第1のシリコン膜パターンの前記両端部の側面及び前記内側サイドウォールスペーサを覆うように前記外側サイドウォールスペーサを形成する工程を含み、
前記工程(a)と前記工程(b)との間に、前記第1の保護膜パターンを除去する工程を備えていることを特徴とする半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記工程(a)は、基板上にシリコン膜及び保護膜を順次形成した後、前記保護膜を、前記第1のゲート電極の形状をその両端から後退させた形状に加工して第1の保護膜パターンを形成し、その後、前記シリコン膜のうち前記第1のゲート電極の両端部となる領域の上面及び前記第1の保護膜パターンの側面を覆うダミーサイドウォールスペーサを形成した後、前記第1の保護膜パターン及び前記ダミーサイドウォールスペーサをマスクとして、前記シリコン膜を前記第1のゲート電極の形状に加工して第1のシリコン膜パターンを形成し、その後、前記ダミーサイドウォールスペーサを除去して前記第1のシリコン膜パターンの両端部の上面を露出させた後、当該両端部の側面及び上面を覆うように前記第1のサイドウォールスペーサを形成する工程を含み、
前記工程(a)と前記工程(b)との間に、前記第1の保護膜パターンを除去する工程を備えていることを特徴とする半導体装置の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7723192B2 (en) * | 2008-03-14 | 2010-05-25 | Advanced Micro Devices, Inc. | Integrated circuit long and short channel metal gate devices and method of manufacture |
US8803127B2 (en) * | 2010-10-11 | 2014-08-12 | Ud Holdings, Llc | Superlattice quantum well infrared detector |
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CN105633135B (zh) * | 2014-11-06 | 2019-03-12 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
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Family Cites Families (1)
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2007
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7989300B2 (en) | 2009-08-04 | 2011-08-02 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
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