JP2008072012A - Thin-film transistor and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a thin-film transistor in which problems that a source electrode and a drain electrode are easily broken and that a contact resistance is high when an oxide semiconductor film such as an InGaZnO<SB>4</SB>thin film is provided between the source electrode and the drain electrode. <P>SOLUTION: The thin-film transistor has at least a gate electrode, a gate insulating film, a source electrode, a gate electrode and an oxide semiconductor film on an insulating substrate. In the thin-film transistor, the gate electrode and the gate insulating film are sequentially stacked on the insulating substrate, the source and drain electrodes are provided on the gate insulating film, and the oxide semiconductor film is provided on the gate insulating film between the source and drain electrodes, and on the principal portion of the source electrode and the principal portion of the drain electrode. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、各種画像表示装置の駆動素子や各種論理回路の論理素子等に用いることができる、薄膜トランジスタおよびその製造方法に関する。   The present invention relates to a thin film transistor that can be used for a drive element of various image display devices, a logic element of various logic circuits, and the like, and a method of manufacturing the same.

薄膜トランジスタは、液晶ディスプレイや電界発光表示ディスプレイ、電気泳動ディスプレイ等の各種画像表示装置の駆動素子や、その周囲に配置される論理回路の論理素子等として用いられている。一般に、このような薄膜トランジスタの半導体材料としては単結晶シリコンやポリシリコン、アモルファスシリコン等のシリコンやシリコン化合物が広く用いられている。そしてこれらシリコン系化合物の成膜には２５０℃以上の高温処理を伴うため、使用する基板には耐熱性が必要であり、石英ガラスや耐熱ガラス等の絶縁基板が使われている。   Thin film transistors are used as drive elements for various image display devices such as a liquid crystal display, an electroluminescent display, and an electrophoretic display, and as logic elements for logic circuits arranged around the drive elements. In general, silicon and silicon compounds such as single crystal silicon, polysilicon, and amorphous silicon are widely used as semiconductor materials for such thin film transistors. Since the film formation of these silicon compounds involves high-temperature treatment at 250 ° C. or higher, the substrate to be used must have heat resistance, and an insulating substrate such as quartz glass or heat-resistant glass is used.

このような薄膜トランジスタの一般的な構成としては、例えば、図１に示すような構成を挙げられる。この構成においては、石英ガラスや耐熱ガラス等の耐熱性の絶縁基板１上に、ゲート電極２を形成した後、ゲート絶縁膜３を設け、このゲート絶縁膜３上にアモルファスシリコンパターン１６を形成してから、ソース電極４とドレイン電極５として金属Ａｌが設けられている。このとき一般には、アモルファスシリコンパターン１６とソース電極４の界面、およびアモルファスシリコンパターン１６とドレイン電極５の界面には、接触抵抗を下げるためにｎ＋−シリコン層が設けられている。 As a general configuration of such a thin film transistor, for example, a configuration as shown in FIG. In this configuration, after forming a gate electrode 2 on a heat-resistant insulating substrate 1 such as quartz glass or heat-resistant glass, a gate insulating film 3 is provided, and an amorphous silicon pattern 16 is formed on the gate insulating film 3. Then, metal Al is provided as the source electrode 4 and the drain electrode 5. In general, an n + -silicon layer is provided at the interface between the amorphous silicon pattern 16 and the source electrode 4 and the interface between the amorphous silicon pattern 16 and the drain electrode 5 in order to reduce the contact resistance.

一方、各種画像表示装置において、紙のように曲げることのできるフレキシブルディスプレイが期待されている。このようなフレキシブルディスプレイを実現するにはプラスチック基板を用いる必要があるが、プラスチック基板は一般に耐熱温度が低いため、シリコン系材料の適用は困難であった。   On the other hand, a flexible display that can be bent like paper is expected in various image display devices. In order to realize such a flexible display, it is necessary to use a plastic substrate. However, since the plastic substrate generally has a low heat resistant temperature, it is difficult to apply a silicon-based material.

近年、室温成膜可能で電界効果移動度がアモルファスシリコンと同等以上の酸化物半導体ＩｎＧａＺｎＯ４が提案され、酸化物半導体膜が薄膜トランジスタの半導体として使用できることが示された（非特許文献１参照）。 In recent years, an oxide semiconductor InGaZnO 4 that can be formed at room temperature and has a field effect mobility equal to or higher than that of amorphous silicon has been proposed, and it has been shown that an oxide semiconductor film can be used as a semiconductor of a thin film transistor (see Non-Patent Document 1).

ＩｎＧａＺｎＯ４は透明導電膜として知られていた材料であるが、成膜時に酸素分圧を制御することでキャリア源となっている酸素空孔を低減し、ｏｆｆ電流を低減させることに成功している。また容易にアモルファス状態が得られるため、フレキシブルディスプレイへの応用に適している。また透明であることから、ゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極に透明な材料を用いると透明な薄膜トランジスタが形成できる。 InGaZnO 4 is a material known as a transparent conductive film, but it has succeeded in reducing oxygen vacancies as a carrier source and controlling off current by controlling the oxygen partial pressure during film formation. Yes. Moreover, since an amorphous state can be easily obtained, it is suitable for application to a flexible display. Since it is transparent, a transparent thin film transistor can be formed by using a transparent material for the gate insulating film, the gate electrode, the source electrode, and the drain electrode.

このＩｎＧａＺｎＯ４のパターニングには、透明導電膜として広く用いられているＩＴＯ（酸化インジウムスズ）と同様のエッチング方法が使用できる。即ち、一般的な酸に可溶でアルカリに不溶である。従って、ＩＴＯで培われたエッチング技術が、基本的にはＩｎＧａＺｎＯ４のパターニングにも適用可能である。 For the patterning of InGaZnO 4 , an etching method similar to ITO (indium tin oxide) widely used as a transparent conductive film can be used. That is, it is soluble in common acids and insoluble in alkali. Therefore, the etching technique cultivated with ITO is basically applicable to the patterning of InGaZnO 4 .

しかしながら、絶縁基板上に、ゲート電極を形成した後、ゲート絶縁膜を設け、このゲート絶縁膜上にソース電極とドレイン電極を形成してから、ソース電極とドレイン電極の間にＩｎＧａＺｎＯ４薄膜といった酸化物半導体膜パターンを設けた場合、ソース電極及びドレイン電極表面が封止等の後工程で、機械的接触や反応性ガスなどにより損傷を受けやすいという問題があった。また、従来の薄膜トランジスタにおいては、ソース電極及びドレイン電極と酸化物半導体間の接触抵抗が大きいという問題があった。接触抵抗は、薄膜トランジスタに直列に抵抗を入れたことになり、電気特性を悪化させる。 However, after forming a gate electrode on an insulating substrate, a gate insulating film is provided, a source electrode and a drain electrode are formed on the gate insulating film, and then an oxide such as an InGaZnO 4 thin film is formed between the source electrode and the drain electrode. When the physical semiconductor film pattern is provided, there is a problem that the surface of the source electrode and the drain electrode is easily damaged by mechanical contact, reactive gas, or the like in a subsequent process such as sealing. Further, the conventional thin film transistor has a problem that the contact resistance between the source and drain electrodes and the oxide semiconductor is large. The contact resistance is a resistance inserted in series with the thin film transistor, and deteriorates electrical characteristics.

また、ソース電極及びドレイン電極には、Ａｌ等の金属やＩＴＯ等の透明導電膜を使用することができるが、これらは、ＩｎＧａＺｎＯ４薄膜といった酸化物半導体膜同様に酸に溶けやすい。このため、ソース電極とドレイン電極を形成してから、所望のパターンの酸化物半導体膜をエッチング法で設けた場合、ソース電極とドレイン電極もエッチングされてしまい、配線抵抗の増大や断線を起しやすいという問題があった。 Further, a metal such as Al or a transparent conductive film such as ITO can be used for the source electrode and the drain electrode, but these are easily dissolved in an acid like an oxide semiconductor film such as an InGaZnO 4 thin film. Therefore, when an oxide semiconductor film having a desired pattern is formed by an etching method after forming a source electrode and a drain electrode, the source electrode and the drain electrode are also etched, resulting in an increase in wiring resistance and disconnection. There was a problem that it was easy.

この問題を避けるため、酸化物半導体膜を所望のパターンにパターニングする別の方法としてリフトオフ法があるが、リフトオフ法は、リフトオフに処理時間がかかる上、ゴミが発生しやすく、歩留まりが悪くなるという問題もあった。
In order to avoid this problem, there is a lift-off method as another method for patterning the oxide semiconductor film into a desired pattern. However, the lift-off method requires processing time for the lift-off and easily generates dust, resulting in poor yield. There was also a problem.

Ｋ．Ｎｏｍｕｒａ，Ｈ．Ｏｈｔａ，Ａ．Ｔａｋａｇｉ，Ｔ．Ｋａｍｉｙａｍａ，Ｍ．Ｈｉｒａｎｏ，Ｈ．Ｈｏｓｏｎｏ：Ｎａｔｕｒｅ ４３２（２００４）４８８．K. Nomura, H .; Ohta, A .; Takagi, T .; Kamiyama, M .; Hirano, H .; Hosono: Nature 432 (2004) 488.

本発明は、上記問題を鑑みてなされたもので、ソース電極とドレイン電極の間にＩｎＧａＺｎＯ４薄膜といった酸化物半導体膜を設けた場合の、ソース電極及びドレイン電極が損傷を受け易いという問題や接触抵抗が大きいという問題が改善された薄膜トランジスタを提供することを課題とする。また、ソース電極とドレイン電極を形成してから、酸化物半導体膜を所望のパターンにパターニングする際、リフトオフ法など量産に不向きな工程ではなく、エッチング法を用いても、配線抵抗の増大や断線が防止された薄膜トランジスタの製造方法を提供することを課題とする。 The present invention has been made in view of the above-described problems. When an oxide semiconductor film such as an InGaZnO 4 thin film is provided between a source electrode and a drain electrode, the source electrode and the drain electrode are easily damaged or contacted. It is an object to provide a thin film transistor in which the problem of high resistance is improved. In addition, when an oxide semiconductor film is patterned into a desired pattern after forming a source electrode and a drain electrode, even if an etching method is used instead of a process unsuitable for mass production such as a lift-off method, an increase in wiring resistance or disconnection It is an object of the present invention to provide a method for manufacturing a thin film transistor in which the above is prevented.

請求項１にかかる発明は、絶縁基板上に少なくともゲート電極、ゲート絶縁膜、ソース電極、ドレイン電極、酸化物半導体膜が設けられた薄膜トランジスタであって、前記絶縁基板上に、前記ゲート電極、前記ゲート絶縁膜が順次積層され、且つ前記ゲート絶縁膜上に前記ソース電極と前記ドレイン電極が設けられ、且つ前記酸化物半導体膜が前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の主要部及び前記ドレイン電極上の主要部に設けられていることを特徴とする薄膜トランジスタである。 The invention according to claim 1 is a thin film transistor in which at least a gate electrode, a gate insulating film, a source electrode, a drain electrode, and an oxide semiconductor film are provided over an insulating substrate, the gate electrode, A gate insulating film is sequentially stacked; and the source electrode and the drain electrode are provided on the gate insulating film; and the oxide semiconductor film is formed on the gate insulating film between the source electrode and the drain electrode; The thin film transistor is provided in a main part on the source electrode and a main part on the drain electrode.

酸化物半導体膜がソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の主要部及びドレイン電極上の主要部に設けられていることで、ソース電極及びドレイン電極の損傷や接触抵抗の増大を防ぐことができる。   The oxide semiconductor film is provided on the gate insulating film between the source electrode and the drain electrode, the main part on the source electrode, and the main part on the drain electrode. Can be prevented.

請求項２にかかる発明は、前記酸化物半導体膜が、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の長手部及び前記ドレイン電極上の外周部に設けられていることを特徴とする請求項１に記載の薄膜トランジスタである。 According to a second aspect of the present invention, the oxide semiconductor film is provided on the gate insulating film between the source electrode and the drain electrode, on a longitudinal portion on the source electrode, and on an outer peripheral portion on the drain electrode. The thin film transistor according to claim 1, wherein:

酸化物半導体膜が、ソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の長手部及び前記ドレイン電極上の外周部に設けられていることにより、ソース電極及びドレイン電極の損傷や接触抵抗の増大を防ぐことができるとともに、ソース電極上の末端部に酸化物半導体膜が設けられていないことから、この末端部でソース配線と電気的に接続できる。また、ドレイン電極上の中央部に酸化物半導体膜が設けられていないことから、この中央部でドレイン配線と電気的に接続することができる。 Since the oxide semiconductor film is provided on the gate insulating film between the source electrode and the drain electrode, the longitudinal portion on the source electrode, and the outer peripheral portion on the drain electrode, damage to the source electrode and the drain electrode can be reduced. An increase in contact resistance can be prevented, and since the oxide semiconductor film is not provided at the end portion on the source electrode, the end portion can be electrically connected to the source wiring. In addition, since the oxide semiconductor film is not provided in the central portion on the drain electrode, the central portion can be electrically connected to the drain wiring.

請求項３にかかる発明は、前記酸化物半導体膜が、少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことを特徴とする請求項１または請求項２に記載の薄膜トランジスタである。 The invention according to claim 3 is the thin film transistor according to claim 1 or 2, wherein the oxide semiconductor film includes at least one element of In, Ga, Zn, and Sn. .

酸化物半導体膜が少なくとも、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことで、十分な電界効果移動度を得ることができる。   When the oxide semiconductor film includes at least one of In, Ga, Zn, and Sn, sufficient field-effect mobility can be obtained.

請求項４にかかる発明は、少なくとも、絶縁基板上にゲート電極を形成する第１工程と、ゲート絶縁膜を前記ゲート電極上に形成する第２工程と、ソース電極とドレイン電極を前記ゲート絶縁膜上に形成する第３工程と、酸化物半導体膜パターンを形成する第４工程からなる薄膜トランジスタの製造方法であって、前記酸化物半導体膜パターンを形成する第４工程が、前記ゲート絶縁膜及び前記ソース電極及び前記ドレイン電極の上部に酸化物半導体膜を形成した後、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の主要部及び前記ドレイン電極上の主要部にレジストパターンを形成してから、前記酸化物半導体膜をエッチングし、その後前記レジストパターンを剥離することを特徴とする薄膜トランジスタの製造方法である。   The invention according to claim 4 includes at least a first step of forming a gate electrode on an insulating substrate, a second step of forming a gate insulating film on the gate electrode, and a source electrode and a drain electrode as the gate insulating film. A method of manufacturing a thin film transistor, comprising: a third step of forming the oxide semiconductor film pattern; and a fourth step of forming an oxide semiconductor film pattern, wherein the fourth step of forming the oxide semiconductor film pattern comprises: After an oxide semiconductor film is formed on the source electrode and the drain electrode, the gate insulating film between the source electrode and the drain electrode, the main part on the source electrode, and the main part on the drain electrode Forming a resist pattern on the substrate, etching the oxide semiconductor film, and then peeling the resist pattern. It is a method for producing a register.

ゲート絶縁膜及びソース電極及びドレイン電極の上部に酸化物半導体膜を形成した後、ソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の主要部及びドレイン電極上の主要部にレジストパターンを形成してから、酸化物半導体膜をエッチングし、その後レジストパターンを剥離することで、酸化物半導体膜のエッチング時にソース電極とドレイン電極の大部分がエッチャントにさらされることなく、配線抵抗の増大や断線が防止された薄膜トランジスタを製造方法することができる。 After an oxide semiconductor film is formed over the gate insulating film, the source electrode, and the drain electrode, a resist is formed on the gate insulating film between the source electrode and the drain electrode, the main portion on the source electrode, and the main portion on the drain electrode. After forming the pattern, the oxide semiconductor film is etched, and then the resist pattern is peeled off, so that most of the source electrode and the drain electrode are not exposed to the etchant during the etching of the oxide semiconductor film, and the wiring resistance is reduced. A thin film transistor in which increase or disconnection is prevented can be manufactured.

請求項５にかかる発明は、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の主要部及び前記ドレイン電極上の主要部に形成されるレジストパターンが、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の長手部及び前記ドレイン電極上の外周部に形成されることを特徴とする請求項４に記載の薄膜トランジスタの製造方法である。 According to a fifth aspect of the present invention, there is provided a resist pattern formed on the gate insulating film between the source electrode and the drain electrode, a main part on the source electrode, and a main part on the drain electrode. 5. The method of manufacturing a thin film transistor according to claim 4, wherein the thin film transistor is formed on the gate insulating film between the electrode and the drain electrode, a longitudinal portion on the source electrode, and an outer peripheral portion on the drain electrode. is there.

レジストパターンを、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の長手部及び前記ドレイン電極上の外周部に形成することで、酸化物半導体膜のエッチング時にソース電極とドレイン電極の大部分がエッチャントにさらされることなく、配線抵抗の増大や断線を防止された薄膜トランジスタを製造方法することができると同時に、ソース電極上の末端部にソース配線とのコンタクト部が、ドレイン電極上の中央部にドレイン配線とのコンタクト部が設けられた薄膜トランジスタを製造方法することができる。 A resist pattern is formed on the gate insulating film between the source electrode and the drain electrode, on a longitudinal portion on the source electrode, and on an outer peripheral portion on the drain electrode, so that a source is formed during etching of the oxide semiconductor film. A thin film transistor in which the increase in wiring resistance and disconnection can be prevented without exposing most of the electrode and the drain electrode to the etchant, and at the same time, a contact portion with the source wiring is provided at the end on the source electrode. In addition, a thin film transistor in which a contact portion with a drain wiring is provided in the central portion on the drain electrode can be manufactured.

請求項６にかかる発明は、請求項４または請求項５に記載の薄膜トランジスタの製造方法であって、（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より小さいエッチャントによって、前記酸化物半導体膜をエッチングすることを特徴とする薄膜トランジスタの製造方法である。 The invention according to claim 6 is the method of manufacturing a thin film transistor according to claim 4 or 5, wherein (the thickness of the oxide semiconductor film ÷ the etching rate of the oxide semiconductor film) is (source electrode and drain). A method of manufacturing a thin film transistor, characterized in that the oxide semiconductor film is etched with an etchant smaller than an electrode thickness (an etching rate of a source electrode and a drain electrode).

（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より小さいエッチャントによって、酸化物半導体膜をエッチングすることで、酸化物半導体膜エッチング時のソース電極とドレイン電極のエッチングをより効果的に防ぐことができ、配線抵抗の増大や断線をより防止することができる。 The oxide semiconductor film is etched with an etchant whose (film thickness of oxide semiconductor film ÷ etching rate of oxide semiconductor film) is smaller than (film thickness of source electrode and drain electrode ÷ etching rate of source electrode and drain electrode). Thus, the etching of the source electrode and the drain electrode during etching of the oxide semiconductor film can be more effectively prevented, and an increase in wiring resistance and disconnection can be further prevented.

請求項７にかかる発明は、前記酸化物半導体膜が、少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことを特徴とする請求項４乃至請求項６のいずれかに記載の薄膜トランジスタの製造方法である。   The invention according to claim 7 is characterized in that the oxide semiconductor film contains at least one element of In, Ga, Zn, and Sn. It is a manufacturing method of a thin film transistor.

酸化物半導体膜が、少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことで、十分な電界効果移動度を有する薄膜トランジスタを製造することができる。   When the oxide semiconductor film contains at least one element of In, Ga, Zn, and Sn, a thin film transistor having sufficient field-effect mobility can be manufactured.

本発明によれば、酸化物半導体膜がソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の主要部及びドレイン電極上の主要部とに設けられていることで、ソース電極及びドレイン電極表面の封止等の後工程での機械的接触や反応性ガスなどによる損傷や接触抵抗の増大を防ぐことができた。   According to the present invention, the oxide semiconductor film is provided on the gate insulating film between the source electrode and the drain electrode, the main part on the source electrode, and the main part on the drain electrode. It was possible to prevent mechanical contact in the subsequent process such as sealing of the drain electrode surface, damage due to reactive gas, and increase in contact resistance.

さらには酸化物半導体膜が、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の長手部及び前記ドレイン電極上の外周部に設けられていることにより、ソース電極及びドレイン電極の損傷や接触抵抗の増大を防ぐことができるとともに、ソース電極とソース配線及びドレイン電極とドレイン配線とをそれぞれ電気的に接続することができた。 Furthermore, an oxide semiconductor film is provided on the gate insulating film between the source electrode and the drain electrode, on a longitudinal portion on the source electrode, and on an outer peripheral portion on the drain electrode. In addition, damage to the drain electrode and increase in contact resistance can be prevented, and the source electrode and the source wiring and the drain electrode and the drain wiring can be electrically connected to each other.

さらには、酸化物半導体膜が少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことで、十分な電界効果移動度を得ることができた。   Furthermore, when the oxide semiconductor film includes at least one of In, Ga, Zn, and Sn, sufficient field-effect mobility can be obtained.

また、ゲート絶縁膜及びソース電極及びドレイン電極の上部に酸化物半導体膜を成膜した後、ソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の主要部及びドレイン電極上の主要部にレジストパターンを形成してから、酸化物半導体膜をエッチングし、その後レジストパターンを剥離することで、酸化物半導体膜のエッチング時にソース電極とドレイン電極の大部分がエッチャントにさらされることなく、配線抵抗の増大や断線を防止された薄膜トランジスタを製造方法することができた。 In addition, after an oxide semiconductor film is formed over the gate insulating film, the source electrode, and the drain electrode, the gate insulating film between the source electrode and the drain electrode, the main part on the source electrode, and the main part on the drain electrode are formed. After forming the resist pattern on the part, the oxide semiconductor film is etched, and then the resist pattern is peeled off, so that most of the source electrode and the drain electrode are not exposed to the etchant during the etching of the oxide semiconductor film. A thin film transistor in which an increase in wiring resistance and disconnection were prevented could be produced.

さらには、レジストパターンを、ソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の長手部及びドレイン電極上の外周部に形成することで、酸化物半導体膜のエッチング時にソース電極とドレイン電極の大部分がエッチャントにさらされることなく、配線抵抗の増大や断線を防止された薄膜トランジスタを製造方法することができたと同時に、ソース電極とソース配線とのコンタクト部及びドレイン電極とドレイン配線とのコンタクト部が設けられた薄膜トランジスタの製造方法することができた。 Furthermore, a resist pattern is formed on the gate insulating film between the source electrode and the drain electrode, on the longitudinal portion on the source electrode and on the outer periphery on the drain electrode, so that the source electrode A thin film transistor in which an increase in wiring resistance and a disconnection can be prevented without exposing most of the drain electrode to the etchant, and at the same time, a contact portion between the source electrode and the source wiring, a drain electrode and the drain wiring, Thus, a method of manufacturing a thin film transistor provided with the contact portion was able to be obtained.

さらには、（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より小さいエッチャントによって、酸化物半導体膜をエッチングすることで、酸化物半導体膜エッチング時のソース電極とドレイン電極のエッチングをより効果的に防ぐことができ、配線抵抗の増大や断線をより防止することができた。 Further, the oxide semiconductor film is formed by an etchant whose (film thickness of oxide semiconductor film ÷ etching rate of oxide semiconductor film) is smaller than (film thickness of source electrode and drain electrode ÷ etching rate of source electrode and drain electrode). The etching of the source electrode and the drain electrode during etching of the oxide semiconductor film can be more effectively prevented, and an increase in wiring resistance and disconnection can be further prevented.

さらには、酸化物半導体膜が少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことで、十分な電界効果移動度を有する薄膜トランジスタを製造することができた。   Furthermore, when the oxide semiconductor film contains at least one element of In, Ga, Zn, and Sn, a thin film transistor having sufficient field-effect mobility could be manufactured.

以下、本発明の実施の形態を、図面を用いて詳細に説明するが本発明はこれらに限定されるものではない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings, but the present invention is not limited thereto.

図２に本発明の薄膜トランジスタの一例を示す。絶縁基板１上に、ゲート電極２、ゲート絶縁膜３、ソース電極４、ドレイン電極５、酸化物半導体膜６が形成されている。そして特徴的なのは、酸化物半導体膜６が、ソース電極４とドレイン電極５の間のゲート絶縁膜３上のみでなく、ソース電極４とドレイン電極５の主要部の上にも形成されている。ここで主要部とは、各電極において、各種配線とのコンタクト部等、トランジスタとしての機能を発現させるために設ける必要のある電極取り出し部を除いた大部分を指す。   FIG. 2 shows an example of the thin film transistor of the present invention. A gate electrode 2, a gate insulating film 3, a source electrode 4, a drain electrode 5, and an oxide semiconductor film 6 are formed on the insulating substrate 1. What is characteristic is that the oxide semiconductor film 6 is formed not only on the gate insulating film 3 between the source electrode 4 and the drain electrode 5 but also on the main part of the source electrode 4 and the drain electrode 5. Here, the main part refers to most of each electrode excluding an electrode lead-out part that needs to be provided in order to exhibit a function as a transistor, such as a contact part with various wirings.

図２の場合、酸化物半導体膜６は、ソース電極４とドレイン電極５との間のゲート絶縁膜３上と、これと連続したソース電極４上の長手部及びドレイン電極の外周部に設けられ、ソース電極４上のソース配線とのコンタクト部に相当する末端部４ｃ上と、ドレイン電極５上のドレイン配線とのコンタクト部に相当する中央部５ｃ上とには設けられていない。 In the case of FIG. 2, the oxide semiconductor film 6 is provided on the gate insulating film 3 between the source electrode 4 and the drain electrode 5, and on the longitudinal portion on the source electrode 4 and the outer peripheral portion of the drain electrode that are continuous with the gate insulating film 3. They are not provided on the end portion 4 c corresponding to the contact portion with the source wiring on the source electrode 4 and the central portion 5 c corresponding to the contact portion with the drain wiring on the drain electrode 5.

ここでソース電極上の長手部とは、図３に示すように、複数の薄膜トランジスタをアレイ状に設けるために、アレイ内部側からアレイ外部側にかけて、ゲート絶縁膜３の上部に長く伸びる形状に設けられたソース電極を、アレイ内部側とアレイ外部側で二分（にぶん）した時のアレイ内部側の長い方４ｎを指す。末端部とはアレイ外部側の短い方を指す。図３においては、末端部はソース配線とのコンタクト部４ｃに相当する。 Here, as shown in FIG. 3, the longitudinal portion on the source electrode is provided in a shape extending long above the gate insulating film 3 from the inside of the array to the outside of the array in order to provide a plurality of thin film transistors in an array. The longer source electrode 4n on the inner side of the array when the source electrode is divided into two on the inner side and the outer side of the array. The end portion refers to the shorter side outside the array. In FIG. 3, the end portion corresponds to the contact portion 4c with the source wiring.

図２のように、ソース配線及びドレイン配線とのコンタクト部４ｃ及び５ｃ上には酸化物半導体膜は設けられていないが、その他の主要部には酸化物半導体膜６が設けられていることで、ソース電極及びドレイン電極の損傷や接触抵抗の増大を防ぐことができる。そして、ソース電極上の末端部に酸化物半導体膜が設けられていないことから、この末端部でソース配線と電気的に接続でき、ドレイン電極上の中央部に酸化物半導体が設けられていないことから、この中央部でドレイン配線と電気的に接続することができる。 As shown in FIG. 2, the oxide semiconductor film is not provided on the contact portions 4c and 5c with the source wiring and the drain wiring, but the oxide semiconductor film 6 is provided in the other main part. Damage to the source electrode and drain electrode and increase in contact resistance can be prevented. Since the oxide semiconductor film is not provided at the end portion on the source electrode, the end portion can be electrically connected to the source wiring, and the oxide semiconductor is not provided at the center portion on the drain electrode. Therefore, it can be electrically connected to the drain wiring at the central portion.

ここで、薄膜トランジスタのソース電極とドレイン電極は対称構造であり、ソース電極とドレイン電極という呼称は逆でもよい。また、薄膜トランジスタがアレイを形成していない場合等、図４のようにソース電極４及びドレイン電極５とも長手部が酸化物半導体膜に覆われていてもよいし、図５のようにソース電極４及びドレイン電極５とも外周部が酸化物半導体膜に覆われていてもよい。以下の実施の形態においても同様である。   Here, the source electrode and the drain electrode of the thin film transistor have a symmetrical structure, and the names of the source electrode and the drain electrode may be reversed. Further, when the thin film transistor does not form an array, the source electrode 4 and the drain electrode 5 may be covered with the oxide semiconductor film as shown in FIG. 4, or the source electrode 4 may be covered with the oxide semiconductor film as shown in FIG. Both the drain electrode 5 and the drain electrode 5 may be covered with an oxide semiconductor film. The same applies to the following embodiments.

次に、本発明の薄膜トランジスタの製造方法の一例を、図６及び図７に示す。まず、絶縁基板１上にゲート電極２を形成する（図６（ａ））。絶縁基板１としては、ガラス基板やシリコン基板の他、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン等のプラスチック基板が使用可能である。必要に応じ、密着性向上のためにＵＶやプラズマ等による表面処理を行うとよい。   Next, an example of a method for manufacturing the thin film transistor of the present invention is shown in FIGS. First, the gate electrode 2 is formed on the insulating substrate 1 (FIG. 6A). Insulating substrate 1 includes glass substrate and silicon substrate, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), polyimide (PI), polyetherimide (PEI), polystyrene (PS). Plastic substrates such as polyvinyl chloride (PVC), polyethylene (PE), polypropylene (PP), and nylon can be used. If necessary, surface treatment with UV or plasma may be performed to improve adhesion.

ゲート電極２の材料や作製法、パターニング法は問わない。例えば、金属や合金、透明導電膜材料を、全面にスパッタ法や蒸着法等によって成膜後、ノボラック系、アクリル系等のレジスト材料を用い、フォトリソグラフィ法やスクリーン印刷法で所望のレジストパターンを形成した後、酸等のエッチング液でエッチングすることにより所望のパターンを形成することができる。また、金属や合金、透明導電膜材料を、マスクを用いてスパッタ法や蒸着法で直接所望のパターンを形成することもできる。これらスパッタ法や蒸着法に使用できる金属材料としては、Ａｌ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ等が、透明導電膜材料としてはＩＴＯ等が挙げられる。 The material, manufacturing method, and patterning method of the gate electrode 2 are not limited. For example, a metal, an alloy, or a transparent conductive film material is formed on the entire surface by sputtering or vapor deposition, and a desired resist pattern is formed by photolithography or screen printing using a novolac or acrylic resist material. After the formation, a desired pattern can be formed by etching with an etchant such as an acid. In addition, a desired pattern can be directly formed from a metal, an alloy, or a transparent conductive film material by a sputtering method or a vapor deposition method using a mask. Examples of metal materials that can be used for these sputtering and vapor deposition methods include Al, Mo, Cr, Ti, Ta, Ni, Cu, Ag, Au, Pt, and Pd, and examples of the transparent conductive film material include ITO.

次に、ゲート絶縁膜３を形成する（図６（ｂ））。ただし、ゲート電極のゲート配線とのコンタクト部２ｃの上には形成しない。即ち、例えば、予めコンタクト部２ｃ上をメタルマスク等で覆った状態で、ゲート絶縁膜をスパッタ法、プラズマＣＶＤ法、または蒸着法で形成することが好適であるがこれに制限されるものではない。スパッタ法、プラズマＣＶＤ法、または蒸着法に使用できるゲート絶縁膜材料としては、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３等の各種絶縁材料が挙げられる。 Next, the gate insulating film 3 is formed (FIG. 6B). However, it is not formed on the contact portion 2c with the gate wiring of the gate electrode. That is, for example, the gate insulating film is preferably formed by a sputtering method, a plasma CVD method, or an evaporation method with the contact portion 2c previously covered with a metal mask or the like, but is not limited thereto. . Examples of the gate insulating film material that can be used for the sputtering method, plasma CVD method, or vapor deposition method include various insulating materials such as SiO 2 , SiN, SiON, and Al 2 O 3 .

次に、ソース電極４とドレイン電極５を形成する（図６（ｃ））。ソース電極４及びドレイン電極５は、Ａｌ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ等の金属や、ＩＴＯ等の透明導電膜材料を用い、全面にスパッタ法や蒸着法等によって成膜後、レジストを設けてからエッチングすることにより所望のパターンを形成することが好適であるが、これに制限されるものではない。 Next, the source electrode 4 and the drain electrode 5 are formed (FIG. 6C). The source electrode 4 and the drain electrode 5 are made of a metal such as Al, Mo, Cr, Ti, Ta, Ni, Cu, Ag, Au, Pt, and Pd, or a transparent conductive film material such as ITO. Although it is preferable to form a desired pattern by etching after forming a film by vapor deposition or the like after providing a resist, the present invention is not limited to this.

次に、全面に酸化物半導体膜６´を成膜する（図６（ｄ））。酸化物半導体膜６´の材料としては、公知の酸化物半導体材料を好適に使用することができる。より好ましくは、十分な電界効果移動度を得られる、少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含む酸化物半導体膜が好ましく、例えば、ＩｎＧａＺｎＯｘ、ＩｎＧａＳｎＯｘ、ＩｎＺｎＯ、ＧａＺｎＯ、ＺｎＯ、ＳｎＯ２等が挙げられる。そして、全面に酸化物半導体膜６´を成膜する方法としてはスパッタ法が好適であるがこれに制限されるものではない。 Next, an oxide semiconductor film 6 ′ is formed on the entire surface (FIG. 6D). As a material of the oxide semiconductor film 6 ′, a known oxide semiconductor material can be preferably used. More preferably, an oxide semiconductor film containing at least one element of In, Ga, Zn, and Sn that can obtain sufficient field effect mobility is preferable. For example, InGaZnOx, InGaSnOx, InZnO, GaZnO, ZnO, SnO 2, and the like. A sputtering method is suitable as a method for forming the oxide semiconductor film 6 'on the entire surface, but is not limited thereto.

次に、ソース電極４とドレイン電極５の間のゲート絶縁膜上及びソース電極４の主要部及びドレイン電極５の主要部を覆う形状のレジストパターン７を形成する（図７（ａ））。レジスト材料としては、ノボラック系、アクリル系等が使用でき、フォトリソグラフィ法、スクリーン印刷法等で所望の形状のパターンを得ることができる。 Next, a resist pattern 7 having a shape covering the gate insulating film between the source electrode 4 and the drain electrode 5, the main part of the source electrode 4 and the main part of the drain electrode 5 is formed (FIG. 7A). As the resist material, a novolac type, an acrylic type or the like can be used, and a pattern having a desired shape can be obtained by a photolithography method, a screen printing method, or the like.

レジストパターンの形状は好適に設定できるが、より好ましくは、レジストパターンをソース電極４とドレイン電極５との間のゲート絶縁膜３上及びソース電極４上の長手部及びドレイン電極の外周部に設け、ソース電極４上のソース配線とのコンタクト部に相当する末端部４ｃと、ドレイン電極５上のドレイン配線のコンタクト部に相当する中央部５ｃ上には、レジストパターンを形成しないことが好ましい。 Although the shape of the resist pattern can be suitably set, more preferably, the resist pattern is provided on the gate insulating film 3 between the source electrode 4 and the drain electrode 5, on the longitudinal portion on the source electrode 4 and on the outer periphery of the drain electrode. It is preferable that a resist pattern is not formed on the end portion 4 c corresponding to the contact portion with the source wiring on the source electrode 4 and the central portion 5 c corresponding to the contact portion of the drain wiring on the drain electrode 5.

レジストパターンをソース電極４とドレイン電極５との間のゲート絶縁膜３上及びソース電極４上の長手部及びドレイン電極５上の外周部に設けることで、エッチング時、ソース電極４のコンタクト部に相当する末端部４ｃと、ドレイン電極５のコンタクト部に相当する中央部５ｃの膜厚が減少した場合にも、配線抵抗の大幅な増大や断線を防止することができる。ソース電極４上の長手部にレジストパターンが設けられた場合、図８に示すように、エッチング時、レジストパターンの設けられていないコンタクト部に相当する末端部４ｃのみ、ソース電極の膜厚が減少する。このとき、ソース電極の配線抵抗は、式１で表され、抵抗の増大分はコンタクト部の面積に相当する部分にとどまり、配線抵抗の大幅な増大や断線を防止することができる。一方、長手部にレジストパターンが設けられていない場合、図９に示すように、エッチング時、ソース電極全体の膜厚が減少し、このときのソース電極の配線抵抗は式２で表され、値は著しく増大してしまう。そして、ドレイン電極５の外周部にレジストパターンが設けられた場合も同様の効果が得られる。 By providing a resist pattern on the gate insulating film 3 between the source electrode 4 and the drain electrode 5, on the longitudinal part on the source electrode 4 and on the outer peripheral part on the drain electrode 5, the contact pattern of the source electrode 4 is formed at the time of etching. Even when the film thickness of the corresponding end portion 4c and the central portion 5c corresponding to the contact portion of the drain electrode 5 is reduced, it is possible to prevent a significant increase in wiring resistance and disconnection. When the resist pattern is provided in the longitudinal part on the source electrode 4, as shown in FIG. 8, the thickness of the source electrode is reduced only at the end part 4c corresponding to the contact part not provided with the resist pattern at the time of etching. To do. At this time, the wiring resistance of the source electrode is expressed by Equation 1, and the increase in resistance is limited to a portion corresponding to the area of the contact portion, so that a significant increase in wiring resistance and disconnection can be prevented. On the other hand, when the resist pattern is not provided in the longitudinal portion, as shown in FIG. 9, the thickness of the entire source electrode is reduced during etching, and the wiring resistance of the source electrode at this time is expressed by the following equation 2. Will increase significantly. The same effect can be obtained when a resist pattern is provided on the outer periphery of the drain electrode 5.

Ｒ＝｛ρ（Ｌ−ｌ）／ＤＷ｝＋ρｌ／ｄＷ ・・・（式１）
Ｒ：抵抗
ρ：比抵抗
Ｌ：ソース電極の長さ
ｌ：ソース電極のレジストパターンで覆われていない部分（末端部）の長さ
Ｄ：エッチング前のソース電極の厚さ
ｄ：エッチング後のソース電極の厚さ
Ｗ：ソース電極の幅 R = {ρ (L−l) / DW} + ρl / dW (Formula 1)
R: resistance ρ: specific resistance L: length of the source electrode l: length of the portion of the source electrode not covered with the resist pattern (terminal portion) D: thickness of the source electrode before etching d: source after etching Electrode thickness W: Source electrode width

Ｒ＝ ρＬ／ｄＷ ・・・（式２）   R = ρL / dW (Formula 2)

次に、酸化物半導体膜６´をエッチングする（図７（ｂ））。その際、（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より小さいエッチャントを用いることが好ましい。ここで、エッチングレートとは単位時間当りのエッチング深さを指し、また、エッチャントとはエッチング液を指す。エッチング液としては、公知のものを好適に用いることができるが、例えば、０．１Ｍの塩酸が挙げられる。このようなエッチング液を用いることにより、ソース電極４及びドレイン電極５のうち、レジストパターン７に覆われていない部分の、酸化物半導体膜６´のエッチングの際の膜厚減少や膜消失による配線抵抗の増大や断線をより効果的に防止することができる。 Next, the oxide semiconductor film 6 ′ is etched (FIG. 7B). In that case, it is preferable to use an etchant whose (film thickness of oxide semiconductor film ÷ etching rate of oxide semiconductor film) is smaller than (film thickness of source electrode and drain electrode ÷ etching rate of source electrode and drain electrode). Here, the etching rate refers to the etching depth per unit time, and the etchant refers to the etching solution. As the etching solution, a known one can be suitably used. For example, 0.1M hydrochloric acid can be used. By using such an etching solution, a portion of the source electrode 4 and the drain electrode 5 that is not covered with the resist pattern 7 is reduced in thickness when the oxide semiconductor film 6 ′ is etched or wiring due to film disappearance. Increase in resistance and disconnection can be more effectively prevented.

そして、最後に、レジストパターン７を除去する（図７（ｃ））。例えば、レジスト材料にノボラック系を使用した場合には、アセトンで除去することができる。得られた薄膜トランジスタは、酸化物半導体膜がソース電極とドレイン電極との間のゲート絶縁膜上及びソース電極上の主要部及びドレイン電極上の主要部とに設けられていることで、ソース電極及びドレイン電極と酸化物半導体膜との重なりが大きく、ソース電極と酸化物半導体膜間及びドレイン電極と酸化物半導体膜間の接触抵抗の増大を防ぐことができる。また、ソース電極及びドレイン電極の主要部が酸化物半導体膜に覆われていることで、ソース電極及びドレイン電極表面の封止等の後工程での機械的接触や反応性ガスなどによる損傷を防ぐことができる。 Finally, the resist pattern 7 is removed (FIG. 7C). For example, when a novolak system is used as the resist material, it can be removed with acetone. In the obtained thin film transistor, the oxide semiconductor film is provided over the gate insulating film between the source electrode and the drain electrode, the main part over the source electrode, and the main part over the drain electrode. The overlap between the drain electrode and the oxide semiconductor film is large, and an increase in contact resistance between the source electrode and the oxide semiconductor film and between the drain electrode and the oxide semiconductor film can be prevented. In addition, since the main part of the source electrode and the drain electrode is covered with the oxide semiconductor film, mechanical contact in a subsequent process such as sealing of the surface of the source electrode and the drain electrode, or damage due to a reactive gas or the like is prevented. be able to.

ソース電極及びドレイン電極の損傷としては、例えば、ソース電極及びドレイン電極がＡｌの場合、後工程で封止層を形成する際、スクリーン印刷時に機械的損傷を受けることがある。また、層間絶縁膜を形成する際、形成時に現像液に侵されて配線抵抗が増大することがある。また、ソース電極及びドレイン電極がＩＴＯの場合、後工程で酸化物半導体膜上に封止層を形成した際、封止層形成後の酸素プラズマ処理によって配線抵抗が増大することがある。本発明ではこれらを防止することができる。 As the damage of the source electrode and the drain electrode, for example, when the source electrode and the drain electrode are made of Al, mechanical damage may be caused during screen printing when forming the sealing layer in a later process. Further, when forming the interlayer insulating film, the wiring resistance may increase due to being attacked by the developer at the time of formation. In the case where the source electrode and the drain electrode are ITO, when a sealing layer is formed over the oxide semiconductor film in a later step, the wiring resistance may increase due to the oxygen plasma treatment after the sealing layer is formed. In the present invention, these can be prevented.

なお、ソース電極４及びドレイン電極５の形成時や酸化物半導体膜６の形成時に、ゲート電極のコンタクト部２ｃ上には電極材料及び酸化物半導体膜材料を形成しないことや、ソース電極４及びドレイン電極５のエッチング時や酸化物半導体膜６´のエッチング時にコンタクト部２ｃをエッチングしないようにすることはいうまでもない。例えば、コンタクト部２ｃ上に、電極材料及び酸化物半導体膜材料を形成しない為には、電極材料及び酸化物半導体膜材料形成時に、コンタクト部２ｃ上をメタルマスク等で覆っておけばよい。また、ソース電極４及びドレイン電極５のエッチング時や酸化物半導体膜６´のエッチング時にコンタクト部２ｃをエッチングしない為には、エッチング時にレジストでコンタクト部２ｃを覆っておけばよい。   Note that when the source electrode 4 and the drain electrode 5 are formed or when the oxide semiconductor film 6 is formed, the electrode material and the oxide semiconductor film material are not formed on the contact portion 2c of the gate electrode, or the source electrode 4 and the drain electrode are not formed. Needless to say, the contact portion 2c is not etched when the electrode 5 is etched or the oxide semiconductor film 6 'is etched. For example, in order not to form the electrode material and the oxide semiconductor film material on the contact portion 2c, the contact portion 2c may be covered with a metal mask or the like when the electrode material and the oxide semiconductor film material are formed. In order not to etch the contact portion 2c when the source electrode 4 and the drain electrode 5 are etched or when the oxide semiconductor film 6 'is etched, the contact portion 2c may be covered with a resist during the etching.

また、本発明は液晶ディスプレイや電気泳動ディスプレイの画素部にも適用可能であり、例えば、ゲート電極２と同じ層にキャパシタ電極８を有していてもよい（図１０）。キャパシタ電極８の材料や作製法、パターニング法は問わない。例えば、ゲート電極２形成時に同一膜からキャパシタ電極８を形成することができる。また、ゲート絶縁膜３を形成する際、キャパシタ配線のコンタクト部８ｃの上にゲート絶縁膜を形成しないことはいうまでもない。そして通常、上記ディスプレイ等には、複数の薄膜トランジスタをマトリクス構造等のアレイ状にして用いる。   The present invention can also be applied to a pixel portion of a liquid crystal display or an electrophoretic display. For example, the capacitor electrode 8 may be provided in the same layer as the gate electrode 2 (FIG. 10). The material, manufacturing method, and patterning method of the capacitor electrode 8 are not limited. For example, the capacitor electrode 8 can be formed from the same film when the gate electrode 2 is formed. Needless to say, when forming the gate insulating film 3, the gate insulating film is not formed on the contact portion 8c of the capacitor wiring. Usually, in the display or the like, a plurality of thin film transistors are used in an array form such as a matrix structure.

また、本発明は、薄膜トランジスタの上に、ドレイン電極５のコンタクト部５ｃに開口９ｏを有する層間絶縁膜９を設け、その上に上部画素電極１０を設けることで、液晶ディスプレイや電気泳動ディスプレイの高開口率化にも適用可能である（図１１）。層間絶縁膜９及び画素電極１０の材料や作製法、パターニング法は問わないが、層間絶縁膜９は、例えば、エポキシ、アクリル等の材料を、フォトリソ法やスクリーン印刷法によって形成することができる。また、画素電極１０は、例えば、ＡｇペーストやＩＴＯ等の材料を、スクリーン印刷法やスパッタ法、フォトリソグラフィ法、エッチング法等を好適に組み合わせることにより所望のパターンを形成することができる。 Further, according to the present invention, an interlayer insulating film 9 having an opening 9o is provided on a contact portion 5c of the drain electrode 5 on a thin film transistor, and an upper pixel electrode 10 is provided on the interlayer insulating film 9, thereby increasing the height of a liquid crystal display or an electrophoretic display. It can also be applied to increase the aperture ratio (FIG. 11). The material, manufacturing method, and patterning method of the interlayer insulating film 9 and the pixel electrode 10 are not limited, but the interlayer insulating film 9 can be formed of a material such as epoxy or acrylic, for example, by a photolithography method or a screen printing method. The pixel electrode 10 can form a desired pattern by suitably combining materials such as Ag paste and ITO with a screen printing method, a sputtering method, a photolithography method, an etching method, and the like.

また、ソース電極４とドレイン電極５の間のゲート絶縁膜上の酸化物半導体膜（チャネル部）の上に、封止パターン１１を設けてもよい。封止パターンとしては、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３等の無機物や、フッ素樹脂等の有機物を使用できる。
Further, the sealing pattern 11 may be provided on the oxide semiconductor film (channel portion) on the gate insulating film between the source electrode 4 and the drain electrode 5. The sealing pattern, SiO 2, SiN, SiON, inorganic or such as Al 2 O 3, an organic material such as fluorine resin may be used.

（実施例１）
絶縁基板１としてＰＥＮを用い、ターゲットにＩＴＯを使用し、ＩＴＯを全面にＤＣ（直流）スパッタにて１００ｎｍ成膜した後、レジスト材料としてノボラック系レジストを使用し、フォトリソグラフィ法を用いてレジストパターンを形成した後、エッチング液に塩酸を使用し、エッチング法によって、ゲート電極２を形成した（図６（ａ））。 (Example 1)
PEN is used as the insulating substrate 1, ITO is used as a target, and ITO is deposited on the entire surface by DC (direct current) sputtering to a thickness of 100 nm, and then a novolac resist is used as a resist material, and a resist pattern is formed using a photolithography method. After that, the gate electrode 2 was formed by etching using hydrochloric acid as an etching solution (FIG. 6A).

次に、ＲＦ（ラジオ周波数）スパッタでターゲットにＳｉＮを使用し、Ａｒと共に酸素を流しながら成膜し、ＳｉＯＮを３００ｎｍ成膜してゲート絶縁膜３とした（図６（ｂ））。そして、ＤＣスパッタでターゲットにＩＴＯを使用し、ＩＴＯを５０ｎｍ成膜し、レジスト材料としてノボラック系を使用し、フォトリソグラフィ法を用いてレジストパターンを形成した後、エッチング液に１Ｍの塩酸を使用し、エッチング法によって、ソース電極４及びドレイン電極５を形成した（図６（ｃ））。 Next, SiN was used as a target by RF (radio frequency) sputtering, and the film was formed while flowing oxygen together with Ar, and SiON was formed to a thickness of 300 nm to form the gate insulating film 3 (FIG. 6B). Then, ITO is used as a target by DC sputtering, ITO is deposited to a thickness of 50 nm, a novolak system is used as a resist material, a resist pattern is formed using a photolithography method, and 1M hydrochloric acid is used as an etching solution. The source electrode 4 and the drain electrode 5 were formed by an etching method (FIG. 6C).

次に、ＲＦスパッタでターゲットにＩｎＧａＺｎＯ４を使用し、ＩｎＧａＺｎＯｘを１００ｎｍ成膜して酸化物半導体膜６´とし（図６（ｄ））、ソース電極４とドレイン電極５との間のゲート絶縁膜３上及びソース電極４上の長手部及びドレイン電極５上の外周部にレジストパターン７を形成後（図７（ａ））、０．１Ｍの塩酸によって６分間エッチングした（図７（ｂ））。ここで、０．１Ｍの塩酸によるエッチレートは、ＩｎＧａＺｎＯ４が２０ｎｍ／分、ＩＴＯが５ｎｍ／分であった。そして、レジストパターンをアセトンで除去した（図７（ｃ））。 Next, InGaZnO 4 is used as a target by RF sputtering, a film of InGaZnOx is formed to a thickness of 100 nm to form an oxide semiconductor film 6 ′ (FIG. 6D), and a gate insulating film between the source electrode 4 and the drain electrode 5 3 and after forming a resist pattern 7 on the longitudinal part on the source electrode 4 and the outer peripheral part on the drain electrode 5 (FIG. 7A), etching was performed for 6 minutes with 0.1 M hydrochloric acid (FIG. 7B). . Here, the etch rate with 0.1 M hydrochloric acid was 20 nm / min for InGaZnO 4 and 5 nm / min for ITO. Then, the resist pattern was removed with acetone (FIG. 7C).

得られた薄膜トランジスタのソース電極及びドレイン電極のＩＴＯは、レジストパターンが設けられていなかったソース電極のコンタクト部に相当する末端部及びドレイン電極のコンタクト部に相当する中央部にもＩＴＯが残っており、ソース電極の配線抵抗値は１２０ｋΩと、酸化物半導体膜エッチング処理前のソース電極の配線抵抗値、１１７ｋΩとほぼ同等の良好な値が得られ、配線抵抗の大幅な増大及び断線は認められなかった。これは、ソース電極の主要部及びドレイン電極の主要部にレジストパターンが設けられていた効果と、（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より小さいエッチャントによって酸化物半導体膜をエッチングした効果による。また、酸化物半導体膜にＩｎＧａＺｎＯｘを使用することにより、従来のアモルファスシリコン系半導体膜をうわまわる、１０ｃｍ２／Ｖｓの電界効果移動度が得られた。 The ITO of the source electrode and the drain electrode of the obtained thin film transistor is also left in the end portion corresponding to the contact portion of the source electrode and the central portion corresponding to the contact portion of the drain electrode where the resist pattern was not provided. The wiring resistance value of the source electrode is 120 kΩ, which is approximately the same as the wiring resistance value of the source electrode before the oxide semiconductor film etching process, 117 kΩ, and there is no significant increase in wiring resistance or disconnection. It was. This is because the effect that the resist pattern is provided in the main part of the source electrode and the main part of the drain electrode and (the film thickness of the oxide semiconductor film ÷ the etching rate of the oxide semiconductor film) are (the source electrode and the drain electrode) This is due to the effect of etching the oxide semiconductor film with an etchant that is smaller than the etching rate of the source electrode and the drain electrode). In addition, by using InGaZnOx for the oxide semiconductor film, a field effect mobility of 10 cm <2> / Vs, which is equivalent to a conventional amorphous silicon-based semiconductor film, was obtained.

（実施例２）
ゲート電極２を形成する際に、ゲート電極２と同時にキャパシタ電極８を形成したこと以外は、実施例１と同様の方法で薄膜トランジスタを作製した（図１０）。 (Example 2)
A thin film transistor was fabricated in the same manner as in Example 1 except that when the gate electrode 2 was formed, the capacitor electrode 8 was formed simultaneously with the gate electrode 2 (FIG. 10).

こうして作製した薄膜トランジスタ上にポリイミド（ＪＳＲ社製オプトマーＡＬ）を塗布、ラビングを行い、周囲にシール部（積水化学社製フォトレックＳ）をディスペンスし、ＴＮ液晶を滴下後、減圧下で対向電極用のＩＴＯが成膜されたＰＥＴフィルムを重ね、シール部をＵＶ硬化した。このようにして作製した液晶ディスプレイの表示を行い、所望の表示ができることを確認した。   On the thin film transistor thus fabricated, polyimide (Optomer AL manufactured by JSR) is applied and rubbed, and a seal portion (Photorec S manufactured by Sekisui Chemical Co., Ltd.) is dispensed around the TN liquid crystal. The PET film on which the ITO film was formed was stacked, and the seal portion was UV cured. The liquid crystal display thus produced was displayed, and it was confirmed that the desired display was possible.

（実施例３）
実施例２と同様の方法で複数の薄膜トランジスタをアレイ状に作製した後、封止パターン１１としてフッ素化樹脂である旭硝子社製のサイトップをスクリーン印刷した後、酸素プラズマ処理を行い、感光性のアクリル膜を２０ｕｍ塗布し、露光、現像によって層間絶縁膜９を形成した。最後に、Ａｇペーストをスクリーン印刷し、１００°Ｃで焼成することにより、上部画素電極１０を形成した（図１１）。ソース電極の配線抵抗値は１２０ｋΩであった。 (Example 3)
After producing a plurality of thin film transistors in an array in the same manner as in Example 2, screen printing of Asahi Glass Co., Ltd., which is a fluorinated resin, as the sealing pattern 11 was performed, followed by oxygen plasma treatment, An acrylic film was applied in a thickness of 20 μm, and an interlayer insulating film 9 was formed by exposure and development. Finally, Ag paste was screen-printed and baked at 100 ° C. to form the upper pixel electrode 10 (FIG. 11). The wiring resistance value of the source electrode was 120 kΩ.

こうして作製した薄膜トランジスタアレイと、ＩＴＯが成膜されたＰＥＴ基材上に電気泳動層と接着剤層が設けられた表示材を貼合せることにより電子ペーパーを作製し、所望の表示ができることを確認した。   An electronic paper was produced by laminating a thin film transistor array thus produced and a display material provided with an electrophoretic layer and an adhesive layer on a PET substrate on which ITO was formed, and it was confirmed that a desired display was possible. .

（実施例４）
ソース電極４及びドレイン電極５、酸化物半導体膜６を形成する為のエッチング液に６ＭのＨＣｌと０．２ＭのＦｅＣｌ３を１：１で混合したものを用い、２分間エッチングすること以外は実施例１と同様な方法で薄膜トランジスタを得た。ここで、６ＭのＨＣｌと０．２ＭのＦｅＣｌ３を１：１で混合したエッチング液によるエッチレートは、ＩｎＧａＺｎＯｘが７０ｎｍ／分、ＩＴＯが５０ｎｍ／分であった。 Example 4
The etching solution for forming the source electrode 4, the drain electrode 5, and the oxide semiconductor film 6 was mixed with 6 M HCl and 0.2 M FeCl 3 at a ratio of 1: 1, and the etching was performed for 2 minutes. A thin film transistor was obtained in the same manner as in Example 1. Here, the etching rate with an etching solution in which 6 M HCl and 0.2 M FeCl 3 were mixed at 1: 1 was 70 nm / min for InGaZnOx and 50 nm / min for ITO.

得られた薄膜トランジスタのソース電極及びドレイン電極のＩＴＯは、（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より大きいエッチャントによって、酸化物半導体膜をエッチングした為、レジストパターンが設けられていなかったソース配線とのコンタクト部に相当する末端部及びドレイン配線とのコンタクト部に相当する中央部のＩＴＯが若干に薄くなり、ソース電極の配線抵抗値は１４０ｋΩと実施例１と比較し、若干大きくなったものの大幅な配線抵抗の増大は認められなかった。 The ITO of the source electrode and the drain electrode of the obtained thin film transistor has (film thickness of oxide semiconductor film ÷ etching rate of oxide semiconductor film), (film thickness of source electrode and drain electrode ÷ etching of source electrode and drain electrode) Since the oxide semiconductor film was etched by an etchant larger than the rate), the ITO in the central portion corresponding to the contact portion with the drain wiring and the terminal portion corresponding to the source wiring contact portion where the resist pattern was not provided. The wiring resistance value of the source electrode was 140 kΩ, which was slightly larger than that of Example 1, but no significant increase in wiring resistance was observed.

（比較例１）
ＲＦスパッタでターゲットにＩｎＧａＺｎＯ４を使用し、ＩｎＧａＺｎＯｘを１００ｎｍ成膜して酸化物半導体層６´とした後、ソース電極４とドレイン電極５との間のゲート絶縁膜３上近傍にのみレジストパターン７を形成し、ソース電極４とドレイン電極５との間のゲート絶縁膜３上近傍にのみ酸化物半導体膜を形成する以外は、実施例１と同様の方法で薄膜トランジスタを作製した（図１２）。 (Comparative Example 1)
After using InGaZnO 4 as a target by RF sputtering and forming an InGaZnOx film having a thickness of 100 nm to form an oxide semiconductor layer 6 ′, a resist pattern 7 is formed only near the gate insulating film 3 between the source electrode 4 and the drain electrode 5. A thin film transistor was manufactured in the same manner as in Example 1 except that an oxide semiconductor film was formed only near the gate insulating film 3 between the source electrode 4 and the drain electrode 5 (FIG. 12).

得られた薄膜トランジスタのソース電極及びドレイン電極のＩＴＯは、ソース電極の主要部及びドレイン電極の主要部に、レジストが設けられていなかったために、大部分のＩＴＯの膜厚が薄くなり、ソース電極の配線抵抗値は２７０ｋΩと、実施例１に比較し大きく増大した。 The ITO of the source electrode and the drain electrode of the thin film transistor thus obtained was not provided with a resist in the main part of the source electrode and the main part of the drain electrode. The wiring resistance value was 270 kΩ, which was greatly increased as compared with Example 1.

（比較例２）
ＲＦスパッタでターゲットにＩｎＧａＺｎＯ４を使用し、ＩｎＧａＺｎＯｘを１００ｎｍ成膜して酸化物半導体層６´とした後、ソース電極４とドレイン電極５との間のゲート絶縁膜３上近傍にのみレジストパターン７を形成し、ソース電極４とドレイン電極５との間のゲート絶縁膜３上近傍にのみ酸化物半導体膜を形成する以外は、実施例３と同様の方法で薄膜トランジスタを作製した。得られた薄膜トランジスタのソース電極及びドレイン電極のＩＴＯは、ソース電極の主要部及びドレイン電極の主要部に、レジストが設けられていなかったために、大部分のＩＴＯの膜厚が薄くなった上に、封止パターン形成後の酸素プラズマ処理により、ＩＴＯの酸素空孔が減少し、ソース電極の配線抵抗は３５０ｋΩと実施例３に比べて著しく増大した。
(Comparative Example 2)
After using InGaZnO 4 as a target by RF sputtering and forming an InGaZnOx film having a thickness of 100 nm to form an oxide semiconductor layer 6 ′, a resist pattern 7 is formed only near the gate insulating film 3 between the source electrode 4 and the drain electrode 5. A thin film transistor was manufactured in the same manner as in Example 3 except that an oxide semiconductor film was formed only near the gate insulating film 3 between the source electrode 4 and the drain electrode 5. Since the ITO of the source electrode and the drain electrode of the obtained thin film transistor was not provided with a resist in the main part of the source electrode and the main part of the drain electrode, the film thickness of most of the ITO became thin, Oxygen vacancies in the ITO were reduced by the oxygen plasma treatment after the sealing pattern was formed, and the wiring resistance of the source electrode was significantly increased to 350 kΩ as compared with Example 3.

従来の薄膜トランジスタの一例を示す断面図Sectional drawing which shows an example of the conventional thin-film transistor 本発明の薄膜トランジスタの一例を示す断面図と平面図Sectional drawing and top view which show an example of the thin-film transistor of this invention 酸化物半導体膜が設けられる部分の説明図Illustration of a portion where an oxide semiconductor film is provided 酸化物半導体膜が設けられる部分の説明図Illustration of a portion where an oxide semiconductor film is provided 酸化物半導体膜が設けられる部分の説明図Illustration of a portion where an oxide semiconductor film is provided 本発明の薄膜トランジスタの製造方法の一例を示す断面図と平面図Sectional drawing and top view which show an example of the manufacturing method of the thin-film transistor of this invention 本発明の薄膜トランジスタの製造方法の一例を示す断面図と平面図Sectional drawing and top view which show an example of the manufacturing method of the thin-film transistor of this invention 配線抵抗の説明図Illustration of wiring resistance 配線抵抗の説明図Illustration of wiring resistance 本発明の薄膜トランジスタの一例を示す断面図と平面図Sectional drawing and top view which show an example of the thin-film transistor of this invention 本発明の薄膜トランジスタの一例を示す断面図と平面図Sectional drawing and top view which show an example of the thin-film transistor of this invention 比較例の薄膜トランジスタの断面図と平面図Sectional view and plan view of thin film transistor of comparative example

符号の説明Explanation of symbols

１・・・絶縁基板
２・・・ゲート電極
２ｃ・・ゲート電極のコンタクト部
３・・・ゲート絶縁膜
４・・・ソース電極
４ｃ・・ソース電極のコンタクト部
４ｎ・・ソース電極の長手部
５・・・ドレイン電極
５ｃ・・ドレイン電極のコンタクト部
６・・・酸化物半導体パターン
６´・・・酸化物半導体膜
７・・・レジストパターン
８・・・キャパシタ電極
８ｃ・・キャパシタ電極のコンタクト部
９・・・層間絶縁膜
９ｏ・・層間絶縁膜の開口部
１０・・上部画素電極
１１・・封止パターン
１６・・シリコン系半導体膜 DESCRIPTION OF SYMBOLS 1 ... Insulating substrate 2 ... Gate electrode 2c ... Contact part 3 of gate electrode ... Gate insulating film 4 ... Source electrode 4c ... Contact part 4n of source electrode ... Longer part 5 of source electrode ... Drain electrode 5c ... Contact part 6 of drain electrode ... Oxide semiconductor pattern 6 '... Oxide semiconductor film 7 ... Resist pattern 8 ... Capacitor electrode 8c ... Contact part of capacitor electrode 9... Interlayer insulating film 9 o.. Opening 10 in interlayer insulating film... Upper pixel electrode 11... Sealing pattern 16.

Claims (7)

絶縁基板上に少なくともゲート電極、ゲート絶縁膜、ソース電極、ドレイン電極、酸化物半導体膜が設けられた薄膜トランジスタであって、前記絶縁基板上に、前記ゲート電極、前記ゲート絶縁膜が順次積層され、且つ前記ゲート絶縁膜上に前記ソース電極と前記ドレイン電極が設けられ、且つ前記酸化物半導体膜が前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の主要部及び前記ドレイン電極上の主要部に設けられていることを特徴とする薄膜トランジスタ。   A thin film transistor in which at least a gate electrode, a gate insulating film, a source electrode, a drain electrode, and an oxide semiconductor film are provided on an insulating substrate, and the gate electrode and the gate insulating film are sequentially stacked on the insulating substrate, And the source electrode and the drain electrode are provided on the gate insulating film, and the oxide semiconductor film is disposed on the gate insulating film between the source electrode and the drain electrode, and a main portion on the source electrode, and A thin film transistor provided in a main part on the drain electrode. 前記酸化物半導体膜が、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の長手部及び前記ドレイン電極上の外周部に設けられていることを特徴とする請求項１に記載の薄膜トランジスタ。   The oxide semiconductor film is provided on the gate insulating film between the source electrode and the drain electrode, on a longitudinal portion on the source electrode, and on an outer peripheral portion on the drain electrode. Item 10. The thin film transistor according to Item 1. 前記酸化物半導体膜が、少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことを特徴とする請求項１または請求項２に記載の薄膜トランジスタ。   The thin film transistor according to claim 1, wherein the oxide semiconductor film includes at least one element of In, Ga, Zn, and Sn. 少なくとも、絶縁基板上にゲート電極を形成する第１工程と、ゲート絶縁膜を前記ゲート電極上に形成する第２工程と、ソース電極とドレイン電極を前記ゲート絶縁膜上に形成する第３工程と、酸化物半導体膜パターンを形成する第４工程からなる薄膜トランジスタの製造方法であって、前記酸化物半導体膜パターンを形成する第４工程が、前記ゲート絶縁膜及び前記ソース電極及び前記ドレイン電極の上部に酸化物半導体膜を形成した後、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の主要部及び前記ドレイン電極上の主要部にレジストパターンを形成してから、前記酸化物半導体膜をエッチングし、その後前記レジストパターンを剥離することを特徴とする薄膜トランジスタの製造方法。   At least a first step of forming a gate electrode on an insulating substrate; a second step of forming a gate insulating film on the gate electrode; and a third step of forming a source electrode and a drain electrode on the gate insulating film; A method of manufacturing a thin film transistor comprising a fourth step of forming an oxide semiconductor film pattern, wherein the fourth step of forming the oxide semiconductor film pattern includes an upper portion of the gate insulating film, the source electrode, and the drain electrode. And forming a resist pattern on the gate insulating film between the source electrode and the drain electrode, and on a main portion on the source electrode and a main portion on the drain electrode. A method of manufacturing a thin film transistor, wherein the oxide semiconductor film is etched, and then the resist pattern is peeled off. 前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の主要部及び前記ドレイン電極上の主要部に形成されるレジストパターンが、前記ソース電極と前記ドレイン電極との間の前記ゲート絶縁膜上及び前記ソース電極上の長手部及び前記ドレイン電極上の外周部に形成されることを特徴とする請求項４に記載の薄膜トランジスタの製造方法。 A resist pattern formed on the gate insulating film between the source electrode and the drain electrode, the main part on the source electrode, and the main part on the drain electrode is formed between the source electrode and the drain electrode. 5. The method of manufacturing a thin film transistor according to claim 4, wherein the thin film transistor is formed on a longitudinal portion on the gate insulating film, on the source electrode, and on an outer peripheral portion on the drain electrode. 請求項４または請求項５に記載の薄膜トランジスタの製造方法であって、（酸化物半導体膜の膜厚÷酸化物半導体膜のエッチングレート）が、（ソース電極とドレイン電極の膜厚÷ソース電極とドレイン電極のエッチングレート）より小さいエッチャントによって、前記酸化物半導体膜をエッチングすることを特徴とする薄膜トランジスタの製造方法。   6. The method of manufacturing a thin film transistor according to claim 4, wherein (film thickness of oxide semiconductor film / etching rate of oxide semiconductor film) is (film thickness of source electrode and drain electrode / source electrode) A method for manufacturing a thin film transistor, characterized in that the oxide semiconductor film is etched with an etchant smaller than an etching rate of a drain electrode. 前記酸化物半導体膜が、少なくともＩｎ、Ｇａ、Ｚｎ、Ｓｎのいずれか１種の元素を含むことを特徴とする請求項４乃至請求項６のいずれかに記載の薄膜トランジスタの製造方法。   The method for manufacturing a thin film transistor according to claim 4, wherein the oxide semiconductor film contains at least one element of In, Ga, Zn, and Sn.
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