JP2008060522A - Electronic element, current control device, arithmetic device, and display device - Google Patents
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Abstract
Description
本発明は、電子素子、電流制御装置、演算装置及び表示装置に関する。 The present invention relates to an electronic element, a current control device, an arithmetic device, and a display device.
現在、情報表示等の目的に用いられる代表的な表示装置は、ＣＲＴ、液晶表示装置、ＥＬ表示装置である。ＣＲＴは、比較的低い装置コスト、高い表示品質の点で、従来から、表示装置として広く用いられてきたが、ブラウン管の小型化、低消費電力化が困難である。このような背景から液晶表示装置、さらに最近は、ＥＬ表示装置の需要が急速に高まってきている。また、非接触でデータの読み出しや書き込みが可能なＩＣタグは、物流、個人情報管理の用途で今後大きな市場が期待されており、この中には、多数の演算装置が組み込まれている。 Currently, typical display devices used for information display and the like are CRTs, liquid crystal display devices, and EL display devices. CRTs have been widely used as display devices from the viewpoint of relatively low device cost and high display quality, but it is difficult to reduce the size and power consumption of a cathode ray tube. Against this background, the demand for liquid crystal display devices, and more recently, EL display devices has been rapidly increasing. Further, IC tags that can read and write data without contact are expected to have a large market in the future for logistics and personal information management purposes, and a large number of arithmetic devices are incorporated therein.
一方、表示装置、演算装置に用いられる一般的な能動素子は、半導体材料、第一の電極（ゲート電極）、第二の電極（ソース電極）、第三の電極（ドレイン電極）を有するトランジスタである。トランジスタの一般的な構造としては、プレナー型（図２２（ａ）参照）及び逆スタガー型（図２２（ｂ）参照）が挙げられる。 On the other hand, typical active elements used in display devices and arithmetic devices are transistors having a semiconductor material, a first electrode (gate electrode), a second electrode (source electrode), and a third electrode (drain electrode). is there. General structures of the transistor include a planar type (see FIG. 22A) and an inverted stagger type (see FIG. 22B).
半導体材料については、近年、塗布プロセスの適用が可能な有機半導体材料の開発が盛んに行われている。塗布による製造が可能な有機半導体デバイスは、真空成膜プロセスを用いる必要がないため、製造コストの大幅な低減が可能となる。 With regard to semiconductor materials, in recent years, organic semiconductor materials that can be applied with a coating process have been actively developed. An organic semiconductor device that can be manufactured by coating does not need to use a vacuum film formation process, so that the manufacturing cost can be greatly reduced.
近年、塗布プロセスの適用が可能で、移動度が大きい有機半導体材料として、ポリチオフェン材料が注目されているが（非特許文献１参照）、その移動度は、０．１ｃｍ２／Ｖ・秒未満であり、アモルファスシリコンと比較すると、一桁近く小さい。このため、一般に、有機半導体材料を用いたトランジスタの場合は、高速応答性の指標である遮断周波数がｋＨｚオーダーであり、数ＭＨｚ以上の遮断周波数が必要となる高精細な動画表示装置の駆動や、ＩＣタグに用いることができない。 In recent years, polythiophene materials have attracted attention as organic semiconductor materials that can be applied by a coating process and have high mobility (see Non-Patent Document 1), but the mobility is less than 0.1 cm 2 / V · sec. Yes, it is almost an order of magnitude smaller than amorphous silicon. For this reason, in general, in the case of a transistor using an organic semiconductor material, the cutoff frequency, which is an index of high-speed response, is on the order of kHz, and driving a high-definition video display device that requires a cutoff frequency of several MHz or more Cannot be used for IC tags.
遮断周波数を向上させる手段としては、有機半導体材料の移動度の増大以外に、トランジスタのチャネル長の短チャネル化が挙げられる。しかしながら、１μｍ前後及びそれ以下のチャネル長でソース電極及びドレイン電極をパターニングするためには、一般に煩雑な工程や高額の製造装置が必要であるため、製造コストが増加するという問題がある。 As a means for improving the cutoff frequency, in addition to increasing the mobility of the organic semiconductor material, it is possible to shorten the channel length of the transistor. However, in order to pattern the source electrode and the drain electrode with a channel length of about 1 μm or less, generally, a complicated process and an expensive manufacturing apparatus are required, which increases the manufacturing cost.
このような問題を解決するために、ソース電極、ゲート電極及びドレイン電極が順次積層されているＳＩＴ構造（図２３（ａ）参照）が知られている。ＳＩＴ構造の場合、ソース電極及びドレイン電極の間の電流のＯＮ／ＯＦＦは、図２３（ｂ）に示すように、ゲート電圧を印加することにより、半導体層の空乏層を増加させ、ソース電極及びドレイン電極の間の抵抗を増大させて制御する。 In order to solve such a problem, an SIT structure (see FIG. 23A) in which a source electrode, a gate electrode, and a drain electrode are sequentially stacked is known. In the case of the SIT structure, ON / OFF of the current between the source electrode and the drain electrode increases the depletion layer of the semiconductor layer by applying a gate voltage as shown in FIG. Control is performed by increasing the resistance between the drain electrodes.
図２３（ａ）から判るように、ＳＩＴ構造のチャネル長は、半導体層の膜厚によって制御することが可能であるため、短チャネル化においては、製造プロセスが非常に容易であり、高速応答のトランジスタとして期待されている。しかしながら、ＳＩＴ構造は、ゲート電極の間隔が大きくなると、空乏層がチャネル幅方向の全域に広がらず、ＯＦＦ時の電流が大きくなるという問題を有する。このため、ゲート電極の間隔が１μｍ未満になるようにパターニングする必要があり、製造プロセスには煩雑な工程が必要となる。 As can be seen from FIG. 23A, since the channel length of the SIT structure can be controlled by the film thickness of the semiconductor layer, the manufacturing process is very easy in shortening the channel, and the response speed is high. Expected as a transistor. However, the SIT structure has a problem that when the gap between the gate electrodes is increased, the depletion layer does not spread over the entire region in the channel width direction, and the current at OFF is increased. For this reason, it is necessary to perform patterning so that the distance between the gate electrodes is less than 1 μm, and the manufacturing process requires complicated steps.
さらに、遮断周波数を向上させるためには、素子内部の寄生容量の低減が必要である。例えば、図２２（ａ）の場合は、ゲート電極及びソース電極の間並びにゲート電極及びドレイン電極の間にゲート絶縁膜を狭持することで寄生容量が形成されている。寄生容量が大きい場合は、ゲート電圧の印加によって回路動作に無関係な部位に充電を行うこととなるため、高速応答が困難なものとなる。また、ゲート電圧が高周波の場合は、コンデンサによるインピーダンスが非常に小さくなるため、ゲート電流がソース電極及びドレイン電極に流れ、素子の消費電力が非常に大きくなり、特に、モバイル用途のようにバッテリーを駆動するアプリケーションに適用することが困難になる。 Furthermore, in order to improve the cutoff frequency, it is necessary to reduce the parasitic capacitance inside the element. For example, in the case of FIG. 22A, the parasitic capacitance is formed by sandwiching the gate insulating film between the gate electrode and the source electrode and between the gate electrode and the drain electrode. In the case where the parasitic capacitance is large, a portion unrelated to the circuit operation is charged by application of the gate voltage, so that high-speed response becomes difficult. In addition, when the gate voltage is high frequency, the impedance due to the capacitor becomes very small, so the gate current flows to the source electrode and drain electrode, and the power consumption of the element becomes very large. It becomes difficult to apply to a driving application.
したがって、プレナー型の場合、ゲート電極と、ソース電極及びドレイン電極は、殆ど重ならないようにアライメントする必要が生じるが、特に、基板の材料が樹脂フィルムのように収縮しやすい材料である場合に、このアライメントは、面積が大きくなる程、困難となる。 Therefore, in the case of the planar type, it is necessary to align the gate electrode, the source electrode, and the drain electrode so that they hardly overlap each other, but in particular, when the material of the substrate is a material that easily contracts like a resin film, This alignment becomes more difficult as the area increases.
ＳＩＴ構造の場合も同様に、図２３（ａ）の場合は、ゲート電極と、ソース電極及びドレイン電極が半導体層を狭持することで寄生容量が形成されるため、高速動作・低消費電力化において不具合が生じる。また、微細加工されたゲート電極と重ならないように、ソース電極及びドレイン電極をアライメントするのは非常に困難である。 Similarly, in the case of the SIT structure, in the case of FIG. 23A, since the gate electrode, the source electrode, and the drain electrode sandwich the semiconductor layer to form a parasitic capacitance, high speed operation and low power consumption are achieved. Trouble occurs in. Further, it is very difficult to align the source electrode and the drain electrode so as not to overlap with the finely processed gate electrode.
そこで、特許文献１には、基板上に形成され、凸部を有する第１の電極と、上記第１の電極を覆う絶縁層と、上記絶縁層上に形成され、上記第１の電極の凸部の上方に位置する第２の電極と、上記第１の電極の凸部の両側のうちの少なくとも一方に、上記絶縁層を介して位置すると共に、上記第１の電極の凸部の高さよりも低い第３の電極と、上記第２の電極と第３の電極とに接する一方、上記絶縁層によって上記第１の電極と隔てられた半導体層とを備えることを特徴とする電界効果トランジスタが開示されている。
Therefore, in
また、特許文献２には、（Ａ）基体上に形成され、頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極、（Ｂ）ゲート電極の頂面、第１の側面、及び、第２の側面に形成された絶縁膜、（Ｃ）ゲート電極の頂面上に位置する絶縁膜の部分の上に形成された第１のソース／ドレイン電極、（Ｄ）ゲート電極の第１の側面に面する基体の部分の上に形成された第２のソース／ドレイン電極、（Ｅ）ゲート電極の第２の側面に面する基体の部分の上に形成された第３のソース／ドレイン電極、並びに、（Ｆ）第２のソース／ドレイン電極から第１のソース／ドレイン電極を経て第３のソース／ドレイン電極に亙り形成された半導体材料層、を具備し、ゲート電極と、第１のソース／ドレイン電極と、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第１のチャネル形成領域と、第２のソース／ドレイン電極とによって第１の電界効果型トランジスタが構成され、ゲート電極と、第１のソース／ドレイン電極と、ゲート電極の第２の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第２のチャネル形成領域と、第３のソース／ドレイン電極とによって第２の電界効果型トランジスタが構成されていることを特徴とする電界効果型トランジスタが開示されている。
In
しかしながら、これらの構成は、ゲート電極と、ソース電極又はドレイン電極の間に寄生容量が形成されるため、高速応答することが困難となる。
本発明は、上記の従来技術が有する問題に鑑み、高速応答することが可能な電子素子、該電子素子を有する電流制御装置並びに該電子素子又は電流制御装置を有する演算装置及び表示装置を提供することを目的とする。 The present invention provides an electronic device capable of high-speed response, a current control device including the electronic device, an arithmetic device including the electronic device or the current control device, and a display device in view of the above-described problems of the related art. For the purpose.
請求項１に記載の発明は、電子素子において、基板の一部に、第一の電極層が形成されており、少なくとも該第一の電極層上に、絶縁層が形成されており、該第一の電極層が形成されている領域に形成された絶縁層上に、導電層が形成されており、該基板上の該第一の電極層が形成されていない領域の該第一の電極層に対して一方の側に、第二の電極層が形成されており、該基板上の該第一の電極層が形成されていない領域の該第一の電極層に対して該第二の電極層が形成されていない側に、第三の電極層が形成されており、該導電層を覆うようにして半導体層が形成されていることを特徴とする。これにより、高速応答することが可能な電子素子を提供することができる。 According to a first aspect of the present invention, in the electronic device, the first electrode layer is formed on a part of the substrate, and the insulating layer is formed on at least the first electrode layer. A conductive layer is formed on an insulating layer formed in a region where one electrode layer is formed, and the first electrode layer in a region where the first electrode layer is not formed on the substrate A second electrode layer is formed on one side of the substrate, and the second electrode with respect to the first electrode layer in a region where the first electrode layer is not formed on the substrate A third electrode layer is formed on the side where the layer is not formed, and a semiconductor layer is formed so as to cover the conductive layer. Thereby, an electronic device capable of high-speed response can be provided.
請求項２に記載の発明は、電子素子において、基板の一部に、第一の電極層が形成されており、少なくとも該第一の電極層上に、絶縁層が形成されており、該絶縁層が形成された第一の電極層を覆うようにして半導体層が形成されており、該第一の電極層が形成されている領域に形成された半導体層上に、導電層が形成されており、該基板上の該第一の電極層が形成されていない領域の該第一の電極層に対して一方の側に、第二の電極層が形成されており、該基板上の該第一の電極層が形成されていない領域の該第一の電極層に対して該第二の電極層が形成されていない側に、第三の電極層が形成されていることを特徴とする。これにより、高速応答することが可能な電子素子を提供することができる。 According to a second aspect of the present invention, in the electronic device, the first electrode layer is formed on a part of the substrate, the insulating layer is formed on at least the first electrode layer, and the insulating A semiconductor layer is formed so as to cover the first electrode layer on which the layer is formed, and a conductive layer is formed on the semiconductor layer formed in the region where the first electrode layer is formed. A second electrode layer is formed on one side of the region of the substrate where the first electrode layer is not formed with respect to the first electrode layer. A third electrode layer is formed on a side where the second electrode layer is not formed with respect to the first electrode layer in a region where one electrode layer is not formed. Thereby, an electronic device capable of high-speed response can be provided.
請求項３に記載の発明は、請求項１又は２に記載の電子素子において、前記第二の電極層、第三の電極層及び導電層は、同一の材料からなることを特徴とする。これにより、電子素子を容易に製造することができる。 According to a third aspect of the present invention, in the electronic device according to the first or second aspect, the second electrode layer, the third electrode layer, and the conductive layer are made of the same material. Thereby, an electronic element can be manufactured easily.
請求項４に記載の発明は、請求項１乃至３のいずれか一項に記載の電子素子において、前記半導体層、絶縁層、第一の電極層、第二の電極層、第三の電極層及び導電層の少なくとも一つは、塗布により形成されていることを特徴とする。これにより、製造コストを低減させることができる。
Invention of
請求項５に記載の発明は、請求項１乃至４のいずれか一項に記載の電子素子において、前記絶縁層は、ディッピング法を用いて形成されていることを特徴とする。これにより、膜厚ムラが少ない絶縁層を形成することができる。 According to a fifth aspect of the present invention, in the electronic device according to any one of the first to fourth aspects, the insulating layer is formed using a dipping method. Thereby, an insulating layer with little film thickness unevenness can be formed.
請求項６に記載の発明は、請求項１乃至５のいずれか一項に記載の電子素子において、前記絶縁層は、エネルギーが付与されることにより、臨界表面張力が変化する絶縁材料からなり、前記第二の電極層、第三の電極層及び導電層の少なくとも一つは、塗布により形成されていることを特徴とする。これにより、絶縁層上に高精細にパターニングを行うことができる。
The invention according to claim 6 is the electronic device according to any one of
請求項７に記載の発明は、請求項１乃至６のいずれか一項に記載の電子素子において、前記第二の電極層、第三の電極層及び導電層の少なくとも一つは、２種以上の材料からなり、該２種以上の材料の構成比は、膜厚方向に対して変化することを特徴とする。これにより、第二の電極層、第三の電極層及び導電層の仕事関数を容易に制御することができる。 According to a seventh aspect of the present invention, in the electronic device according to any one of the first to sixth aspects, at least one of the second electrode layer, the third electrode layer, and the conductive layer is at least two kinds. The composition ratio of the two or more kinds of materials varies with respect to the film thickness direction. Thereby, the work functions of the second electrode layer, the third electrode layer, and the conductive layer can be easily controlled.
請求項８に記載の発明は、請求項７に記載の電子素子において、前記第二の電極層、第三の電極層及び導電層の少なくとも一つは、表面が電解メッキされていることを特徴とする。これにより、第二の電極層、第三の電極層及び導電層の少なくとも一つに選択的に導電性材料が形成されている電子素子を得ることができる。 The invention according to claim 8 is the electronic device according to claim 7, wherein at least one of the second electrode layer, the third electrode layer, and the conductive layer is electrolytically plated. And Thereby, an electronic device in which a conductive material is selectively formed on at least one of the second electrode layer, the third electrode layer, and the conductive layer can be obtained.
請求項９に記載の発明は、電流制御装置において、請求項１乃至８のいずれか一項に記載の電子素子と、第一の電極層に電圧を印加する第一の電圧制御デバイス並びに第二の電極層及び第三の電極層に電圧を印加する第二の電圧制御デバイスを用いて、該第二の電極層及び第三の電極層の間を流れる電流を制御する電流制御ユニットを有することを特徴とする。これにより、高速応答することが可能な電流制御装置を提供することができる。 According to a ninth aspect of the present invention, in the current control device, the electronic element according to any one of the first to eighth aspects, the first voltage control device for applying a voltage to the first electrode layer, and the second A current control unit for controlling a current flowing between the second electrode layer and the third electrode layer using a second voltage control device for applying a voltage to the electrode layer and the third electrode layer It is characterized by. Thereby, it is possible to provide a current control device capable of high-speed response.
請求項１０に記載の発明は、請求項９に記載の電流制御装置において、前記電流制御ユニットは、基板上に形成されていることを特徴とする。これにより、高速応答することが可能な電流制御装置を得ることができる。 According to a tenth aspect of the present invention, in the current control device according to the ninth aspect, the current control unit is formed on a substrate. Thereby, a current control device capable of high-speed response can be obtained.
請求項１１に記載の発明は、演算装置において、請求項１乃至８のいずれか一項に記載の電子素子又は請求項９若しくは１０に記載の電流制御装置を有することを特徴とする。これにより、高速応答することが可能な演算装置を提供することができる。 According to an eleventh aspect of the present invention, an arithmetic device includes the electronic device according to any one of the first to eighth aspects or the current control device according to the ninth or tenth aspect. Thereby, it is possible to provide an arithmetic device capable of high-speed response.
請求項１２に記載の発明は、対向して設けられている二つの基板の対向する面の一つに形成されている電極間の電圧の変化によって表示を行う表示装置において、請求項１乃至８のいずれか一項に記載の電子素子又は請求項９若しくは１０に記載の電流制御装置が画素スイッチングに用いられていることを特徴とする。これにより、高速応答することが可能な表示装置を提供することができる。
According to a twelfth aspect of the present invention, there is provided a display device that performs display by a change in voltage between electrodes formed on one of two opposing surfaces of two substrates provided opposite to each other. The electronic device according to
請求項１３に記載の発明は、対向して設けられている二つの基板の対向する面の一つに形成されている電極間に流れる電流によって表示を行う表示装置において、請求項１乃至８のいずれか一項に記載の電子素子又は請求項９若しくは１０に記載の電流制御装置が画素スイッチング又は画素駆動に用いられていることを特徴とする。これにより、高速応答することが可能な表示装置を提供することができる。
According to a thirteenth aspect of the present invention, there is provided a display device that performs display by a current flowing between electrodes formed on one of the opposing surfaces of two substrates that are provided to face each other. The electronic device according to
本発明によれば、高速応答することが可能な電子素子、該電子素子を有する電流制御装置並びに該電子素子又は電流制御装置を有する演算装置及び表示装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the electronic device which can respond at high speed, the current control apparatus which has this electronic element, the arithmetic unit which has this electronic element or current control device, and a display apparatus can be provided.
次に、本発明を実施するための最良の形態を図面と共に説明する。 Next, the best mode for carrying out the present invention will be described with reference to the drawings.
本発明の電子素子は、図１に示すように、基板の一部に、第一の電極層が形成されており、少なくとも第一の電極層上に、絶縁層が形成されており、第一の電極層が形成されている領域に形成された絶縁層上に、導電層が形成されており、基板上の第一の電極層が形成されていない領域の第一の電極層に対して一方の側に、第二の電極層が形成されており、基板上の第一の電極層が形成されていない領域の第一の電極層に対して第二の電極層が形成されていない側に、第三の電極層が形成されており、導電層を覆うようにして半導体層が形成されている。 As shown in FIG. 1, the electronic device of the present invention has a first electrode layer formed on a part of a substrate, and an insulating layer is formed on at least the first electrode layer. The conductive layer is formed on the insulating layer formed in the region where the electrode layer is formed, and one side of the first electrode layer in the region where the first electrode layer is not formed on the substrate The second electrode layer is formed on the side of the substrate, and the second electrode layer is formed on the side where the second electrode layer is not formed with respect to the first electrode layer in the region where the first electrode layer is not formed on the substrate. A third electrode layer is formed, and a semiconductor layer is formed so as to cover the conductive layer.
また、本発明の電子素子は、図２１に示すように、基板の一部に、第一の電極層が形成されており、少なくとも第一の電極層上に、絶縁層が形成されており、絶縁層が形成された第一の電極層を覆うようにして半導体層が形成されており、第一の電極層が形成されている領域に形成された半導体層上に、導電層が形成されており、基板上の該第一の電極層が形成されていない領域の第一の電極層に対して一方の側に、第二の電極層が形成されており、基板上の第一の電極層が形成されていない領域の第一の電極層に対して第二の電極層が形成されていない側に、第三の電極層が形成されている。 In the electronic device of the present invention, as shown in FIG. 21, the first electrode layer is formed on a part of the substrate, and the insulating layer is formed on at least the first electrode layer. A semiconductor layer is formed so as to cover the first electrode layer on which the insulating layer is formed, and a conductive layer is formed on the semiconductor layer formed in the region where the first electrode layer is formed. And the second electrode layer is formed on one side of the first electrode layer in the region where the first electrode layer is not formed on the substrate. The third electrode layer is formed on the side where the second electrode layer is not formed with respect to the first electrode layer in the region where no is formed.
本発明において、第一の電極層が形成されている領域とは、図１及び図２１に示すように、第一の電極層及びその近傍を含む領域を意味する。また、基板上の第一の電極層が形成されていない領域とは、基板上の第一の電極層が形成されている領域（基板上の第一の電極層及びその近傍を含む領域）を除く領域を意味する。このとき、導電層は、第二の電極層及び第三の電極層と接触していない。また、少なくとも第一の電極層の厚さによって、導電層と、第二の電極層及び第三の電極層の間隔（チャネル長）が規定されている。このため、短チャネル化が容易である。 In the present invention, the region where the first electrode layer is formed means a region including the first electrode layer and the vicinity thereof, as shown in FIGS. The region where the first electrode layer on the substrate is not formed is the region where the first electrode layer on the substrate is formed (the region including the first electrode layer on the substrate and the vicinity thereof). It means the area to exclude. At this time, the conductive layer is not in contact with the second electrode layer and the third electrode layer. Further, the distance (channel length) between the conductive layer, the second electrode layer, and the third electrode layer is defined by at least the thickness of the first electrode layer. For this reason, it is easy to shorten the channel.
また、本発明の電流制御装置は、図１及び図２１に示すように、本発明の電子素子と、第一の電極層に電圧を印加する第一の電圧制御デバイス並びに第二の電極層及び第三の電極層に電圧を印加する第二の電圧制御デバイスを用いて、第二の電極層及び第三の電極層の間を流れる電流を制御する電流制御ユニットを有する。このとき、電流制御ユニットは、基板上に形成されていることが好ましい。 In addition, as shown in FIGS. 1 and 21, the current control device of the present invention includes an electronic device of the present invention, a first voltage control device that applies a voltage to the first electrode layer, a second electrode layer, A second voltage control device that applies a voltage to the third electrode layer is used to control a current flowing between the second electrode layer and the third electrode layer. At this time, the current control unit is preferably formed on the substrate.
遮断周波数ｆｃに関して、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．７６，Ｎｏ．１４，３ Ａｐｒｉｌ（２０００），１９４１−１９４３では、式（１）
ｆｃ＝μＶｄｓ／２πＬ２
が実験値と良い一致を見ることが報告されている。ここで、μは、キャリア移動度、Ｖｄｓは、ソース・ドレイン電圧、Ｌは、チャネル長である。これにより、寄生容量が無視してよい位に小さい場合には、短チャネル化によって高速応答が可能となることがわかる。
With respect to the cut-off frequency f c, Appl. Phys. Lett. , Vol. 76, no. In 14, 3 April (2000), 1941-1943, the formula (1)
f c = μV ds / 2πL 2
Have been reported to show good agreement with experimental values. Here, μ is the carrier mobility, V ds is the source / drain voltage, and L is the channel length. Thus, it can be seen that when the parasitic capacitance is small enough to be ignored, high-speed response can be achieved by shortening the channel.
本発明の電子素子は、第一の電極層と、第二の電極層及び第三の電極層が重なりにくいようにセルフアライメントされているため、寄生容量の低減が容易である。 Since the electronic element of the present invention is self-aligned so that the first electrode layer, the second electrode layer, and the third electrode layer do not easily overlap, the parasitic capacitance can be easily reduced.
図１に示す電子素子では、第一の電極層と導電層の間に寄生容量が形成されるが、電圧が印加されるのは、第一の電極層と、第二の電極層と第三の電極層の間であるため、この寄生容量に充電を行うためには、半導体層を介することとなる。ここで、半導体層の抵抗は、配線抵抗と比較して、ＯＮ時においても非常に高いため、見かけ上、寄生容量があったとしても、第一の電極層に電圧を印加することによって、第一の電極層と導電層の間に充電されることは殆ど無い。このため、寄生容量を実質的に低減させることができ、高速応答することが可能となる。 In the electronic device shown in FIG. 1, a parasitic capacitance is formed between the first electrode layer and the conductive layer, but the voltage is applied to the first electrode layer, the second electrode layer, and the third electrode layer. In order to charge the parasitic capacitance, the semiconductor layer is interposed between the electrode layers. Here, since the resistance of the semiconductor layer is very high at the time of ON as compared with the wiring resistance, even if there appears to be parasitic capacitance, by applying a voltage to the first electrode layer, There is almost no charge between one electrode layer and a conductive layer. For this reason, the parasitic capacitance can be substantially reduced and high-speed response can be achieved.
また、図２１に示す電子素子でも、第一の電極層と導電層の間に寄生容量が形成されるが、この間には絶縁層と半導体層が積層されているため、この間の寄生容量は、絶縁層のみの場合と比較して小さくなる。さらに、電圧が印加されるのは、第一の電極層と、第二の電極層と第三の電極層の間であるため、この寄生容量に充電を行うためには、チャネル１、２を介することとなる。ここで、半導体層の抵抗は、配線抵抗と比較して、ＯＮ時においても非常に高いため、見かけ上、寄生容量があったとしても、第一の電極層に電圧を印加することによって、第一の電極層と導電層の間に充電されることは殆ど無い。このため、高速応答に必要な寄生容量の低減を実現することが可能となる。
Also, in the electronic element shown in FIG. 21, a parasitic capacitance is formed between the first electrode layer and the conductive layer. Since the insulating layer and the semiconductor layer are stacked between the first electrode layer and the conductive layer, the parasitic capacitance between these is It becomes smaller than the case of only the insulating layer. Furthermore, since the voltage is applied between the first electrode layer and the second electrode layer and the third electrode layer, in order to charge this parasitic capacitance, the
また、第一の電極層に印加する電圧を高周波駆動としても、半導体層の抵抗によって第二の電極層及び第三の電極層に電流が流れることが殆ど無いため、消費電力も抑えることが可能となる。 In addition, even when the voltage applied to the first electrode layer is driven at a high frequency, it is possible to suppress power consumption because almost no current flows through the second electrode layer and the third electrode layer due to the resistance of the semiconductor layer. It becomes.
図１及び図２１に示すように、本発明の電流制御装置においては、第一の電圧制御デバイスが第一の電極層に電圧を印加すると、第二の電極層と導電層の間、導電層と第三の電極層の間にチャネルが形成され、この状態で第二の電圧制御デバイスによって第二の電極層と第三の電極層の間に電圧が印加された場合、キャリアは、第二の電極層から半導体層を通って導電層に入り、導電層から半導体層に注入され、さらに第三の電極層へと流れる。 As shown in FIGS. 1 and 21, in the current control device of the present invention, when the first voltage control device applies a voltage to the first electrode layer, the conductive layer is interposed between the second electrode layer and the conductive layer. When a voltage is applied between the second electrode layer and the third electrode layer by the second voltage control device in this state, a channel is formed between the second electrode layer and the third electrode layer. The electrode layer enters the conductive layer through the semiconductor layer, is injected from the conductive layer into the semiconductor layer, and further flows to the third electrode layer.
本発明において、第一の電極層、第二の電極層、第三の電極層及び導電層には、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、スズ（Ｓｎ）等の金属、ＩＴＯ、ＩＺＯ等の合金、ポリアセチレン系導電性高分子、ポリ（ｐ−フェニレン）及びその誘導体、ポリフェニレンビニレン及びその誘導体等のポリフェニレン系導電性高分子、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、ポリフラン及びその誘導体等の複素環系導電性高分子、ポリアニリン及びその誘導体等のイオン性導電性高分子等の導電性材料を用いることができる。なお、これらの金属、合金、導電性高分子を併用することも可能である。 In the present invention, the first electrode layer, the second electrode layer, the third electrode layer, and the conductive layer include chromium (Cr), tantalum (Ta), titanium (Ti), copper (Cu), aluminum (Al ), Molybdenum (Mo), tungsten (W), nickel (Ni), gold (Au), palladium (Pd), platinum (Pt), silver (Ag), tin (Sn), and other metals, ITO, IZO, etc. Alloys, polyacetylene conductive polymers, poly (p-phenylene) and derivatives thereof, polyphenylene conductive polymers such as polyphenylene vinylene and derivatives thereof, polypyrrole and derivatives thereof, polythiophene and derivatives thereof, and complex such as polyfuran and derivatives thereof Conductive materials such as ionic conductive polymers such as ring-based conductive polymers, polyaniline and derivatives thereof can be used. These metals, alloys, and conductive polymers can be used in combination.
また、導電性高分子は、ドーパントをドーピングすることにより導電率を高くして使用してもよい。ドーパントとしては、ポリスルホン酸、ポリスチレンスルホン酸、ナフタレンスルホン酸、アルキルナフタレンスルホン酸等の蒸気圧の低い化合物を用いることが好ましい。 Further, the conductive polymer may be used by increasing the conductivity by doping with a dopant. As the dopant, it is preferable to use a compound having a low vapor pressure such as polysulfonic acid, polystyrene sulfonic acid, naphthalene sulfonic acid, and alkyl naphthalene sulfonic acid.
本発明において、第一の電極層、第二の電極層、第三の電極層及び導電層の体積固有抵抗は、通常、１×１０−３Ω・ｃｍ以下であり、１×１０−６Ω・ｃｍ以下が好ましい。 In the present invention, the volume resistivity of the first electrode layer, the second electrode layer, the third electrode layer and the conductive layer is usually 1 × 10 −3 Ω · cm or less, and 1 × 10 −6 Ω. -Cm or less is preferable.
本発明において、半導体層には、フルオレン及びその誘導体、フルオレノン及びその誘導体、ポリ（Ｎ−ビニルカルバゾール）誘導体、ポリグルタミン酸γ−カルバゾリルエチル誘導体、ポリビニルフェナントレン誘導体、ポリシラン誘導体、オキサゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体；モノアリールアミン、トリアリールアミン誘導体等のアリールアミン誘導体；ベンジジン誘導体、ジアリールメタン誘導体、トリアリールメタン誘導体、スチリルアントラセン誘導体、ピラゾリン誘導体、ジビニルベンゼン誘導体、ヒドラゾン誘導体、インデン誘導体、インデノン誘導体、ブタジエン誘導体；ピレン−ホルムアルデヒド、ポリビニルピレン等のピレン誘導体；α−フェニルスチルベン誘導体、ビススチルベン誘導体等のスチルベン誘導体；エナミン誘導体；ポリアルキルチオフェン等のチオフェン誘導体；ペンタセン、テトラセン、ビスアゾ、トリスアゾ系色素、ポリアゾ系色素、トリアリールメタン系色素、チアジン系色素、オキサジン系色素、キサンテン系色素、シアニン系色素、スチリル系色素、ピリリウム系色素、キナクリドン系色素、インジゴ系色素、ペリレン系色素、多環キノン系色素、ビスベンズイミダゾール系色素、インダンスロン系色素、スクアリリウム系色素、アントラキノン系色素；銅フタロシアニン、チタニルフタロシアニン等のフタロシアニン系色素等の有機半導体材料、ＣｄＳ、ＺｎＯ、ＰｂＴｅ、ＰｂＳｎＴｅ、ＩｎＧａＺｎＯ、ＧａＰ、ＧａＡｌＡｓ、ＧａＮ等の無機半導体材料、多結晶シリコン、アモルファスシリコン等のシリコン半導体材料等を用いることができる。中でも、塗布可能な材料以外で、低コスト化するためには、アモルファスシリコンが好ましい。また、アモルファスシリコンは、ＴＦＴの耐久性、動作安定性の面からも好ましい。 In the present invention, the semiconductor layer includes fluorene and its derivatives, fluorenone and its derivatives, poly (N-vinylcarbazole) derivatives, polyglutamic acid γ-carbazolylethyl derivatives, polyvinylphenanthrene derivatives, polysilane derivatives, oxazole derivatives, oxadi Azole derivatives, imidazole derivatives; arylamine derivatives such as monoarylamines and triarylamine derivatives; benzidine derivatives, diarylmethane derivatives, triarylmethane derivatives, styrylanthracene derivatives, pyrazoline derivatives, divinylbenzene derivatives, hydrazone derivatives, indene derivatives, indenones Derivatives, butadiene derivatives; pyrene derivatives such as pyrene-formaldehyde, polyvinylpyrene; α-phenylstilbene derivatives, bisstilbene derivatives Stilbene derivatives; enamine derivatives; thiophene derivatives such as polyalkylthiophenes; pentacene, tetracene, bisazo, trisazo dyes, polyazo dyes, triarylmethane dyes, thiazine dyes, oxazine dyes, xanthene dyes, cyanine Dyes, styryl dyes, pyrylium dyes, quinacridone dyes, indigo dyes, perylene dyes, polycyclic quinone dyes, bisbenzimidazole dyes, indanthrone dyes, squarylium dyes, anthraquinone dyes; copper Organic semiconductor materials such as phthalocyanine dyes such as phthalocyanine and titanyl phthalocyanine, inorganic semiconductor materials such as CdS, ZnO, PbTe, PbSnTe, InGaZnO, GaP, GaAlAs, and GaN, polycrystalline silicon, amorphous silicon It may be a silicon semiconductor material such emissions, and the like. Among these, amorphous silicon is preferable in order to reduce the cost other than materials that can be applied. Amorphous silicon is also preferable from the standpoint of TFT durability and operational stability.
本発明において、絶縁層としては、ＳｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３等の無機絶縁材料、ポリイミド、スチレン樹脂、ポリエチレン系樹脂、ポリプロピレン、塩化ビニル系樹脂、ポリエステルアルキド樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ポリビニルブチラール樹脂、ポリエーテル樹脂、ポリエステル樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂；ＰＦＡ、ＰＴＦＥ、ＰＶＤＦ等のフッ素系樹脂；パリレン樹脂；エポキシアクリレート、ウレタン−アクリレート等の光硬化性樹脂；プルラン、セルロース等の多糖類及びその誘導体等の有機絶縁材料を用いることができる。 In the present invention, as the insulating layer, inorganic insulating materials such as SiO 2 , Ta 2 O 5 , Al 2 O 3 , polyimide, styrene resin, polyethylene resin, polypropylene, vinyl chloride resin, polyester alkyd resin, polyamide, polyurethane Polycarbonate, polyarylate, polysulfone, diallyl phthalate resin, polyvinyl butyral resin, polyether resin, polyester resin, acrylic resin, silicone resin, epoxy resin, phenol resin, urea resin, melamine resin; Fluorine series such as PFA, PTFE, PVDF Resins; Parylene resins; Photocurable resins such as epoxy acrylates and urethane-acrylates; Organic insulating materials such as polysaccharides such as pullulan and cellulose, and derivatives thereof.
本発明において、絶縁層の体積固有抵抗は、１×１０１３Ω・ｃｍ以上であることが好ましく、１×１０１４Ω・ｃｍ以上がさらに好ましい。 In the present invention, the volume resistivity of the insulating layer is preferably 1 × 10 13 Ω · cm or more, and more preferably 1 × 10 14 Ω · cm or more.
本発明において、絶縁層は、熱酸化法、陽極酸化法；蒸着、スパッタ、ＣＶＤ等の真空成膜プロセス；凸版を用いる印刷法、フレキソ印刷、孔版を用いる印刷法、スクリーン印刷、平版を用いる印刷法、オフセット印刷、凹版を用いる印刷法、グラビア印刷、スピンコート法、ディッピング法、スプレーコート法、インクジェット法等の印刷法を用いて形成することができる。中でも、第一の電極層を形成する材料の酸化物が絶縁材料である場合は、プロセス装置の簡便さから陽極酸化法が好適である。 In the present invention, the insulating layer is formed by a thermal oxidation method, an anodic oxidation method; a vacuum film forming process such as vapor deposition, sputtering, or CVD; a printing method using a relief plate, a flexographic printing, a printing method using a stencil, a screen printing, a printing using a planographic plate. It can be formed by using a printing method such as a printing method, offset printing, intaglio printing method, gravure printing, spin coating method, dipping method, spray coating method or ink jet method. Among these, when the oxide of the material forming the first electrode layer is an insulating material, the anodic oxidation method is preferable because of the simplicity of the process apparatus.
本発明において、基板としては、ガラス、表面に上記の絶縁材料をコーティングした金属材料、上記の有機絶縁材料をフィルム化したもの等を用いることができる。 In the present invention, as the substrate, glass, a metal material whose surface is coated with the above insulating material, a film obtained by forming the above organic insulating material, or the like can be used.
また、本発明においては、第一の電極層が形成された領域に対して、一義的に、第二の電極層、第三の電極層及び導電層の位置を決定することができるため、アライメントが容易となり、製造コストを低減することが可能となる。なお、第二の電極層、第三の電極層及び導電層は、別々のプロセスで形成してもよいし、同時に形成してもよい。また、第二の電極層、第三の電極層及び導電層を形成した後に、チャネル部に導電性材料が付着している場合は、これらの材料を溶解する液体に浸漬してもよい。 In the present invention, the positions of the second electrode layer, the third electrode layer, and the conductive layer can be uniquely determined with respect to the region where the first electrode layer is formed. Can be facilitated, and the manufacturing cost can be reduced. Note that the second electrode layer, the third electrode layer, and the conductive layer may be formed by separate processes or simultaneously. In addition, after the second electrode layer, the third electrode layer, and the conductive layer are formed, when a conductive material is attached to the channel portion, the channel portion may be immersed in a liquid that dissolves these materials.
本発明において、第一の電極層及び絶縁層は、基板の表面に対して、６０°以上の角度で立ち上がっている領域を有することが好ましく、この角度は、８０°以上がさらに好ましく、９０°以上が特に好ましい。これにより、第二の電極層及び第三の電極層と、導電層の距離（チャネル長）を規定しやすくなる。図２（ａ）は、第一の電極層及び絶縁層が基板の表面に対して、９０°で立ち上がっている状態であるが、図２（ｂ）のように、絶縁層の一部が基板の表面に対して、９０°で立ち上がっている状態でもよい。また、図２（ｃ）は、第一の電極層及び絶縁層が基板の表面に対して、９０°より大きい角度で立ち上がっている状態である。 In the present invention, the first electrode layer and the insulating layer preferably have a region rising at an angle of 60 ° or more with respect to the surface of the substrate, and this angle is more preferably 80 ° or more, and 90 °. The above is particularly preferable. Thereby, it becomes easy to define the distance (channel length) between the second electrode layer and the third electrode layer and the conductive layer. FIG. 2A shows a state in which the first electrode layer and the insulating layer are raised at 90 ° with respect to the surface of the substrate. As shown in FIG. 2B, a part of the insulating layer is a substrate. It may be in a state where it stands up at 90 ° with respect to the surface. FIG. 2C shows a state in which the first electrode layer and the insulating layer stand up at an angle larger than 90 ° with respect to the surface of the substrate.
また、第一の電極層は、図１９に示すように、オーバーハングしている構造であってもよい。このとき、第一の電極層は、図２０に示すように、基板上に導電性材料Ｂ及び導電性材料Ａを順次積層した後に、エッチングすることにより形成することができる。さらに、絶縁層は、ＣＶＤ法（図２０（ａ）参照）、陽極酸化法又は熱酸化法（図２０（ｂ）参照）を用いて、少なくとも第一の電極層上に形成することができる。なお、エッチングプロセスの具体例を以下に説明する。まず、導電性材料Ａの上にレジストをパターニング成膜し、導電性材料Ａを溶解する液に浸漬し、導電性材料Ａをパターニングする。次に、導電性材料Ｂを溶解する液に浸漬し、導電性材料Ｂをパターニングする。このとき、導電性材料Ｂをオーバーエッチングすることにより、オーバーハングしている構造を形成することができる。 Further, the first electrode layer may have an overhanging structure as shown in FIG. At this time, as shown in FIG. 20, the first electrode layer can be formed by sequentially laminating a conductive material B and a conductive material A on a substrate and then etching. Furthermore, the insulating layer can be formed on at least the first electrode layer by using a CVD method (see FIG. 20A), an anodic oxidation method, or a thermal oxidation method (see FIG. 20B). A specific example of the etching process will be described below. First, a resist film is formed on the conductive material A by patterning, immersed in a solution for dissolving the conductive material A, and the conductive material A is patterned. Next, the conductive material B is immersed in a solution for dissolving the conductive material B, and the conductive material B is patterned. At this time, an overhanging structure can be formed by overetching the conductive material B.
本発明の電子素子は、第二の電極層、第三の電極層及び導電層が同一の材料からなることが好ましい。これにより、第二の電極層、第三の電極層及び導電層を同時に形成することができるため、電子素子を簡便に製造することが可能となる。 In the electronic device of the present invention, the second electrode layer, the third electrode layer, and the conductive layer are preferably made of the same material. Thereby, since the second electrode layer, the third electrode layer, and the conductive layer can be formed at the same time, the electronic device can be easily manufactured.
本発明において、第二の電極層、第三の電極層及び導電層を形成する際には、蒸着、スパッタ、ＣＶＤ等の真空成膜プロセス、凸版を用いる印刷法、フレキソ印刷、孔版を用いる印刷法、スクリーン印刷、平版を用いる印刷法、オフセット印刷、凹版を用いる印刷法、グラビア印刷等の印刷プロセスを用いることができる。中でも、大面積化、プロセスタクトの向上が容易であることから、フレキソ印刷、スクリーン印刷、オフセット印刷、グラビア印刷等の有版印刷法が好ましい。 In the present invention, when the second electrode layer, the third electrode layer, and the conductive layer are formed, a vacuum film forming process such as vapor deposition, sputtering, and CVD, a printing method using relief printing, flexographic printing, and printing using stencil printing. Printing processes such as printing, screen printing, printing using a lithographic plate, offset printing, printing using an intaglio, and gravure printing can be used. Of these, plate printing methods such as flexographic printing, screen printing, offset printing, and gravure printing are preferred because they can easily increase the area and process tact.
本発明の電子素子は、半導体層、絶縁層、第一の電極層、第二の電極層、第三の電極層及び導電層の少なくとも一つが、塗布可能な材料からなることが好ましい。これにより、印刷プロセスを用いて、電子素子を製造することが可能となり、スパッタ等の真空成膜プロセスを用いる場合と比較して、製造コストを低減させることが可能となる。印刷プロセスとしては、凸版を用いる印刷法、フレキソ印刷、孔版を用いる印刷法、スクリーン印刷、平版を用いる印刷法、オフセット印刷、凹版を用いる印刷法、グラビア印刷、スピンコート法、ディッピング法、スプレーコート法、インクジェット法等を用いることができる。中でも、大面積化、プロセスタクトの向上が容易であることから、フレキソ印刷、スクリーン印刷、オフセット印刷、グラビア印刷等の有版印刷法が好ましい。 In the electronic device of the present invention, it is preferable that at least one of the semiconductor layer, the insulating layer, the first electrode layer, the second electrode layer, the third electrode layer, and the conductive layer is made of a coatable material. Thereby, it becomes possible to manufacture an electronic element using a printing process, and it becomes possible to reduce manufacturing cost compared with the case where vacuum film-forming processes, such as sputtering, are used. Printing processes include letterpress printing, flexographic printing, stencil printing, screen printing, planographic printing, offset printing, intaglio printing, gravure printing, spin coating, dipping, spray coating. Method, ink jet method and the like can be used. Of these, plate printing methods such as flexographic printing, screen printing, offset printing, and gravure printing are preferred because they can easily increase the area and process tact.
本発明において、第一の電極層、第二の電極層、第三の電極層及び導電層の塗工液としては、Ａｇ、Ａｕ等のナノ粒子を溶媒中に分散させた金属ナノ粒子分散液；ポリアセチレン系導電性高分子、ポリ（ｐ−フェニレン）及びその誘導体、ポリフェニレンビニレン及びその誘導体等のポリフェニレン系導電性高分子、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、ポリフラン及びその誘導体等の複素環系導電性高分子、ポリアニリン及びその誘導体等のイオン性導電性高分子等の一種以上を溶媒中に溶解又は分散させた溶液又は分散液を用いることができる。また、導電性高分子は、ドーパントをドーピングすることにより導電率を高くして用いてもよい。ドーパントとしては、ポリスルホン酸、ポリスチレンスルホン酸、ナフタレンスルホン酸、アルキルナフタレンスルホン酸等の蒸気圧の低い化合物を用いることが好ましい。 In the present invention, as the coating solution for the first electrode layer, the second electrode layer, the third electrode layer, and the conductive layer, a metal nanoparticle dispersion liquid in which nanoparticles such as Ag and Au are dispersed in a solvent Polyacetylene-based conductive polymers, poly (p-phenylene) and derivatives thereof, polyphenylene-based conductive polymers such as polyphenylene vinylene and derivatives thereof, polypyrrole and derivatives thereof, polythiophene and derivatives thereof, and heterocycles such as polyfuran and derivatives thereof A solution or dispersion obtained by dissolving or dispersing one or more ionic conductive polymers such as a conductive polymer, polyaniline and derivatives thereof in a solvent can be used. Further, the conductive polymer may be used with a higher conductivity by doping with a dopant. As the dopant, it is preferable to use a compound having a low vapor pressure such as polysulfonic acid, polystyrene sulfonic acid, naphthalene sulfonic acid, and alkyl naphthalene sulfonic acid.
本発明において、半導体層の塗工液としては、フルオレン及びその誘導体、フルオレノン及びその誘導体、ポリ（Ｎ−ビニルカルバゾール）誘導体、ポリグルタミン酸γ−カルバゾリルエチル誘導体、ポリビニルフェナントレン誘導体、ポリシラン誘導体、オキサゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体；モノアリールアミン、トリアリールアミン誘導体等のアリールアミン誘導体；ベンジジン誘導体、ジアリールメタン誘導体、トリアリールメタン誘導体、スチリルアントラセン誘導体、ピラゾリン誘導体、ジビニルベンゼン誘導体、ヒドラゾン誘導体、インデン誘導体、インデノン誘導体、ブタジエン誘導体；ピレン−ホルムアルデヒド、ポリビニルピレン等のピレン誘導体；α−フェニルスチルベン誘導体、ビススチルベン誘導体等のスチルベン誘導体；エナミン誘導体；ポリアルキルチオフェン等のチオフェン誘導体、ペンタセン、テトラセン、ビスアゾ系色素、トリスアゾ系色素、ポリアゾ系色素、トリアリールメタン系色素、チアジン系色素、オキサジン系色素、キサンテン系色素、シアニン系色素、スチリル系色素、ピリリウム系色素、キナクリドン系色素、インジゴ系色素、ペリレン系色素、多環キノン系色素、ビスベンズイミダゾール系色素、インダンスロン系色素、スクアリリウム系色素、アントラキノン系色素；銅フタロシアニン、チタニルフタロシアニン等のフタロシアニン系色素等の有機半導体材料の少なくとも一種を溶解させた溶液又は半導体材料、絶縁材料を溶解させた溶液中に有機半導体材料を分散させた分散液を用いることができる。 In the present invention, the semiconductor layer coating solution includes fluorene and derivatives thereof, fluorenone and derivatives thereof, poly (N-vinylcarbazole) derivatives, polyglutamic acid γ-carbazolylethyl derivatives, polyvinylphenanthrene derivatives, polysilane derivatives, oxazoles. Derivatives, oxadiazole derivatives, imidazole derivatives; arylamine derivatives such as monoarylamines and triarylamine derivatives; benzidine derivatives, diarylmethane derivatives, triarylmethane derivatives, styrylanthracene derivatives, pyrazoline derivatives, divinylbenzene derivatives, hydrazone derivatives, Indene derivatives, indenone derivatives, butadiene derivatives; pyrene derivatives such as pyrene-formaldehyde, polyvinylpyrene; α-phenylstilbene derivatives, biss Stilbene derivatives such as tilbene derivatives; enamine derivatives; thiophene derivatives such as polyalkylthiophene, pentacene, tetracene, bisazo dyes, trisazo dyes, polyazo dyes, triarylmethane dyes, thiazine dyes, oxazine dyes, xanthene dyes Dye, cyanine dye, styryl dye, pyrylium dye, quinacridone dye, indigo dye, perylene dye, polycyclic quinone dye, bisbenzimidazole dye, indanthrone dye, squarylium dye, anthraquinone dye Dye; using a solution in which at least one organic semiconductor material such as phthalocyanine dye such as copper phthalocyanine or titanyl phthalocyanine is dissolved, or a dispersion in which an organic semiconductor material is dispersed in a solution in which a semiconductor material or an insulating material is dissolved It can be.
本発明において、絶縁層の塗工液としては、ポリイミド樹脂、スチレン樹脂、ポリエチレン系樹脂、ポリプロピレン、塩化ビニル系樹脂、ポリエステルアルキド樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ポリビニルブチラール、ポリエーテル樹脂、ポリエステル樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂；ＰＦＡ、ＰＴＦＥ、ＰＶＤＦ等のフッ素系樹脂；パリレン樹脂；エポキシアクリレート、ウレタン−アクリレート等の光硬化性樹脂；プルラン、セルロース等の多糖類及びその誘導体等の有機絶縁材料を溶解させた溶液又は絶縁材料を溶解させた溶液中に有機絶縁材料を分散させた分散液を用いることができる。 In the present invention, as the coating liquid for the insulating layer, polyimide resin, styrene resin, polyethylene resin, polypropylene, vinyl chloride resin, polyester alkyd resin, polyamide, polyurethane, polycarbonate, polyarylate, polysulfone, diallyl phthalate resin, polyvinyl Butyral, polyether resin, polyester resin, acrylic resin, silicone resin, epoxy resin, phenol resin, urea resin, melamine resin; fluorine resin such as PFA, PTFE, PVDF; parylene resin; light such as epoxy acrylate, urethane-acrylate A curable resin: a solution in which an organic insulating material such as pullulan or cellulose and its derivatives are dissolved, or a dispersion in which an organic insulating material is dispersed in a solution in which an insulating material is dissolved can be used. .
また、本発明においては、塗布により、金属酸化物ゲル膜を形成し、これを熱処理することにより、無機絶縁材料からなる絶縁層を形成することができる。金属酸化物ゲル膜は、一般式
Ｍ（ＯＲ）ｎ 又は ＭＲ（ＯＲ'）ｎ−１
で表される金属アルコキシドを加水分解することにより形成することができる。金属アルコキシドは、加水分解性アルコキシドを有する限り、特に限定されない。Ｍは、２価以上の金属であり、Ｒ及びＲ'は、それぞれ独立に、アルキル基、フェニル基等であり、金属アルコキシドは、単独又は二種以上混合して使用することができる。このとき、金属Ｍは、周期表ＩＩＩｂ族又はＩＶ族に属する金属であることが好ましい。周期表ＩＩＩｂ族に属する金属としては、Ａｌ等が挙げられ、周期表ＩＶ族に属する金属としては、ＩＶａ族に属するＴｉ、Ｚｒ、ＩＶｂ族に属するＳｉ等が挙げられる。
In the present invention, a metal oxide gel film is formed by coating, and an insulating layer made of an inorganic insulating material can be formed by heat treatment. The metal oxide gel film has the general formula M (OR) n or MR (OR ′) n−1.
It can form by hydrolyzing the metal alkoxide represented by these. The metal alkoxide is not particularly limited as long as it has a hydrolyzable alkoxide. M is a divalent or higher metal, R and R ′ are each independently an alkyl group, a phenyl group or the like, and the metal alkoxides can be used alone or in combination of two or more. At this time, the metal M is preferably a metal belonging to Group IIIb or Group IV of the periodic table. Examples of the metal belonging to Group IIIb of the periodic table include Al, and examples of the metal belonging to Group IV of the periodic table include Ti, Zr, Si belonging to the IVb group, and the like.
本発明において、絶縁層の臨界表面張力は、４０ｍＮ／ｍ以下であることが好ましい。これにより、半導体の移動度を向上させることができる。 In the present invention, the critical surface tension of the insulating layer is preferably 40 mN / m or less. Thereby, the mobility of a semiconductor can be improved.
また、第二の電極層、第三電極層及び導電層の臨界表面張力は、絶縁層の臨界表面張力との差が小さいことが好ましく、絶縁層の臨界表面張力と同一であることがさらに好ましい。絶縁層と、第二の電極層、第三電極層及び導電層の臨界表面張力の差が大きい場合、その上に形成される半導体層が均質な薄膜になりにくいことがある。 Further, the critical surface tension of the second electrode layer, the third electrode layer, and the conductive layer is preferably small in difference from the critical surface tension of the insulating layer, and more preferably the same as the critical surface tension of the insulating layer. . When the difference in critical surface tension between the insulating layer, the second electrode layer, the third electrode layer, and the conductive layer is large, the semiconductor layer formed thereon may not be a homogeneous thin film.
また、第二の電極層、第三電極層及び導電層の臨界表面張力は、絶縁層と同様に、４０ｍＮ／ｍ以下であることが好ましい。このためには、例えば、特表２００５−５３４１９０号公報に開示されているＳＡＭ形成分子種のうち、少なくともその末端に撥水性の官能基を有するものを用いて、表面処理してもよい。 Moreover, it is preferable that the critical surface tension of a 2nd electrode layer, a 3rd electrode layer, and a conductive layer is 40 mN / m or less similarly to an insulating layer. For this purpose, surface treatment may be performed using, for example, a SAM-forming molecular species disclosed in JP-T-2005-534190 having a water-repellent functional group at least at its end.
また、特表２００５−５３４１９０号公報に開示されているＳＡＭ形成分子種は、絶縁層を表面処理することも可能である。これにより、半導体の移動度やＦＥＴ動作時の閾値電圧を制御することが可能となる。 The SAM-forming molecular species disclosed in JP 2005-534190 A can also surface-treat the insulating layer. This makes it possible to control the mobility of the semiconductor and the threshold voltage during FET operation.
本発明において、絶縁層は、ディッピング法を用いて形成されていることが好ましい。これにより、非常に簡便な方法で、膜厚ムラが少ない絶縁層を形成することが可能となる。 In the present invention, the insulating layer is preferably formed using a dipping method. Thereby, it is possible to form an insulating layer with little film thickness unevenness by a very simple method.
図３に、本発明で用いられるディッピング法の一例を示す。ここでは、第一の電極層がアレイ状に形成されている基板に、絶縁材料を溶解させた塗工液を、ディッピング法を用いて塗布する。図３に示すように、ディッピング法を用いると、基板を塗工液中に浸漬する際に、塗工液が第一の電極層上に均一に接触する。このとき、図３（ｂ）の方向に基板を引き上げることにより、チャネル１及び２（図１参照）に相当する第一の電極層の側壁上に、絶縁層をより均一に形成することが可能となる。
FIG. 3 shows an example of the dipping method used in the present invention. Here, a coating solution in which an insulating material is dissolved is applied to a substrate on which the first electrode layer is formed in an array using a dipping method. As shown in FIG. 3, when the dipping method is used, the coating liquid uniformly contacts the first electrode layer when the substrate is immersed in the coating liquid. At this time, by pulling up the substrate in the direction of FIG. 3B, the insulating layer can be more uniformly formed on the side wall of the first electrode layer corresponding to the
本発明において、絶縁層は、エネルギーが付与されることにより、少なくとも臨界表面張力が大きい高表面エネルギー領域及び臨界表面張力が小さい低表面エネルギー領域の二つの領域となる絶縁材料からなり、第二の電極層、第三の電極層及び導電層の少なくとも一つは、塗布可能な材料からなることが好ましい。これにより、絶縁層上に高精細にパターニングを行うことが可能となる。高表面エネルギー領域と、低表面エネルギー領域のパターン形状に従って、導電性材料を含有する液体を確実に付着させるためには、二つの領域の表面エネルギー差が１０ｍＮ／ｍ以上であることが好ましい。 In the present invention, the insulating layer is made of an insulating material that is provided with two regions of a high surface energy region having a large critical surface tension and a low surface energy region having a small critical surface tension when energy is applied thereto. At least one of the electrode layer, the third electrode layer, and the conductive layer is preferably made of a coatable material. This makes it possible to perform patterning on the insulating layer with high definition. In order to ensure that the liquid containing the conductive material adheres according to the pattern shapes of the high surface energy region and the low surface energy region, the difference in surface energy between the two regions is preferably 10 mN / m or more.
本発明において、臨界表面張力は、以下のように定義される。図４に、固体の表面で液滴が接触角θで平衡状態にある状態を示す。このとき、ヤングの式
γＳ＝γＳＬ＋γＬｃｏｓθ
が成立する。ここで、γＳは、固体の表面張力であり、γＳＬは、固体と液体の界面張力であり、γＬは、液体の表面張力である。表面張力は、表面エネルギーと実質的に同義であり、全く同じ値となる。ｃｏｓθ＝１の時、θ＝０°となり液体は、完全に濡れる。この時のγＬの値は、γＳ−γＳＬとなり、これをその固体の臨界表面張力γＣと呼ぶ。γＣは、表面張力のわかっている何種類かの液体を用いて、液体の表面張力と接触角の関係をプロットし（Ｚｉｓｍａｎプロット）、θ＝０°（ｃｏｓθ＝１）となる表面張力を求めることにより、得られる。γＣが大きい固体の表面には、液体が濡れやすく（親液性）、γＣが小さい固体の表面には、液体が濡れにくい（疎液性）。
In the present invention, the critical surface tension is defined as follows. FIG. 4 shows a state where the droplet is in an equilibrium state at the contact angle θ on the surface of the solid. At this time, Young's equation γ S = γ SL + γ L cos θ
Is established. Here, γ S is the surface tension of the solid, γ SL is the interfacial tension between the solid and the liquid, and γ L is the surface tension of the liquid. The surface tension is substantially synonymous with the surface energy and has exactly the same value. When cos θ = 1, θ = 0 ° and the liquid is completely wetted. The value of γ L at this time is γ S -γ SL , which is called the critical surface tension γ C of the solid. γ C plots the relationship between the surface tension of the liquid and the contact angle (Zisman plot) using several types of liquids whose surface tension is known, and the surface tension at which θ = 0 ° (cos θ = 1) is obtained. It is obtained by seeking. On the surface of the gamma C is large solids, is wettable liquid (lyophilic), on the surface of the gamma C is small solid, liquid does not easily wetted (lyophobic).
図５に、本発明の電子素子の製造方法の一例を示す。ここでは、低表面エネルギー領域となっている絶縁層上に、エネルギーを付与し、局所的に高表面エネルギー領域とした後に、インクジェット法を用いて、導電性材料を含む液体を高表面エネルギー領域に塗布する。このとき、第一の電極層の側面部は、エネルギーが付与されにくいため、低表面エネルギー領域となり、導電性材料が付着しにくい。このため、第一の電極層の膜厚によって、第二の電極層と導電層及び第三の電極と導電層の距離が制御することができる。 In FIG. 5, an example of the manufacturing method of the electronic device of this invention is shown. Here, after applying energy on the insulating layer that is in the low surface energy region to locally make the high surface energy region, the liquid containing the conductive material is made into the high surface energy region by using an inkjet method. Apply. At this time, since the side surface portion of the first electrode layer is difficult to apply energy, it becomes a low surface energy region and the conductive material hardly adheres. For this reason, the distance between the second electrode layer and the conductive layer and the third electrode and the conductive layer can be controlled by the film thickness of the first electrode layer.
また、本発明においては、低表面エネルギー領域の臨界表面張力は、４０ｍＮ／ｍ以下であることが好ましい。これにより、半導体層の移動度を高くすることができると共に、低表面エネルギー部の疎液性が十分になり、絶縁層上に良好なパターニングを行うことが可能となる。 In the present invention, the critical surface tension in the low surface energy region is preferably 40 mN / m or less. As a result, the mobility of the semiconductor layer can be increased, and the lyophobic property of the low surface energy portion is sufficient, so that good patterning can be performed on the insulating layer.
図６に、半導体層の移動度と絶縁層の臨界表面張力の関係を示す。なお、このプロットは、構造式（１） FIG. 6 shows the relationship between the mobility of the semiconductor layer and the critical surface tension of the insulating layer. This plot is represented by the structural formula (1)
また、本発明において、絶縁層は、少なくとも第一の材料と第二の材料からなり、第二の材料と比較してエネルギーの付与による臨界表面張力の変化が大きい第一の材料と、臨界表面張力を変化させること以外の機能を有する第二の材料から構成されていることが好ましい。これにより、臨界表面張力を変化させる機能を確実に発現することが可能となる。すなわち、エネルギーを付与することにより形成される高表面エネルギー領域と低表面エネルギー領域の臨界表面張力の差を大きくすることが可能となり、絶縁層上に高精細にパターニングすることが可能となる。さらに、絶縁層は、膜厚方向に材料の構成比の分布を有し、表面における第一の材料の濃度が第二の材料の濃度よりも高いことが好ましく、表面における第一の材料の濃度が１００％であることがさらに好ましい。また、第二の材料は、体積固有抵抗が１×１０１３Ω・ｃｍ以上であることが好ましい。 In the present invention, the insulating layer is composed of at least a first material and a second material, and has a critical surface tension that has a large change in critical surface tension due to energy application compared to the second material, It is preferable that the second material has a function other than changing the tension. As a result, the function of changing the critical surface tension can be surely expressed. That is, it is possible to increase the difference in critical surface tension between the high surface energy region and the low surface energy region formed by applying energy, and patterning can be performed on the insulating layer with high definition. Further, the insulating layer has a distribution of the composition ratio of the material in the film thickness direction, and the concentration of the first material on the surface is preferably higher than the concentration of the second material, and the concentration of the first material on the surface Is more preferably 100%. The second material preferably has a volume resistivity of 1 × 10 13 Ω · cm or more.
図７に、材料の構成比が膜厚方向に対して変化する層を示す。図７（ａ）の構造は、第二の材料からなる層及び第一の材料からなる層を順次基板に形成することにより、作製することが可能である。作製方法としては、真空蒸着等の真空プロセス、溶媒を用いた塗布プロセスを用いることが可能である。図７（ｂ）の構造は、第一の材料と第二の材料を混合した溶液を基板に塗布、乾燥することにより、作製することが可能である。これは、第一の材料の極性が第二の材料と比較して小さい場合、第一の材料の分子量が第二の材料と比較して小さい場合等では、乾燥時に溶媒が蒸発するまでの間に、第一の材料が表面側に移行しやすいためである。なお、塗布プロセスを用いた場合は、第一の材料からなる層と第二の材料からなる層が界面で明確に分離されない場合が多いが、本発明においては、表面における第一の材料の濃度が第二の材料の濃度よりも高ければ、適用することが可能である。また、図７（ｃ）〜（ｅ）の構造は、膜厚方向に対して、所定の濃度分布で第一の材料及び第二の材料が混在している状態を示す。 FIG. 7 shows a layer in which the material composition ratio changes in the film thickness direction. The structure of FIG. 7A can be manufactured by sequentially forming a layer made of the second material and a layer made of the first material on the substrate. As a manufacturing method, a vacuum process such as vacuum vapor deposition or a coating process using a solvent can be used. The structure shown in FIG. 7B can be manufactured by applying a solution obtained by mixing the first material and the second material to the substrate and drying it. This is because when the polarity of the first material is smaller than that of the second material, or when the molecular weight of the first material is smaller than that of the second material, the time until the solvent evaporates during drying. In addition, this is because the first material easily moves to the surface side. When the coating process is used, the layer made of the first material and the layer made of the second material are often not clearly separated at the interface, but in the present invention, the concentration of the first material on the surface Is higher than the concentration of the second material, it can be applied. 7C to 7E show a state in which the first material and the second material are mixed in a predetermined concentration distribution in the film thickness direction.
なお、３種類以上の材料から構成されている絶縁層は、３層以上の積層構造であってもよいし、膜厚方向に対して所定の濃度分布で３種類以上の材料が混在していてもよい。 The insulating layer composed of three or more types of materials may have a laminated structure of three or more layers, or three or more types of materials are mixed in a predetermined concentration distribution in the film thickness direction. Also good.
また、本発明において、絶縁層は、ポリイミド材料を含有することが好ましく、第一の材料が、側鎖に疎水性基を有するポリイミド材料であることがさらに好ましい。ポリイミド材料は、耐溶剤性及び耐熱性に優れるため、第一の材料上に半導体層を形成する際に、溶媒による膨潤や焼成時の温度変化によるクラックの発生を抑制することができる。したがって、信頼性の高い電子素子を作製することが可能となる。 In the present invention, the insulating layer preferably contains a polyimide material, and the first material is more preferably a polyimide material having a hydrophobic group in the side chain. Since the polyimide material is excellent in solvent resistance and heat resistance, when the semiconductor layer is formed on the first material, it is possible to suppress the occurrence of cracks due to swelling due to the solvent and temperature changes during firing. Therefore, a highly reliable electronic element can be manufactured.
側鎖に疎水性基を有するポリイミド材料としては、特開２００２−１６２６３０号公報、特開２００３−９６０３４号公報、特開２００３−２６７９８２号公報等に記載されている材料を用いることができる。また、疎水性基の主鎖骨格を構成するテトラカルボン酸二無水物については、脂肪族系、脂環式、芳香族系等の種々の材料を用いることが可能である。具体的には、ピロメリット酸二無水物、シクロブタンテトラカルボン酸二無水物、ブタンテトラカルボン酸二無水物等が挙げられる。この他に、特開平１１−１９３３４５号公報、特開平１１−１９３３４６号公報、特開平１１−１９３３４７号公報等に記載されている材料も用いることができる。 As the polyimide material having a hydrophobic group in the side chain, materials described in JP-A No. 2002-162630, JP-A No. 2003-96034, JP-A No. 2003-267982 and the like can be used. Further, for the tetracarboxylic dianhydride constituting the main chain skeleton of the hydrophobic group, various materials such as aliphatic, alicyclic, and aromatic can be used. Specific examples include pyromellitic dianhydride, cyclobutanetetracarboxylic dianhydride, butanetetracarboxylic dianhydride, and the like. In addition, materials described in JP-A-11-193345, JP-A-11-193346, JP-A-11-193347, and the like can also be used.
また、本発明において、臨界表面張力を変化させる際に用いられるエネルギーは、紫外線であることが好ましい。これにより、大気中で操作することができ、高い解像度が得られ、絶縁層の内部のダメージを抑制することができる。 In the present invention, the energy used for changing the critical surface tension is preferably ultraviolet rays. Thereby, it can operate in air | atmosphere, a high resolution is obtained, and the damage inside an insulating layer can be suppressed.
本発明において、第二の電極層、第三の電極層及び導電層の少なくとも一つは、２種以上の材料からなり、２種以上の材料の構成比は、膜厚方向に対して変化することが好ましい。これにより、第二の電極層、第三の電極層及び導電層の仕事関数を容易に制御することができる。第二の電極層、第三の電極層及び導電層が第一の材料及び第二の材料からなる場合は、図７に示す層とすることができる。 In the present invention, at least one of the second electrode layer, the third electrode layer, and the conductive layer is composed of two or more materials, and the composition ratio of the two or more materials changes with respect to the film thickness direction. It is preferable. Thereby, the work functions of the second electrode layer, the third electrode layer, and the conductive layer can be easily controlled. When the second electrode layer, the third electrode layer, and the conductive layer are made of the first material and the second material, the layers shown in FIG. 7 can be obtained.
なお、半導体層と、第二の電極層、第三の電極層及び導電層が接する領域では、半導体材料と導電性材料の仕事関数の整合が必要となる。特に、ｎ型の半導体材料とｐ型の半導体材料が一枚の基板上に共存する場合、以下のような問題が生じることがある。すなわち、ｎ型の半導体材料を用いる場合、導電性材料の仕事関数が半導体材料の仕事関数よりも大きいと、導電性材料から半導体材料へのキャリアの注入が妨げられ、逆に、ｐ型の半導体材料を用いる場合、導電性材料の仕事関数が半導体材料の仕事関数よりも小さい場合、導電性材料から半導体材料へのキャリアの注入が妨げられる。したがって、キャリアの注入が妨げられないようにするためには、二種以上の導電性材料を用いる必要があるが、ｐ型の半導体材料へのキャリアの注入が妨げられないように、ｐ型の半導体材料よりも仕事関数が大きい導電性材料を用いて、第二の電極層、第三の電極層及び導電層を形成した後、ｎ型の半導体材料よりも仕事関数が小さい導電性材料を、ｎ型の半導体材料と接触する領域に積層することが好ましい。 Note that in the region where the semiconductor layer is in contact with the second electrode layer, the third electrode layer, and the conductive layer, the work functions of the semiconductor material and the conductive material must be matched. In particular, when an n-type semiconductor material and a p-type semiconductor material coexist on a single substrate, the following problems may occur. That is, when an n-type semiconductor material is used, if the work function of the conductive material is larger than the work function of the semiconductor material, the injection of carriers from the conductive material to the semiconductor material is hindered. When a material is used, carrier injection from the conductive material to the semiconductor material is prevented when the work function of the conductive material is smaller than that of the semiconductor material. Therefore, in order to prevent the carrier injection from being hindered, it is necessary to use two or more kinds of conductive materials. However, in order to prevent the carrier injection into the p-type semiconductor material, the p-type After forming the second electrode layer, the third electrode layer, and the conductive layer using a conductive material having a work function larger than that of the semiconductor material, a conductive material having a work function smaller than that of the n-type semiconductor material is obtained. It is preferable to stack in a region in contact with the n-type semiconductor material.
本発明において、ｐ型の半導体材料を用いて半導体層を形成する場合、第二の電極層、第三の電極層及び導電層の表面部は、Ａｇ、Ａｕ、Ｐｔ等の仕事関数が大きい導電性材料で形成されていることが好ましい。また、ｎ型の半導体材料を用いて半導体層を形成する場合、第二の電極層、第三の電極層及び導電層の表面部は、Ｍｇ、Ａｌ、Ｃｒ等の仕事関数が小さい導電性材料で形成されていることが好ましい。 In the present invention, when a semiconductor layer is formed using a p-type semiconductor material, the surface portions of the second electrode layer, the third electrode layer, and the conductive layer are electrically conductive such as Ag, Au, and Pt. It is preferable that it is made of a conductive material. In addition, when the semiconductor layer is formed using an n-type semiconductor material, the second electrode layer, the third electrode layer, and the surface portion of the conductive layer are made of a conductive material having a low work function such as Mg, Al, or Cr. It is preferable that it is formed.
本発明において、第二の電極層、第三の電極層及び導電層の少なくとも一つは、表面が電解メッキされていることが好ましい。電解メッキは、電圧が印加されている領域に選択的に導電性材料を形成することができるため、基板が伸縮又は変形した場合においても、高度な位置合わせのプロセスを必要とせず、非常に簡便なプロセスとすることが可能である。例えば、Ａｕ薄膜を形成した後に、所望の部位にＣｒ薄膜を積層する場合には、図８に示す方法を用いることができる。なお、この方法は、基板上に、４個の電子素子をアレイ状に並べ、各々の電子素子を配線する場合の作製方法である。まず、第二の電極層、第三の電極層及び導電層を、Ａｕナノ粒子分散液を用いて、インクジェット法によりパターニングする（図８（ａ）参照）次に、Ａｕより仕事関数が低い層を形成する必要がある部位のみを陰極に接続して、Ｃｒの電解メッキ液中に基板を浸漬させ、所望の部位のみにＣｒ薄膜を積層成膜する。（図８（ｂ）参照）。さらに、Ａｇナノ粒子分散液を用いて、インクジェット法により、電子素子間の配線電極をパターニングする。（図８（ｃ）参照）。 In the present invention, the surface of at least one of the second electrode layer, the third electrode layer, and the conductive layer is preferably electroplated. Electrolytic plating can form a conductive material selectively in the area where voltage is applied, so even if the substrate is stretched or deformed, it does not require an advanced alignment process and is very simple. It can be a simple process. For example, when the Cr thin film is laminated at a desired site after the Au thin film is formed, the method shown in FIG. 8 can be used. This method is a manufacturing method in which four electronic elements are arranged in an array on a substrate and each electronic element is wired. First, the second electrode layer, the third electrode layer, and the conductive layer are patterned by an inkjet method using an Au nanoparticle dispersion (see FIG. 8A). Next, a layer having a work function lower than that of Au Only the site where the metal needs to be formed is connected to the cathode, the substrate is immersed in the electrolytic plating solution of Cr, and a Cr thin film is deposited only on the desired site. (See FIG. 8B). Furthermore, the wiring electrode between electronic elements is patterned by the inkjet method using Ag nanoparticle dispersion liquid. (See FIG. 8 (c)).
本発明の演算装置は、本発明の電子素子又は電流制御装置を有する。したがって、高速応答することが可能な演算装置を低コストで作製することが可能となる。 The arithmetic device of the present invention has the electronic element or the current control device of the present invention. Therefore, it is possible to manufacture an arithmetic device capable of high-speed response at low cost.
図９に、本発明の演算装置の構成例を示す。Ｐ−ｃｈ及びＮ−ｃｈは、それぞれ正孔輸送材を用いたトランジスタ及び電子輸送材を用いたトランジスタを示している。ここで、Ｖｉｎに＋５Ｖを印加した場合、Ｎ−ｃｈは、ＯＮとなるものの、Ｐ−ｃｈは、ＯＦＦとなり、Ｖｏｕｔは、０Ｖとなる。また、Ｖｉｎが０Ｖである時は、Ｎ−ｃｈは、ＯＦＦとなり、Ｖｄｄは、＋５Ｖであるため、Ｐ−ｃｈのゲート電極及びソース電極の間の電位差は、５Ｖとなり、Ｖｏｕｔは、＋５Ｖが出力される。このように、ＶｉｎとＶｏｕｔの電位が反転するため、図９の回路は、インバータ回路として適用することが可能である。さらに、このインバータ回路を、ＡＮＤ回路、ＮＡＮＤ回路、ＮＯＲ回路等の演算回路と組み合わせることにより、制御装置を作製することができる。 FIG. 9 shows a configuration example of the arithmetic device of the present invention. P-ch and N-ch indicate a transistor using a hole transport material and a transistor using an electron transport material, respectively. Here, the case of applying the + 5V to V in, N-ch, although the ON, P-ch is OFF becomes, V out becomes 0V. When V in is 0 V, N-ch is OFF and V dd is +5 V. Therefore , the potential difference between the gate electrode and the source electrode of P-ch is 5 V, and V out is + 5V is output. Thus, the potential of the V in and V out is inverted, the circuit of FIG. 9, can be applied as an inverter circuit. Furthermore, a control device can be manufactured by combining this inverter circuit with an arithmetic circuit such as an AND circuit, a NAND circuit, or a NOR circuit.
本発明の表示装置の第一の実施形態は、対向して設けられている二つの基板の対向する面の一つに形成されている電極間の電圧の変化によって表示を行い、本発明の電子素子又は電流制御装置が画素スイッチングに用いられている。したがって、低コストで高速応答が可能な表示装置を作製することが可能となる。このような表示装置としては、液晶表示装置、電気泳動表示装置、プラズマ表示装置等が挙げられる。 In the first embodiment of the display device of the present invention, display is performed by a change in voltage between electrodes formed on one of opposing surfaces of two substrates provided to face each other, and the electronic device of the present invention is displayed. Elements or current control devices are used for pixel switching. Therefore, a display device capable of high-speed response at low cost can be manufactured. Examples of such a display device include a liquid crystal display device, an electrophoretic display device, and a plasma display device.
図１０に、液晶表示装置の構成例を示す。階調信号線からは、各々の画素の階調にしたがって、電圧が印加されている。走査線からは、１ライン毎に順次ＯＮ／ＯＦＦの信号電圧が印加され、一画面の走査が終了した後、次画面の走査が開始される。動画対応の場合、この間隔は、５０Ｈｚ以上（１／５０秒以下）であることが望ましい。コンデンサは、一画面から次画面の走査に移るまでの時間、階調信号の電圧を充電し、液晶セルに電圧を印加する機能を有する。 FIG. 10 shows a configuration example of a liquid crystal display device. A voltage is applied from the gradation signal line according to the gradation of each pixel. From the scanning line, an ON / OFF signal voltage is sequentially applied for each line, and after the scanning of one screen is completed, the scanning of the next screen is started. In the case of video support, this interval is preferably 50 Hz or more (1/50 second or less). The capacitor has a function of charging the voltage of the gradation signal and applying the voltage to the liquid crystal cell for the time from the transition from one screen to the next screen.
本発明の表示装置の第二の実施形態は、対向して設けられている二つの基板の対向する面の一つに形成されている電極間に流れる電流によって表示を行い、本発明の電子素子又は電流制御装置が画素スイッチング又は画素駆動に用いられている。したがって、低コストで高速応答が可能な表示装置を作製することが可能となる。このような表示素子としては、ＥＬ表示装置、エレクトロクロミック表示装置、エレクトロデポジション表示装置等が挙げられる。 According to a second embodiment of the display device of the present invention, display is performed by a current flowing between electrodes formed on one of opposing surfaces of two substrates provided to face each other, and the electronic device of the present invention Alternatively, a current control device is used for pixel switching or pixel driving. Therefore, a display device capable of high-speed response at low cost can be manufactured. Examples of such display elements include EL display devices, electrochromic display devices, and electrodeposition display devices.
図１１に、ＥＬ表示装置の１画素を取り出した構成例を示す。走査線から画素スイッチング用ＴＦＴに電圧が印加されると、コンデンサに電荷が充電され、画素駆動用ＴＦＴの第一の電極Ｇに電圧が印加され、電流供給線から電流がＥＬ素子に供給され、発光する。コンデンサは、一画面から次画面の走査に移るまでの時間、電荷が充電されるため、画素駆動用ＴＦＴは、ＯＮ状態となり、ＥＬ素子の発光が継続する。 FIG. 11 shows a configuration example in which one pixel of the EL display device is taken out. When a voltage is applied from the scanning line to the pixel switching TFT, the capacitor is charged, a voltage is applied to the first electrode G of the pixel driving TFT, and a current is supplied from the current supply line to the EL element. Emits light. Since the capacitor is charged for the time required to move from one screen to the next screen, the pixel driving TFT is turned on and the EL element continues to emit light.
（実施例１）
図１に示すような装置構成の電子素子を作製した。具体的には、ガラス基板上に、Ａｌからなる第一の電極層を、ウェットエッチングにより、幅５０μｍでパターニングした後、パリレンＣからなる絶縁層を、ＣＶＤにより、膜厚４００ｎｍで成膜した。次に、Ａｕからなる第二の電極層、Ａｕからなる第三の電極層及びＡｕからなる導電層を、蒸着により、成膜した。さらに、構造式（１）で表される有機半導体材料（移動度１．２×１０−３ｃｍ２／Ｖ・秒）からなる半導体層を成膜した。得られた電子素子のチャネル長（チャネル１側及びチャネル２側の合計）は、１．９μｍであった。
(Example 1)
An electronic device having a device configuration as shown in FIG. 1 was produced. Specifically, after a first electrode layer made of Al was patterned on a glass substrate with a width of 50 μm by wet etching, an insulating layer made of Parylene C was formed by CVD to a film thickness of 400 nm. Next, a second electrode layer made of Au, a third electrode layer made of Au, and a conductive layer made of Au were formed by vapor deposition. Furthermore, a semiconductor layer made of an organic semiconductor material (mobility 1.2 × 10 −3 cm 2 / V · sec) represented by the structural formula (1) was formed. The obtained electronic element had a channel length (total of
第一の電圧制御デバイスの電圧Ｖｇを＋８〜−１６Ｖ、第二の電圧制御デバイスの電圧Ｖｄｓを−１６Ｖとして、各々の電圧を印加した時に流れる電流Ｉｄｓを測定することにより、静特性評価を行った。図１２に、評価結果を示す。ここから、Ｖｇ＝Ｖｄｓ＝−１６Ｖの時に、Ｉｄｓが３．７７×１０−６Ａとなり、Ｖｇが＋８〜−１６Ｖの範囲で、ＯＮ／ＯＦＦ比として、４桁が得られることが判る。 By measuring the current I ds flowing when each voltage is applied with the voltage V g of the first voltage control device being +8 to −16 V and the voltage V ds of the second voltage control device being −16 V, static characteristics are obtained. Evaluation was performed. FIG. 12 shows the evaluation results. From this, when V g = V ds = −16 V, I ds is 3.77 × 10 −6 A, and V g is in the range of +8 to −16 V, and 4 digits are obtained as the ON / OFF ratio. I understand.
Ｖｇを＋６〜−１０Ｖ（ｓｉｎ波）、Ｖｄｓを−８Ｖとし、第一の電圧制御デバイスの周波数を０．５〜５０ｋＨｚとして、各々の電圧を印加した時に流れる電流Ｉｄｓを測定することにより、動特性評価を行った。周波数が０．５ｋＨｚの時に得られたゲインを１とし、これが−３ｄｂとなる時の周波数を遮断周波数とした。図１３に、評価結果を示す。ここから、２５ｋＨｚ以上の遮断周波数が得られていることがわかる。本検討における、各々のパラメータから計算される遮断周波数ｆｃは、ゲート電極（第一の電極層）が他の電極との重なりが無いことを前提とした前述の式（１）
ｆｃ＝μＶｄｓ／２πＬ２
より、約４０ｋＨｚと推定される。したがって、実際のデバイス上では、導電層と第一の電極層は、５０μｍの重なりがあるにも関わらず、第一の電極層と他の電極層の重なりが無い場合の遮断周波数ｆｃに近い値が得られている。なお、重なりがある場合の遮断周波数ｆｃは、重なり幅をＤとした時、式
ｆｃ＝μＶｄｓ／２πＬ（Ｄ＋Ｌ）
で表され、Ｄが大きい程、寄生容量が大きくなることを意味する。
（実施例２）
実施例１の絶縁層をポリイミド材料Ｘ４９１（チッソ社製）とし、図５のプロセスで第二の電極層、第三の電極層及び導電層を成膜した以外は、実施例１と同様にして、電子素子を作製した。
V g is set to +6 to −10 V (sin wave), V ds is set to −8 V, the frequency of the first voltage control device is set to 0.5 to 50 kHz, and the current I ds that flows when each voltage is applied is measured. Thus, dynamic characteristics were evaluated. The gain obtained when the frequency was 0.5 kHz was 1, and the frequency when this was −3 db was defined as the cutoff frequency. FIG. 13 shows the evaluation results. From this, it can be seen that a cutoff frequency of 25 kHz or more is obtained. In this study, the cutoff frequency f c which is calculated from each parameter, the above equations that the gate electrode (first electrode layer) on the assumption that there is no overlap between the other electrodes (1)
f c = μV ds / 2πL 2
Therefore, it is estimated to be about 40 kHz. Thus, in the actual device, the conductive layer and the first electrode layer, despite the overlap of 50 [mu] m, close to the cutoff frequency f c of the case overlap the first electrode layer and the other electrode layer is not The value is obtained. The cut-off frequency f c when there is an overlap is expressed by the following formula: f c = μV ds / 2πL (D + L) where D is the overlap width
It means that as D increases, the parasitic capacitance increases.
(Example 2)
The insulating layer of Example 1 was made of polyimide material X491 (manufactured by Chisso Corporation), and the second electrode layer, the third electrode layer and the conductive layer were formed by the process of FIG. An electronic device was produced.
以下、上記のプロセスを具体的に説明する。第二の電極層、第三の電極層及び導電層に相当する形状の露光マスクを用いて、波長２５０ｎｍにおける照射エネルギーが９Ｊ／ｃｍ２のＵＶを絶縁層に照射した。次に、Ａｇナノ粒子分散液（住友電気工業社製）を用いて、Ａｇからなる第二の電極層、Ａｇからなる第三の電極層及びＡｇからなる導電層を成膜した後、市販のＡｇエッチング液に浸漬することによりエッチングした。得られた電子素子のチャネル長（チャネル１側及びチャネル２側の合計）は、２．７μｍであった。
The above process will be specifically described below. The insulating layer was irradiated with UV having an irradiation energy of 9 J / cm 2 at a wavelength of 250 nm using an exposure mask having a shape corresponding to the second electrode layer, the third electrode layer, and the conductive layer. Next, after forming a second electrode layer made of Ag, a third electrode layer made of Ag, and a conductive layer made of Ag using an Ag nanoparticle dispersion (manufactured by Sumitomo Electric Industries, Ltd.), a commercially available It etched by being immersed in Ag etching liquid. The obtained electronic device had a channel length (total of the
実施例１と同様に、静特性評価を行った。図１４に、評価結果を示す。
（実施例３）
図１に示すような装置構成の電子素子を作製した。具体的には、ガラス基板上に、Ａｌからなる第一の電極層を、ウェットエッチングにより、幅９μｍでパターニングした後、パリレンＣからなる絶縁層を、ＣＶＤにより、膜厚３７０ｎｍで成膜した。次に、Ａｕからなる第二の電極層、Ａｕからなる第三の電極層及びＡｕからなる導電層を、蒸着により、成膜した。さらに、ペンタセン（移動度４．５×１０−２ｃｍ２／Ｖ・秒）からなる半導体層を成膜した。得られた電子素子のチャネル長（チャネル１側及びチャネル２側の合計）は、２．９５μｍであった。
In the same manner as in Example 1, the static characteristics were evaluated. FIG. 14 shows the evaluation results.
(Example 3)
An electronic device having a device configuration as shown in FIG. 1 was produced. Specifically, a first electrode layer made of Al was patterned on a glass substrate with a width of 9 μm by wet etching, and then an insulating layer made of parylene C was formed to a thickness of 370 nm by CVD. Next, a second electrode layer made of Au, a third electrode layer made of Au, and a conductive layer made of Au were formed by vapor deposition. Further, a semiconductor layer made of pentacene (mobility 4.5 × 10 −2 cm 2 / V · second) was formed. The obtained electronic device had a channel length (total of
第一の電圧制御デバイスの電圧Ｖｇを＋６〜−１６Ｖ、第二の電圧制御デバイスの電圧Ｖｄｓを−１６Ｖとして、各々の電圧を印加した時に流れる電流Ｉｄｓを測定することにより、静特性評価を行った。図１５に、評価結果を示す。ここから、Ｖｇ＝Ｖｄｓ＝−１６Ｖの時に、Ｉｄｓが５．６８×１０−５Ａとなり、Ｖｇが＋６〜−１６Ｖの範囲で、ＯＮ／ＯＦＦ比として、１０３オーダーが得られることが判る。 By measuring the current I ds flowing when each voltage is applied with the voltage V g of the first voltage control device being +6 to −16 V and the voltage V ds of the second voltage control device being −16 V, static characteristics are obtained. Evaluation was performed. FIG. 15 shows the evaluation results. From this, when V g = V ds = −16 V, I ds becomes 5.68 × 10 −5 A, and an ON / OFF ratio of 10 3 orders is obtained when V g is in the range of +6 to −16 V. I understand that.
Ｖｇを−８〜−１４Ｖ（ｓｉｎ波）、Ｖｄｓを−１５Ｖとし、第一の電圧制御デバイスの周波数を１〜８００ｋＨｚとして、各々の電圧を印加した時に流れる電流Ｉｄｓを測定することにより、動特性評価を行った。周波数が１ｋＨｚの時に得られたゲインを１とし、これが−３ｄｂとなる時の周波数を遮断周波数とした。図１６に、評価結果を示す。ここから、７００ｋＨｚ以上の遮断周波数が得られていることがわかる。
（実施例４）
図２１に示す電子素子を作製した。具体的には、ガラス基板上に、Ａｌからなる第一の電極層を、ウェットエッチングにより、幅９μｍでパターニングした後、ＳｉＯ２からなる絶縁層を、ＣＶＤにより、膜厚１８０ｎｍで成膜した。次に、アモルファスシリコンからなる半導体層を成膜し、最後にＡｌからなる第二の電極層、第三の電極層及び導電層を成膜した。これをサンプルＡとした。
By measuring the current I ds that flows when each voltage is applied with V g being −8 to −14 V (sin wave), V ds being −15 V, and the frequency of the first voltage control device being 1 to 800 kHz. The dynamic characteristics were evaluated. The gain obtained when the frequency was 1 kHz was set to 1, and the frequency at which this was −3 db was set as the cutoff frequency. FIG. 16 shows the evaluation results. From this, it can be seen that a cutoff frequency of 700 kHz or more is obtained.
Example 4
The electronic device shown in FIG. 21 was produced. Specifically, a first electrode layer made of Al was patterned on a glass substrate with a width of 9 μm by wet etching, and then an insulating layer made of SiO 2 was formed with a film thickness of 180 nm by CVD. Next, a semiconductor layer made of amorphous silicon was formed, and finally a second electrode layer, a third electrode layer, and a conductive layer made of Al were formed. This was designated as sample A.
同様に、図１に示す電子素子を作製した。具体的には、ガラス基板上に、Ａｌからなる第一の電極層を、ウェットエッチングにより、幅９μｍでパターニングした後、ＳｉＯ２からなる絶縁層を、ＣＶＤにより、膜厚１８０ｎｍで成膜した。次に、Ａｌからなる第二の電極層、第三の電極層及び導電層を成膜し、最後にアモルファスシリコンからなる半導体層を成膜した。これをサンプルＢとした。 Similarly, the electronic device shown in FIG. 1 was produced. Specifically, a first electrode layer made of Al was patterned on a glass substrate with a width of 9 μm by wet etching, and then an insulating layer made of SiO 2 was formed with a film thickness of 180 nm by CVD. Next, a second electrode layer made of Al, a third electrode layer, and a conductive layer were formed, and finally a semiconductor layer made of amorphous silicon was formed. This was designated as Sample B.
このサンプルＡとサンプルＢについて、それぞれ第一の電極層と第三の電極層の間の容量を測定し、サンプルＢに対するサンプルＡの容量比を算出したところ、０．９２となった。このことから、サンプルＡの方がやや小さい寄生容量を有することがわかった。
（参考例１）
実施例２の露光マスクと略同一パターンを有する印刷版を用い、スクリーン印刷法により、第二の電極層、第三の電極層、導電層を成膜した以外は、実施例２と同様にして、電子素子を作製した。Ａｇ成膜後のパターン形状と、露光マスクのパターンの比較を行い、光学顕微鏡でドットゲイン（図１７参照）を測定したところ、最大で６μｍであることを確認した。
（参考例２）
ＵＶ照射を行わずに、実施例２の露光マスクと同一パターンのスクリーン印刷版を用いて、第二の電極層、第三の電極層及び導電層を成膜した以外は、実施例２と同様にして、電子素子を作製した。Ａｇ成膜後のパターン形状と、スクリーン印刷版のパターンの比較を行い、光学顕微鏡でドットゲイン（図１８参照）を測定したところ、最大で２０μｍであることを確認した。
For Sample A and Sample B, the capacity between the first electrode layer and the third electrode layer was measured, and the capacity ratio of Sample A to Sample B was calculated to be 0.92. From this, it was found that Sample A has a slightly smaller parasitic capacitance.
(Reference Example 1)
Except that the second electrode layer, the third electrode layer, and the conductive layer were formed by screen printing using a printing plate having substantially the same pattern as the exposure mask of Example 2, the same as in Example 2 An electronic device was produced. The pattern shape after the Ag film formation was compared with the pattern of the exposure mask, and the dot gain (see FIG. 17) was measured with an optical microscope, and it was confirmed that the maximum was 6 μm.
(Reference Example 2)
Same as Example 2 except that the second electrode layer, the third electrode layer and the conductive layer were formed using a screen printing plate having the same pattern as the exposure mask of Example 2 without performing UV irradiation. Thus, an electronic device was produced. The pattern shape after the Ag film formation was compared with the pattern of the screen printing plate, and the dot gain (see FIG. 18) was measured with an optical microscope, and it was confirmed that the maximum was 20 μm.
Claims (13)
少なくとも該第一の電極層上に、絶縁層が形成されており、
該第一の電極層が形成されている領域に形成された絶縁層上に、導電層が形成されており、
該基板上の該第一の電極層が形成されていない領域の該第一の電極層に対して一方の側に、第二の電極層が形成されており、
該基板上の該第一の電極層が形成されていない領域の該第一の電極層に対して該第二の電極層が形成されていない側に、第三の電極層が形成されており、
該導電層を覆うようにして半導体層が形成されていることを特徴とする電子素子。 A first electrode layer is formed on a part of the substrate,
An insulating layer is formed on at least the first electrode layer;
A conductive layer is formed on the insulating layer formed in the region where the first electrode layer is formed,
A second electrode layer is formed on one side of the region on the substrate where the first electrode layer is not formed with respect to the first electrode layer;
A third electrode layer is formed on the side of the substrate where the first electrode layer is not formed on the side where the second electrode layer is not formed with respect to the first electrode layer. ,
An electronic element, wherein a semiconductor layer is formed so as to cover the conductive layer.
少なくとも該第一の電極層上に、絶縁層が形成されており、
該絶縁層が形成された第一の電極層を覆うようにして半導体層が形成されており、
該第一の電極層が形成されている領域に形成された半導体層上に、導電層が形成されており、
該基板上の該第一の電極層が形成されていない領域の該第一の電極層に対して一方の側に、第二の電極層が形成されており、
該基板上の該第一の電極層が形成されていない領域の該第一の電極層に対して該第二の電極層が形成されていない側に、第三の電極層が形成されていることを特徴とする電子素子。 A first electrode layer is formed on a part of the substrate,
An insulating layer is formed on at least the first electrode layer;
A semiconductor layer is formed so as to cover the first electrode layer on which the insulating layer is formed;
A conductive layer is formed on the semiconductor layer formed in the region where the first electrode layer is formed,
A second electrode layer is formed on one side of the region on the substrate where the first electrode layer is not formed with respect to the first electrode layer;
A third electrode layer is formed on a side where the second electrode layer is not formed with respect to the first electrode layer in a region where the first electrode layer is not formed on the substrate. An electronic device characterized by that.
前記第二の電極層、第三の電極層及び導電層の少なくとも一つは、塗布により形成されていることを特徴とする請求項１乃至５のいずれか一項に記載の電子素子。 The insulating layer is made of an insulating material whose critical surface tension changes when energy is applied,
6. The electronic device according to claim 1, wherein at least one of the second electrode layer, the third electrode layer, and the conductive layer is formed by coating.
該２種以上の材料の構成比は、膜厚方向に対して変化することを特徴とする請求項１乃至６のいずれか一項に記載の電子素子。 At least one of the second electrode layer, the third electrode layer, and the conductive layer is made of two or more materials,
7. The electronic device according to claim 1, wherein the composition ratio of the two or more materials changes in the film thickness direction.
第一の電極層に電圧を印加する第一の電圧制御デバイス並びに第二の電極層及び第三の電極層に電圧を印加する第二の電圧制御デバイスを用いて、該第二の電極層及び第三の電極層の間を流れる電流を制御する電流制御ユニットを有することを特徴とする電流制御装置。 The electronic device according to any one of claims 1 to 8,
Using the first voltage control device for applying a voltage to the first electrode layer and the second voltage control device for applying a voltage to the second electrode layer and the third electrode layer, the second electrode layer and A current control device comprising a current control unit for controlling a current flowing between the third electrode layers.
請求項１乃至８のいずれか一項に記載の電子素子又は請求項９若しくは１０に記載の電流制御装置が画素スイッチングに用いられていることを特徴とする表示装置。 In a display device that performs display by a change in voltage between electrodes formed on one of opposing surfaces of two substrates provided opposite to each other,
A display device, wherein the electronic device according to any one of claims 1 to 8 or the current control device according to claim 9 or 10 is used for pixel switching.
請求項１乃至８のいずれか一項に記載の電子素子又は請求項９若しくは１０に記載の電流制御装置が画素スイッチング又は画素駆動に用いられていることを特徴とする表示装置。 In a display device that performs display by a current flowing between electrodes formed on one of opposing surfaces of two substrates provided to face each other,
A display device, wherein the electronic device according to any one of claims 1 to 8 or the current control device according to claim 9 or 10 is used for pixel switching or pixel driving.
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