JP2008058767A - Ｔｆｔアレイの検査方法及びｔｆｔアレイ検査装置 - Google Patents

Abstract

【課題】ＴＦＴアレイ検査において欠陥の検出感度を高める。
【解決手段】ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出することによりＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査方法であって、所定周期内においてＴＦＴアレイの画素電極に正電圧および負電圧を交互に印加するとともに、画素電極の電位を負側にオフセットさせる。画素電極の電位の負側へのオフセットは、画素電極に交互に印加する正電圧と負電圧において、負電圧の絶対値を正電圧の絶対値よりも大とすることにより行う。画素電極の電位を負側にオフセットさせることによって、画素電圧に電子線を照射して得られる二次電子の放出量を増加させることで画素電極の電位の検出感度を向上させる。
【選択図】図１

Description

本発明は、液晶基板等の製造過程等で行われるＴＦＴアレイ検査工程に関し、特に、ＴＦＴアレイ検査する際のＴＦＴアレイ駆動に関する。

液晶基板や有機ＥＬ基板等のＴＦＴアレイが形成された半導体基板の製造過程では、製造過程中にＴＦＴアレイ検査工程を含み、このＴＦＴアレイ検査工程において、ＴＦＴアレイの欠陥検査が行われている。

ＴＦＴアレイは、例えば液晶表示装置の画素電極を選択するスイッチング素子として用いられる。ＴＦＴアレイを備える基板は、例えば、走査線として機能する複数本のゲートラインが平行に配設されると共に、信号線として記載する複数本のソースラインがゲートラインに直交して配設され、両ラインが交差する部分の近傍にＴＦＴ（Thin film transistor）が配設され、このＴＦＴに画素電極が接続される。

液晶表示装置は、上記したＴＦＴアレイが設けられた基板と対向基板との間に液晶層を挟むことで構成され、対向基板が備える対向電極と画素電極との間に画素容量が形成される。画素電極には、上記の画素容量以外に付加容量（Ｃｓ）が接続される。この付加容量（Ｃｓ）の一方は画素電極に接続され、他方は共通ラインあるいはゲートラインに接続される。共通ラインに接続される構成のＴＦＴアレイはCs on Com型ＴＦＴアレイと呼ばれ、ゲートラインに接続される構成のＴＦＴアレイはCs on Gate型ＴＦＴアレイと呼ばれる。

このＴＦＴアレイにおいて、走査線（ゲートライン）や信号線（ソースライン）の断線、走査線（ゲートライン）と信号線（ソースライン）の短絡、画素を駆動するＴＦＴの特性不良による画素欠陥等の欠陥検査は、例えば、対向電極を接地し、ゲートラインの全部あるいは一部に、例えば、−１５Ｖ〜＋１５Ｖの直流電圧を所定間隔で印加し、ソースラインの全部あるいは一部に検査信号を印加することによって行っている。（例えば、特許文献１の従来技術。）

ＴＦＴアレイ検査装置は、ＴＦＴアレイに検査用の駆動信号を入力し、そのときの電圧状態を検出することで欠陥検出を行うことができる。また、液晶の表示状態を観察することによって、ＴＦＴアレイの欠陥検出を行っても良い。液晶の表示状態を観察することによってＴＦＴアレイを検査する場合には、ＴＦＴアレイ基板と対向電極との間に液晶層を挟んだ液晶表示装置の状態で検査する他に、液晶層と対向電極を備えた検査治具をＴＦＴアレイ基板に取り付けることによって、液晶表示装置に至らない半製品の状態で検査することもできる。

ＴＦＴアレイには、その製造プロセス中に様々な欠陥が発生する可能性がある。図１０〜図１３は欠陥例を説明するためのＴＦＴアレイの等価回路である。

図１０はＴＦＴアレイを構成する各要素部分で生じる欠陥を説明するための図である。図１０中の破線で示す各箇所において、ピクセル１２oeとソースライン１５eとの間に短絡欠陥（Ｓ−ＤＳshort）を示し、ピクセル１２eoとゲートライン１４eとの間に短絡欠陥（Ｇ−ＤＳshort）を示し、ソースライン１５oとゲートライン１４eとの間に短絡欠陥（Ｓ−Ｇshort）を示し、また、ピクセル１２eeとＴＦＴ１１eeとの間の断線（Ｄ−open）を示している。

また、上記した各ピクセルにおける欠陥の他に、隣接するピクセル間で生じる隣接欠陥と呼ばれるものがある。この隣接欠陥として、横方向で隣接するピクセル間の欠陥（横ＰＰと呼ばれる）、縦方向で隣接するピクセル間の欠陥（縦ＰＰと呼ばれる）、隣接するソースライン間の短絡（ＳＳshortと呼ばれる）、隣接するゲートライン間の短絡（ＧＧshortと呼ばれる）が知られている。

図１１は横方向の隣接欠陥を説明するための図である。図１１中の破線は、横方向で隣接するピクセル１２eoと１２eeと間の短絡欠陥（横ＰＰ）と、横方向で隣接するソースラインＳｏとＳｅとの間の短絡欠陥（ＳＳshort）をそれぞれ示している。

図１２は縦方向の隣接欠陥を説明するための図である。図１２中の破線は、縦方向で隣接するピクセル１２ooと１２eoと間の短絡欠陥（縦ＰＰ１）、および、縦方向で隣接するピクセル１２oeと１２eeと間の短絡欠陥（縦ＰＰ２）と、縦方向で隣接するゲートラインＧｏとＧｅとの間の短絡欠陥（ＧＧshort）をそれぞれ示している。

電子線を用いたＴＦＴアレイ検査装置では、ピクセル（ＩＴＯ電極）に対して電子線を照射し、この電子線照射によって放出される二次電子を検出することによって、ピクセル（ＩＴＯ電極）に印加された電圧波形を二次電子波形に変えて、信号によるイメージ化し、これによってＴＦＴアレイの電気的検査を行っている。

前記図１０に示すような各ピクセルに生じる欠陥を検査する駆動パターンとしては、例えば、図１３に示すような検査パターンがある。なお、図１３（ａ），（ｂ）はゲート信号を示し、図１３（ｃ），（ｄ）はソース信号を示している。図１３（ａ），（ｂ）のゲート信号と図１３（ｃ），（ｄ）のソース信号との組み合わせによって、ＴＦＴアレイの全ピクセルに正電圧（ここでは１０ｖ）と負電圧（ここでは−１０ｖ）を交互に印加する。

図１５（ａ）、（ｂ）は全ピクセルに同電圧（ここでは１０ｖおよび−１０Ｖ）を印加したときに発生するピクセル（ＩＴＯ）の電圧状態を示している。

ＴＦＴ基板上のＴＦＴアレイを、前記図１３に示すような一様に駆動する駆動パターンによって欠陥検査を行った場合には、隣接欠陥を検出することはできない。そこで、従来の欠陥検査では、隣接欠陥を検出するために、横方向隣接欠陥のための検査パターンと縦方向隣接欠陥のための検査パターンとをそれぞれ独立した検査パターンを用い、それぞれの検査パターンによって横方向隣接欠陥と縦方向隣接欠陥とをそれぞれ独立して検出している。

図１４は隣接欠陥を検出するための検査パターンであり、図１５（ｃ），（ｄ）は図１４で示す検査パターンで駆動した際に発生するピクセル（ＩＴＯ）の電圧状態を示している。この検査パターンによれば、隣接するピクセルには互いに異なる電位が印加される。

なお、隣接欠陥を検出するための検査パターンは上記した検査パターンの他に種々の検査パターンを用いることができ、例えば、横方向隣接欠陥を検出する場合にはＴＦＴアレイ上において＋電圧のピクセル（ＩＴＯ）と−電圧のピクセル（ＩＴＯ）が形成する電圧分布が縦縞パターンとなるように電圧を印加する。この縦縞パターンは、ＴＦＴアレイの縦方向のピクセルを同電圧とし、隣接する横方向のピクセル列同士は異なる電圧としている。これによって、横方向隣接欠陥を検出する。

縦方向隣接欠陥を検出する場合にはＴＦＴアレイ上において＋電圧のピクセル（ＩＴＯ）と−電圧のピクセル（ＩＴＯ）が形成する電圧分布が横縞パターンとなるように電圧を印加する。この横縞パターンは、ＴＦＴアレイの横方向のピクセルを同電圧とし、隣接する縦方向のピクセル列同士は異なる電圧としている。これによって、縦方向隣接欠陥を検出する。
特開平５−３０７１９２号公報

上記した検査パターンでは、ソースラインからピクセル（ＩＴＯ）には、ソース電圧として正負対称の電圧が印加される。上記した例では、＋１０Ｖと−１０Ｖの符号が逆で、電圧の絶対値が等しい電圧が印加されている。

本発明の発明者は、このような印加電圧が正負対称である検査パターンを用いた場合には、欠陥検出の感度が十分に得られない場合があることを見出した。

電子線を用いたＴＦＴアレイ検査装置では、ピクセル（ＩＴＯ電極）に対して電子線を照射し、この電子線照射によって放出される二次電子を検出するが、この二次電子の放出量は、ピクセルの電位が負の方向に大きいほど大きくなる特性がある。

そのため、例えば隣接するピクセル間において短絡あるいは抵抗接続されるような欠陥が生じた場合に、検査パターンとして正負対称の電圧が印加されると、ピクセルから検出される二次電子は両ピクセルの平均電圧に依存するため、十分な検出信号強度が得にくく、高い欠陥検出感度を得にくいという問題がある。

そこで、本発明は上記課題を解決して、ＴＦＴアレイ検査において欠陥の検出感度を高めることを目的とする。

本発明は、ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出することによりＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査方法であって、所定周期内においてＴＦＴアレイの画素電極に正電圧および負電圧を交互に印加するとともに、画素電極の電位を負側にオフセットさせる。

画素電極の電位の負側へのオフセットは、画素電極に交互に印加する正電圧と負電圧において、負電圧の絶対値を正電圧の絶対値よりも大とすることにより行う。

画素電極の電位を負側にオフセットさせることによって、画素電圧に電子線を照射して得られる二次電子の放出量を増加させることで画素電極の電位の検出感度を向上させることができる。

例えば、検査信号を供給するソースラインと画素電極との間の容量結合によって、画素電極の電位をソースラインに印加した負電圧側に引き込み、この負電位側への引き込みによって、画素電極に電子線を照射した際に画素電極から放出される二次電子の放出量を増加させることができる。この二次電子の放出量が増加することで、欠陥信号の信号強度が高まり、Ｓ／Ｎ比が良好となって、画素電極の電位の検出感度を向上させることができる。

また、隣接欠陥において、隣接する画素電極に印加する電圧を交互に正負電圧とするとともに、画素電極の電位を負側にオフセットすることで、隣接欠陥を有する画素電極に電子線を照射した際に画素電極から放出される二次電子の放出量を増加させ、これによって欠陥信号の信号強度が高め、Ｓ／Ｎ比を良好なものとし、画素電極の電位の検出感度を向上させる。

また、ＴＦＴアレイに正負非対称の電圧を印加した場合に検出される二次電子波形は、ＴＦＴアレイに正負対称の電圧を印加した場合に検出される二次電子波形と比較して、その変化が大きくなるため、二次電子波形による欠陥検出の感度を向上させることができる。

所定周期はゲート周期とすることができ、このゲート周期毎に、全ＴＦＴアレイの画素電極に印加する電圧を切り換える形態とすることができる。

また、所定周期はゲート周期とし、このゲート周期内において、隣接するＴＦＴアレイの画素電極に印加する電圧を交互に切り換える形態することができる。

さらに、詳細には、ゲートをゲートラインに接続し、ソースをソースラインに接続し、ドレインを画素電極に接続するＴＦＴを備えるＴＦＴアレイに対して、複数のゲートラインおよびソースラインをそれぞれ一ライン置きに２つのゲートライン群および２つのソースライン群に分け、２つのソースライン群の間において、互いに時間をずらして正電圧と負電圧を印加し、２つのゲートライン群の間において、互いに時間をずらしてオンパルス信号を印加することによって、ＴＦＴアレイの隣接する画素電極に正電圧および負電圧を交互に印加する。

１ゲート周期内において、ソースライン群の駆動電圧と、ゲートライン群のオンパルス信号との位相関係を逆関係とすることにより、電圧分布の電圧を交互に切り換えることができる。

この電圧分布における電圧の切り換えは、１ゲート周期内の第１の期間において、一方のソースライン群に正電圧を印加する間に一方のゲートライン群にオンパルス信号を印加し、次に、他方のソースライン群に正電圧を印加する間に他方のゲートライン群にオンパルス信号を印加し、第２の期間において、一方のソースライン群に正電圧を印加する間に他方のゲートライン群にオンパルス信号を印加し、次に、他方のソースライン群に正電圧を印加する間に一方のゲートライン群にオンパルス信号を印加して行うことができる。

また、本発明はＴＦＴ基板の検査装置の態様とすることができ、この検査装置の態様では、ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による電圧状態を電子線照射により得られる二次電子によって検出し、ＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査装置であり、ＴＦＴ基板に電子線を照射する電子線源と、ＴＦＴ基板から放出される二次電子を検出する検出器と、ＴＦＴ基板のＴＦＴアレイに検査信号を生成し印加する検査信号生成部と、検出器の検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部とを備える。検査信号生成部は、所定周期内において、ＴＦＴアレイの画素電極に正電圧および負電圧を交互に印加するとともに、この該所定周期内の画素電極の平均電位を負側にオフセットさせる。

本発明によれば、ＴＦＴアレイ検査において欠陥の検出感度を高めることができる。

また、本発明の態様によれば、検査信号を供給するソースラインと画素電極との間の容量結合によって、画素電極の電位をソースラインに印加した負電圧側に引き込み、この負電位側への引き込みによって、画素電極に電子線を照射した際に画素電極から放出される二次電子の放出量を増加させることができ、この二次電子の放出量が増加することで、欠陥信号の信号強度を高め、Ｓ／Ｎ比を向上させて、画素電極の電位の検出感度を向上させることができる。

また、本発明の態様によれば、隣接欠陥において、隣接する画素電極に印加する電圧を交互に正負電圧とするとともに、画素電極の電位を負側にオフセットすることで、隣接欠陥を有する画素電極に電子線を照射した際に画素電極から放出される二次電子の放出量を増加させ、これによって欠陥信号の信号強度が高め、Ｓ／Ｎ比を良好なものとし、画素電極の電位の検出感度を向上させることができる。

以下、本発明の実施の形態について、図を参照しながら詳細に説明する。

図１は、本発明のＴＦＴアレイ検査装置の概略図である。

ＴＦＴアレイ検査装置１は、ＴＦＴ基板１０にアレイ検査用の検査信号を生成する検査信号生成部４と、検査信号生成部４で生成した検査信号をＴＦＴ基板１０に印加するプローバ８と、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）と、検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部６を備える。

プローバ８は、プローブピン（図示していない）が設けられたプローバフレームを備える。プローバ８は、ＴＦＴ基板１０上に載置する等によってプローブピンをＴＦＴ基板１０上に形成した電極に接触させ、ＴＦＴアレイに検査信号を印加する。

ＴＦＴ基板の電圧印加状態を検出する機構は種々の構成とすることができる。図１に示す構成は、電子線による検出構成であり、ＴＦＴ基板１０上に電子線を照射する電子線源２、照射された電子線によってＴＦＴ基板１０から放出される二次電子を検出する二次電子検出器３、二次電子検出器３の検出信号を信号処理してＴＦＴ基板１０上の電位状態を検出する信号処理部５等を備える。

電子線が照射されたＴＦＴアレイは、印加された検査信号の電圧に応じた二次電子を放出するため、この二次電子を検出することによって、ＴＦＴアレイの電位状態を検出することができる。

欠陥検出部６は、信号処理部５で取得したＴＦＴアレイの電位状態に基づいて、正常状態における電位状態と比較することによってＴＦＴアレイの欠陥を検出する。

なお、ここでは、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）を用いてＴＦＴアレイの欠陥を検出する構成例を示しているが、ＴＦＴ基板が液晶表示装置を構成している場合には、検査信号によって液晶を駆動して、検査信号による表示パターンを表示させ、この表示状態を撮像装置で撮像して取得した撮像画像に画像処理することで欠陥検査を行う他、表示像を目視で観察してもよい。また、ＴＦＴ基板がＴＦＴアレイのみを備える段階の場合には、検査信号を印加する治具に液晶層や対向電極を設けることで一時的に液晶表示装置を構成して、上記のようにして欠陥検査を行っても良い。

検査信号生成部４は、ＴＦＴ基板１０上に形成されるＴＦＴアレイを駆動する検査信号の検査パターンを生成する。この検査パターンについては後述する。

走査制御部９は、ＴＦＴ基板１０上のＴＦＴアレイの検査位置を走査するために、ステージ７や電子源２を制御する。ステージ７は、載置するＴＦＴ基板１０をＸＹ方向に移動し、また、電子源２はＴＦＴ基板１０に照射する電子線をＸＹ方向に振ることで、電子線の照射位置を走査する。走査位置が検出位置となる。

なお、上記したＴＦＴアレイ検査装置の構成は一例であり、この構成に限られるものではない。

次に、本発明のＴＦＴ基板の検査に用いる検査信号について、Cs on Com型ＴＦＴアレイの場合について図２、図３を用いて説明し、Cs on Gate型ＴＦＴアレイの場合について図４，図５を用いて説明する。

ここで、Cs on Com型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端が共通ライン（Ｃｓライン）に接続される構成であり、Cs on Gate型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端がゲートライン（Ｇａｔｅライン）に接続される構成である。

はじめに、Cs on Com型ＴＦＴアレイの場合について説明する。

図２は、Cs on Com型ＴＦＴアレイの構成を模式的に示している。ＴＦＴ基板上には、アレイゲートライン１４とソースライン１５とが交差する部分の近傍のＴＦＴエリア１１ＡにＴＦＴが設けられる。また、隣接するゲートライン１４の間には、付加容量（Ｃｓ）を接続するＣｓライン１６が設けられる。

図３は、図２に示すCs on Com型ＴＦＴアレイの等価回路を示している。図３の等価回路では、ゲートライン１４およびソースライン１５は、それぞれ偶数番目と奇数番目の２つのライン群に分けて駆動する場合を示している。

奇数番目のゲートライン１４ｏと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２ooが設けられる。画素（Pixel）１２ooの一端はＴＦＴ１１ooに接続され、他端は付加容量（Ｃｓ）１３ooに接続される。付加容量（Ｃｓ）１３ooの他端はＣｓライン１６に接続される。ＴＦＴ１１ooのドレインＤは画素（Pixel）１２ooに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。

同様に、奇数番目のゲートライン１４ｏと偶数番目のソースライン１５ｅとが交差する部分の近傍には画素（Pixel）１２oeが設けられる。画素（Pixel）１２oeの一端はＴＦＴ１１oeに接続され、他端は付加容量（Ｃｓ）１３oeに接続される。付加容量（Ｃｓ）１３oeの他端はＣｓライン１６に接続される。ＴＦＴ１１oeのドレインＤは画素（Pixel）１２oeに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは偶数番目のソースライン１５eに接続される。

また、偶数番目のゲートライン１４eと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２eoが設けられる。画素（Pixel）１２eoの一端はＴＦＴ１１eoに接続され、他端は付加容量（Ｃｓ）１３eoが接続される。付加容量（Ｃｓ）１３eoの他端はＣｓライン１６に接続される。ＴＦＴ１１eoのドレインＤは画素（Pixel）１２eoに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。

また、偶数番目のゲートライン１４eと偶数番目のソースライン１５eとが交差する部分の近傍には画素（Pixel）１２eeが設けられる。画素（Pixel）１２eeの一端はＴＦＴ１１eeに接続され、他端は付加容量（Ｃｓ）１３eeに接続される。付加容量（Ｃｓ）１３eeの他端はＣｓライン１６に接続される。ＴＦＴ１１eeのドレインＤは画素（Pixel）１２eeに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５eに接続される。

したがって、画素（Pixel）１２ooには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２oeには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可され、画素（Pixel）１２eoには、偶数番目のゲートライン１４eのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２eeには、偶数番目のゲートライン１４eのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可される。

次に、Cs on Gate型ＴＦＴアレイの場合について説明する。

図４は、Cs on Gate型ＴＦＴアレイの構成を模式的に示している。ＴＦＴ基板上には、アレイゲートライン１４とソースライン１５とが交差する部分の近傍のＴＦＴエリア１１ＡにＴＦＴが設けられる。

図５は、図４に示すCs on Gate型ＴＦＴアレイの等価回路を示している。図５の等価回路では、ゲートライン１４およびソースライン１５は、それぞれ偶数番目と奇数番目の２つのライン群に分けて駆動する場合を示している。

奇数番目のゲートライン１４ｏと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２ooが設けられる。画素（Pixel）１２ooの一端はＴＦＴ１１ooに接続され、他端は付加容量（Ｃｓ）１３ooに接続される。付加容量（Ｃｓ）１３ooの他端は偶数番目のゲートライン１４ｅに接続される。ＴＦＴ１１ooのドレインＤは画素（Pixel）１２ooに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。

同様に、奇数番目のゲートライン１４ｏと偶数番目のソースライン１５ｅとが交差する部分の近傍には画素（Pixel）１２oeが設けられる。画素（Pixel）１２oeの一端はＴＦＴ１１oeに接続され、他端は付加容量（Ｃｓ）１３oeに接続される。付加容量（Ｃｓ）１３oeの他端は偶数番目のゲートライン１４ｅに接続される。ＴＦＴ１１oeのドレインＤは画素（Pixel）１２oeに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは偶数番目のソースライン１５ｅに接続される。

また、偶数番目のゲートライン１４eと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２eoが設けられる。画素（Pixel）１２eoの一端はＴＦＴ１１eoに接続され、他端は付加容量（Ｃｓ）１３ｅoに接続される。付加容量（Ｃｓ）１３eoの他端は奇数番目のゲートライン１４ｏに接続される。ＴＦＴ１１eoのドレインＤは画素（Pixel）１２eoに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５ｅに接続される。

また、偶数番目のゲートライン１４eと偶数番目のソースライン１５eとが交差する部分の近傍には画素（Pixel）１２eeが設けられる。画素（Pixel）１２eeの一端はＴＦＴ１１eeに接続され、他端は付加容量（Ｃｓ）１３eeに接続される。付加容量（Ｃｓ）１３eeの他端は奇数番目のゲートライン１４ｏに接続される。ＴＦＴ１１eeのドレインＤは画素（Pixel）１２eeに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５eに接続される。

したがって、画素（Pixel）１２ooには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２oeには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可され、画素（Pixel）１２eoには、偶数番目のゲートライン１４eのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２eeには、偶数番目のゲートライン１４eのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可される。

以下、本発明による検査信号の信号パターン例について、図６、図７の検査信号例、および図８のピクセルの印加電圧例を用いて説明する。

図６，図７は、本発明の１ゲート周期内における検査信号の信号パターンを示し、Cs on Com型ＴＦＴアレイおよびCs on Gate型ＴＦＴアレイに共通して用いることができる。以下では、図３に示すCs on Com型ＴＦＴアレイの場合の例を用いて説明する。

図６、図７に示す検査信号の信号パターンでは、例えば、ゲートライン１４（１４ｏ（図６（ａ），図７（ａ）のＧo）、１４ｅ（図６（ｂ），図７（ｂ）のＧe））のオンパルス信号を１ゲート周期内において均等な時間間隔で出力し、このときのソースライン１５（１５ｏ（図６（ｃ），図７（ｃ）のＳo）、１５ｅ（図６（ｄ），図７（ｄ）のＳe）に印加される電圧を、各交差部分の画素（Pixel）１２（１２oo，１２oe，１２eo，１２ee）に、各ＴＦＴ１１（１１oo，１１oe，１１eo，１１ee）を通して印加する。

このときの、ゲートライン１４の電圧とソースライン１５の電圧の組み合わせ、および電圧の切り換えによって、各画素（Pixel）１２（１２oo，１２oe，１２eo，１２ee）に、それぞれ隣接する画素はついて異なる電圧を印加する。このとき、本発明の検査信号の信号パターンでは、さらに、ソースライン１５ｏ（図６（ｃ），図７（ｃ）のＳo）および１５ｅ（（図６（ｄ），図７（ｄ）のＳe））において、正電圧と負電圧とを非対称とし、負電位側にオフセットする。ここでは、正電圧を＋８Ｖとし、負電圧を−１２Ｖとする。

なお、１ゲート周期（図６，図７の１〜１０で示す期間）は任意の時間幅とすることができるが、一例として、例えば１６ｍｓｅｃとすることができる。

図６の例では、説明の便宜から１ゲート周期を１〜１０の１０個の時間間隔で示し、この１ゲート周期を第１の期間（１〜５で示す）と第２の期間（６〜１０で示す）に２分し、第１の期間では画素（Pixel）に＋電圧（＋８Ｖ）を保持させ、第２の期間は画素（Pixel）に−電圧（−１２Ｖ）を保持させている。

第１の期間（図６中の１〜５で示す期間）において、ゲートラインＧｏとゲートラインＧeにオンパルス信号を発生させる（図６（ａ），（ｂ））。このとき、ソースラインＳｏには、ゲートラインＧｏのオンパルス信号と対応する期間において＋電圧（＋８Ｖ）を印加した後、−電圧（−１２Ｖ）を印加する（図６（ｃ））。また、ソースラインＳeには、ゲートラインＧｅのオンパルス信号と対応する期間において＋電圧（＋８Ｖ）を印加した後、−電圧（−１２Ｖ）を印加する（図６（ｄ））。

第２の期間の図６中の６で示す期間において、ゲートラインＧｏとゲートラインＧeにオンパルス信号を発生させる（図６（ａ），（ｂ））。このとき、ソースラインＳｏおよびソースラインＳｅには、−電圧（−１２Ｖ）が印加された状態が保持されている（図６（ｃ），（ｄ））。

上記のオンパルス信号と印加電圧により、第１の期間では、画素（ピクセル）１２oo，１２ee，１２oe，１２eoは＋電圧（＋８Ｖ）に保持され、第２の期間では、画素（ピクセル）１２oo，１２ee，１２oe，１２eoは−電圧（−１２Ｖ）に保持される。

図８（ａ）は第１の期間での画素（ピクセル）１２の電圧状態を示し、全てのピクセルは＋電圧（＋８Ｖ）に保持される。また、図８（ｂ）は第２の期間での画素（ピクセル）１２の電圧状態を示し、全てのピクセルは−電圧（−１２Ｖ）に保持される。

次に、図７に別の検査信号の信号パターン例を示す。図７の例においても、説明の便宜から１ゲート周期を１〜１０の１０個の時間間隔で示し、この１ゲート周期を第１の期間（１〜５で示す）と第２の期間（６〜１０で示す）に２分し、第１の期間および第２の期間において、画素（Pixel）に＋電圧（＋８Ｖ）と−電圧（−１２Ｖ）とを交互に保持させている。

第１の期間（図７中の１〜５で示す期間）において、ゲートラインＧｏとゲートラインＧeにオンパルス信号を発生させる（図７（ａ），（ｂ））。

はじめにゲートラインＧoにオンパルス信号を発生させ（図７（ａ））、次にゲートラインＧeにオンパルス信号を発生させる（図７（ｂ））。このとき、ソースラインＳｏには、ゲートラインＧoのオンパルス信号と対応する期間において＋電圧（＋８Ｖ）を印加した後に−電圧（−１２Ｖ）を印加する（図７（ｃ））。また、ソースラインＳeには、ゲートラインＧeのオンパルス信号と対応する期間において＋電圧（＋８Ｖ）を印加した後に−電圧（−１２Ｖ）を印加する（図７（ｄ））。

上記したゲートラインのオンパルス信号とソースラインの印加電圧によって、第１の期間では、図７（ｃ），（ｄ）中の１〜５の期間と６〜１０の期間とで、＋電圧（＋８Ｖ）と−電圧（−１２Ｖ）が交互に保持される。

図８（ｃ）は第１の期間での画素（ピクセル）１２の電圧状態を示し、図８（ｄ）は第２の期間での画素（ピクセル）１２の電圧状態を示す。ＴＦＴアレイのピクセルの内、隣接するピクセルは、＋電圧（＋８Ｖ）と−電圧（−１２Ｖ）とが交互に保持され、第１の期間と第２の期間で正負が入れ替わる。

次に、本発明の正負の非対称電圧の検査パターンの印加によって隣接欠陥を検出するシミュレーション結果を示す。ここでは、図９に示すＴＦＴアレイの等価回路を用いてシミュレーションを行っている。このＴＦＴアレイの等価回路では、各ピクセルの容量Ｃs1〜Ｃs6は０．３ｐＦとし、ピクセル間のゲートラインの抵抗Ｒp1，Ｒp2を２０ｋΩ、容量Ｃp1，Ｃp2を４００ｐＦとしている。また、横方向に隣接するピクセル間の欠陥として、ピクセル１のｔ１とピクセル２のｔ２との間の抵抗が１００Ωを設定する。

上記のＴＦＴアレイの等価回路において、ソース電圧として＋１０Ｖと−１０Ｖの正負対称電圧を印加した場合には、ピクセル電圧のシミュレーション結果は、正常なピクセルについては９．１４１９Ｖ（ソース電圧＋１０Ｖ印加時）と−１１．５３２Ｖ（ソース電圧−１０Ｖ印加時）となり、一方、上記した隣接欠陥が存在するピクセルについては、＋１０Ｖのソース電圧の印加時、および−１０Ｖのソース電圧の印加時のいずれにおいても−５．２７５Ｖとなる。

これに対して、本発明により、ソース電圧として＋８Ｖと−１２Ｖの正負非対称電圧を印加した場合には、ピクセル電圧のシミュレーション結果は、正常なピクセルについては７．６２２８Ｖ（ソース電圧＋８Ｖ印加時）と−１３．６７Ｖ（ソース電圧−１２Ｖ印加時）となり、一方、上記した隣接欠陥が存在するピクセルについては、＋８Ｖのソース電圧の印加時、および−１２Ｖのソース電圧の印加時のいずれにおいても−６．９９Ｖとなる。

したがって、このシミュレーション結果によれば、従来の正負対称電圧を印加した場合には、ピクセル電圧は−５．２７５Ｖとなるに対して、本発明の正負非対称電圧を印加した場合には、ピクセル電圧は−６．９９Ｖとなり、欠陥ピクセルの電圧は−５．２７５Ｖから−６．９９Ｖに負電圧の方向に大きくなる。電子線による欠陥検査では、このピクセル電圧を電子線照射により得られる二次電子を検出することで行うものであり、この二次電子の放出は対象の電位が負の電位であるほど大となるため、高い検出感度を得られることが期待される。

なお、上記説明では、Cs on Com型ＴＦＴアレイを例としているが、Cs on Gate型ＴＦＴアレイの場合についても同様であるため説明は省略する。

本発明は、液晶製造装置におけるＴＦＴアレイ検査工程の他、有機ＥＬや種々の半導体基板が備えるＴＦＴアレイの欠陥検査に適用することができる。

本発明のＴＦＴアレイ検査装置の概略図である。 Cs on Com型ＴＦＴアレイの構成を模式的に示す図である。 Cs on Com型ＴＦＴアレイの等価回路図である。 Cs on Gate型ＴＦＴアレイの構成を模式的に示す図である。 Cs on Gate型ＴＦＴアレイの等価回路図である。 本発明による検査信号の信号パターン例の検査信号例である。 本発明による検査信号の信号パターン例の検査信号例である 本発明の画素（ピクセル）の電圧状態を示す図である。 本発明のシミュレーションに用いるＴＦＴアレイの等価回路を示す図である。 ＴＦＴアレイの欠陥を説明するための図である。 横方向隣接欠陥を説明するための図である。 縦方向の隣接欠陥を説明するための図である。 欠陥を検出するための検査パターンである。 横方向隣接欠陥を検出するための検査パターンである。 検査パターンで駆動した際に発生するピクセル（ＩＴＯ）の電圧状態を示す図である。

符号の説明

１…ＴＦＴアレイ検査装置、２…電子源、３…二次電子検出器、４…検査信号生成部、５…信号処理部、６…欠陥検出部、７…ステージ、８…プローブ、９…走査制御部、１０…ＴＦＴ基板、１１…ＴＦＴ、１１Ａ…ＴＦＴエリア、１２…画素電極、１３…付加容量、１４…ゲートライン、１５…ソースライン、１６…Ｃｓライン。

Claims (6)

1. ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出してＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査方法であって、
   所定周期内においてＴＦＴアレイの画素電極に正電圧および負電圧を交互に印加するとともに、画素電極の電位を負側にオフセットさせることを特徴とする、ＴＦＴ基板の検査方法。
2. 前記負電圧の絶対値を正電圧の絶対値よりも大とすることにより、画素電極の電位を負側にオフセットさせることを特徴とする、請求項１に記載のＴＦＴ基板の検査方法。
3. 前記所定周期はゲート周期であり、全ＴＦＴアレイの画素電極に印加する電圧を切り換えることを特徴とする、請求項１又は２に記載のＴＦＴ基板の検査方法。
4. 前記所定周期はゲート周期であり、隣接するＴＦＴアレイの画素電極に印加する電圧を交互に切り換えることを特徴とする、請求項１又は２に記載のＴＦＴ基板の検査方法。
5. ゲートをゲートラインに接続し、ソースをソースラインに接続し、ドレインを画素電極に接続するＴＦＴを備えるＴＦＴアレイに対して、
   複数のゲートラインおよびソースラインをそれぞれ１ライン置きに２つのゲートライン群および２つのソースライン群に分け、
   前記２つのソースライン群の間において、互いに時間をずらして正電圧と負電圧を印加し、
   前記２つのゲートライン群の間において、互いに時間をずらしてオンパルス信号を印加することによって、ＴＦＴアレイの隣接する画素電極に正電圧および負電圧を交互に印加することを特徴とする、請求項１から４の何れか一つに記載のＴＦＴ基板の検査方法。
6. ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による電圧状態を電子線照射により得られる二次電子によって検出し、ＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査装置であって、
   ＴＦＴ基板に電子線を照射する電子線源と、
   ＴＦＴ基板から放出される二次電子を検出する検出器と、
   ＴＦＴ基板のＴＦＴアレイに検査信号を生成し印加する検査信号生成部と、
   前記検出器の検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部とを備え、
   前記検査信号生成部は、
   所定周期内において、ＴＦＴアレイの画素電極に正電圧および負電圧を交互に印加するとともに、当該所定周期内の画素電極の平均電位を負側にオフセットさせることを特徴とする、ＴＦＴ基板の検査装置。

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