JP2008053634A - 半導体膜の製造方法、半導体素子の製造方法、電気光学装置、電子機器 - Google Patents
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Abstract
【解決手段】半導体膜の製造方法であって、基板(106)上に半導体膜(104)を形成する第1工程と、熱プラズマ(103)を、上記半導体膜の表面と平行な第1軸に沿って相対的に移動させながら上記半導体膜に当てる第2工程と、を含み、上記第2工程は、上記熱プラズマの噴出孔(107)の上記第1軸方向の距離Φを上記熱プラズマと上記基板の相対的な移動速度vで除した値であるΦ/vが5ミリ秒以上40ミリ秒以下、かつ、上記熱プラズマを発生させる電極部(102)と上記基板との相互間の距離Dが2mm以上15mm以下、の条件下で行われる。
【選択図】図1
Description
基板上に半導体膜を形成する第1工程と、
熱プラズマを、上記半導体膜の表面と平行な第1軸に沿って相対的に移動させながら上記半導体膜に当てる第2工程と、
を含み、
上記第2工程は、上記熱プラズマの噴出孔の上記第1軸方向の距離Φを上記熱プラズマと上記基板の相対的な移動速度vで除した値であるΦ/vが5ミリ秒以上40ミリ秒以下、かつ、上記熱プラズマを発生させる電極部と上記基板との相互間の距離Dが2mm以上15mm以下、の条件下で行われる、ことを特徴とする。ここで「相対的に移動させる」とは、半導体膜と熱プラズマとを相対的に移動させることをいい、より具体的には、半導体膜(及びこれに付随して基板)のみを移動させる場合、熱プラズマのみを移動させる場合、両者をともに移動させる場合、のいずれも含まれる。
上述した製造方法を用いて、熱処理がなされた半導体膜を形成する第1工程と、
上記半導体膜を用いて半導体素子を形成する第2工程と、
を含む。ここで「半導体素子」とは、例えばトランジスタ、ダイオード、抵抗素子、容量素子などをいう。
まず、基板700の上に下地保護膜701を形成し、その上に半導体薄膜702を形成する(図9(A))。ここで、基板700としては金属等の導電性物質、シリコン・カーバイト(SiC)やアルミナ(Al2O3)や窒化アルミニウム(AlN)等のセラミック材料、溶融石英やガラス等の透明または非透明絶縁性物質、シリコン、ゲルマニウムウェーハー等の半導体物質、並びにそれを加工したLSI基板等が可能である。下地保護膜701としては、酸化硅素膜(SiOX:0<x≦2)や窒化硅素膜(Si3NX:0<x≦4)等の絶縁性物質が挙げられる。一般に、TFTなどの薄膜半導体素子をガラス基板上に作成する場合には、半導体薄膜への不純物混入を抑制することが重要となる。具体的には、ガラス基板中に含まれているナトリウム(Na)、カリウム(K)等の可動イオンが半導体薄膜に混入しないように、基板上に下地保護膜を形成した後に半導体膜を堆積することが好ましい。また、金属材料などの導電性材料を基板として用い、かつ半導体薄膜が金属基板と電気的に絶縁されていなければならない場合には、絶縁性を確保するために下地保護膜は必要不可欠である。更に、半導体基板やLSI素子上に半導体膜を形成する時にはトランジスタ間や配線間の層間絶縁膜が同時に下地保護膜としても機能する。
半導体薄膜702を形成した後には、詳細を上述した方法により、熱プラズマ703を用いて半導体薄膜702の結晶化を行う(図9(B))。それにより、基板700上には結晶化された半導体薄膜704が得られる。
次に、TFT素子同士を電気的に絶縁するために素子分離工程をおこなう。具体的には、半導体薄膜704上にフォトリソグラフィーによりエッチングマスクを形成した後、ウエットエッチングまたはドライエッチングを行うことにより、半導体薄膜704をアイランド状にパターニングする(図9(C))。
アイランド状の半導体薄膜704を形成した後に、基板700の全面に半導体薄膜704を覆うゲート絶縁膜705を形成する(図9(C))。ゲート絶縁膜の成膜方法としては、ECRプラズマCVD法、平行平板RF放電プラズマCVD法などがある。
引き続いて、ゲート電極706となる導電体薄膜をPVD法或いはCVD法などで堆積する。この導電体薄膜は、電気抵抗が低く、350℃程度の熱工程に対して安定であることが望まれ、例えばタンタル、タングステン、クロム等の高融点金属が好適に用いられる。また、イオン・ドーピングによってソース、ドレインを形成する場合、水素のチャネリングを防止するために、このゲート電極の膜厚がおよそ700nm程度必要になる。高融点金属の中で700nmの膜厚で成膜しても膜ストレスによるクラックが生じにくい材料という点ではタンタルが好適である。導電体薄膜を形成後、これをパターニングすることによってゲート電極706を形成する(図9(C))。
引き続いて、半導体薄膜704膜に不純物イオン注入を行ってソース・ドレイン領域707を形成する(図9(D))。このとき、ゲート電極706がイオン注入時のマスクとなるので、チャンネルはゲート電極下のみに形成される(いわゆる自己整合構造となる)。不純物イオン注入は質量非分離型イオン注入装置を用いて注入不純物元素の水素化物と水素を注入するイオン・ドーピング法や、質量分離型イオン注入装置を用いて所望の不純物元素のみを注入するイオン打ち込み法などを採用し得る。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度0.1%程度から10%程度のホスフィン(PH3)やジボラン(B2H6)等の注入不純物元素の水素化物を用いる。イオン打ち込み法では所望の不純物元素のみを注入した後に引き続いて水素イオン(プロトンや水素分子イオン)を注入する。CMOS回路を製造する場合には、まずポリイミド樹脂等の適当なマスク材を用いてNMOSトランジスタ又はPMOSトランジスタの一方を交互にマスクで覆い、上述の方法にてそれぞれのイオン注入を行う。また、不純物の効率的な活性化法としてエキシマレーザーなどを照射するレーザー活性化がある。これは絶縁膜を通してレーザー照射することによりソース、ドレインの溶融・固化させ、不純物を活性化させる方法である。
次に、ゲート絶縁膜705およびゲート電極706を覆う層間絶縁膜708を形成する(図9(E))。形成方法は上記した各絶縁膜の場合と同様である。その後、ソース・ドレイン707上にコンタクトホールを形成し、ソース・ドレイン取り出し電極709やその他の図示しない配線を形成する(図9(E))。具体的には、PVD法やCVD法などの成膜法によって導電体薄膜を形成し、これをパターニングすることにより、ソース・ドレイン取り出し電極709が形成される。以上の工程を経て薄膜トランジスタが完成する。
Claims (5)
- 基板上に半導体膜を形成する第1工程と、
熱プラズマを、前記半導体膜の表面と平行な第1軸に沿って相対的に移動させながら前記半導体膜に当てる第2工程と、
を含み、
前記第2工程は、前記熱プラズマの噴出孔の前記第1軸方向の距離Φを前記熱プラズマと前記基板の相対的な移動速度vで除した値であるΦ/vが5ミリ秒以上40ミリ秒以下、かつ、前記熱プラズマを発生させる電極部と前記基板との相互間の距離Dが2mm以上15mm以下、の条件下で行われる、
半導体膜の製造方法。 - 前記第2工程は、前記Φ/vが10ミリ秒以上20ミリ秒以下、かつ、前記距離Dが5mm以上12mm以下、の条件下で行われる、
請求項1に記載の半導体膜の製造方法。 - 請求項1又は2のいずれかに記載の製造方法を用いて、熱処理がなされた半導体膜を形成する第1工程と、
前記半導体膜を用いて半導体素子を形成する第2工程と、
を含む、半導体素子の製造方法。 - 請求項3に記載の製造方法を用いて製造された薄膜トランジスタを備える電気光学装置。
- 請求項4に記載の電気光学装置を備える電子機器。
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