JP2008048255A

JP2008048255A - Method for data transmission and reception, and device transmitting and receiving data

Info

Publication number: JP2008048255A
Application number: JP2006223173A
Authority: JP
Inventors: Shingo Abe; 慎悟安部
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2006-08-18
Filing date: 2006-08-18
Publication date: 2008-02-28

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for data transmission and reception between devices which uses a simple procedure. <P>SOLUTION: The method for data transmission and reception according to the present invention is a method for data transmission and reception between a first device (101) and a second device (103). The second device has a command data storage area (201) for transmission/reception switching command data and a common storage area (203) for transmission data and reception data. A single clock sent from the first device to the second data is used to take in the transmission/reception switching command data in the command data storage area by the second device, to take in data that the first device transmits to the second data in the common storage area by the second data, and to take out data that the first device receives from the second data out of the common storage area by the second device. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、装置間のデータ送受信方法、および他の装置との間でデータの送受信を行う装置に関するものである。特に、簡単な手順による、装置間のデータ送受信方法、および他の装置との間で、簡単な手順でデータの送受信を行うことのできる装置に関するものである。 The present invention relates to a data transmission / reception method between apparatuses and an apparatus for transmitting / receiving data to / from another apparatus. In particular, the present invention relates to a data transmission / reception method between apparatuses according to a simple procedure and an apparatus capable of transmitting / receiving data to / from other apparatuses according to a simple procedure.

製品基板の機能を検査するために、検査治具と呼ばれる回路を使用する場合がある。製品基板と検査治具をバスによって接続してデータの送受信を行い、製品基板によってデータの処理が正常に行われるかどうか確認する。 A circuit called an inspection jig may be used to inspect the function of the product substrate. The product board and the inspection jig are connected by a bus to transmit and receive data, and it is confirmed whether the data processing is normally performed by the product board.

図８は、バスによって接続された、製品基板１１１と検査治具１１３との構成を示す図である。製品基板１１１は、ＦＰＧＡ（Field Programmable Gate Array）、検査治具は、ＣＰＬＤ（Complex Programmable Logic Device）であってもよい。検査治具１１３は、製品基板１１１がデータを書き込む書き込み用レジスタ２１１と、製品基板がデータを読み取る読み取り用レジスタ２１３を備える。製品基板１１１と検査治具１１３との間には、アドレスバス、出力データバスおよび入力データバスが備わる。さらに、製品基板１１１から検査治具１１３へ、書き込み信号（ＷＲＩＴＥ信号）を送る書込み信号線および読み込み信号（ＲＥＡＤ信号）を送る読み込み信号線が備わる。 FIG. 8 is a diagram showing a configuration of the product substrate 111 and the inspection jig 113 connected by a bus. The product substrate 111 may be an FPGA (Field Programmable Gate Array), and the inspection jig may be a CPLD (Complex Programmable Logic Device). The inspection jig 113 includes a write register 211 in which the product substrate 111 writes data, and a read register 213 in which the product substrate reads data. An address bus, an output data bus, and an input data bus are provided between the product substrate 111 and the inspection jig 113. Further, a write signal line for sending a write signal (WRITE signal) and a read signal line for sending a read signal (READ signal) are provided from the product substrate 111 to the inspection jig 113.

製品基板１１１が検査治具１１３へデータを送信する場合の手順は以下のとおりである。製品基板１１１は、出力データバスへデータを出力する。また、製品基板１１１は、アドレスバスへ書き込み用レジスタ２１１のアドレスを出力する。つぎに、製品基板１１１は、検査治具１１３へ書き込み信号を送る。検査治具１１３は、書込み信号が存在する状態で、出力データバスのデータを、アドレスバスで指定されたアドレスの書き込み用レジスタに取り込む。ここで、検査治具１１３は、製品基板１１１とは独立した同期信号を備えている。したがって、出力データバスのデータを、アドレスバスで指定されたアドレスの書き込み用レジスタに取り込むタイミングは、検査治具１１３の同期信号に基づいて定まる。 The procedure when the product substrate 111 transmits data to the inspection jig 113 is as follows. The product substrate 111 outputs data to the output data bus. The product substrate 111 outputs the address of the write register 211 to the address bus. Next, the product substrate 111 sends a write signal to the inspection jig 113. The inspection jig 113 takes the data of the output data bus into the write register at the address specified by the address bus in the presence of the write signal. Here, the inspection jig 113 includes a synchronization signal independent of the product substrate 111. Therefore, the timing at which the data on the output data bus is taken into the write register at the address specified by the address bus is determined based on the synchronization signal of the inspection jig 113.

製品基板１１１が検査治具１１３からデータを受信する場合の手順は以下のとおりである。製品基板１１１は、アドレスバスへ読み込み用レジスタ２１３のアドレスを出力する。つぎに、製品基板１１１は、検査治具１１３へ読み込み信号を送る。検査治具１１３は、読み込み信号が存在する状態で、アドレスバスで指定されたアドレスの読み込み用レジスタのデータを、入力データバスへ出力する。ここで、検査治具１１３は、製品基板１１１とは独立した同期信号を備えている。したがって、アドレスバスで指定されたアドレスの読み込み用レジスタのデータを、入力データバスへ出力するタイミングは、検査治具１１３の同期信号に基づいて定まる。 The procedure when the product substrate 111 receives data from the inspection jig 113 is as follows. The product substrate 111 outputs the address of the reading register 213 to the address bus. Next, the product substrate 111 sends a reading signal to the inspection jig 113. The inspection jig 113 outputs the data in the read register at the address specified by the address bus to the input data bus in the presence of the read signal. Here, the inspection jig 113 includes a synchronization signal independent of the product substrate 111. Therefore, the timing at which the data in the register for reading at the address specified by the address bus is output to the input data bus is determined based on the synchronization signal from the inspection jig 113.

上記のように、製品基板１１１と検査治具１１３との間のデータ送受信には、検査治具１１３に書き込み用レジスタ２１１および読み込み用レジスタ２１３が必要であり、製品基板１１１と検査治具１１３との間に、書込み信号線および読み込み信号線が必要であった。しかし、ＣＰＬＤなどによって構成される検査治具は、端子数やメモリの大きさに制約があり、できるだけ簡単な手順で、製品基板との間のデータ送受信をおこなうのが好ましい。 As described above, in order to transmit and receive data between the product substrate 111 and the inspection jig 113, the inspection jig 113 requires the write register 211 and the read register 213, and the product substrate 111, the inspection jig 113, In the meantime, a write signal line and a read signal line were necessary. However, an inspection jig constituted by CPLD or the like has restrictions on the number of terminals and the size of the memory, and it is preferable to perform data transmission / reception with the product substrate by the simplest possible procedure.

一般的に、他の装置との間でデータの送受信を行う装置は、たとえば、特許文献１（図１他）に記載されている。 In general, a device that transmits and receives data to and from another device is described in, for example, Patent Document 1 (FIG. 1 and others).

特開平10-269676号JP 10-269676

簡単な手順による、装置間のデータ送受信方法、および他の装置との間で、簡単な手順でデータの送受信を行う装置に対するニーズがある。 There is a need for a data transmission / reception method between apparatuses by a simple procedure and an apparatus for transmitting / receiving data to / from another apparatus by a simple procedure.

本発明によるデータ送受信方法は、第１の装置と第２の装置との間における、データ送受信方法である。第２の装置は、送受信切替え指令データ用の指令データ記憶領域と送信データおよび受信データの共用記憶領域とを備える。送受信切替え指令データの、第２の装置による、当該指令データ記憶領域への取り込みと、第１の装置が第２の装置へ送信するデータの、第２の装置による、当該共用記憶領域への取り込みと、第１の装置が第２の装置から受信するデータの、第２の装置による、当該共用記憶領域からの取り出しとを、第１の装置から第２の装置へ送られる単一のクロック信号で行うことを特徴とする。 The data transmission / reception method according to the present invention is a data transmission / reception method between a first device and a second device. The second device includes a command data storage area for transmission / reception switching command data and a shared storage area for transmission data and reception data. Transfer of transmission / reception switching command data into the command data storage area by the second device, and capture of data transmitted by the first device to the second device into the shared storage area by the second device And a single clock signal sent from the first device to the second device for retrieving from the shared storage area by the second device the data received by the first device from the second device It is characterized by being performed by.

本発明によれば、送信データ用記憶領域および受信データ用記憶領域を共用するので、記憶領域を節約できる。また、データ送信、データ受信およびデータ送受信の切替えを単一のクロック信号を使用して行うので、端子数が少なくなりロジックも簡単となる。 According to the present invention, since the transmission data storage area and the reception data storage area are shared, the storage area can be saved. Further, since data transmission, data reception and data transmission / reception are switched using a single clock signal, the number of terminals is reduced and the logic is simplified.

本発明による装置は、送受信切替え指令データ用の指令データ記憶領域と送信データおよび受信データの共用記憶領域とを備える。本発明による装置は、他の装置からの、送受信切替え指令データの、当該指令データ記憶領域への取り込みと、当該他の装置が当該装置へ送信するデータの、当該共用記憶領域への取り込みと、当該他の装置が当該装置から受信するデータの、当該共用記憶領域からの取り出しとを、当該他の装置から当該装置へ送られる単一のクロック信号で行うことを特徴とする。 The apparatus according to the present invention includes a command data storage area for transmission / reception switching command data and a shared storage area for transmission data and reception data. The device according to the present invention, the transmission / reception switching command data from another device, the import to the command data storage area, the data that the other device transmits to the device, to the shared storage area, The data received by the other device from the device is extracted from the shared storage area by a single clock signal sent from the other device to the device.

本発明によれば、複雑なロジックを使用せずに、簡単な手順によって、装置間のデータ送受信を行う方法が得られる。また、多数の端子や、複雑なロジックを使用せずに、他の装置との間で、簡単な手順でデータの送受信を行う装置が得られる。 According to the present invention, it is possible to obtain a method for transmitting and receiving data between devices by a simple procedure without using complicated logic. In addition, a device that transmits and receives data to and from other devices without using a large number of terminals or complicated logic can be obtained.

図１は、バスによって他の装置１０１と接続された、本発明の一実施形態による装置１０３の構成を示す図である。装置１０３は、ＣＰＬＤからなる検査治具であり、他の装置１０１は、ＦＰＧＡからなる製品基板であってもよい。 FIG. 1 is a diagram showing a configuration of a device 103 according to an embodiment of the present invention connected to another device 101 by a bus. The device 103 may be an inspection jig made of CPLD, and the other device 101 may be a product substrate made of FPGA.

装置１０３は、書き込み・読み取り切替え指令データ用の指令データ記憶領域２０１、および他の装置１０１がデータを書き込み、他の装置１０１がデータを読み取る共用記憶領域２０３を備える。記憶領域２０１および２０３は、レジスタであってもよい。装置１０３と他の装置１０１との間には、アドレスバス、出力データバスおよび入力データバスが備わる。さらに、他の装置１０１から装置１０３へ、クロック信号を送るクロック信号線が備わる。 The device 103 includes a command data storage area 201 for write / read switching command data, and a shared storage area 203 from which the other device 101 writes data and from which the other device 101 reads data. The storage areas 201 and 203 may be registers. An address bus, an output data bus, and an input data bus are provided between the device 103 and another device 101. Further, a clock signal line for sending a clock signal from another device 101 to the device 103 is provided.

本実施形態において、送信および書き込みとは、他の装置１０１が装置１０３へデータを書き込むことを表わし、受信および読み取りとは、他の装置１０１が装置１０３のデータを読み取ることを表わす。 In the present embodiment, transmission and writing indicate that another device 101 writes data to the device 103, and reception and reading indicates that the other device 101 reads data of the device 103.

図２は、他の装置１０１が、装置１０３からデータを受信する場合の手順を示す流れ図である。図２のステップＳ２０１０において、他の装置１０１が、アドレスバスに指令データ記憶領域２０１のアドレスを出力し、出力データバスに読み取り指令のデータを出力する。ステップＳ２０２０において、他の装置１０１が、クロック信号を出力する。装置１０３は、クロック信号を受け取ると、指令データ記憶領域２０１に読み取り指令のデータを読み取り、読み取り専用モードとなる。ステップＳ２０３０において、他の装置１０１が、読み取りの対象となる、共用記憶領域２０３のアドレスを、アドレスバスへ出力する。この状態で、装置１０３は、共用記憶領域２０３における指定されたアドレスのデータを、入力データバスへ出力する。ステップＳ２０４０において、他の装置１０１が、入力データバスのデータを読み取る。 FIG. 2 is a flowchart showing a procedure when another apparatus 101 receives data from the apparatus 103. In step S2010 of FIG. 2, the other device 101 outputs the address of the command data storage area 201 to the address bus, and outputs the read command data to the output data bus. In step S2020, the other device 101 outputs a clock signal. When the device 103 receives the clock signal, the device 103 reads the read command data in the command data storage area 201 and enters the read-only mode. In step S2030, the other device 101 outputs the address of the shared storage area 203 to be read to the address bus. In this state, the device 103 outputs the data at the designated address in the shared storage area 203 to the input data bus. In step S2040, the other device 101 reads the data on the input data bus.

図３は、他の装置１０１が、装置１０３へデータを送信する場合の手順を示す流れ図である。図３のステップＳ３０１０において、他の装置１０１が、アドレスバスに指令データ記憶領域２０１のアドレスを出力し、データバスに書き込み指令のデータを出力する。ステップＳ３０２０において、他の装置１０１が、クロック信号を出力する。装置１０３は、クロック信号を受け取ると、指令データ記憶領域２０１に書き込み指令のデータを読み取り、書き込み専用モードとなる。ステップＳ３０３０において、他の装置１０１が、書き込みの対象となる、共用記憶領域２０３のアドレスを、アドレスバスへ出力する。ステップＳ３０４０において、他の装置１０１が、書き込むべきデータを出力データバスへ出力する。ステップＳ３０５０において、他の装置１０１が、クロック信号を出力する。装置１０３は、クロック信号を受け取ると、出力データバスのデータを、共用記憶領域２０３における指定されたアドレスへ書き込む。 FIG. 3 is a flowchart showing a procedure when another apparatus 101 transmits data to the apparatus 103. In step S3010 of FIG. 3, the other device 101 outputs the address of the command data storage area 201 to the address bus, and outputs the write command data to the data bus. In step S3020, the other device 101 outputs a clock signal. When the device 103 receives the clock signal, it reads the write command data in the command data storage area 201 and enters the write-only mode. In step S3030, the other device 101 outputs the address of the shared storage area 203 to be written to the address bus. In step S3040, the other device 101 outputs the data to be written to the output data bus. In step S3050, the other device 101 outputs a clock signal. When the device 103 receives the clock signal, it writes the data on the output data bus to the specified address in the shared storage area 203.

以下に、本実施形態のより詳細な構成を説明する。 Hereinafter, a more detailed configuration of the present embodiment will be described.

図４は、ＣＰＬＤである装置１０３の端子の構成を示す図である。端子「ＣＬＫ」は、クロック信号の入力端子を表わす。「ＡＤＤＲＥＳＳ＿０」および「ＡＤＤＲＥＳＳ＿１」は、アドレスバスのビット０およびビット１の入力端子を表わす。「ＯＵＴＤＡＴＡ０」および「ＯＵＴＤＡＴＡ１」は、出力データバスのビット０およびビット１の入力端子を表わす。「ＩＮＤＡＴＡ０」および「ＩＮＤＡＴＡ１」は、入力データバスのビット０およびビット１の出力端子を表わす。「ＲＥＧ１＿０」および「ＲＥＧ１＿１」は、共用記憶領域２０３の第１番目のアドレスに保持されるデータのビット０およびビット１の出力端子を表わす。「ＲＥＧ２＿０」および「ＲＥＧ２＿１」は、共用記憶領域２０３の第２番目のアドレスに保持されるデータのビット０およびビット１の出力端子を表わす。 FIG. 4 is a diagram illustrating a configuration of terminals of the device 103 which is a CPLD. The terminal “CLK” represents an input terminal for a clock signal. “ADDRESS — 0” and “ADDRESS — 1” represent the bit 0 and bit 1 input terminals of the address bus. “OUTDATA0” and “OUTDATA1” represent the input terminals of bit 0 and bit 1 of the output data bus. “INDATA0” and “INDATA1” represent the output terminals of bit 0 and bit 1 of the input data bus. “REG1_0” and “REG1_1” represent the output terminals of bit 0 and bit 1 of the data held at the first address of the shared storage area 203. “REG2_0” and “REG2_1” represent the output terminals of bit 0 and bit 1 of the data held at the second address of the shared storage area 203.

図５は、ＣＰＬＤである装置１０３の回路を示す図である。端子の名称は、図４と同様である。図５において、指令データ記憶領域２０１を０番地で表わし、共用記憶領域２０３１を１番地、共用記憶領域２０３２を２番地で表わす。以下において、指令データ記憶領域２０１を０番地レジスタ、共用記憶領域２０３１を１番地レジスタ、共用記憶領域２０３２を２番地レジスタとも呼称する。 FIG. 5 shows a circuit of the device 103 which is a CPLD. The names of the terminals are the same as in FIG. In FIG. 5, the command data storage area 201 is represented by address 0, the shared storage area 2031 is represented by address 1, and the shared storage area 2032 is represented by address 2. Hereinafter, the command data storage area 201 is also referred to as address 0 register, the shared storage area 2031 is also referred to as address register 1, and the shared storage area 2032 is also referred to as address register 2.

図５の回路に関して、他の装置１０１による読み取り動作を、図２の流れ図と対比しながら説明する。 With respect to the circuit of FIG. 5, a reading operation by another apparatus 101 will be described in comparison with the flowchart of FIG. 2.

他の装置１０１は、ＡＤＤＲＥＳＳ＿０にＬＯＷ、ＡＤＤＲＥＳＳ＿１にＬＯＷを出力し、０番地レジスタ２０１を選択する。つぎに、他の装置１０１は、ＯＵＴＤＡＴＡ０にＨＩＧＨ、ＯＵＴＤＡＴＡ１にＨＩＧＨを出力することによって、読み取り指令のデータを出力する（図２のステップＳ２０１０）。 The other device 101 outputs LOW to ADDRESS_0 and LOW to ADDRESS_1, and selects the 0 address register 201. Next, the other device 101 outputs the read command data by outputting HIGH to OUTDATA0 and HIGH to OUTDATA1 (step S2010 in FIG. 2).

他の装置１０１は、ＣＬＫ信号線にパルス信号を出力する（図２のステップＳ２０２０）。ＣＬＫ信号線のパルス信号の立ち上がりにより、０番地レジスタ２０１の２個のフリップフロップのＱ出力が更新され、両方ともＨＩＧＨを出力する。この状態において、１番地レジスタ２０３１および２番地レジスタ２０３２の全フリップフロップの、ＥＮ端子には、ＬＯＷが入力される。したがって、１番地レジスタ２０３１および２番地レジスタ２０３２の全フリップフロップは、更新されることはなく、データを取り込むことはできない。したがって、他の装置１０１は、データの書き込みを行うことができない。他方、選択された番地のフリップフロップのＱ出力は、ＩＮＤＡＴＡ０およびＩＮＤＡＴＡ１に出力される。この状態は、装置１０１が読み取りだけを行う状態である。 The other device 101 outputs a pulse signal to the CLK signal line (step S2020 in FIG. 2). With the rise of the pulse signal on the CLK signal line, the Q outputs of the two flip-flops of the 0-address register 201 are updated, and both output HIGH. In this state, LOW is input to the EN terminals of all the flip-flops of the first address register 2031 and the second address register 2032. Therefore, all the flip-flops of the first address register 2031 and the second address register 2032 are not updated and cannot take in data. Therefore, the other device 101 cannot write data. On the other hand, the Q output of the flip-flop at the selected address is output to INDATA0 and INDATA1. This state is a state in which the apparatus 101 only performs reading.

図６は、他の装置１０１が読み取りだけを行う状態の回路の構成を示す図である。他の装置１０１は、１番地レジスタのデータを受信したい場合はＡＤＤＲＥＳＳ＿１にＬＯＷ、ＡＤＤＲＥＳＳ＿０にＨＩＧＨを出力する（図２のステップＳ２０３０）。すると、装置１０３において、ＡＮＤ３ゲートおよびＯＲ１ゲートを通ってＩＮＤＡＴＡ０にＦＦ１のＱ出力の値が出力され、ＡＮＤ４ゲートおよびＯＲ２ゲートを通ってＩＮＤＡＴＡ１にＦＦ２のＱ出力の値が出力される。すなわち、１番地レジスタのデータビット０の値がＩＮＤＡＴＡ０に、データビット１の値がＩＮＤＡＴＡ１に出力される。同様に、他の装置１０１が、２番地レジスタのデータを受信したい場合は、ＡＤＤＲＥＳＳ＿１にＨＩＧＨ、ＡＤＤＲＥＳＳ＿０にＬＯＷを出力すれば（図２のステップＳ２０３０）、２番地が選択されて、２番地レジスタのデータビット０の値がＩＮＤＡＴＡ０に、データビット１の値がＩＮＤＡＴＡ１に出力される。 FIG. 6 is a diagram illustrating a configuration of a circuit in a state where the other apparatus 101 performs only reading. The other device 101 outputs LOW to ADDRESS_1 and HIGH to ADDRESS_0 when it wants to receive the data in the address register 1 (step S2030 in FIG. 2). Then, in device 103, the value of the Q output of FF1 is output to INDATA0 through the AND3 gate and the OR1 gate, and the value of the Q output of FF2 is output to INDATA1 through the AND4 gate and the OR2 gate. That is, the value of data bit 0 of the address 1 register is output to INDATA0, and the value of data bit 1 is output to INDATA1. Similarly, if another device 101 wants to receive the data in address register 2, if HIGH is output to ADDRESS_1 and LOW is output to ADDRESS_0 (step S2030 in FIG. 2), address 2 is selected and the address register 2 is selected. The value of data bit 0 is output to INDATA0, and the value of data bit 1 is output to INDATA1.

その後、他の装置１０１は、ＩＮＤＡＴＡ０およびＩＮＤＡＴＡ１の値を読み取る（図２のステップＳ２０４０）。 Thereafter, the other apparatus 101 reads the values of INDATA0 and INDATA1 (step S2040 in FIG. 2).

つぎに、図５の回路に関して、他の装置１０１による書き込み動作を、図３の流れ図と対比しながら説明する。 Next, with respect to the circuit of FIG. 5, a write operation by another device 101 will be described in comparison with the flowchart of FIG.

他の装置１０１は、ＡＤＤＲＥＳＳ＿０にＬＯＷ、ＡＤＤＲＥＳＳ＿１にＬＯＷを出力し、０番地レジスタ２０１を選択する。つぎに、他の装置１０１は、ＯＵＴＤＡＴＡ０またはＯＵＴＤＡＴＡ１にＬＯＷを出力し、書き込み指令のデータを出力する（図３のステップＳ３０１０）。 The other device 101 outputs LOW to ADDRESS_0 and LOW to ADDRESS_1, and selects the 0 address register 201. Next, the other device 101 outputs LOW to OUTDATA0 or OUTDATA1, and outputs write command data (step S3010 in FIG. 3).

他の装置１０１は、ＣＬＫ信号線にパルス信号を出力する（図３のステップＳ３０２０）。ＣＬＫ信号線のパルス信号の立ち上がりにより、０番地レジスタ２０１の２個のフリップフロップのＱ出力が更新され、いずれかがＬＯＷを出力する。この状態において、１番地レジスタ２０３１または２番地レジスタ２０３２のデータは、ＩＮＤＡＴＡ０およびＩＮＤＡＴＡ１に出力されない。他方、選択された番地のレジスタのフリップフロップは、ＥＮ端子にＨＩＧＨが入力されるので、クロック信号線のパルス信号によりデータを取り込むことができる。この状態は、装置１０１が書き込みだけを行う状態である。 The other device 101 outputs a pulse signal to the CLK signal line (step S3020 in FIG. 3). With the rise of the pulse signal on the CLK signal line, the Q outputs of the two flip-flops of the 0-address register 201 are updated, and one of them outputs LOW. In this state, data in the first address register 2031 or the second address register 2032 is not output to INDATA0 and INDATA1. On the other hand, since the HIGH of the flip-flop of the register at the selected address is input to the EN terminal, data can be captured by the pulse signal of the clock signal line. This state is a state in which the device 101 performs only writing.

図７は、装置１０１が書き込みだけを行う状態の回路の構成を示す図である。他の装置１０１は、１番地レジスタへデータを送信したい場合はＡＤＤＲＥＳＳ＿１にＬＯＷ、ＡＤＤＲＥＳＳ＿０にＨＩＧＨを出力する（図３のステップＳ３０３０）。つぎに、他の装置１０１は、ＯＵＴＤＡＴＡ０とＯＵＴＤＡＴＡ１に、１番地レジスタに書き込みたいデータを出力する（図３のステップＳ３０４０）。この信号線は各フィリップフロップのＤ入力端子に接続されている。この状態で、他の装置１０１がＣＬＫ信号線にパルス信号を出力すると（図３のステップＳ３０５０）、パルス信号の立ち上りと同時にＥＮにＨＩＧＨが供給されているフィリップフロップだけについて、Ｑ出力の値がＤ入力の値に更新される。結果、ＦＦ１とＦＦ２のＱ出力の値が更新される。他の装置１０１が、２番地レジスタへデータを送信したい場合はＡＤＤＲＥＳＳ＿１にＨＩＧＨ、ＡＤＲＥＳＳ＿０にＬＯＷを出力し（図３のステップＳ３０３０）、ＯＵＴＤＡＴＡ０とＯＵＴＤＡＴＡ１に、２番地レジスタに書き込みたいデータを出力する（図３のステップＳ３０４０）。他の装置１０１がＣＬＫ信号線にパルス信号を出力すると（図３のステップＳ３０５０）、ＦＦ３とＦＦ４のＱ出力の値が更新される。 FIG. 7 is a diagram illustrating a configuration of a circuit in a state where the apparatus 101 performs only writing. The other device 101 outputs LOW to ADDRESS_1 and HIGH to ADDRESS_0 to transmit data to the address 1 register (step S3030 in FIG. 3). Next, the other device 101 outputs data to be written to the first address register to OUTDATA0 and OUTDATA1 (step S3040 in FIG. 3). This signal line is connected to the D input terminal of each Philip flop. In this state, when another device 101 outputs a pulse signal to the CLK signal line (step S3050 in FIG. 3), the Q output value of only the Philip flop to which HIGH is supplied to EN simultaneously with the rise of the pulse signal. Updated to the value of the D input. As a result, the Q output values of FF1 and FF2 are updated. If another device 101 wants to send data to the address register 2, it outputs HIGH to ADDRESS_1 and LOW to ADDRESS_0 (step S3030 in FIG. 3), and outputs data to be written to the address register 2 to OUTDATA0 and OUTDATA1 ( Step S3040 in FIG. When another device 101 outputs a pulse signal to the CLK signal line (step S3050 in FIG. 3), the values of the Q outputs of FF3 and FF4 are updated.

本発明によれば、製品基板と検査治具などの装置間で、簡単な手順によって、データの送受信を行うことができる。したがって、たとえば検査治具などの装置を簡単な回路で構成することができる。 According to the present invention, data can be transmitted and received between devices such as a product substrate and an inspection jig by a simple procedure. Therefore, for example, an apparatus such as an inspection jig can be configured with a simple circuit.

バスによって他の装置と接続された、本発明の一実施形態による装置の構成を示す図である。It is a figure which shows the structure of the apparatus by one Embodiment of this invention connected with the other apparatus by the bus | bath. 他の装置が、装置からデータを受信する場合の手順を示す流れ図である。It is a flowchart which shows the procedure in case another apparatus receives data from an apparatus. 他の装置が、装置へデータを送信する場合の手順を示す流れ図である。It is a flowchart which shows the procedure in case another apparatus transmits data to an apparatus. ＣＰＬＤである装置の端子の構成を示す図である。It is a figure which shows the structure of the terminal of the apparatus which is CPLD. ＣＰＬＤである装置の回路を示す図である。It is a figure which shows the circuit of the apparatus which is CPLD. 装置が読み取りだけを行う状態の回路の構成を示す図である。It is a figure which shows the structure of the circuit of the state which an apparatus only reads. 装置が書き込みだけを行う状態の回路の構成を示す図である。It is a figure which shows the structure of the circuit of the state in which an apparatus only writes. バスによって接続された、製品基板と検査治具との構成を示す図である。It is a figure which shows the structure of the product board | substrate and inspection jig | tool connected by the bus | bath.

符号の説明Explanation of symbols

１０１…他の装置、１０３…装置、２０１…指令データ記憶領域、２０３…共用記憶領域
101 ... Other devices, 103 ... Devices, 201 ... Command data storage area, 203 ... Shared storage area

Claims

第１の装置と第２の装置との間における、データ送受信方法であって、第２の装置は、送受信切替え指令データ用の指令データ記憶領域と送信データおよび受信データの共用記憶領域とを備え、送受信切替え指令データの、第２の装置による、当該指令データ記憶領域への取り込みと、第１の装置が第２の装置へ送信するデータの、第２の装置による、当該共用記憶領域への取り込みと、第１の装置が第２の装置から受信するデータの、第２の装置による、当該共用記憶領域からの取り出しとを、第１の装置から第２の装置へ送られる単一のクロック信号で行うことを特徴とする、データ送受信方法。 A data transmission / reception method between a first device and a second device, wherein the second device comprises a command data storage area for transmission / reception switching command data and a shared storage area for transmission data and reception data. The transmission / reception switching command data is taken into the command data storage area by the second device, and the data transmitted from the first device to the second device is transferred to the shared storage area by the second device. A single clock sent from the first device to the second device for capture and retrieval of data received by the first device from the second device by the second device from the shared storage area A data transmission / reception method characterized by being performed by a signal.

第１の装置が製品基板であり、第２の装置が当該製品基板の検査治具であることを特徴とする、請求項１に記載のデータ送受信方法。 2. The data transmission / reception method according to claim 1, wherein the first device is a product substrate, and the second device is an inspection jig for the product substrate.

第１の装置がＦＰＧＡであり、第２の装置がＣＰＬＤであることを特徴とする、請求項１または２に記載のデータ送受信方法。 3. The data transmission / reception method according to claim 1 or 2, wherein the first device is an FPGA and the second device is a CPLD.

送受信切替え指令データ用の指令データ記憶領域と送信データおよび受信データの共用記憶領域とを備える装置であって、他の装置からの、送受信切替え指令データの、当該指令データ記憶領域への取り込みと、当該他の装置が当該装置へ送信するデータの、当該共用記憶領域への取り込みと、当該他の装置が当該装置から受信するデータの、当該共用記憶領域からの取り出しとを、当該他の装置から当該装置へ送られる単一のクロック信号で行うことを特徴とする、装置。 A device comprising a command data storage area for transmission / reception switching command data and a shared storage area for transmission data and reception data, from other devices, taking transmission / reception switching command data into the command data storage area, From the other device, the data that the other device transmits to the device is taken into the shared storage area and the data that the other device receives from the device is taken out from the shared storage area. A device characterized in that it is performed with a single clock signal sent to the device.

製品基板の検査治具であることを特徴とする、請求項４に記載の装置。 The apparatus according to claim 4, wherein the apparatus is an inspection jig for a product substrate.

ＣＰＬＤであることを特徴とする、請求項４または５に記載の装置。
6. Device according to claim 4 or 5, characterized in that it is a CPLD.