JP2008048255A - Method for data transmission and reception, and device transmitting and receiving data - Google Patents
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Abstract
Description
本発明は、装置間のデータ送受信方法、および他の装置との間でデータの送受信を行う装置に関するものである。特に、簡単な手順による、装置間のデータ送受信方法、および他の装置との間で、簡単な手順でデータの送受信を行うことのできる装置に関するものである。 The present invention relates to a data transmission / reception method between apparatuses and an apparatus for transmitting / receiving data to / from another apparatus. In particular, the present invention relates to a data transmission / reception method between apparatuses according to a simple procedure and an apparatus capable of transmitting / receiving data to / from other apparatuses according to a simple procedure.
製品基板の機能を検査するために、検査治具と呼ばれる回路を使用する場合がある。製品基板と検査治具をバスによって接続してデータの送受信を行い、製品基板によってデータの処理が正常に行われるかどうか確認する。 A circuit called an inspection jig may be used to inspect the function of the product substrate. The product board and the inspection jig are connected by a bus to transmit and receive data, and it is confirmed whether the data processing is normally performed by the product board.
図8は、バスによって接続された、製品基板111と検査治具113との構成を示す図である。製品基板111は、FPGA(Field Programmable Gate Array)、検査治具は、CPLD(Complex Programmable Logic Device)であってもよい。検査治具113は、製品基板111がデータを書き込む書き込み用レジスタ211と、製品基板がデータを読み取る読み取り用レジスタ213を備える。製品基板111と検査治具113との間には、アドレスバス、出力データバスおよび入力データバスが備わる。さらに、製品基板111から検査治具113へ、書き込み信号(WRITE信号)を送る書込み信号線および読み込み信号(READ信号)を送る読み込み信号線が備わる。
FIG. 8 is a diagram showing a configuration of the
製品基板111が検査治具113へデータを送信する場合の手順は以下のとおりである。製品基板111は、出力データバスへデータを出力する。また、製品基板111は、アドレスバスへ書き込み用レジスタ211のアドレスを出力する。つぎに、製品基板111は、検査治具113へ書き込み信号を送る。検査治具113は、書込み信号が存在する状態で、出力データバスのデータを、アドレスバスで指定されたアドレスの書き込み用レジスタに取り込む。ここで、検査治具113は、製品基板111とは独立した同期信号を備えている。したがって、出力データバスのデータを、アドレスバスで指定されたアドレスの書き込み用レジスタに取り込むタイミングは、検査治具113の同期信号に基づいて定まる。
The procedure when the
製品基板111が検査治具113からデータを受信する場合の手順は以下のとおりである。製品基板111は、アドレスバスへ読み込み用レジスタ213のアドレスを出力する。つぎに、製品基板111は、検査治具113へ読み込み信号を送る。検査治具113は、読み込み信号が存在する状態で、アドレスバスで指定されたアドレスの読み込み用レジスタのデータを、入力データバスへ出力する。ここで、検査治具113は、製品基板111とは独立した同期信号を備えている。したがって、アドレスバスで指定されたアドレスの読み込み用レジスタのデータを、入力データバスへ出力するタイミングは、検査治具113の同期信号に基づいて定まる。
The procedure when the
上記のように、製品基板111と検査治具113との間のデータ送受信には、検査治具113に書き込み用レジスタ211および読み込み用レジスタ213が必要であり、製品基板111と検査治具113との間に、書込み信号線および読み込み信号線が必要であった。しかし、CPLDなどによって構成される検査治具は、端子数やメモリの大きさに制約があり、できるだけ簡単な手順で、製品基板との間のデータ送受信をおこなうのが好ましい。
As described above, in order to transmit and receive data between the
一般的に、他の装置との間でデータの送受信を行う装置は、たとえば、特許文献1(図1他)に記載されている。 In general, a device that transmits and receives data to and from another device is described in, for example, Patent Document 1 (FIG. 1 and others).
簡単な手順による、装置間のデータ送受信方法、および他の装置との間で、簡単な手順でデータの送受信を行う装置に対するニーズがある。 There is a need for a data transmission / reception method between apparatuses by a simple procedure and an apparatus for transmitting / receiving data to / from another apparatus by a simple procedure.
本発明によるデータ送受信方法は、第1の装置と第2の装置との間における、データ送受信方法である。第2の装置は、送受信切替え指令データ用の指令データ記憶領域と送信データおよび受信データの共用記憶領域とを備える。送受信切替え指令データの、第2の装置による、当該指令データ記憶領域への取り込みと、第1の装置が第2の装置へ送信するデータの、第2の装置による、当該共用記憶領域への取り込みと、第1の装置が第2の装置から受信するデータの、第2の装置による、当該共用記憶領域からの取り出しとを、第1の装置から第2の装置へ送られる単一のクロック信号で行うことを特徴とする。 The data transmission / reception method according to the present invention is a data transmission / reception method between a first device and a second device. The second device includes a command data storage area for transmission / reception switching command data and a shared storage area for transmission data and reception data. Transfer of transmission / reception switching command data into the command data storage area by the second device, and capture of data transmitted by the first device to the second device into the shared storage area by the second device And a single clock signal sent from the first device to the second device for retrieving from the shared storage area by the second device the data received by the first device from the second device It is characterized by being performed by.
本発明によれば、送信データ用記憶領域および受信データ用記憶領域を共用するので、記憶領域を節約できる。また、データ送信、データ受信およびデータ送受信の切替えを単一のクロック信号を使用して行うので、端子数が少なくなりロジックも簡単となる。 According to the present invention, since the transmission data storage area and the reception data storage area are shared, the storage area can be saved. Further, since data transmission, data reception and data transmission / reception are switched using a single clock signal, the number of terminals is reduced and the logic is simplified.
本発明による装置は、送受信切替え指令データ用の指令データ記憶領域と送信データおよび受信データの共用記憶領域とを備える。本発明による装置は、他の装置からの、送受信切替え指令データの、当該指令データ記憶領域への取り込みと、当該他の装置が当該装置へ送信するデータの、当該共用記憶領域への取り込みと、当該他の装置が当該装置から受信するデータの、当該共用記憶領域からの取り出しとを、当該他の装置から当該装置へ送られる単一のクロック信号で行うことを特徴とする。 The apparatus according to the present invention includes a command data storage area for transmission / reception switching command data and a shared storage area for transmission data and reception data. The device according to the present invention, the transmission / reception switching command data from another device, the import to the command data storage area, the data that the other device transmits to the device, to the shared storage area, The data received by the other device from the device is extracted from the shared storage area by a single clock signal sent from the other device to the device.
本発明によれば、送信データ用記憶領域および受信データ用記憶領域を共用するので、記憶領域を節約できる。また、データ送信、データ受信およびデータ送受信の切替えを単一のクロック信号を使用して行うので、端子数が少なくなりロジックも簡単となる。 According to the present invention, since the transmission data storage area and the reception data storage area are shared, the storage area can be saved. Further, since data transmission, data reception and data transmission / reception are switched using a single clock signal, the number of terminals is reduced and the logic is simplified.
本発明によれば、複雑なロジックを使用せずに、簡単な手順によって、装置間のデータ送受信を行う方法が得られる。また、多数の端子や、複雑なロジックを使用せずに、他の装置との間で、簡単な手順でデータの送受信を行う装置が得られる。 According to the present invention, it is possible to obtain a method for transmitting and receiving data between devices by a simple procedure without using complicated logic. In addition, a device that transmits and receives data to and from other devices without using a large number of terminals or complicated logic can be obtained.
図1は、バスによって他の装置101と接続された、本発明の一実施形態による装置103の構成を示す図である。装置103は、CPLDからなる検査治具であり、他の装置101は、FPGAからなる製品基板であってもよい。
FIG. 1 is a diagram showing a configuration of a
装置103は、書き込み・読み取り切替え指令データ用の指令データ記憶領域201、および他の装置101がデータを書き込み、他の装置101がデータを読み取る共用記憶領域203を備える。記憶領域201および203は、レジスタであってもよい。装置103と他の装置101との間には、アドレスバス、出力データバスおよび入力データバスが備わる。さらに、他の装置101から装置103へ、クロック信号を送るクロック信号線が備わる。
The
本実施形態において、送信および書き込みとは、他の装置101が装置103へデータを書き込むことを表わし、受信および読み取りとは、他の装置101が装置103のデータを読み取ることを表わす。
In the present embodiment, transmission and writing indicate that another
図2は、他の装置101が、装置103からデータを受信する場合の手順を示す流れ図である。図2のステップS2010において、他の装置101が、アドレスバスに指令データ記憶領域201のアドレスを出力し、出力データバスに読み取り指令のデータを出力する。ステップS2020において、他の装置101が、クロック信号を出力する。装置103は、クロック信号を受け取ると、指令データ記憶領域201に読み取り指令のデータを読み取り、読み取り専用モードとなる。ステップS2030において、他の装置101が、読み取りの対象となる、共用記憶領域203のアドレスを、アドレスバスへ出力する。この状態で、装置103は、共用記憶領域203における指定されたアドレスのデータを、入力データバスへ出力する。ステップS2040において、他の装置101が、入力データバスのデータを読み取る。
FIG. 2 is a flowchart showing a procedure when another
図3は、他の装置101が、装置103へデータを送信する場合の手順を示す流れ図である。図3のステップS3010において、他の装置101が、アドレスバスに指令データ記憶領域201のアドレスを出力し、データバスに書き込み指令のデータを出力する。ステップS3020において、他の装置101が、クロック信号を出力する。装置103は、クロック信号を受け取ると、指令データ記憶領域201に書き込み指令のデータを読み取り、書き込み専用モードとなる。ステップS3030において、他の装置101が、書き込みの対象となる、共用記憶領域203のアドレスを、アドレスバスへ出力する。ステップS3040において、他の装置101が、書き込むべきデータを出力データバスへ出力する。ステップS3050において、他の装置101が、クロック信号を出力する。装置103は、クロック信号を受け取ると、出力データバスのデータを、共用記憶領域203における指定されたアドレスへ書き込む。
FIG. 3 is a flowchart showing a procedure when another
以下に、本実施形態のより詳細な構成を説明する。 Hereinafter, a more detailed configuration of the present embodiment will be described.
図4は、CPLDである装置103の端子の構成を示す図である。端子「CLK」は、クロック信号の入力端子を表わす。「ADDRESS_0」および「ADDRESS_1」は、アドレスバスのビット0およびビット1の入力端子を表わす。「OUTDATA0」および「OUTDATA1」は、出力データバスのビット0およびビット1の入力端子を表わす。「INDATA0」および「INDATA1」は、入力データバスのビット0およびビット1の出力端子を表わす。「REG1_0」および「REG1_1」は、共用記憶領域203の第1番目のアドレスに保持されるデータのビット0およびビット1の出力端子を表わす。「REG2_0」および「REG2_1」は、共用記憶領域203の第2番目のアドレスに保持されるデータのビット0およびビット1の出力端子を表わす。
FIG. 4 is a diagram illustrating a configuration of terminals of the
図5は、CPLDである装置103の回路を示す図である。端子の名称は、図4と同様である。図5において、指令データ記憶領域201を0番地で表わし、共用記憶領域2031を1番地、共用記憶領域2032を2番地で表わす。以下において、指令データ記憶領域201を0番地レジスタ、共用記憶領域2031を1番地レジスタ、共用記憶領域2032を2番地レジスタとも呼称する。
FIG. 5 shows a circuit of the
図5の回路に関して、他の装置101による読み取り動作を、図2の流れ図と対比しながら説明する。
With respect to the circuit of FIG. 5, a reading operation by another
他の装置101は、ADDRESS_0にLOW、ADDRESS_1にLOWを出力し、0番地レジスタ201を選択する。つぎに、他の装置101は、OUTDATA0にHIGH、OUTDATA1にHIGHを出力することによって、読み取り指令のデータを出力する(図2のステップS2010)。
The
他の装置101は、CLK信号線にパルス信号を出力する(図2のステップS2020)。CLK信号線のパルス信号の立ち上がりにより、0番地レジスタ201の2個のフリップフロップのQ出力が更新され、両方ともHIGHを出力する。この状態において、1番地レジスタ2031および2番地レジスタ2032の全フリップフロップの、EN端子には、LOWが入力される。したがって、1番地レジスタ2031および2番地レジスタ2032の全フリップフロップは、更新されることはなく、データを取り込むことはできない。したがって、他の装置101は、データの書き込みを行うことができない。他方、選択された番地のフリップフロップのQ出力は、INDATA0およびINDATA1に出力される。この状態は、装置101が読み取りだけを行う状態である。
The
図6は、他の装置101が読み取りだけを行う状態の回路の構成を示す図である。他の装置101は、1番地レジスタのデータを受信したい場合はADDRESS_1にLOW、ADDRESS_0にHIGHを出力する(図2のステップS2030)。すると、装置103において、AND3ゲートおよびOR1ゲートを通ってINDATA0にFF1のQ出力の値が出力され、AND4ゲートおよびOR2ゲートを通ってINDATA1にFF2のQ出力の値が出力される。すなわち、1番地レジスタのデータビット0の値がINDATA0に、データビット1の値がINDATA1に出力される。同様に、他の装置101が、2番地レジスタのデータを受信したい場合は、ADDRESS_1にHIGH、ADDRESS_0にLOWを出力すれば(図2のステップS2030)、2番地が選択されて、2番地レジスタのデータビット0の値がINDATA0に、データビット1の値がINDATA1に出力される。
FIG. 6 is a diagram illustrating a configuration of a circuit in a state where the
その後、他の装置101は、INDATA0およびINDATA1の値を読み取る(図2のステップS2040)。
Thereafter, the
つぎに、図5の回路に関して、他の装置101による書き込み動作を、図3の流れ図と対比しながら説明する。
Next, with respect to the circuit of FIG. 5, a write operation by another
他の装置101は、ADDRESS_0にLOW、ADDRESS_1にLOWを出力し、0番地レジスタ201を選択する。つぎに、他の装置101は、OUTDATA0またはOUTDATA1にLOWを出力し、書き込み指令のデータを出力する(図3のステップS3010)。
The
他の装置101は、CLK信号線にパルス信号を出力する(図3のステップS3020)。CLK信号線のパルス信号の立ち上がりにより、0番地レジスタ201の2個のフリップフロップのQ出力が更新され、いずれかがLOWを出力する。この状態において、1番地レジスタ2031または2番地レジスタ2032のデータは、INDATA0およびINDATA1に出力されない。他方、選択された番地のレジスタのフリップフロップは、EN端子にHIGHが入力されるので、クロック信号線のパルス信号によりデータを取り込むことができる。この状態は、装置101が書き込みだけを行う状態である。
The
図7は、装置101が書き込みだけを行う状態の回路の構成を示す図である。他の装置101は、1番地レジスタへデータを送信したい場合はADDRESS_1にLOW、ADDRESS_0にHIGHを出力する(図3のステップS3030)。つぎに、他の装置101は、OUTDATA0とOUTDATA1に、1番地レジスタに書き込みたいデータを出力する(図3のステップS3040)。この信号線は各フィリップフロップのD入力端子に接続されている。この状態で、他の装置101がCLK信号線にパルス信号を出力すると(図3のステップS3050)、パルス信号の立ち上りと同時にENにHIGHが供給されているフィリップフロップだけについて、Q出力の値がD入力の値に更新される。結果、FF1とFF2のQ出力の値が更新される。他の装置101が、2番地レジスタへデータを送信したい場合はADDRESS_1にHIGH、ADRESS_0にLOWを出力し(図3のステップS3030)、OUTDATA0とOUTDATA1に、2番地レジスタに書き込みたいデータを出力する(図3のステップS3040)。他の装置101がCLK信号線にパルス信号を出力すると(図3のステップS3050)、FF3とFF4のQ出力の値が更新される。
FIG. 7 is a diagram illustrating a configuration of a circuit in a state where the
本発明によれば、製品基板と検査治具などの装置間で、簡単な手順によって、データの送受信を行うことができる。したがって、たとえば検査治具などの装置を簡単な回路で構成することができる。 According to the present invention, data can be transmitted and received between devices such as a product substrate and an inspection jig by a simple procedure. Therefore, for example, an apparatus such as an inspection jig can be configured with a simple circuit.
101…他の装置、103…装置、201…指令データ記憶領域、203…共用記憶領域
101 ... Other devices, 103 ... Devices, 201 ... Command data storage area, 203 ... Shared storage area
Claims (6)
6. Device according to claim 4 or 5, characterized in that it is a CPLD.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006223173A JP2008048255A (en) | 2006-08-18 | 2006-08-18 | Method for data transmission and reception, and device transmitting and receiving data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006223173A JP2008048255A (en) | 2006-08-18 | 2006-08-18 | Method for data transmission and reception, and device transmitting and receiving data |
Publications (1)
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JP2008048255A true JP2008048255A (en) | 2008-02-28 |
Family
ID=39181542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2006223173A Pending JP2008048255A (en) | 2006-08-18 | 2006-08-18 | Method for data transmission and reception, and device transmitting and receiving data |
Country Status (1)
Country | Link |
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JP (1) | JP2008048255A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103186117A (en) * | 2011-12-28 | 2013-07-03 | 深圳市汇川控制技术有限公司 | PROFIBUS-DP master realization system and method based on CPLD |
-
2006
- 2006-08-18 JP JP2006223173A patent/JP2008048255A/en active Pending
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CN103186117A (en) * | 2011-12-28 | 2013-07-03 | 深圳市汇川控制技术有限公司 | PROFIBUS-DP master realization system and method based on CPLD |
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