JP4894242B2

JP4894242B2 - Synchronization circuit

Info

Publication number: JP4894242B2
Application number: JP2005338054A
Authority: JP
Inventors: 順哉谷口
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2005-11-24
Filing date: 2005-11-24
Publication date: 2012-03-14
Anticipated expiration: 2025-11-24
Also published as: JP2007150385A

Description

この発明は、非同期インターフェースに用いられる同期化回路に関する。 The present invention relates to a synchronization circuit used for an asynchronous interface.

同期が取れていない送信側装置と受信側装置との間でデータ信号の受け渡しを行う場合、受信側装置に同期化回路を設けるのが一般的である。この同期化回路は、送信側装置から与えられるデータ信号を受信側装置の内部クロックに同期化させて出力する回路である。ここで、データ信号は、受信側装置の内部クロックとは非同期なタイミングで送信側装置から送信される。このため、例えばデータ信号を内部クロックによりフリップフロップに保持する、といった方法によりデータ信号の同期化を行う、データ信号のレベル変化のタイミングと内部クロックの発生タイミングとが非常に接近し、いわゆるメタ・ステーブルがフリップフロップに発生するおそれがある。このメタ・ステーブルは、フリップフロップの出力信号レベルが一時的に発振状態となる現象である。このようなメタ・ステーブルがその発生箇所の周囲の回路に波及し、周囲の回路に誤動作を生じさせるのを防止するため、非同期な内部クロックにより動作する回路間のデータ信号の受け渡しに関し、次のような回路設計上の安全策が強制ないし推奨されており、同期化回路はこの安全策を講じた回路構成となっている。
ａ．非同期なクロックにより動作する２つの回路間にはロジック回路を配置しない（必須）。
ｂ．非同期なクロックにより動作する回路から信号を受け取るフリップフロップの出力端子にはロジック回路を接続しない（推奨）。
ｃ．非同期なクロックにより動作する回路から信号を受け取るフリップフロップおよびその後続のフリップフロップの間には、フィードバックを含む回路を配置しない（必須）。
ｄ．ノイズが乗りやすいＩＣ外部からの入力にもメタ・ステーブル対策を施す（必須）。
ｅ．誤ったデータ信号を誤って受け取らないために、データ信号の送信に同期したクロックを保持し、データ信号の同期化を許可するイネーブル信号として利用する（推奨）。
なお、上記安全策に関しては例えば非特許文献１に開示されている。
設計スタイルガイド第３版、株式会社エッチ・ディー・ラボ、２０００年４月２０日発行 When data signals are exchanged between a transmission-side device and a reception-side device that are not synchronized, it is common to provide a synchronization circuit in the reception-side device. This synchronization circuit is a circuit that outputs a data signal supplied from the transmission side device in synchronization with the internal clock of the reception side device. Here, the data signal is transmitted from the transmission side device at a timing asynchronous with the internal clock of the reception side device. For this reason, for example, the data signal is synchronized by a method of holding the data signal in the flip-flop by the internal clock, and the timing of the level change of the data signal and the generation timing of the internal clock are very close to each other. There is a possibility that a stable is generated in the flip-flop. This meta stable is a phenomenon in which the output signal level of the flip-flop temporarily oscillates. In order to prevent such meta-stable from spreading to the circuit around the location where it occurs and causing the malfunction to occur in the surrounding circuit, regarding the transfer of data signals between circuits operating with an asynchronous internal clock, Such safety measures in circuit design are compulsory or recommended, and the synchronization circuit has a circuit configuration in which this safety measure is taken.
a. A logic circuit is not arranged between two circuits that operate with an asynchronous clock (essential).
b. Do not connect a logic circuit to the output terminal of a flip-flop that receives a signal from a circuit that operates with an asynchronous clock (recommended).
c. A circuit including feedback is not disposed between a flip-flop that receives a signal from a circuit that operates with an asynchronous clock and a subsequent flip-flop (essential).
d. Measures against meta / stable are also applied to input from outside the IC where noise can easily be applied (required).
e. In order not to receive an erroneous data signal by mistake, a clock synchronized with the transmission of the data signal is held and used as an enable signal that permits synchronization of the data signal (recommended).
The above safety measures are disclosed in Non-Patent Document 1, for example.
Design Style Guide 3rd edition, Etch Dee Lab Inc., issued April 20, 2000

ところで、同期化回路において、データ信号の書き込み要求があってからデータ信号を内部クロックに同期化させる処理を完了するまでの期間は新たなデータ信号の書き込み要求に対処することができない不応期間となる。従来の同期化回路は、回路設計に当たって、上記の安全策を採っているため、どうしても不応期間が長くなり、短い時間間隔で発生する書き込み要求に対処することができないという問題があった。 By the way, in the synchronization circuit, the period from when there is a data signal write request to when the process of synchronizing the data signal with the internal clock is completed is a refractory period during which a new data signal write request cannot be handled. Become. Since the conventional synchronization circuit employs the above-mentioned safety measures in designing the circuit, there is a problem that the refractory period is inevitably long and it is impossible to cope with a write request generated at a short time interval.

この発明は、以上説明した事情に鑑みてなされたものであり、メタ・ステーブルの発生に起因した誤動作を防止し、かつ、短い時間間隔で発生するデータ信号の書き込み要求にも対処可能な同期化回路を提供することを目的としている。 The present invention has been made in view of the circumstances described above, and prevents synchronization caused by the occurrence of meta-stable and can cope with a data signal write request generated at a short time interval. The purpose is to provide a circuit.

この発明は、送信側装置から書き込み要求信号およびデータ信号を順次受信し、データ信号を内部クロックに同期化させて出力する同期化回路において、データ信号を内部クロックに同期化させる複数の同期化手段と、前記送信側装置から前記書き込み要求信号が与えられるのに応じて前記複数の同期化手段を順次選択し、選択した同期化手段に前記書き込み要求信号とともに与えられるデータ信号を内部クロックに同期化させる処理を割り当てる選択手段とを具備することを特徴とする同期化回路を提供する。
かかる発明によれば、データ信号の同期化処理を複数の同期化手段に分散化させているため、個々の同期化手段が比較的長い不応期間を有する場合であっても、同期化回路全体としての不応期間を短くし、短い時間間隔でデータ信号および書き込み要求信号が与えられる場合でもデータ信号を内部クロックに同期化させることができる。
好ましい態様において、同期化回路は、各々、送信側装置から書き込み要求信号およびデータ信号を受信可能であり、保持許可信号が与えられている期間に前記送信側装置から書き込み要求信号が与えられたとき、その時点において前記送信側装置から与えられたデータ信号を保持するとともに、前記保持許可信号が与えられている期間に前記送信側装置から与えられる書き込み要求信号を内部クロックに同期化させて同期化書き込み要求信号を出力する複数の受信モジュールと、前記送信側装置から前記書き込み要求信号が与えられるのに応じて前記複数の受信モジュールを順次選択し、選択した受信モジュールに前記保持許可信号を与える選択手段と、前記複数の受信モジュールのいずれかが前記同期化書き込み要求信号を出力した場合に、その同期化書き込み要求信号の発生元である受信モジュールに保持されたデータ信号を前記内部クロックに同期化させて出力する同期化出力回路とを具備する。
この態様によれば、書き込み要求信号に応じて各受信モジュールに対して保持許可信号が順次出力され、各受信モジュールは、保持許可信号および書き込み要求信号が与えられることによりデータ信号を保持し、次の保持許可信号および書き込み要求信号が与えられる直前まで同データ信号を保持し続ける。そして、各受信モジュールに保持された各データ信号は、各データ信号の保持されている間に、各受信モジュールから同期化書き込み要求信号が出力されたとき、同期化出力回路に取り込まれ、内部クロックに同期化されて出力される。従って、受信モジュールの不応期間よりも長い周期で保持許可信号が発生する限り、各受信モジュールに保持されるデータ信号は、取りこぼすことなく同期化出力回路に取り込まれ、内部クロックに同期化されて出力される。 The present invention relates to a synchronization circuit for sequentially receiving a write request signal and a data signal from a transmission side device and outputting the data signal in synchronization with an internal clock, and a plurality of synchronization means for synchronizing the data signal with the internal clock. And sequentially selecting the plurality of synchronization means in response to the write request signal from the transmission side device, and synchronizing the data signal supplied to the selected synchronization means together with the write request signal to an internal clock. There is provided a synchronization circuit comprising selection means for assigning processing to be performed.
According to this invention, since the data signal synchronization processing is distributed to the plurality of synchronization means, even if each synchronization means has a relatively long refractory period, the entire synchronization circuit The refractory period can be shortened, and the data signal can be synchronized with the internal clock even when the data signal and the write request signal are given at a short time interval.
In a preferred embodiment, each of the synchronization circuits is capable of receiving a write request signal and a data signal from the transmission side device, and when the write request signal is given from the transmission side device during a period when the holding permission signal is given At that time, the data signal given from the transmission side device is held, and the write request signal given from the transmission side device is synchronized with the internal clock during the period when the holding permission signal is given. A plurality of receiving modules that output a write request signal, and a selection that sequentially selects the plurality of receiving modules in response to the writing request signal being given from the transmitting side device and that gives the holding permission signal to the selected receiving module And one of the plurality of receiving modules outputs the synchronized write request signal Comprises a synchronization output circuit for outputting a data signal held in the receiving module is a generation source of the synchronizing write request signal by synchronizing with the internal clock.
According to this aspect, the holding permission signal is sequentially output to each receiving module according to the writing request signal, and each receiving module holds the data signal by being given the holding permission signal and the writing request signal, and The data signal is held until immediately before the holding permission signal and the write request signal are given. Each data signal held in each receiving module is taken into the synchronization output circuit when the synchronized write request signal is output from each receiving module while each data signal is held. Is output after being synchronized. Therefore, as long as the holding permission signal is generated with a period longer than the refractory period of the receiving module, the data signal held in each receiving module is taken into the synchronization output circuit without being missed and synchronized with the internal clock. Is output.

以下、図面を参照し、この発明の実施の形態を説明する。
図１はこの発明の一実施形態である同期化回路の構成を示す回路図である。この同期化回路は、図示しない送信側装置からデータ信号ＤＡＴＡと書き込み要求信号ＷＲ＿ｎを受け取り、データ信号ＤＡＴＡを受信側装置（図示略）の内部クロックＣＬＫに同期化させ、データ信号ＣＤＡＴＡとして出力する回路である。ここで、書き込み要求信号ＷＲ＿ｎは、内部クロックＣＬＫとは非同期な送信側装置の内部クロックに同期した信号であり、データ信号ＤＡＴＡはこの書き込み要求信号ＷＲ＿ｎに同期して送信側装置から送信される。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a circuit diagram showing a configuration of a synchronization circuit according to an embodiment of the present invention. This synchronization circuit receives a data signal DATA and a write request signal WR_n from a transmission side device (not shown), synchronizes the data signal DATA with an internal clock CLK of a reception side device (not shown), and outputs it as a data signal CDATA. It is. Here, the write request signal WR_n is a signal synchronized with the internal clock of the transmission side device asynchronous with the internal clock CLK, and the data signal DATA is transmitted from the transmission side device in synchronization with the write request signal WR_n.

この同期化回路は、幾つかのカウンタとフリップフロップを含んでいる。これらのカウンタやフリップフロップは、同期化回路の初期化時に発生するリセット信号ＲＳＴ＿ｎにより全て初期化されるようになっている。以下の同期化回路の各部に関する説明では、この初期化に関連した説明を省略する。 This synchronization circuit includes several counters and flip-flops. These counters and flip-flops are all initialized by a reset signal RST_n generated when the synchronization circuit is initialized. In the following description of each part of the synchronization circuit, description related to this initialization is omitted.

同期化回路において、カウンタ１０は、書き込み要求信号ＷＲ＿ｎをカウントし、カウント値を示す２ビットの信号を出力する。デコーダ１１は、この２ビットの出力信号をデコードし、デコード結果を示す４個の保持許可信号ＰＥｋ（ｋ＝０〜３）を出力する。ここで、カウンタ１０のカウント値ｋは、「０」〜「３」の範囲を巡回的に繰り返す。保持許可信号ＰＥｋ（ｋ＝０〜３）は、その時点におけるカウンタ１０のカウント値ｋに対応した信号ＰＥｋのみが“１”、他は“０”となる。 In the synchronization circuit, the counter 10 counts the write request signal WR_n and outputs a 2-bit signal indicating the count value. The decoder 11 decodes the 2-bit output signal and outputs four holding permission signals PEk (k = 0 to 3) indicating the decoding result. Here, the count value k of the counter 10 cyclically repeats the range of “0” to “3”. In the holding permission signal PEk (k = 0 to 3), only the signal PEk corresponding to the count value k of the counter 10 at that time is “1”, and the others are “0”.

同期化回路は、４個の受信モジュール２０−ｋ（ｋ＝０〜３）を有している。これらの受信モジュール２０−ｋ（ｋ＝０〜３）には、各々ページ番号ｋ（ｋ＝０〜３）が割り当てられている。上記カウンタ１０およびデコーダ１１は、書き込み要求信号ＷＲ＿ｎが与えられるのに応じて、これらの受信モジュール２０−ｋ（ｋ＝０〜３）を順次選択し、選択した受信モジュール２０−ｋに保持許可信号ＰＥｋを与える選択手段として機能する。 The synchronization circuit has four reception modules 20-k (k = 0 to 3). A page number k (k = 0 to 3) is assigned to each of the receiving modules 20-k (k = 0 to 3). The counter 10 and the decoder 11 sequentially select the reception modules 20-k (k = 0 to 3) in response to the write request signal WR_n, and the selected reception module 20-k receives a holding permission signal. It functions as a selection means for giving PEk.

各受信モジュール１０−ｋ（ｋ＝０〜３）には、データ信号ＤＡＴＡと書き込み要求信号ＷＲ＿ｎが与えられる。各受信モジュール１０−ｋ（ｋ＝０〜３）は、保持許可信号ＰＥｋ（ｋ＝０〜３）が与えられている期間に書き込み要求信号ＷＲ＿ｎが与えられた場合に、データ信号ＤＡＴＡを書き込み要求信号ＷＲ＿ｎにより保持し、データ信号ＴＤｋ（ｋ＝０〜３）として出力するとともに、内部クロックＣＬＫに同期した同期化書き込み要求信号ＷＲＥｋ（ｋ＝０〜３）を出力する回路である。 Each reception module 10-k (k = 0 to 3) is supplied with a data signal DATA and a write request signal WR_n. Each receiving module 10-k (k = 0 to 3) requests to write the data signal DATA when the write request signal WR_n is given during the period when the holding permission signal PEk (k = 0 to 3) is given. This circuit is held by the signal WR_n and is output as a data signal TDk (k = 0 to 3), and outputs a synchronized write request signal WREk (k = 0 to 3) synchronized with the internal clock CLK.

各受信モジュール１０−ｋ（ｋ＝０〜３）の構成は次の通りである。フリップフロップ２１は、保持許可信号ＰＥｋがイネーブル端子ＥＮに、書き込み要求信号ＷＲ＿ｎがクロック端子に、データ信号ＤＡＴＡがデータ端子に与えられる。このフリップフロップ２１は、保持許可信号ＰＥｋが“１”である間に、書き込み要求信号ＷＲ＿ｎが与えられた場合、その書き込み要求信号ＷＲ＿ｎによりデータ信号ＤＡＴＡを保持し、データ信号ＴＤｋとして出力する。 The configuration of each receiving module 10-k (k = 0 to 3) is as follows. In the flip-flop 21, the holding permission signal PEk is supplied to the enable terminal EN, the write request signal WR_n is supplied to the clock terminal, and the data signal DATA is supplied to the data terminal. When the write request signal WR_n is given while the holding permission signal PEk is “1”, the flip-flop 21 holds the data signal DATA by the write request signal WR_n and outputs it as the data signal TDk.

フリップフロップ２２は、書き込み許可ＰＥｋがデータ端子に、書き込み要求信号ＷＲ＿ｎがクロック端子に与えられる。このフリップフロップ２２は、保持許可信号ＰＥｋが“１”である期間に書き込み要求信号ＷＲ＿ｎが与えられた場合、出力信号Ｓ１を“１”に立ち上げる。この出力信号Ｓ１は、データ信号ＤＡＴＡの同期化を許可するイネーブル信号としての役割を果たす。このように本実施形態では、誤ったデータ信号ＤＡＴＡを受け取らないために、上記安全策ｅに従い、データ信号ＤＡＴＡの送信に同期した書き込み要求信号ＷＲ＿ｎを信号Ｓ１として保持し、データ信号の同期化を許可するイネーブル信号として利用しているのである。 The flip-flop 22 is supplied with the write permission PEk at the data terminal and the write request signal WR_n at the clock terminal. The flip-flop 22 raises the output signal S1 to “1” when the write request signal WR_n is given while the holding permission signal PEk is “1”. The output signal S1 serves as an enable signal that permits synchronization of the data signal DATA. As described above, in this embodiment, in order not to receive the erroneous data signal DATA, the write request signal WR_n synchronized with the transmission of the data signal DATA is held as the signal S1 in accordance with the safety measure e, and the data signal is synchronized. It is used as an enable signal to be permitted.

フリップフロップ２３、２４および２５は、フリップフロップ２２の出力信号Ｓ１を内部クロックＣＬＫに同期して順次シフトするシフトレジスタを構成している。ＡＮＤゲート２６は、一方の入力端子がハイアクティブ、他方の入力端子がロウアクティブである２入力ＡＮＤゲートであり、ハイアクティブ入力端子にはフリップフロップ２４の出力信号Ｓ３が、ロウアクティブ入力端子にはフリップフロップ２５の出力信号Ｓ４が各々入力される。ＡＮＤゲート２６の出力信号Ｓ５は、フリップフロップ２２の出力信号Ｓ１がフリップフロップ２３、２４、２５に順次シフトされる過程において、フリップフロップ２４の出力信号Ｓ３が“１”、フリップフロップ２５の出力信号Ｓ４が“０”となる期間のみ“１”となり、他の期間は“０”となる。フリップフロップ２７は、ＡＮＤゲート２６の出力信号Ｓ５を内部クロックＣＬＫにより取り込み、同期化書き込み要求信号ＷＲＥｋとして出力する。 The flip-flops 23, 24, and 25 constitute a shift register that sequentially shifts the output signal S1 of the flip-flop 22 in synchronization with the internal clock CLK. The AND gate 26 is a two-input AND gate in which one input terminal is high active and the other input terminal is low active. The output signal S3 of the flip-flop 24 is input to the high active input terminal, and the low active input terminal is connected to the low active input terminal. The output signal S4 from the flip-flop 25 is input. The output signal S5 of the AND gate 26 is the output signal S3 of the flip-flop 24 being “1” in the process in which the output signal S1 of the flip-flop 22 is sequentially shifted to the flip-flops 23, 24, and 25. It is “1” only during the period when S4 is “0”, and “0” during the other periods. The flip-flop 27 takes in the output signal S5 of the AND gate 26 with the internal clock CLK, and outputs it as a synchronized write request signal WREk.

同期化書き込み要求信号ＷＲＥｋは、フリップフロップ２２の出力信号Ｓ１が“１”になった後、内部クロックＣＬＫが３回立ち上がることにより“１”となる。本実施形態において、この同期化書き込み要求信号ＷＲＥｋを得るために、フリップフロップ２３、２４および２５からなる３段構成のシフトレジスタを使用しているのは次の理由による。すなわち、仮にシフトレジスタをフリップフロップ２３および２４からなる２段構成とし、フリップフロップ２３の出力信号Ｓ２およびフリップフロップ２４の出力信号Ｓ３をＡＮＤゲート２６に入力する構成とすると、上記安全策ｂを守ることができないからである。 The synchronized write request signal WREk becomes “1” when the internal clock CLK rises three times after the output signal S1 of the flip-flop 22 becomes “1”. In the present embodiment, the three-stage shift register including the flip-flops 23, 24 and 25 is used for obtaining the synchronized write request signal WREk for the following reason. That is, if the shift register has a two-stage configuration including the flip-flops 23 and 24 and the output signal S2 of the flip-flop 23 and the output signal S3 of the flip-flop 24 are input to the AND gate 26, the safety measure b is protected. Because you can't.

受信モジュール２０−ｋ（ｋ＝０〜３）は、書き込み要求信号ＷＲ＿ｎが与えられてから、同期化書き込み要求信号ＷＲＥｋを出力するのに内部クロックＣＬＫの３周期分の時間を要する。この書き込み要求信号ＷＲ＿ｎが与えられてから受信モジュール２０−ｋが同期化書き込み要求信号ＷＲＥｋを出力するまでの期間は、受信モジュール２０−ｋが新たな書き込み要求信号ＷＲ＿ｎに対処することができない不応期間である。本実施形態の特徴は、この不応期間を持った４個の受信モジュール２０−ｋ（ｋ＝０〜３）を用い、これらの複数の受信モジュール２０−ｋ（ｋ＝０〜３）に書き込み要求信号ＷＲ＿ｎの処理を分散化し、全体としての不応期間を短縮した点にある。 The receiving module 20-k (k = 0 to 3) requires time corresponding to three cycles of the internal clock CLK to output the synchronized write request signal WREk after the write request signal WR_n is given. During the period from when the write request signal WR_n is given until the reception module 20-k outputs the synchronized write request signal WREk, the reception module 20-k cannot cope with the new write request signal WR_n. It is a period. A feature of this embodiment is that four reception modules 20-k (k = 0 to 3) having the refractory period are used, and writing is performed on the plurality of reception modules 20-k (k = 0 to 3). The processing of the request signal WR_n is distributed and the refractory period as a whole is shortened.

同期化出力回路３０は、４個の受信モジュール２０−ｋ（ｋ＝０〜３）のいずれかが同期化書き込み要求信号ＷＲＥｋを出力した場合に、その同期化書き込み要求信号ＷＲＥｋの発生元である受信モジュール２０−ｋが出力したデータ信号ＴＤｋを内部クロックＣＬＫに同期化させて出力する回路である。 The synchronized output circuit 30 is a generation source of the synchronized write request signal WREk when any of the four reception modules 20-k (k = 0 to 3) outputs the synchronized write request signal WREk. This is a circuit that outputs the data signal TDk output from the receiving module 20-k in synchronization with the internal clock CLK.

この同期化出力回路３０は、ＡＮＤ−ＯＲゲート３１、ＯＲゲート３２、フリップフロップ３３〜３５により構成されている。ＡＮＤ−ＯＲゲート３１は、保持許可信号ＷＲＥｋ（ｋ＝０〜３）のいずれかが“１”となった場合、その保持許可信号ＷＲＥｋの発生元である受信モジュール２０−ｋにより出力されたデータ信号ＴＤｋを選択して出力するセレクタとして機能する。ＯＲゲート３２は、保持許可信号ＷＲＥｋ（ｋ＝０〜３）のいずれかが“１”となった場合に“１”を出力する。フリップフロップ３３は、ＡＮＤ−ＯＲゲート３１の出力信号を内部クロックＣＬＫにより取り込み、データ信号ＷＤＡＴＡとして出力する。フリップフロップ３４は、ＯＲゲート３２の出力信号を内部クロックＣＬＫにより取り込み、最終的な同期化書き込み要求信号ＷＲＥとして出力する。フリップフロップ３５は、最終的な同期化書き込み要求信号ＷＲＥが“１”である期間、データ信号ＷＤＡＴＡを内部クロックＣＬＫにより取り込み、データ信号ＣＤＡＴＡとして出力する。 The synchronization output circuit 30 includes an AND-OR gate 31, an OR gate 32, and flip-flops 33 to 35. When any one of the holding permission signals WREk (k = 0 to 3) becomes “1”, the AND-OR gate 31 outputs the data output by the receiving module 20-k that is the generation source of the holding permission signal WREk. It functions as a selector that selects and outputs the signal TDk. The OR gate 32 outputs “1” when any of the holding permission signals WREk (k = 0 to 3) becomes “1”. The flip-flop 33 takes in the output signal of the AND-OR gate 31 by the internal clock CLK and outputs it as the data signal WDATA. The flip-flop 34 takes in the output signal of the OR gate 32 by the internal clock CLK and outputs it as the final synchronized write request signal WRE. The flip-flop 35 takes in the data signal WDATA by the internal clock CLK and outputs it as the data signal CDATA during the period when the final synchronized write request signal WRE is “1”.

図２は本実施形態に係る同期化回路の各部の波形を示すタイムチャートである。以下、この図を参照し、本実施形態の動作を説明する。図２には、内部クロックＣＬＫより少し低い周波数の書き込み要求信号ＷＲ＿ｎに同期してデータ信号ＤＡＴＡが入力される場合の同期化回路の動作が例示されている。同図に示すように、書き込み要求信号ＷＲ＿ｎが与えられるのに応じて、カウンタ１０のカウント値ｋは「０」→「１」→「２」→「３」→「０」という具合に巡回的に変化し、それに応じて保持許可信号ＰＥｋ（ｋ＝０〜３）が巡回的に“１”となる。 FIG. 2 is a time chart showing waveforms of respective parts of the synchronization circuit according to the present embodiment. The operation of this embodiment will be described below with reference to this figure. FIG. 2 illustrates the operation of the synchronization circuit when the data signal DATA is input in synchronization with the write request signal WR_n having a frequency slightly lower than the internal clock CLK. As shown in the figure, the count value k of the counter 10 is cyclically changed from “0” → “1” → “2” → “3” → “0” in response to the write request signal WR_n. Accordingly, the holding permission signal PEk (k = 0 to 3) cyclically becomes “1”.

図示の例では、保持許可信号ＰＥ０が“１”である期間にはデータ信号Ａが、次の保持許可信号ＰＥ１が“１”である期間にはデータ信号Ｂが、次の保持許可信号ＰＥ２が“１”である期間にはデータ信号Ｃが、次の保持許可信号ＰＥ３が“１”である期間にはデータ信号Ｄが、各々書き込み要求信号ＷＲ＿ｎに同期し、データ信号ＤＡＴＡとして与えられる。 In the illustrated example, the data signal A is in a period when the holding permission signal PE0 is “1”, the data signal B is in a period in which the next holding permission signal PE1 is “1”, and the next holding permission signal PE2 is The data signal C is supplied as the data signal DATA in synchronization with the write request signal WR_n, respectively, during the period “1”, and the data signal D during the period when the next holding permission signal PE3 is “1”.

この場合、データ信号Ａは受信モジュール２０−０の処理対象、データ信号Ｂは受信モジュール２０−１の処理対象、データ信号Ｃは受信モジュール２０−２の処理対象、データ信号Ｄは受信モジュール２０−３の処理対象となる。以下、受信モジュール２０−０を例にその動作を説明する。 In this case, the data signal A is the processing target of the receiving module 20-0, the data signal B is the processing target of the receiving module 20-1, the data signal C is the processing target of the receiving module 20-2, and the data signal D is the receiving module 20-. 3 to be processed. Hereinafter, the operation of the reception module 20-0 will be described as an example.

受信モジュール２０−０では、保持許可信号ＰＥ０が“１”である期間に与えられるデータ信号Ａがフリップフロップ２１に書き込み要求信号ＷＲ＿ｎにより書き込まれ、データ信号ＴＤ０として保持される。また、受信モジュール２０−０では、保持許可信号ＰＥ０が“１”である期間、書き込み要求信号ＷＲ＿ｎによりフリップフロップ２２の出力信号Ｓ１が“１”とされる。なお、このフリップフロップ２２の出力信号Ｓ１は、その後、保持許可信号ＰＥ０が“０”となり、書き込み要求信号ＷＲ＿ｎが与えられたときに“０”に戻る。 In the reception module 20-0, the data signal A given during the period in which the holding permission signal PE0 is “1” is written to the flip-flop 21 by the write request signal WR_n and held as the data signal TD0. In the receiving module 20-0, the output signal S1 of the flip-flop 22 is set to “1” by the write request signal WR_n during the period when the holding permission signal PE0 is “1”. The output signal S1 of the flip-flop 22 then returns to “0” when the holding permission signal PE0 becomes “0” and the write request signal WR_n is given.

フリップフロップ２２の出力信号Ｓ１が“１”となった状態において、内部クロックＣＬＫが立ち上がると、この信号Ｓ１はフリップフロップ２３に取り込まれ、このフリップフロップ２３の出力信号Ｓ２は次の内部クロックＣＬＫの立ち上がりによりフリップフロップ２４に取り込まれる。この結果、フリップフロップ２４の出力信号Ｓ３が“１”、フリップフロップ２５の出力信号Ｓ４が“０”となることから、ＡＮＤゲート２６の出力信号Ｓ５が“１”となる。このＡＮＤゲート２６の出力信号Ｓ５が次の内部クロックＣＬＫの立ち上がりによりフリップフロップ２７に取り込まれ、このフリップフロップ２７の出力信号である同期化書き込み要求信号ＷＲＥ０が“１”とされる。このときフリップフロップ２５の出力信号Ｓ４が“１”となることから、ＡＮＤゲート２６の出力信号Ｓ５は“０”となる。従って、同期化書き込み要求信号ＷＲＥ０は、その次の内部クロックＣＬＫの立ち上がりにより“０”に戻る。このようにして書き込み要求信号ＷＲ＿ｎを内部クロックＣＬＫに同期化させた同期化書き込み要求信号ＷＲＥ０が発生される。 When the internal clock CLK rises in a state where the output signal S1 of the flip-flop 22 is “1”, the signal S1 is taken into the flip-flop 23, and the output signal S2 of the flip-flop 23 is the next internal clock CLK. The signal is taken into the flip-flop 24 at the rising edge. As a result, the output signal S3 of the flip-flop 24 is “1” and the output signal S4 of the flip-flop 25 is “0”, so that the output signal S5 of the AND gate 26 is “1”. The output signal S5 of the AND gate 26 is taken into the flip-flop 27 at the next rise of the internal clock CLK, and the synchronized write request signal WRE0 which is the output signal of the flip-flop 27 is set to “1”. At this time, since the output signal S4 of the flip-flop 25 becomes “1”, the output signal S5 of the AND gate 26 becomes “0”. Therefore, the synchronous write request signal WRE0 returns to “0” at the next rising edge of the internal clock CLK. In this way, the synchronized write request signal WRE0 is generated by synchronizing the write request signal WR_n with the internal clock CLK.

他の受信モジュール２０−１〜２０−３の動作も同様であり、これらによりデータ信号Ｂ、Ｃ、Ｄがデータ信号ＴＤ１、ＴＤ２、ＴＤ３として保持され、書き込み要求信号ＷＲ＿ｎを内部クロックＣＬＫに同期化させた同期化書き込み要求信号ＷＲＥ１、ＷＲＥ２、ＷＲＥ３が順に発生される。 The operations of the other receiving modules 20-1 to 20-3 are the same, whereby the data signals B, C, and D are held as the data signals TD1, TD2, and TD3, and the write request signal WR_n is synchronized with the internal clock CLK. The synchronized write request signals WRE1, WRE2, and WRE3 thus generated are sequentially generated.

ここで、受信モジュール２０−０において、データ信号ＴＤ０＝Ａは、保持許可信号ＰＥ０が再び与えられ、次のデータ信号ＤＡＴＡ＝Ｅが書き込み要求信号ＷＲ＿ｎによりフリップフロップ２１に書き込まれる直前までの間、フリップフロップ２１に保持される。書き込み要求信号ＷＲ＿ｎの周波数よりも内部クロックＣＬＫの周波数が高い場合には、このデータ信号ＤＡＴＡ＝Ａがフリップフロップ２１に保持されている間に、受信モジュール２０−０から同期化書き込み要求信号ＷＲＥ０が出力される。 Here, in the receiving module 20-0, the data signal TD0 = A is supplied with the holding permission signal PE0 again and immediately before the next data signal DATA = E is written to the flip-flop 21 by the write request signal WR_n. It is held in the flip-flop 21. When the frequency of the internal clock CLK is higher than the frequency of the write request signal WR_n, the synchronized write request signal WRE0 is received from the reception module 20-0 while the data signal DATA = A is held in the flip-flop 21. Is output.

同期化出力回路３０では、同期化書き込み要求信号ＷＲＥ０が発生すると、その発生元である受信モジュール２０−０に保持されたデータ信号ＴＤ０＝ＡがＡＮＤ−ＯＲゲート３１により選択され、このデータ信号Ａが内部クロックＣＬＫによりフリップフロップ３３に取り込まれ、データ信号ＷＤＡＴＡとして保持される。フリップフロップ３３に保持されたデータ信号ＷＤＡＴＡ＝Ａは、内部クロックＣＬＫによりフリップフロップ３５に取り込まれ、最終的なデータ信号ＣＤＡＴＡとして出力される。同様に、データ信号ＴＤ１＝Ｂは、保持許可信号ＰＥ０および書き込み要求信号ＷＲ＿ｎの発生により受信モジュール２０−１へ書き込まれてから次の保持許可信号ＰＥ０および書き込み要求信号ＷＲ＿ｎの発生までの間、受信モジュール２０−１に保持される。そして、この間に同期化書き込み要求信号ＷＲＥ１が発生したとき、ＡＮＤ−ＯＲゲート３１により選択され、内部クロックＣＬＫに同期化され、最終的なデータ信号ＣＤＡＴＡとして出力される。他のデータ信号についても同様である。 In the synchronized output circuit 30, when the synchronized write request signal WRE0 is generated, the data signal TD0 = A held in the receiving module 20-0 that is the generation source is selected by the AND-OR gate 31, and the data signal A Is taken into the flip-flop 33 by the internal clock CLK and held as the data signal WDATA. The data signal WDATA = A held in the flip-flop 33 is taken into the flip-flop 35 by the internal clock CLK and output as the final data signal CDATA. Similarly, the data signal TD1 = B is received between the time when the data signal TD1 = B is written to the reception module 20-1 due to the generation of the holding permission signal PE0 and the write request signal WR_n and the time when the next holding permission signal PE0 and the write request signal WR_n are generated. It is held in the module 20-1. During this time, when the synchronous write request signal WRE1 is generated, it is selected by the AND-OR gate 31, is synchronized with the internal clock CLK, and is output as the final data signal CDATA. The same applies to other data signals.

以上のように本実施形態では、送信側装置から与えられるデータ信号を受け取って内部クロックに同期化させる処理を分散処理により進めるようにしたので、分散して進められる個々の同期化のための処理が比較的長い不応期間を有する場合であっても、同期化回路全体としての不応期間を短縮することができる。従って、データ信号およびその書き込み要求が短い時間間隔で与えられる場合においてもデータ信号を内部クロックに同期化させて出力することができる。 As described above, in the present embodiment, the process of receiving the data signal given from the transmission-side apparatus and synchronizing it with the internal clock is advanced by distributed processing. Even if it has a relatively long refractory period, the refractory period of the entire synchronization circuit can be shortened. Therefore, even when the data signal and its write request are given at a short time interval, the data signal can be output in synchronization with the internal clock.

この発明の一実施形態である同期化回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the synchronizing circuit which is one Embodiment of this invention. 同実施形態の動作を示すタイムチャートである。It is a time chart which shows operation | movement of the embodiment.

符号の説明Explanation of symbols

１０……カウンタ、１１……デコーダ、２０−ｋ（ｋ＝０〜３）……受信モジュール、３０……同期化出力回路。 DESCRIPTION OF SYMBOLS 10 ... Counter, 11 ... Decoder, 20-k (k = 0-3) ... Reception module, 30 ... Synchronization output circuit.

Claims

送信側装置から送信されてくる書き込み要求クロックと前記書き込み要求クロックに同期して前記送信側装置から送信されてくるデータ信号とを順次受信し、データ信号を前記書き込み要求クロックとは非同期な受信側装置の内部クロックに同期化させて出力する同期化回路において、
データ信号を内部クロックに同期化させる複数の同期化手段と、
前記送信側装置から前記書き込み要求クロックが与えられるのに応じて前記複数の同期化手段を順次選択し、選択した同期化手段に前記書き込み要求クロックとともに与えられるデータ信号を内部クロックに同期化させる処理を割り当てる選択手段と
を具備することを特徴とする同期化回路。 Synchronization with the to come with the write request clock the write request clock transmitted from the transmitting device sequentially receives the data signal transmitted from the transmitting device, an asynchronous reception side to the write request clock data signal In the synchronization circuit that outputs in synchronization with the internal clock of the device ,
A plurality of synchronization means for synchronizing the data signal to the internal clock;
A process of sequentially selecting the plurality of synchronization means in response to the write request clock being given from the transmission side device, and synchronizing the data signal given together with the write request clock to the internal clock to the selected synchronization means And a selecting means for assigning the synchronization circuit.

各々、送信側装置から送信されてくる書き込み要求クロックと前記書き込み要求クロックに同期して前記送信側装置から送信されてくるデータ信号とを受信可能であり、保持許可信号が与えられている期間に前記送信側装置から書き込み要求クロックが与えられたとき、その時点において前記送信側装置から与えられたデータ信号を保持するとともに、前記保持許可信号が与えられている期間に前記送信側装置から与えられる書き込み要求クロックを受信側装置の内部クロックに同期化させて同期化書き込み要求信号を出力する複数の受信モジュールと、
前記送信側装置から前記書き込み要求クロックが与えられるのに応じて前記複数の受信モジュールを順次選択し、選択した受信モジュールに前記保持許可信号を与える選択手段と、
前記複数の受信モジュールのいずれかが前記同期化書き込み要求信号を出力した場合に、その同期化書き込み要求信号の発生元である受信モジュールに保持されたデータ信号を前記内部クロックに同期化させて出力する同期化出力回路と
を具備することを特徴とする同期化回路。 Each a can receive a data signal transmitted from the transmitting side device in synchronization with the write request clock and write request clock transmitted from the transmitting side apparatus, during a period in which the holding permission signal is given When a write request clock is given from the transmission side device, the data signal given from the transmission side device at that time is held, and also given from the transmission side device during the period when the holding permission signal is given A plurality of receiving modules that synchronize the write request clock with the internal clock of the receiving device and output a synchronized write request signal; and
Selection means for sequentially selecting the plurality of reception modules in response to the write request clock being given from the transmission side device and giving the holding permission signal to the selected reception modules;
When any of the plurality of receiving modules outputs the synchronized write request signal, the data signal held in the receiving module that is the generation source of the synchronized write request signal is synchronized with the internal clock and output. And a synchronized output circuit.