JP2007141889A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】Ｐチャネル電界効果トランジスタとＮチャネル電界効果トランジスタとを有し、これらの電界効果トランジスタの高性能化を図り易い半導体装置の製造方法を得ること。
【解決手段】形成しようとする電界効果トランジスタ毎に、ゲート絶縁膜１１，２１とポリシリコン電極６３ａ，６３ｂとキャップ膜６５ａ，６５ｂとがこの順で積層された積層体を半導体基板１０上に形成した後、各ポリシリコン電極の線幅方向両側面に直接、またはオフセットスペーサ膜１５，２５を介してサイドウォールスペーサ１７，２７を形成し、各キャップ膜の上面を含む平面に上面が位置する層間絶縁膜７３ａを形成してからこれらのキャップ膜を除去して各ポリシリコン電極の上面を露出させ、その上に第１金属層７５ａまたは第２金属層７９を形成した後に該金属層によりその下のポリシリコン電極全体をシリサイド化して、互いに異なる金属のシリサイドからなるゲート電極を形成する。
【選択図】 図９−５

Description

本発明は、Ｐチャネル電界効果トランジスタとＮチャネル電界効果トランジスタとを備え、これらのトランジスタのゲート電極全体が互いに異なる金属のシリサイドからなる半導体装置、およびその製造方法に関するものである。

半導体集積回路での回路素子の集積密度は増加の一途を辿っており、高集積化に伴って個々の回路素子の高性能化および微細化も図られている。半導体集積回路で多用される電界効果トランジスタも例外ではなく、その高性能化および微細化が進められている。

高性能で微細な電界効果トランジスタを得るにあたっては、通常、ポリシリコン（不純物をドープしたもの）よりも導電性の高い材料、例えば金属や金属シリサイドによってゲート電極が形成される。ただし、微細な金属製のゲート電極を形成するためには、金属膜の選択的なエッチングや洗浄等、シリコンの微細化技術では対応が困難な課題を克服しなければならない。一方、微細な金属シリサイド製のゲート電極は、微細なポリシリコン電極を形成した後にこのポリシリコン電極上またはこのポリシリコン電極の周囲に所定の金属層を形成し、これらポリシリコン電極と金属層とを熱処理により反応させることで形成することができるので、従来の技術の延長線上にあるといえる。このため、高性能で微細な電界効果トランジスタを得るにあたっては、金属製のゲート電極よりも金属シリサイド製のゲート電極の方が多用される。

半導体集積回路に使用される電界効果トランジスタにはＰチャネル電界効果トランジスタとＮチャネル電界効果トランジスタとがあり、これらの電界効果トランジスタに望まれる閾値電圧（Ｖ_th）は互いに異なる。高性能の電界効果トランジスタを得るためには、その閾値電圧（Ｖ_th）が所望の範囲内になるように制御することが必要となる。

例えばポリシリコン製のゲート電極を備えた電界効果トランジスタの閾値電圧（Ｖ_th）は、ゲート電極材料のポリシリコンにドープする不純物の種類やそのドーズ量、あるいは不純物を活性化する際の熱処理条件等を適宜選定することによって制御可能である。これに対し、金属シリサイド製のゲート電極を備えた電界効果トランジスタの閾値電圧（Ｖ_th）は、ゲート電極材料であるポリシリコンの導電性を制御しても制御することは困難であり、この閾値電圧（Ｖ_th）を制御するためには、金属シリサイド製のゲート電極での金属元素（ケイ素を除く。以下同じ。）の含有率や、金属シリサイドを構成する金属元素の種類を適宜選定することが必要となる。

金属シリサイドを構成する金属元素の種類を適宜選定することによってＰチャネル電界効果トランジスタおよびＮチャネル電界効果トランジスタそれぞれの閾値電圧（Ｖ_th）を制御する場合、一般に、Ｐチャネル電界効果トランジスタのゲート電極には仕事関数の大きい金属のシリサイドが用いられ、Ｎチャネル電界効果トランジスタのゲート電極には仕事関数の小さい金属のシリサイドが用いられる。互いに異なる金属のシリサイドによってゲート電極が形成されたＰチャネル電界効果トランジスタとＮチャネル電界効果トランジスタとを有する半導体装置を製造する方法としては、例えば特許文献１に記載された発明の製造方法が知られている。

この発明の半導体装置の製造方法では、まず、半導体基板におけるＰチャネル電界効果トランジスタおよびＮチャネル電界効果トランジスタそれぞれのゲート電極の形成領域にダミー電極を形成する。これらのダミー電極は、該ダミー電極の上面を含む平面に上面が位置する層間絶縁膜を形成した後に除去される。これにより層間絶縁膜で囲まれた凹部が半導体基板上に形成されるので、凹部の底に露出している半導体基板表面にゲート絶縁膜となる電気絶縁膜を成膜する。このとき、凹部の内壁にも上記の電気絶縁膜が成膜される。各凹部内にポリシリコンを堆積させてポリシリコン電極を形成した後、半導体基板にソース領域およびドレイン領域を形成し、さらに、個々のポリシリコン電極上に互いに異なる種類の金属層を形成する。この後、熱処理を施して各ポリシリコン電極とその上の金属層とを反応させることによりポリシリコン電極をシリサイド化して、互いに異なる金属のシリサイドからなるゲート電極を得る。

特開２００４−１５８５９３号公報

特許文献１に記載された発明の製造方法では、ゲート絶縁膜の形成時に上記凹部の内壁にもゲート絶縁膜と同一組成の電気絶縁膜がゲート絶縁膜に連なって一緒に形成されるので、最終的に得られる電界効果トランジスタではゲート電極の線幅方向側面に該電気絶縁膜が位置することになり、次のような不具合が生じる。

すなわち、近年では、高性能で微細な電界効果トランジスタを得るための一法として、シリコン酸化物よりも誘電率が高い高誘電率誘電体によってゲート絶縁膜を形成することが提案されているわけであるが、この高誘電率誘電体膜がゲート電極の線幅方向側面にも形成されていると、ゲート電極とソース領域との間のフリンジ容量、およびゲート電極とドレイン領域との間のフリンジ容量がそれぞれ大きくなり易い。そして、これらフリンジ容量が増大すると、動作速度が速い高性能の電界効果トランジスタを得難くなる。

この発明は、上記に鑑みてなされたものであって、Ｐチャネル電界効果トランジスタとＮチャネル電界効果トランジスタとを有し、これらの電界効果トランジスタそれぞれの高性能化を図り易い半導体装置およびその製造方法を得ることを目的とする。

上記の目的を達成するこの発明の半導体装置は、半導体基板と、この半導体基板上にゲート絶縁膜を介してゲート電極が形成されたＰチャネル電界効果トランジスタと、前記半導体基板上にゲート絶縁膜を介してゲート電極が形成されたＮチャネル電界効果トランジスタとを備えた半導体装置であって、Ｐチャネル電界効果トランジスタのゲート電極全体が第１の金属のシリサイドからなると共に、Ｎチャネル電界効果トランジスタのゲート電極全体が第１の金属よりも仕事関数が小さい第２の金属のシリサイドからなり、これらゲート電極それぞれの線幅方向両側面に、ゲート絶縁膜に接して形成されたシリコン系絶縁膜からなるオフセットスペーサ膜を介して、または直接、サイドウォールスペーサが形成されていることを特徴とするものである。

また、上記の目的を達成するこの発明の半導体装置の製造方法は、半導体基板と、この半導体基板上にゲート絶縁膜を介してゲート電極が形成されたＰチャネル電界効果トランジスタと、前記半導体基板上にゲート絶縁膜を介してゲート電極が形成されたＮチャネル電界効果トランジスタとを備えた半導体装置の製造方法であって、Ｐチャネル電界効果トランジスタに対応する第１素子領域とＮチャネル電界効果トランジスタに対応する第２素子領域とが形成され、かつこれら第１素子領域および第２素子領域をそれぞれ局所的に露出させる所定パターンの素子分離膜が形成された半導体基板上に、第１素子領域の露出面を覆う第１電気絶縁膜を介して、Ｐチャネル電界効果トランジスタのチャネル領域となる領域上に配置されてＰチャネル電界効果トランジスタのゲート電極の元となる第１ポリシリコン電極、および第１ポリシリコン電極上に位置する第１キャップ膜を形成すると共に、第２素子領域の露出面を覆う第２電気絶縁膜を介して、Ｎチャネル電界効果トランジスタのチャネル領域となる領域上に配置されてＮチャネル電界効果トランジスタのゲート電極の元となる第２ポリシリコン電極、および第２ポリシリコン電極上に位置する第２キャップ膜を形成する電極−キャップ膜形成工程と、第１電気絶縁膜および第２電気絶縁膜をそれぞれパターニングして、第１ポリシリコン電極および第２ポリシリコン電極それぞれの下にゲート絶縁膜を形成するパターニング工程と、第１ポリシリコン電極および第２ポリシリコン電極それぞれの線幅方向両側面に、ゲート絶縁膜に接して形成されたシリコン系絶縁膜からなるオフセットスペーサ膜を介して、または直接、サイドウォールスペーサを形成するサイドウォールスペーサ形成工程と、記第１キャップ膜および第２キャップ膜それぞれの上面を含む平面に上面が位置する層間絶縁膜を形成する層間絶縁膜形成工程と、第１キャップ膜および前記第２キャップ膜をそれぞれ除去した後、第１ポリシリコン電極上には第１の金属からなる第１金属層を形成し、第２ポリシリコン電極上には第１の金属よりも仕事関数が小さい第２の金属からなる第２金属層を形成する金属層形成工程と、第１金属層と第１ポリシリコン電極とを反応させて第１ポリシリコン電極全体を第１の金属によりシリサイド化すると共に、第２金属層と第２ポリシリコン電極とを反応させて第２ポリシリコン電極全体を第２の金属によりシリサイド化するシリサイド化工程と、を含むことを特徴とするものである。

この発明の半導体装置では、Ｐチャネル電界効果トランジスタにおけるゲート電極とＮチャネル電界効果トランジスタにおけるゲート電極とが互いに異なる金属のシリサイドによって形成されるので、これらの電界効果トランジスタの閾値電圧を所望の値に制御し易い。また、各ゲート電極の線幅方向両側面に、ゲート絶縁膜との間に界面を有するシリコン系絶縁膜からなるオフセットスペーサ膜を介して、または直接、サイドウォールスペーサが形成されているので、たとえ高誘電率誘電体によってゲート絶縁膜を形成する場合でも、ゲート電極とソース領域との間のフリンジ容量の増大、およびゲート電極とドレイン領域との間のフリンジ容量の増大を抑え易い。また、この発明の半導体装置の製造方法によれば、上述した発明の半導体装置を得ることができる。

したがって、これらの発明によれば、高性能のＰチャネル電界効果トランジスタおよびＮチャネル電界効果トランジスタを備えた半導体装置を得易くなり、結果として、高性能の電子機器を得易くなる。

以下、この発明の半導体装置およびその製造方法それぞれの実施の形態を、図面に基づいて詳細に説明する。なお、これらの発明は以下に説明する実施の形態に限定されるものではない。

図１は、この発明の半導体装置の一例を概略的に示す断面図である。同図に示す半導体装置５０は、半導体基板１０に形成されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ４０を備えており、このＣＭＯＳトランジスタ４０はＰチャネル電界効果トランジスタ２０とＮチャネル電界効果トランジスタ３０とを有している。

半導体基板１０は、Ｐ型シリコン基板１に所定の素子領域を形成したものであり、Ｐチャネル電界効果トランジスタ２０に対応する第１素子領域Ｒ₁ にはＮ型ウェル４が形成され、Ｎチャネル電界効果トランジスタ３０に対応する第２素子領域Ｒ₂ にはＰ型ウェル８が形成されている。Ｎ型ウェル４にはＰ⁺ 型不純物拡散領域からなるソース領域２ｓとドレイン領域２ｄとが所定の間隔の下に形成されている。ソース領域２ｓにおけるドレイン領域２ｄ側の端部、およびドレイン領域２ｄにおけるソース領域２ｓ側の端部には、それぞれ、Ｐ型不純物拡散領域からなるエクステンション部ｅｘ₁ が形成されている。一方、Ｐ型ウェル８にはＮ⁺ 型不純物拡散領域からなるソース領域６ｓとドレイン領域６ｄとが所定の間隔の下に形成されている。ソース領域６ｓにおけるドレイン領域６ｄ側の端部、およびドレイン領域６ｄにおけるソース領域６ｓ側の端部には、それぞれ、Ｎ型不純物拡散領域からなるエクステンション部ｅｘ₂ が形成されている。

なお、「Ｐ型」、「Ｐ⁺ 型」、「Ｎ型」、および「Ｎ⁺ 型」は、それぞれ半導体の導電型を表している。「Ｐ⁺ 型」でのＰ型不純物（アクセプタ）濃度は「Ｐ型」でのＰ型不純物濃度よりも高く、「Ｎ⁺ 型」でのＮ型不純物（ドナー）濃度は「Ｎ型」でのＮ型不純物濃度よりも高い。

上述のＰチャネル電界効果トランジスタ２０とＮチャネル電界効果トランジスタ３０とは、シリコン酸化物等からなる素子分離膜９によって互いに電気的に分離されている。同様に、ＣＭＯＳトランジスタ４０は、半導体基板１０に形成されている他の素子（図示せず。）から素子分離膜９によって電気的に分離されている。

Ｐチャネル電界効果トランジスタ２０は、ソース領域２ｓと、ドレイン領域２ｄと、エクステンション部ｅｘ₁ と、Ｎ型ウェル４のうちで各エクステンション部ｅｘ₁ の間に位置するチャネル領域２ｃと、このチャネル領域２ｃ上にゲート絶縁膜１１を介して配置された金属シリサイド製のゲート電極１３とを有している。

ゲート絶縁膜１１は、例えばシリコン酸化物、シリコン酸窒化物、または高誘電率誘電体（酸化ハフニウム、ハフニウムシリケート、窒素ドープ酸化ハフニウム、窒素ドープハフニウムシリケート等）等によって形成される。また、ゲート電極１３はニッケル（Ｎｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）等、仕事関数の大きい金属のシリサイド（硅化物）によって全体が形成される。

ゲート電極１３の線幅方向両側面には、オフセットスペーサ膜１５が形成され、これらのオフセットスペーサ膜１５の線幅方向側面には、それぞれ、サイドウォールスペーサ１７が形成されている。各オフセットスペーサ膜１５は、後述するエクステンション注入後の不純物の活性化に伴う拡散によってソース／ドレイン間がパンチスルー（ソース／ドレイン間の距離の縮少）してしまうことを防止するものであり、ゲート絶縁膜１１に接して形成されたシリコン系絶縁膜、例えばシリコン酸化膜等からなる。これらのオフセットスペーサ膜１５の膜厚は、例えば１０ｎｍ程度以下の範囲内で適宜選定可能である。また、個々のサイドウォールスペーサ１７は、オフセットスペーサ膜１５上に配置された第１サイドウォール１７ａと、この第１サイドウォール１７ａ上に配置された第２サイドウォール１７ｂとの２層構造を有している。第１サイドウォール１７ａは例えばシリコン酸化物によって形成され、第２サイドウォール１７ｂは例えばシリコン窒化物によって形成される。これらのサイドウォールスペーサ１７の膜厚（ゲート電極１３の側面上での総膜厚）は、例えば５０ｎｍ程度以下の範囲内で適宜選定可能である。

一方、Ｎチャネル電界効果トランジスタ３０は、ソース領域６ｓと、ドレイン領域６ｄと、エクステンション部ｅｘ₂ と、Ｐ型ウェル８のうちで各エクステンション部ｅｘ₂ の間に位置するチャネル領域６ｃと、このチャネル領域６ｃ上にゲート絶縁膜２１を介して配置されたゲート電極２３とを有している。

ゲート絶縁膜２１は、Ｐチャネル電界効果トランジスタ２０におけるのと同様に、例えばシリコン酸化物、シリコン酸窒化物、または高誘電率誘電体（酸化ハフニウム、ハフニウムシリケート、窒素ドープ酸化ハフニウム、窒素ドープハフニウムシリケート等）等によって形成される。また、ゲート電極２３は、上述したゲート電極１３とは異なる金属のシリサイド、具体的にはハフニウム（Ｈｆ）、イッテルビウム（Ｙｂ）、エルビウム（Ｅｒ）、ジルコニウム（Ｚｒ）等、ゲート電極１３に含有されている金属（金属元素）よりも仕事関数が小さい金属のシリサイドによって全体が形成される。

ゲート電極２３の線幅方向両側面には、シリコン酸化膜等のシリコン系絶縁膜からなるオフセットスペーサ膜２５が形成され、これらのオフセットスペーサ膜２５の線幅方向側面には、それぞれ、サイドウォールスペーサ２７が形成されている。各オフセットスペーサ膜２５は、後述するエクステンション注入後の不純物の活性化に伴う拡散によってソース／ドレイン間がパンチスルー（ソース／ドレイン間の距離の縮少）してしまうことを防止するものであり、ゲート絶縁膜２１に接して形成される。これらのオフセットスペーサ膜２５の膜厚は、例えば１０ｎｍ程度以下の範囲内で適宜選定可能である。また、個々のサイドウォールスペーサ２７は、オフセットスペーサ膜２５上に配置された第１サイドウォール２７ａと、この第１サイドウォール２７ａ上に配置された第２サイドウォール２７ｂとの２層構造を有している。上述したＰチャネル電界効果トランジスタ２０におけるサイドウォールスペーサ１７と同様に、第１サイドウォール２７ａは例えばシリコン酸化物によって形成され、第２サイドウォール１７ｂは例えばシリコン窒化物によって形成される。これらのサイドウォールスペーサ２７の膜厚（ゲート電極２３の側面上での総膜厚）は、例えば５０ｎｍ程度以下の範囲内で適宜選定可能である。

各電界効果トランジスタ２０，３０におけるサイドウォールスペーサ１７，２７の外側には、ソース領域２ｓ，６ｓおよびドレイン領域２ｄ，６ｄを覆うようにして第１層間絶縁膜４２が設けられており、この第１層間絶縁膜４２および各ゲート電極１３，２３を覆うようにして第２層間絶縁膜４４が設けられている。第１層間絶縁膜４２および第２層間絶縁膜４４には、これらの層間絶縁膜４２，４４を貫通してソース領域２ｓ、ドレイン領域２ｄ、ドレイン領域６ｄ、またはソース領域６ｓに一端が接するコンタクトプラグ４６が必要数形成されている。そして、各コンタクトプラグ４６の他端には、それぞれ、所定の上部配線４８が接続されている。図１においては、４本のコンタクトプラグ４６と、４本の上部配線４８とが現れている。

以上説明した構造を有するＣＭＯＳトランジスタ４０では、Ｐチャネル電界効果トランジスタ２０のゲート電極１３とＮチャネル電界効果トランジスタ３０のゲート電極２３とが互いに異なる金属のシリサイドによって形成されているので、各ゲート電極１３，２３に含有させる金属元素を適宜選定することにより、Ｐチャネル電界効果トランジスタ２０およびＮチャネル電界効果トランジスタ３０それぞれの閾値電圧（Ｖ_th）を所望の値に容易に制御することができる。また、たとえ高誘電率誘電体によってゲート絶縁膜１１，２１を形成する場合でも、ゲート電極１３，２３の側面にはオフセットスペーサ膜１７，２７が形成されるので、ゲート電極１３とソース領域２ｓとの間のフリンジ容量、ゲート電極１３とドレイン領域２ｄとの間のフリンジ容量、ゲート電極２３とソース領域６ｓとの間のフリンジ容量、およびゲート電極２３とドレイン領域６ｄとの間のフリンジ容量をそれぞれ小さな値に抑え易い。

したがって、上述のＣＭＯＳトランジスタ４０では、Ｐチャネル電界効果トランジスタ２０およびＮチャネル電界効果トランジスタ３０それぞれの高性能化を図り易く、結果として、ＣＭＯＳトランジスタ４０を備えた半導体装置５０全体の高性能化も図り易い。

なお、上述した各オフセットスペーサ膜１５，２５は省略することができる。各オフセットスペーサ膜１５，２５を省略した場合には、ゲート電極１３，２３それぞれの線幅方向両側面に直接サイドウォールスペーサ１７，２７が形成される。また、図１に示したＰ型シリコン基板１に代えてＮ型シリコン基板を用いることも可能である。さらに、電界効果トランジスタに対応する個々の素子領域には必ずウェルを形成しなければならないというものではなく、Ｐ型ポリシリコン基板を用いたときにはＰ型ウェルの形成を省略することも可能であり、Ｎ型ポリシリコン基板を用いたときにはＮ型ウェルの形成を省略することも可能である。

上述した半導体装置５０は、この発明の製造方法（半導体装置の製造方法）によって得ることができる。この製造方法は、前述したように、電極−キャップ膜形成工程、パターニング工程、サイドウォールスペーサ形成工程、層間絶縁膜形成工程、金属層形成工程、およびシリサイド化工程を含んでいる。以下、図１で用いた参照符号を適宜引用して、工程毎に詳述する。

（電極−キャップ膜形成工程）
電極−キャップ膜形成工程では、Ｐチャネル電界効果トランジスタに対応する第１素子領域とＮチャネル電界効果トランジスタに対応する第２素子領域とが形成され、かつ第１素子領域および第２素子領域をそれぞれ局所的に露出させる所定パターンの素子分離膜が形成された半導体基板上に、第１素子領域の露出面を覆う第１電気絶縁膜を介して、Ｐチャネル電界効果トランジスタのチャネル領域となる領域上に配置されてＰチャネル電界効果トランジスタのゲート電極の元となる第１ポリシリコン電極、および第１ポリシリコン電極上に位置する第１キャップ膜を形成する。また、第２素子領域の露出面を覆う第２電気絶縁膜を介して、Ｎチャネル電界効果トランジスタのチャネル領域となる領域上に配置されてＮチャネル電界効果トランジスタのゲート電極の元となる第２ポリシリコン電極、および第２ポリシリコン電極上に位置する第２キャップ膜とを形成する。

これら第１ポリシリコン電極、第１キャップ膜、第２ポリシリコン電極、および第２キャップ膜を形成するためには、まず、上述の半導体基板に上記第１電気絶縁膜および第２電気絶縁膜が形成され、さらに、これらの電気絶縁膜と上記の素子分離膜とを覆うポリシリコン膜、および該ポリシリコン膜を覆う無機膜が形成された基材を自ら作製するか、または、この基材を購入する。

図２は、上記の基材の一例を概略的に示す断面図である。同図に示す基材ＢＭでは、半導体基板１０Ａ上に上記の第１電気絶縁膜６１ａ、第２電気絶縁膜６１ｂ、ポリシリコン膜６３、および無機膜６５が形成されている。半導体基板１０Ａは、Ｐチャネル電界効果トランジスタに対応する第１素子領域Ｒ₁ とＮチャネル電界効果トランジスタに対応する第２素子領域Ｒ₂ とをＰ型シリコン基板１に形成し、さらに、これらの素子領域Ｒ₁ ，Ｒ₂ の各々を局所的に露出させる所定パターンの素子分離膜９を形成したものである。第１素子領域Ｒ₁ にはＮ型ウェル４が形成されており、第２素子領域Ｒ₂ にはＰ型ウェル８が形成されている。素子分離膜９は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）やＳＴＩ（Shallow Trench Isolation）等の方法によって形成される。

なお、Ｐ型シリコン基板１に代えてＮ型シリコン基板を用いることも可能である。また、個々の素子領域Ｒ₁ ，Ｒ₂ には必ずウェルを形成しなければならないというものではなく、Ｐ型ポリシリコン基板を用いたときにはＰ型ウェルの形成を省略することも可能であり、Ｎ型ポリシリコン基板を用いたときにはＮ型ウェルの形成を省略することも可能である。

第１電気絶縁膜６１ａは、第１素子領域Ｒ₁ の露出面を覆うようにしてＰ型シリコン基板１上に形成されており、第２電気絶縁膜６１ｂは、第２素子領域Ｒ₂ の露出面を覆うようにしてＰ型シリコン基板１上に形成されている。第１電気絶縁膜６１ａはゲート絶縁膜１１（図１参照）の元となる膜であり、第２電気絶縁膜６１ｂはゲート絶縁膜２１（図１参照）の元となる膜である。これらの電気絶縁膜６１ａ，６１ｂは、シリコン酸化物、シリコン酸窒化物、高誘電率誘電体（酸化ハフニウム、ハフニウムシリケート、窒素ドープ酸化ハフニウム、窒素ドープハフニウムシリケート等）等によって形成される。各電気絶縁膜６１ａ，６１ｂを形成するにあたっては、その組成に応じて、熱酸化法、物理的気相蒸着法（ＰＶＤ法）、化学的気相蒸着法（ＣＶＤ法）等が適宜適用される。

ポリシリコン膜６３は、上述した第１ポリシリコン電極および第２ポリシリコン電極の元となる膜であり、例えばＣＶＤ法によってアンドープのポリシリコンを素子分離膜９上および電気絶縁膜６１ａ，６１ｂ上に堆積させることで、または不純物（ドーパント）が添加されたポリシリコンを堆積させることで形成される。また、無機膜６５は、上述した第１キャップ膜および第２キャップ膜（後述する層間絶縁膜形成工程でストッパ膜として機能する膜）の元となる膜であり、例えばＰＶＤ法またはＣＶＤ法によってポリシリコン膜６３上にシリコン窒化物等を堆積させることで形成される。

必要に応じて、Ｎ型ウェル４のうちでＰチャネル電界効果トランジスタ２０のチャネル領域２ｃ（図１参照）に対応する箇所、およびＰ型ウェル８のうちでＮチャネル電界効果トランジスタ３０のチャネル領域６ｃ（図１参照）に対応する箇所に、電気絶縁膜６１ａまたは電気絶縁膜６１ｂを介して不純物（ドーパント）をドープして、そのチャネルプロファイルを制御してもよい。同様に、イオン注入法や固相拡散法を利用してポリシリコン膜６３に不純物（ドーパント）をドープして、その導電性を制御してもよい。

前述した第１ポリシリコン電極とその上の第１キャップ膜、および第２ポリシリコン電極とその上の第２キャップ膜は、上述した無機膜６５およびポリシリコン膜６３をパターニングすることで形成される。第１ポリシリコン電極は、チャネル領域２ｃ（図１参照）に対応する領域上に配置され、第２ポリシリコン電極は、チャネル領域６ｃ（図１参照）に対応する領域上に配置される。

このときのパターニングは、例えば、無機膜６５上にフォトレジスト層を形成し、該フォトレジスト層をフォトリソグラフィー法によりパターニングして所定形状のレジストパターンを形成した後、このレジストパターンをエッチングマスクとして用いて無機膜６５およびポリシリコン膜６３を順次エッチングすることで行うことができる。また、上記のレジストパターンをエッチングマスクとして用いて無機膜６５をエッチングして第１キャップ膜および第２キャップ膜を形成した後、これら第１キャップ膜および第２キャップ膜をエッチングマスクとして用いてポリシリコン膜６３をエッチングすることでも行うことができる。

図３−１は、無機膜６５上に形成されるフォトレジスト層６７の一例を概略的に示す断面図であり、図３−２はフォトレジスト層６７をパターニングすることによって無機膜６５上に形成されるレジストパターン６７ｐの一例を概略的に示す断面図である。そして、図３−３は、レジストパターン６７ｐをエッチングマスクとして用いて無機膜６５およびポリシリコン膜６３を順次エッチングすることで形成される第１ポリシリコン電極６３ａ、第１キャップ膜６５ａ、第２ポリシリコン電極６３ｂ、および第２キャップ膜６５ｂそれぞれの一例を概略的に示す断面図である。Ｐ型シリコン基板１を基準にした第１ポリシリコン電極６３ａおよび第２ポリシリコン電極６３ｂそれぞれの高さは互いに実質的に同じであり、Ｐ型シリコン基板１を基準にした第１キャップ膜６５ａおよび第２キャップ膜６５ｂそれぞれの高さも互いに実質的に同じである。第１キャップ膜６５ａの上面と第２キャップ膜６５ｂの上面とは、実質的に同一の平面上に位置している。

無機膜６５をウェットエッチングによりパターニングする場合に用いるエッチャントは、この無機膜６５の組成に応じて適宜選択される。無機膜６５がシリコン窒化物からなる場合には、例えば熱リン酸等をエッチャントして用いることができる。また、ポリシリコン膜６３をウェットエッチングによりパターニングする場合には、例えばアンモニア過水やフッ硝酸等をエッチャントして用いることができる。そして、無機膜６５およびポリシリコン膜６３をそれぞれドライエッチングによりパターニングする場合には、例えば塩素および臭化水素（ＨＢｒ）の少なくとも一方を含むガス等のエッチングガスを用いることができる。なお、レジストパターン６７ｐは、フォトリソグラフィー法以外のリソグラフィー法、例えば電子線リソグラフィー法やＸ線リソグラフィー法を利用して形成することも可能である。

（パターニング工程）
パターニング工程では、上述した各電気絶縁膜をパターニングして、第１ポリシリコン電極および第２ポリシリコン電極それぞれの下にゲート絶縁膜を形成する。ゲート電極の線幅方向両側にオフセットスペーサ膜が形成された電界効果トランジスタを形成しようとする場合には、上記の電気絶縁膜をパターニングするのに先立って、オフセットスペーサ膜の元となるシリコン系絶縁膜を成膜することが好ましい。

図４−１は、上記のシリコン系絶縁膜の一例を概略的に示す断面図である。同図に示すシリコン系絶縁膜６９は、第１ポリシリコン電極６３ａ、第２ポリシリコン電極６３ｂ、電気絶縁膜６１ａ，６１ｂ、および素子分離膜９を覆うようにして成膜されている。このシリコン系絶縁膜６９としては、シリコン酸化物、シリコン酸窒化物、シリコン窒化物等のシリコン系絶縁物からなるものが用いられる。

図４−２は、上述した電気絶縁膜６１ａ，６１ｂをパターニングすることで形成されるゲート絶縁膜の一例を概略的に示す断面図である。同図に示すように、第１ポリシリコン電極６３ａの下にはゲート絶縁膜１１が形成され、第２ポリシリコン電極６３ｂの下にゲート絶縁膜２１が形成される。ゲート絶縁膜１１は電気絶縁膜６１ａをパターニングすることで形成されたものであり、ゲート絶縁膜２１は電気絶縁膜６１ｂをパターニングすることで形成されたものである。

上述したシリコン系絶縁膜６９を成膜した場合には、オフセットスペーサ膜とゲート絶縁膜とを同一のエッチング工程で形成することが可能である。第１ポリシリコン電極６３ａと第１キャップ膜６５ａとの積層物、および第２ポリシリコン電極６３ｂと第２キャップ膜６５ｂとの積層物それぞれの側面（線幅方向の両側面を含む。）に、シリコン系絶縁膜６９からオフセットスペーサ膜１５またはオフセットスペーサ膜２５が形成される。各オフセットスペーサ膜１５，２５は、対応するゲート絶縁膜１１，２１に接している。なお、電気絶縁膜６１ａ，６１ｂおよびシリコン系絶縁膜６９のパターニングは、例えば、エッチングマスクを用いることなくこれらの膜６１ａ，６１ｂ，６９にドライエッチングを施すことにより行うことができる。

ＬＤＤ（Lightly Doped Drain）構造のソース領域およびドレイン領域を備えた電界効果トランジスタを形成しようとする場合には、上述したオフセットスペーサ膜１５，２５およびゲート絶縁膜１１，２１を形成した後に、Ｐ型シリコン基板１に不純物をドープして（エクステンション注入とその後の活性化とを行って）、不純物のドーズ量が少なく、不純物の注入深さも浅い不純物拡散領域を形成することが好ましい。Ｐチャネル電界効果トランジスタに対応する不純物拡散領域は、平面視したときにポリシリコン電極６３ａを挟んで互いに対向するようにしてＰ型シリコン基板１に形成され、Ｎチャネル電界効果トランジスタに対応する不純物拡散領域は、平面視したときにポリシリコン電極６３ｂを挟んで互いに対向するようにしてＰ型シリコン基板１に形成される。

図５は、上述の不純物拡散領域の一例を概略的に示す断面図である。同図に示すように、Ｐ型シリコン基板１に形成されているＮ型ウェル４のうちで、平面視したときに第１ポリシリコン電極６３ａの線幅方向側方（図５での右側および左側）に位置する各領域には、不純物のドーズ量が少なく、不純物の注入深さも浅いＰ型不純物拡散領域ＬＤ₁ が形成されている。また、Ｐ型シリコン基板１に形成されているＰ型ウェル８のうちで、平面視したときに第２ポリシリコン電極６３ｂの線幅方向側方（図５での右側および左側）に位置する各領域には、不純物のドーズ量が少なく、不純物の注入深さも浅いＮ型不純物拡散領域ＬＤ₂ が形成されている。Ｐ型不純物拡散領域ＬＤ₁ は、図１に示したエクステンション部ｅｘ₁ の元となり、Ｎ型不純物拡散領域ＬＤ₂ は、図１に示したエクステンション部ｅｘ₂ の元となる。

（サイドウォールスペーサ形成工程）
サイドウォールスペーサ形成工程では、第１ポリシリコン電極および第２ポリシリコン電極それぞれの線幅方向両側面に、前述したオフセットスペーサ膜を介して、または直接、サイドウォールスペーサを形成する。このサイドウォールスペーサは、例えば、シリコン酸化物やシリコン窒化物等によって形成され、その層構造は単層構造とすることもできるし、厚さ方向に２層以上が積層された積層構造とすることもできる。サイドウォールスペーサは、例えば、その元となる膜を成膜した後に該膜をエッチバックすることによって形成される。

図６−１は、積層構造のサイドウォールスペーサを形成する際に成膜される積層膜の一例を概略的に示す断面図である。同図に示す積層膜７１は、第１キャップ膜６５ａ，６５ｂ、オフセットスペーサ膜１５，２５、不純物拡散領域ＬＤ₁ ，ＬＤ₂ 、および素子分離膜９を覆うようにして成膜された第１スペーサ膜７１ａと、この第１スペーサ膜７１ａを覆うようにして成膜された第２スペーサ膜７１ｂとを有している。第１スペーサ膜７１ａは例えばシリコン酸化物からなり、第２スペーサ膜７１ｂは例えばシリコン窒化物からなる。

図６−２は、積層構造のサイドウォールスペーサの一例を概略的に示す断面図である。同図に示すサイドウォールスペーサ１７，２７は、上述した積層膜７１をエッチバックすることによって形成されたものである。個々のサイドウォールスペーサ１７はオフセットスペーサ膜１５の外側に形成されており、個々のサイドウォールスペーサ２７はオフセットスペーサ膜２５の外側に形成されている。各サイドウォールスペーサ１７は、オフセットスペーサ膜１５上に配置された第１サイドウォール１７ａと、この第１サイドウォール１７ａ上に配置された第２サイドウォール１７ｂとの２層構造を有している。同様に、各サイドウォールスペーサ２７は、オフセットスペーサ膜２５上に配置された第１サイドウォール２７ａと、この第１サイドウォール２７ａ上に配置された第２サイドウォール２７ｂとの２層構造を有している。

各電界効果トランジスタに対応するソース領域およびドレイン領域は、サイドウォールスペーサを形成した後に形成する。これらのソース領域およびドレイン領域は、例えば次のようにして形成することができる。まず、Ｎ型ウェル４のうちでＰチャネル電界効果トランジスタのソース領域およびドレイン領域それぞれに対応する領域に、例えば所定形状のイオン注入マスクを用いたイオン注入法によりにドナーをイオン注入して、不純物添加領域を形成する。また、Ｐ型ウェル８のうちでＮチャネル電界効果トランジスタのソース領域およびドレイン領域それぞれに対応する領域に、例えば所定形状のイオン注入マスクを用いたイオン注入によりアクセプタをイオン注入して、不純物添加領域を形成する。その後、これらの不純物添加領域に不純物活性化のための熱処理を施すことにより、必要個の不純物拡散領域（ソース領域およびドレイン領域）を一度に形成する。

各不純物拡散領域における不純物のドーズ量は、前述した不純物拡散領域ＬＤ₁ ，ＬＤ₂ での不純物のドーズ量よりも多い。また、これらの不純物拡散領域における不純物の注入深さは、前述した不純物拡散領域ＬＤ₁ ，ＬＤ₂ での不純物の注入深さよりも深い。Ｐ型シリコン基板１にこれらのソース領域およびドレイン領域まで形成することにより、このＰ型シリコン基板１が図１に示した半導体基板１０となる。

図７は、上述したソース領域およびドレイン領域それぞれの一例を概略的に示す断面図である。同図に示すように、Ｎ型ウェル４には、平面視したときに第１ポリシリコン電極６３ａを挟んで互いに対向するようにしてソース領域２ｓとドレイン領域２ｄとが形成され、Ｐ型ウェル８には、平面視したときに第２ポリシリコン電極６３ｂを挟んで互いに対向するようにしてドレイン領域６ｄとソース領域６ｓとが形成される。

上記のソース領域２ｓにおけるドレイン領域２ｄ側の端部は、ソース領域２ｓ側のサイドウォールスペーサ１７の下方にまで達しており、この端部よりもドレイン領域２ｄ側には不純物拡散領域ＬＤ₁ （図６−２参照）の一部からなるエクステンション部ｅｘ₁ が連なっている。また、ドレイン領域２ｄにおけるソース領域２ｓ側の端部は、ドレイン領域２ｄ側のサイドウォールスペーサ１７の下方にまで達しており、この端部よりもソース領域２ｓ側には不純物拡散領域ＬＤ₁ （図６−２参照）の一部からなるエクステンション部ｅｘ₁ が連なっている。ソース領域２ｓ側のエクステンション部ｅｘ₁ とドレイン領域２ｄ側のエクステンション部ｅｘ₁ との間の領域が、チャネル領域２ｃとなる。

同様に、上記のドレイン領域６ｄにおけるソース領域６ｓ側の端部は、ドレイン領域６ｄ側のサイドウォールスペーサ２７の下方にまで達しており、この端部よりもソース領域６ｓ側には不純物拡散領域ＬＤ₂ （図６−２参照）の一部からなるエクステンション部ｅｘ₂ が連なっている。また、ソース領域６ｓにおけるドレイン領域６ｄ側の端部は、ソース領域６ｓ側のサイドウォールスペーサ２７の下方にまで達しており、この端部よりもドレイン領域６ｄ側には不純物拡散領域ＬＤ₂ （図６−２参照）の一部からなるエクステンション部ｅｘ₂ が連なっている。ドレイン領域６ｄ側のエクステンション部ｅｘ₂ とソース領域６ｓ側のエクステンション部ｅｘ₂ との間の領域が、チャネル領域６ｃとなる。

（層間絶縁膜形成工程）
層間絶縁膜形成工程では、第１キャップ膜および第２キャップ膜それぞれの上面を含む平面に上面が位置する層間絶縁膜（図１に示した第１層間絶縁膜４２の元となる層間絶縁膜）を形成する。この層間絶縁膜は、例えば、Ｐ型シリコン基板１において第１ポリシリコン電極６３ａおよび第２ポリシリコン電極６３ｂが形成されている側の全面にＣＶＤ法等によって厚肉の絶縁膜を形成した後、この絶縁膜をＣＭＰ（Chemical Mechanical Polishing）等の方法で薄肉化することにより形成される。層間絶縁膜は、後述するシリサイド化工程で熱処理に曝されるので、このときに変形したり成分がＰ型シリコン基板１に拡散したりしない無機材料、例えばＵＳＧ（Un-doped Silicate Glass）等によって形成することが好ましい。

図８−１は、上述した厚肉の絶縁膜の一例を概略的に示す断面図である。同図に示すように、この絶縁膜７３は、第１キャップ膜６５ａおよび第２キャップ膜６５ｂを覆うようにして、Ｐ型シリコン基板１において第１ポリシリコン電極６３ａおよび第２ポリシリコン電極６３ｂが形成されている側の全面に形成される。

図８−２は、上記の層間絶縁膜の一例を概略的に示す断面図である。同図に示す層間絶縁膜７３ａは、図８−１に示した絶縁膜７３をＣＭＰ等の方法で薄肉化することによって形成されたものであり、その上面は、第１キャップ膜６５ａおよび第２キャップ膜６５ｂそれぞれの上面を含む平面に位置している。第１キャップ膜６５ａおよび第２キャップ膜６５ｂは、絶縁膜７３をＣＭＰ等の方法で薄肉化する際のストッパ膜として機能する。

（金属層形成工程）
金属層形成工程では、第１キャップ膜および第２キャップ膜をそれぞれ除去した後、第１ポリシリコン電極上には第１の金属からなる第１金属層を形成し、第２ポリシリコン電極上には第１の金属よりも仕事関数が小さい第２の金属からなる第２金属層を形成する。各キャップ膜の除去は、例えばウェットエッチングによって行うことができる。各キャップ膜がシリコン窒化物によって形成されている場合、エッチャントしては例えば熱リン酸を用いることができる。

各キャップ膜を除去することにより、第１ポリシリコン電極および第２ポリシリコン電極それぞれの上方に凹部が形成されるので、第１ポリシリコン電極の上方に形成された凹部を埋めるようにして上記第１金属層を形成し、第２ポリシリコン電極の上方に形成された凹部を埋めるようにして上記第２金属層を形成する。これら第１金属層および第２金属層は、例えばＰＶＤ法により形成することができる。各金属層の厚さは、第１ポリシリコン電極全体または第２ポリシリコン電極全体をシリサイド化することができるように、各ポリシリコン電極の膜厚および線幅に応じて適宜選定される。なお、第１金属層と第２金属層との形成順序は、どちらが先であってもよい。以下、図９−１〜図９−５を参照して、第１金属層および第２金属層の形成手順について、第１金属層を第２金属層よりも先に形成する場合を例にとり、具体的に説明する。

図９−１は、第１キャップ膜および第２キャップ膜をそれぞれ除去することによって第１ポリシリコン電極上および第２ポリシリコン電極上に形成される凹部の一例を概略的に示す断面図である。同図に示すように、第１ポリシリコン電極６３ａ上には、第１キャップ膜６５ａ（図８−２参照）の輪郭形状に対応した形状の凹部Ｃ₁ が形成され、第２ポリシリコン電極６３ｂ上には、第２キャップ膜６５ｂ（図８−２参照）の輪郭形状に対応した形状の凹部Ｃ₂ が形成される。

第１ポリシリコン電極６３ａ上に第１金属層を形成するにあたっては、例えばＰＶＤ法により、上記の凹部Ｃ₁ ，Ｃ₂ を埋めるようにして各ポリシリコン電極６３ａ，６３ｂ上および層間絶縁膜７３ａ上に第１の金属を堆積させて導電層を形成し、その後、この導電層のうちで第２ポリシリコン電極６３ｂ上およびその周辺に位置する領域を除去する。このとき、第１ポリシリコン電極６３ａ上およびその周辺では導電層上に所定形状のレジストパターンを設け、このレジストパターンをエッチングマスクとして用いてエッチング処理を施すことにより、第２ポリシリコン電極６３ｂ上およびその周辺の導電層を選択的に除去する。第１の金属の具体例については、図１に示した半導体装置５０におけるゲート電極１３についての説明の中で既に例示したので、ここではその説明を省略する。

図９−２は、上記の凹部Ｃ₁ ，Ｃ₂ を埋めるようにして各ポリシリコン電極６３ａ，６３ｂ上および層間絶縁膜７３ａ上に第１の金属を堆積させることで形成される導電層の一例を概略的に示す断面図である。同図に示す導電層７５は、各ポリシリコン電極６３ａ，６３ｂ上および層間絶縁膜７３ａ上に第１の金属を等方的に堆積することで形成されており、第１ポリシリコン電極６３ａ上から第２ポリシリコン電極６３ｂ上および層間絶縁膜７３ａ上に亘っている。

図９−３は、第２ポリシリコン電極上およびその周辺の導電層を選択的に除去する際に上記の導電層上に形成されるレジストパターンの一例を概略的に示す断面図である。同図に示すように、レジストパターン７７は、第１ポリシリコン電極６３ａ上およびその周辺では導電層７５を覆い、第２ポリシリコン電極６３ｂ上およびその周辺では導電層７５を露出させるようにして、導電層７５上に形成される。

図９−４は、第１ポリシリコン電極６３ａ上に形成される第１金属層の一例を概略的に示す断面図である。同図に示す第１金属層７５ａは、上記のレジストパターン７７をエッチングマスクとして用いたエッチング処理により導電層７５をパターニングすることで形成されたものであり、第１ポリシリコン電極６３ａ上およびその周辺に形成されている。第２ポリシリコン電極６３ｂの上面およびその周辺は、第１金属層７５ａによって覆われることなく露出している。レジストパターン７７（図９−４参照）は、第１金属層７５ａの形成後に剥離される。

図９−５は、第２ポリシリコン電極上に形成される第２金属層の一例を概略的に示す断面図である。同図に示す第２金属層７９は、第２ポリシリコン電極６３ｂ上の凹部Ｃ₂ を埋めるようにして、例えばＰＶＤ法により、第２ポリシリコン電極６３ｂ上から層間絶縁膜７３ａ上および第１金属層７５ａ上に亘って形成されている。第２の金属の具体例については、図１に示した半導体装置５０におけるゲート電極２３についての説明の中で既に例示したので、ここではその説明を省略する。

（シリサイド化工程）
シリサイド化工程では、上述した第１金属層と第１ポリシリコン電極とを反応させて第１ポリシリコン電極全体を第１の金属によりシリサイド化すると共に、第２金属層と第２ポリシリコン電極とを反応させて第２ポリシリコン電極全体を第２の金属によりシリサイド化する。

第１ポリシリコン電極６３ａおよび第２ポリシリコン電極６３ｂのシリサイド化は、例えば、第１金属層７５ａおよび第２金属層７９を形成した半導体基板１０を不活性ガス雰囲気中で数百℃〜９００℃程度にまで加熱することで行われる。シリサイド化のための処理時間は、第１ポリシリコン電極６３ａおよび第２ポリシリコン電極６３ｂそれぞれの膜厚、第１金属層７５ａおよび第２金属層７９それぞれの組成、処理温度等に応じて適宜選定される。シリサイド化を行った後、残余の金属層を例えばエッチングにより除去する。

図１０は、上述したシリサイド化により形成されるゲート電極それぞれの一例を概略的に示す断面図である。同図に示すゲート電極１３は、Ｐチャネル電界効果トランジスタ２０（図１参照）に対応するゲート電極であり、前述した第１ポリシリコン電極６３ａ全体を第１の金属でシリサイド化することで形成されている。また、ゲート電極２３は、Ｎチャネル電界効果トランジスタ３０（図１参照）に対応するゲート電極であり、前述した第２ポリシリコン電極６３ｂ全体を第２の金属でシリサイド化することで形成されている。

図１に示した半導体装置５０は、上述のようにしてシリサイド化工程まで行った後に所望の有機材料または無機材料で第２層間絶縁膜４４（図１参照）の元となる絶縁層を形成し、この絶縁層と前述した層間絶縁膜７３ａとの所定箇所に所定本数のコンタクトプラグ４６（図１参照）を形成してから各コンタクトプラグに上部配線４８（図１参照）を接続することにより、得ることができる。

第２層間絶縁膜４４の元となる絶縁層を形成するにあたっては、その材料に応じて、スピンコート法やＣＶＤ法等を適用することができる。また、各コンタクトプラグ４６は、例えば、第２層間絶縁膜４４の元となる絶縁層と層間絶縁膜７３ａとの所定箇所に異方性エッチングによりコンタクトホールを形成し、各コンタクトホール内にタングステンやタングステン−アルミニウム合金等の導電性材料を蒸着法により堆積させた後、上記の絶縁層上に堆積した余剰の導電性材料を除去することによって形成することができる。層間絶縁膜７３ａに上記のコンタクトホールを形成することにより、図１に示した第１層間絶縁膜４２が得られ、第２層間絶縁膜４４の元となる前述の絶縁層に上記のコンタクトホールを形成することにより、図１に示した第２層間絶縁膜４４が得られる。各上部配線４８は、例えば、各コンタクトプラグ４６の形成後に第２層間絶縁膜４４上に導電膜を形成し、この導電膜上に所定形状のエッチングマスクを形成した後に該導電膜をエッチングすることによって形成することができる。上部配線４８としてダマシン配線を用いることも可能である。

なお、この発明の半導体装置はＰチャネル電界効果トランジスタとＮチャネル電界効果トランジスタとを有するものであればよく、これらＰチャネル電界効果トランジスタとＮチャネル電界効果トランジスタとはＣＭＯＳトランジスタを構成していてもよいし、構成していなくてもよい。同様に、この発明の半導体装置の製造方法は、Ｐチャネル電界効果トランジスタとＮチャネル電界効果トランジスタとを有する半導体装置の製造に適用することができるものであり、Ｐチャネル電界効果トランジスタとＮチャネル電界効果トランジスタとはＣＭＯＳトランジスタを構成していてもよいし、構成していなくてもよい。上述した実施の形態以外にも種々の変形、修飾、組合せ等が可能である。

この発明の半導体装置の一例を概略的に示す断面図である。 この発明の半導体装置の製造方法における電極−キャップ膜形成工程で第１ポリシリコン電極、第１キャップ膜、第２ポリシリコン電極、および第２キャップ膜を形成する際に用いられる基材の一例を概略的に示す断面図である。 この発明の半導体装置の製造方法における電極−キャップ膜形成工程で無機膜上に形成されるフォトレジスト層の一例を概略的に示す断面図である。 この発明の半導体装置の製造方法における電極−キャップ膜形成工程で無機膜上に形成されるレジストパターンの一例を概略的に示す断面図である。 この発明の半導体装置の製造方法における電極−キャップ膜形成工程で形成される第１ポリシリコン電極、第１キャップ膜、第２ポリシリコン電極、および第２キャップ膜それぞれの一例を概略的に示す断面図である。 この発明の半導体装置の製造方法におけるパターニング工程で必要に応じて形成されるオフセットスペーサ膜の元となるシリコン系絶縁膜の一例を概略的に示す断面図である。 この発明の半導体装置の製造方法におけるパターニング工程で形成されるゲート絶縁膜の一例を概略的に示す断面図である。 この発明の半導体装置の製造方法におけるパターニング工程からサイドウォールスペーサ形成工程に移行する間に必要に応じて形成される不純物拡散領域の一例を概略的に示す断面図である。 この発明の半導体装置の製造方法におけるサイドウォールスペーサ形成工程で積層構造のサイドウォールスペーサを形成する際に成膜される積層膜の一例を概略的に示す断面図である。 この発明の半導体装置の製造方法におけるサイドウォールスペーサ形成工程で形成されるサイドウォールスペーサのうちの積層構造のサイドウォールスペーサの一例を概略的に示す断面図である。 この発明の半導体装置の製造方法におけるサイドウォールスペーサ形成工程から層間絶縁膜形成工程に移行する間に形成されるソース領域およびドレイン領域それぞれの一例を概略的に示す断面図である。 この発明の半導体装置の製造方法における層間絶縁膜形成工程で形成される層間絶縁膜の元となる厚肉の絶縁膜の一例を概略的に示す断面図である。 この発明の半導体装置の製造方法における層間絶縁膜形成工程で形成される層間絶縁膜の一例を概略的に示す断面図である。 この発明の半導体装置の製造方法における金属層形成工程で第１キャップ膜および第２キャップ膜をそれぞれ除去することによって形成される凹部の一例を概略的に示す断面図である。 この発明の半導体装置の製造方法における金属層形成工程で第１金属層を形成する際に第１ポリシリコン電極上から第２ポリシリコン電極上および層間絶縁膜上に亘って形成される導電層の一例を概略的に示す断面図である。 この発明の半導体装置の製造方法における金属層形成工程で第１金属層を形成する際に使用されるレジストパターンの一例を概略的に示す断面図である。 この発明の半導体装置の製造方法における金属層形成工程で第１ポリシリコン電極上に形成される第１金属層の一例を概略的に示す断面図である。 この発明の半導体装置の製造方法における金属層形成工程で第２ポリシリコン電極上に形成される第２金属層の一例を概略的に示す断面図である。 この発明の半導体装置の製造方法におけるシリサイド化工程で形成されるゲート電極それぞれの一例を概略的に示す断面図である。

符号の説明

２ｃ Ｐチャネル電界効果トランジスタのチャネル領域
６ｃ Ｎチャネル電界効果トランジスタのチャネル領域
９ 素子分離膜
１０ 半導体基板
１１，２１ ゲート絶縁膜
１３，２３ ゲート電極
１５，２５ オフセットスペーサ膜
１７，２７ サイドウォールスペーサ
２０ Ｐチャネル電界効果トランジスタ
３０ Ｎチャネル電界効果トランジスタ
５０ 半導体装置
６１ａ 第１電気絶縁膜
６１ｂ 第２電気絶縁膜
６３ａ 第１ポリシリコン電極
６３ｂ 第２ポリシリコン電極
６５ａ 第１キャップ膜
６５ｂ 第２キャップ膜
７３ａ 層間絶縁膜
７５ａ 第１金属層
７９ 第２金属層
Ｒ₁ 第１素子領域
Ｒ₂ 第２素子領域

Claims (2)

1. 半導体基板と、該半導体基板上にゲート絶縁膜を介してゲート電極が形成されたＰチャネル電界効果トランジスタと、前記半導体基板上にゲート絶縁膜を介してゲート電極が形成されたＮチャネル電界効果トランジスタとを備えた半導体装置であって、
   前記Ｐチャネル電界効果トランジスタのゲート電極全体が第１の金属のシリサイドからなると共に、前記Ｎチャネル電界効果トランジスタのゲート電極全体が前記第１の金属よりも仕事関数が小さい第２の金属のシリサイドからなり、該ゲート電極それぞれの線幅方向両側面に、前記ゲート絶縁膜に接して形成されたシリコン系絶縁膜からなるオフセットスペーサ膜を介して、または直接、サイドウォールスペーサが形成されていることを特徴とする半導体装置。
2. 半導体基板と、該半導体基板上にゲート絶縁膜を介してゲート電極が形成されたＰチャネル電界効果トランジスタと、前記半導体基板上にゲート絶縁膜を介してゲート電極が形成されたＮチャネル電界効果トランジスタとを備えた半導体装置の製造方法であって、
   前記Ｐチャネル電界効果トランジスタに対応する第１素子領域と前記Ｎチャネル電界効果トランジスタに対応する第２素子領域とが形成され、かつ該第１素子領域および第２素子領域をそれぞれ局所的に露出させる所定パターンの素子分離膜が形成された半導体基板上に、前記第１素子領域の露出面を覆う第１電気絶縁膜を介して、前記Ｐチャネル電界効果トランジスタのチャネル領域となる領域上に配置されて前記Ｐチャネル電界効果トランジスタのゲート電極の元となる第１ポリシリコン電極、および該第１ポリシリコン電極上に位置する第１キャップ膜を形成すると共に、前記第２素子領域の露出面を覆う第２電気絶縁膜を介して、前記Ｎチャネル電界効果トランジスタのチャネル領域となる領域上に配置されて前記Ｎチャネル電界効果トランジスタのゲート電極の元となる第２ポリシリコン電極、および該第２ポリシリコン電極上に位置する第２キャップ膜を形成する電極−キャップ膜形成工程と、
   前記第１電気絶縁膜および前記第２電気絶縁膜をそれぞれパターニングして、前記第１ポリシリコン電極および前記第２ポリシリコン電極それぞれの下にゲート絶縁膜を形成するパターニング工程と、
   前記第１ポリシリコン電極および前記第２ポリシリコン電極それぞれの線幅方向両側面に、前記ゲート絶縁膜に接して形成されたシリコン系絶縁膜からなるオフセットスペーサ膜を介して、または直接、サイドウォールスペーサを形成するサイドウォールスペーサ形成工程と、
   前記第１キャップ膜および前記第２キャップ膜それぞれの上面を含む平面に上面が位置する層間絶縁膜を形成する層間絶縁膜形成工程と、
   前記第１キャップ膜および前記第２キャップ膜をそれぞれ除去した後、前記第１ポリシリコン電極上には第１の金属からなる第１金属層を形成し、前記第２ポリシリコン電極上には前記第１の金属よりも仕事関数が小さい第２の金属からなる第２金属層を形成する金属層形成工程と、
   前記第１金属層と前記第１ポリシリコン電極とを反応させて前記第１ポリシリコン電極全体を前記第１の金属によりシリサイド化すると共に、前記第２金属層と前記第２ポリシリコン電極とを反応させて前記第２ポリシリコン電極全体を前記第２の金属によりシリサイド化するシリサイド化工程と、
   を含むことを特徴とする半導体装置の製造方法。

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