JP2008032855A - 液晶表示装置 - Google Patents
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Abstract
【課題】表示面における輝点の発生を抑制し、良好な画質を有する液晶表示装置を得る。
【解決手段】基板上に設けられた信号線5、該信号線に交差して設けられた走査線3、該走査線間に配設された補助容量線4、該信号線と該走査線により構成されるマトリクスの交差部近傍に設けられたスイッチング素子、及び補助容量線上に画素電極6を有するアレイ基板を含む表示装置において、補助容量線4と画素電極6間の領域に、2層の絶縁層11,14が設けられて補助容量を形成しており、かつこの領域で、画素電極は他の導体と接続されていない液晶表示装置。
【選択図】図2
【解決手段】基板上に設けられた信号線5、該信号線に交差して設けられた走査線3、該走査線間に配設された補助容量線4、該信号線と該走査線により構成されるマトリクスの交差部近傍に設けられたスイッチング素子、及び補助容量線上に画素電極6を有するアレイ基板を含む表示装置において、補助容量線4と画素電極6間の領域に、2層の絶縁層11,14が設けられて補助容量を形成しており、かつこの領域で、画素電極は他の導体と接続されていない液晶表示装置。
【選択図】図2
Description
本発明は、コンピュータ、テレビ、及び情報携帯端末機器のディスプレイ等に使用される液晶表示装置に関する。
液晶表示装置では、マトリクス状に配列した画素電極を選択駆動する。選択された画素電極とこれに対向する対向電極との間に電圧が印可され、これらの電極の間に介在する液晶の光学的変調により、表示パターンを形成することが出来る。
画素電極の駆動方式として、例えば個々の独立した画素電極を配列し、この画素電極の各々に、スイッチング素子を連結して駆動する方式いわゆるアクティブマトリクス方式があげられる。スイッチング素子として、薄膜トランジスタ(TFT)を用いたものは薄膜トランジスタ液晶表示装置(TFT−LCD)と呼ばれる。
多くのTFT−LCDでは、各画素電極に補助容量を設けている。通常、補助容量は画素電極と補助容量線で構成されている。通常、TFT−LCDは、ガラス基板を絶縁膜で覆い、その上に配線やTFTが形成される。補助容量の誘電体膜は、通常、TFTのゲート絶縁膜で構成される(例えば、特許文献1、特許文献2参照)。
しかしながら、画素電極と補助容量線との間に設けられたゲート絶縁膜にピンホール等の欠損が生じると、液晶に電圧が印可されなくなり、輝点が発生しやすかった。
特開平10−90717号公報
特開2000−221488号公報
本発明は、上記事情に鑑みて成されたもので、本発明の目的は、表示面における輝点の発生を抑制し、良好な画質を有する液晶表示装置を得ることにある。
本発明の液晶表示装置は、基板、該基板上に設けられた信号線、該信号線に交差して設けられた走査線、該走査線間に配設された補助容量線、該信号線及び該走査線により構成されるマトリクスの交差部近傍に設けられたスイッチング素子、及び該補助容量線上に該マトリクスに対応した配列で形成された画素電極を有するアレイ基板を含む液晶表示装置において、
前記補助容量線と前記画素電極間の領域は、第1の絶縁層、及び第2の絶縁層が設けられて補助容量を形成しており、かつ該領域で、前記画素電極は他の導体と接続されていないことを特徴とする。
前記補助容量線と前記画素電極間の領域は、第1の絶縁層、及び第2の絶縁層が設けられて補助容量を形成しており、かつ該領域で、前記画素電極は他の導体と接続されていないことを特徴とする。
本発明によれば、表示面における輝点の発生を抑制し、良好な画質を有する液晶表示装置が得られる。
図1に、本発明の液晶表示装置の一画素の平面構成を表す図、及び図2にそのアレイ基板のA−A’断面図を示す。なお、図1では、後述するカラーフィルタを省略している。
図1に示すように、このアレイ基板10の平面構成では、基板1上に設けられたソース配線5、ソース配線5に交差して設けられたゲート配線3、ゲート配線3間に配設された補助容量線11、ソース配線5及びゲート配線3により構成されるマトリクスの交差部近傍に設けられ、スイッチング素子としての薄膜トランジスタ2、及び補助容量線4上にマトリクスに対応した配列で形成された画素電極6を有する。
画素電極6には、コンタクトホール16が設けられ、ここで、画素電極6は、薄膜トランジスタ2表面に設けられた図示しない保護絶縁膜と接触している。また、補助容量線4上の領域では、画素電極6は他の導体と接続されていない。
図2に示すように、アレイ基板10の断面構成では、基板1上には、延出されたゲート配線3及び補助容量線4が設けられ、この延出されたゲート配線3及び補助容量線4上を被覆するようにゲート絶縁膜11が設けられている。また、このゲート絶縁膜11を介してゲート配線3上に半導体層12が設けられ、その上に、ソース配線5から半導体層12表面の一端部にかけて延出された部分、半導体層12の表面の中央部をライン状に開口するように、延出されたソース配線5と所定の間隔をおいて、半導体層12表面の他端部からゲート絶縁膜11上に設けられたドレイン電極13が設けられている。さらに、ゲート絶縁膜11上には、延出されたソース配線5、半導体層12、及びドレイン電極13を介して、保護絶縁膜14が設けられている。このように、ゲート配線3上に形成されたゲート絶縁膜11、半導体層12、延出されたソース配線5、ドレイン電極13、保護絶縁膜14により、薄膜トランジスタ2が構成されている。また、ドレイン電極13の上の保護絶縁膜14の一部には画素電極6と導通を取るための開口が設けられている。保護絶縁膜14上には、平滑化膜7が設けられており、平滑化膜7のうち上記開口上と補助容量線4上にコンタクトホール15,16が各々設けられている。平滑化膜7上には、薄膜トランジスタ2の大部分を除いて、マトリクス内の各画素に対応した画素電極6が設けられている。画素電極6は、コンタクトホール15でドレイン電極13と電気的に接続され、補助容量線4上のコンタクトホール16では、保護絶縁膜14と接触している。また、このコンタクトホール16では、画素電極6は他の導体と接続されていない。補助容量線4と画素電極6間には、誘電体膜として、ゲート絶縁膜11と保護絶縁膜14が介在し、補助容量17を構成している。本発明によれば、補助容量線4と画素電極6間に上記二層の絶縁膜が設けられていることにより、一方の絶縁膜にピンホール等の欠損が発生しても、他方の絶縁膜があることにより、補助容量線4と画素電極6間の短絡を防ぐことが出来る。このため、表示面における輝点の発生を抑制し、画質の良好な液晶表示装置が得られる。また、補助容量線4上の領域では、画素電極6は他の導体と接続されていないことにより、画素電極と他の導体との接続不良による点欠陥の発生が低減するという利点がある。
図3に、上記図1のB−B’断面図を示す。
図示するように、この液晶表示装置30は、図示しない補助容量及び薄膜トランジスタ2が形成された上記アレイ基板10と、アレイ基板10に対向して設けられた対向基板20と、アレイ基板10及び対向基板20間に狭持された液晶層27を有する。
対向基板20は、透明基板21と、透明基板21上に、アレイ基板のマトリクスに対応して配列された黒色マトリクス22K及び着色層23R,23G,23Bを有するカラーフィルタ28と、カラーフィルタ28上に順に積層された透明電極層24と、配向膜25とを有する。
また、アレイ基板10の液晶層27側表面には配向膜26が設けられている。
図4ないし図9に、図2に示すアレイ基板10の製造工程を各々示す。
図4に示すように、ます、例えばガラス製絶縁性基板1を用意し、この絶縁性基板1上に、例えばAl、Mo、及びTa等の導電材料を用い、スパッタリング法で導電材料層を例えば200ないし300nm形成した後、フォトリソグラフィー法により所定の形状にパターニングしてゲート配線3,及び補助容量線4を形成する。
次に、図5に示すように、絶縁性基板1上に、ゲート絶縁膜11として、例えばSiNx膜をプラズマCVD法により300ないし400nm形成し、フォトリソグラフィーによりパターニングする。ゲート絶縁膜11としては、SiNx膜の他、SiO2,Ta2O5,Al2O3,及びTiO2等を使用することが出来る。
続いて、図6に示すように、ゲート絶縁膜11上に、半導体層12として例えばa−Si(アモルファスシリコン)等をプラズマCVD法により100ないし200nm形成し、及びフォトリソグラフィーによりパターニングする。
さらに、図7に示すように、ゲート絶縁膜11上に、半導体層12を介して例えばAl、Mo、及びTa等の導電材料を用い、スパッタリング法で導電材料層を例えば200ないし300nm形成した後、フォトリソグラフィーによりパターニングして、ソース配線5、ドレイン電極13、及びチャネル部を形成する。
図8に示すように、ゲート絶縁膜11上に、半導体層12、ソース配線5、及びドレイン電極13を介して、保護絶縁膜14として例えばSiNx膜をプラズマCVD法により200ないし300nm形成し、フォトリソグラフィーによりパターニングして、ドレイン電極13上の保護絶縁膜14の一部に、画素電極6と導通を取るための開口を設ける。保護絶縁膜14としては、SiNx膜の他、SiO2,Ta2O5,Al2O3,及びTiO2等を使用することが出来る。
以上の工程により、各画素毎にスイッチング素子を形成することが出来る。
さらに、保護絶縁膜14上に、平坦化層7として、例えば感光性アクリル樹脂層をスピンコートにより形成し、その後、図示しないマスクにより、コンタクトホール15,16に相当する領域を遮蔽して、露光を行う。その後、遮蔽された部分をアルカリ現像剤によりエッチングして除去し、図9に示すように、コンタクトホール15,16を得る。
コンタクトホール15,16が形成された平坦化層7上に、スパッタリング法等により透明電極層を形成する。その後、フォトリソグラフィーにより、透明電極層をパターニングすることにより、図2に示すように、ソース配線5及びゲート配線3により構成されるマトリクスに対応した形状の画素電極6を有し、補助容量線4と画素電極6間に、誘電体膜として、ゲート絶縁膜11と保護絶縁膜14が介在して補助容量17を構成し、画素電極6は補助容量17とは異なる領域内のコンタクトホール15でドレイン電極13と電気的に接続され、アレイ基板10が得られる。
なお、上記アレイ基板10は、反射型液晶表示装置に好適に使用され得る。
一方、透過型液晶表示装置に使用する場合には、平坦化層7及び画素電極6の構成を変更することが出来る。
図10及び図11に、本発明に係る液晶表示装置に使用し得るアレイ基板の他の一例の製造工程の一部を表す図を示す。
また、図12に本発明に係る液晶表示装置に使用し得るアレイ基板の他の一例の断面構成を表す図を示す。
図3ないし図8に示す工程と同様にしてスイッチング素子を形成した後、例えば感光性アクリル樹脂層をスピンコートにより形成し、その後、図示しないマスクにより、コンタクトホール15に相当する領域、及び一画素毎にスイッチング素子2近傍を除く領域を遮蔽して、露光を行う。その後、遮蔽された部分をアルカリ現像剤によりエッチングして除去し、図10に示すように、コンタクトホール15及び一画素毎の開口を有する平坦化層7’を得る。
次に、平坦化層7’上に、スパッタリング法等により例えばAlを用いた層を形成する。その後、フォトリソグラフィーにより、Alを用いた層をパターニングすることにより、図11に示すようにスイッチング素子2近傍に、反射電極層18を形成する。
反射電極層18を形成した後、平坦化層7’上に、スパッタリング法等により例えばITO層を形成する。その後、フォトリソグラフィーを用いて、ITO層をパターニングすることにより、図12に示すように、透明電極19を、スイッチング素子2近傍を除く一画素に対応する領域に各々形成し、アレイ基板10’が得られる。このようにして、アレイ基板10’では、画素電極として、透明電極19と反射電極18が設けられる。また、スイッチング素子2近傍が反射領域となり、反射領域を除く一画素に対応する領域内に透明領域が設けられる。さらに、アレイ基板10’では、コンタクトホール15でドレイン電極13と反射電極18が電気的に接続され、補助容量線4上では、保護絶縁膜14と反射電極18が接触している。また、この補助容量線4上では、反射電極18は他の導体と接続されていない。
このようにして得られたアレイ基板10’は、透過型液晶表示装置に好適に使用され得る。
図13に、本発明に係る液晶表示装置の他の一例を表す断面図を示す。
図示するように、この透過型液晶表示装置40は、平坦化層7と画素電極6の代わりに、平坦化層7’と透明電極層19及び反射電極層18が設けられており、黒色マトリクス22Kの代わりに白色マトリクス22Wが形成されていること以外は、図3と同様の構成を有する。
本発明に係る液晶表示装置の他の一例においても、補助容量線4と透明電極19間に上記二層の絶縁膜が設けられていることにより、一方の絶縁膜にピンホールが発生しても、他方の絶縁膜があることにより、補助容量線4と透明電極19間の短絡を防ぐことが出来る。このため、表示面における輝点の発生を抑制し、画質の良好な液晶表示装置が得られる。また、補助容量線4上の領域では、反射電極18は他の導体と接続されていないことにより、画素電極と他の導体との接続不良による点欠陥の発生が低減するという利点がある。
1…基板、2…スイッチング素子、3…ゲート配線、4…補助容量線、5…ソース配線、6…画素電極、7…、10…アレイ基板、11…ゲート絶縁膜、12…半導体層、13…ドレイン電極、14…保護絶縁膜、15,16…コンタクトホール、17…補助容量、18…反射電極、19…透明電極、20…対向基板、25,26…配向膜、27…液晶層、28…カラーフィルタ、30,40…液晶表示装置
Claims (2)
- 基板、該基板上に設けられた信号線、該信号線に交差して設けられた走査線、該走査線間に配設された補助容量線、該信号線及び該走査線により構成されるマトリクスの交差部近傍に設けられたスイッチング素子、及び該補助容量線上に該マトリクスに対応した配列で形成された画素電極を有するアレイ基板を含む液晶表示装置において、
前記補助容量線と前記画素電極間の領域は、第1の絶縁層、及び第2の絶縁層が設けられて補助容量を形成しており、かつ該領域で、前記画素電極は他の導体と接続されていないことを特徴とする液晶表示装置。 - 前記スイッチング素子は、基板上に設けられた、ゲート配線、ゲート絶縁層、半導体層、ソース配線、ドレイン電極、及び保護絶縁層を有する薄膜トランジスタであり、前記第1の絶縁層はゲート絶縁層、及び第2の絶縁層は保護絶縁層と同時に形成され、前記画素電極は該ドレイン電極と前記補助容量線と前記画素電極間の領域以外の領域で接続されていることを特徴とする請求項1に記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006203857A JP2008032855A (ja) | 2006-07-26 | 2006-07-26 | 液晶表示装置 |
Applications Claiming Priority (1)
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JP2006203857A JP2008032855A (ja) | 2006-07-26 | 2006-07-26 | 液晶表示装置 |
Publications (1)
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JP2008032855A true JP2008032855A (ja) | 2008-02-14 |
Family
ID=39122371
Family Applications (1)
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JP2006203857A Pending JP2008032855A (ja) | 2006-07-26 | 2006-07-26 | 液晶表示装置 |
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JP (1) | JP2008032855A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8384449B2 (en) | 2008-02-12 | 2013-02-26 | Panasonic Corporation | Synthesizer and reception device using the same |
KR20210025703A (ko) * | 2012-08-03 | 2021-03-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
-
2006
- 2006-07-26 JP JP2006203857A patent/JP2008032855A/ja active Pending
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US8384449B2 (en) | 2008-02-12 | 2013-02-26 | Panasonic Corporation | Synthesizer and reception device using the same |
KR20210025703A (ko) * | 2012-08-03 | 2021-03-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
KR102354212B1 (ko) | 2012-08-03 | 2022-01-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
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