JP2008021807A - 半導体配線の製造方法 - Google Patents
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Abstract
【課題】絶縁膜に設けられた凹部の最小幅が狭く、深い場合でも、バリア層としてＴｉ濃化層を形成することができ、しかも純Ｃｕを配線材料として凹部の隅々に亘って埋め込むことができる半導体配線の製造方法を提供する。
【解決手段】半導体基板上の絶縁膜に最小幅が０．１５μｍ以下、該最小幅に対する深さの比（深さ／最小幅）が１以上の凹部を形成し、この絶縁膜の凹部に、Ｔｉを０．５〜１０原子％含有するＣｕ合金薄膜を凹部形状に沿って１０〜５０ｎｍの厚さで形成した後、Ｃｕ合金薄膜付き凹部に純Ｃｕ薄膜を形成し、３５０℃以上に加熱して絶縁膜とＣｕ合金薄膜との間にＴｉを析出させればよい。
【選択図】図１
【解決手段】半導体基板上の絶縁膜に最小幅が０．１５μｍ以下、該最小幅に対する深さの比（深さ／最小幅）が１以上の凹部を形成し、この絶縁膜の凹部に、Ｔｉを０．５〜１０原子％含有するＣｕ合金薄膜を凹部形状に沿って１０〜５０ｎｍの厚さで形成した後、Ｃｕ合金薄膜付き凹部に純Ｃｕ薄膜を形成し、３５０℃以上に加熱して絶縁膜とＣｕ合金薄膜との間にＴｉを析出させればよい。
【選択図】図１
Description
本発明は、半導体装置に関するものであり、より詳細には、例えばＵＬＳＩ（超大規模集積回路）等に代表されるＳｉ半導体デバイス等の半導体装置における配線を形成する方法に関するものである。
近年、ＬＳＩ（大規模集積回路）の高集積化や高速信号伝播の要求を満たすため設計基準（デザインルール）は一層厳しくなっており、配線ピッチ、配線幅、配線間距離、配線同士を接続する層間接続孔（ビア）などの縮小化が行なわれている。
また、半導体装置の高集積化に対応するため、配線を多層構造にすることが検討されており、配線溝（トレンチ）の幅に対する配線溝の深さの比（配線溝の深さ／幅）や、配線同士を接続する層間接続孔の直径に対する孔の深さの比（接続孔の深さ／直径）は益々大きくなっている。
更には、配線回路の微細化・高集積化に伴い配線自体の抵抗が増加しつつあり、信号伝達の遅延をひきおこしている。そこで従来のＡｌをベースにした配線材料（以下、Ａｌ系配線材料ということがある）よりも電気抵抗を低減できる配線材料として、Ｃｕをベースにした配線材料（以下、Ｃｕ系配線材料ということがある）を使用し、Ｃｕ系配線を形成することが試みられている。
多層構造のＣｕ系配線を形成する方法として、ダマシン配線技術が知られている（例えば特許文献１）。この技術は、半導体基板上に設けられた層間絶縁膜に、配線溝や層間接続孔（以下、これらをまとめて凹部ということがある）を形成し、この凹部の表面を純ＣｕやＣｕ合金等のＣｕ系配線材料で覆い、これを加熱加圧することでＣｕ系配線材料を流動させて凹部に埋め込むことによってＣｕ系配線を形成する方法である。なお、余分なＣｕ系配線材料は、化学機械研磨（Chemical mechanical polish, ＣＭＰ）して除去される。
ところでＣｕ系配線材料を用いる場合、上記層間絶縁膜とＣｕ系配線を直接接触させると、Ｃｕが絶縁膜に拡散し、絶縁膜の絶縁性を劣化させてしまう。そこで絶縁膜へのＣｕの拡散を防止するために、絶縁膜とＣｕ系配線の間にバリア層を設ける必要がある。このバリア層には、Ｃｕ系配線を凹部に埋め込むために５００〜７００℃程度の高温に加熱した場合でもバリア性を発揮することが要求される。そのためバリア層としては、ＴａＮ膜やＴｉＮ膜などの金属窒化膜が用いられている。しかしこうしたバリア層は、金属膜に比べて電気抵抗率が高いため、配線の電気抵抗率を高めるという問題がある。ところがバリア層を薄く、且つ均一に形成して配線の電気抵抗率を低くすることは難しい。しかも上述したように、近年では、配線溝の幅や接続孔の直径は益々小さく、また配線溝の深さ／幅比や、接続孔の深さ／直径比は益々大きくなっているため、バリア層の形成は一層難しくなっている。
そこで本発明者らは、Ｃｕ系配線と絶縁膜との間に極薄バリア層を均一に形成するために、スパッタリング法の気相急冷に注目し、非平衡固溶現象を利用して極薄バリア層としてＴｉ濃化層を形成することを先に提案している（非特許文献１）。この技術では、Ｃｕに対する固溶限の小さいＴｉを含むＣｕ合金を配線溝や接続孔の表面に形成し、これを加熱加圧することでＣｕとＴｉを２相分離させ、ＴｉをＣｕ系配線と絶縁膜の間またはＣｕ系配線の表面に異常拡散させて、Ｔｉ濃化層を形成する。特にＣｕ系配線と絶縁膜との間に生成したＴｉ濃化層は、Ｃｕが絶縁膜に拡散するのを防止するバリア層として作用する。ここで絶縁膜が酸化物系（例えば、ＳｉＯ2系）の場合は、上記拡散したＴｉはＴｉＯXを形成する。ＴｉＯX層の膜厚がある程度大きくなるとＴｉと酸素の反応が停止するため、Ｔｉ濃化層の膜厚は大きくなり過ぎず、Ｃｕ系配線の電気抵抗率の上昇を抑えることができる。
ところがＣｕ−Ｔｉ合金は、高温に加熱しても純Ｃｕに比べて流動性（以下、リフロー性ということがある）が悪く、Ｃｕ−Ｔｉ合金を凹部の隅々に亘って埋め込むことは難しい。しかも上述したように、近年では、配線溝の幅や接続孔の直径は益々小さく、しかも配線溝や接続孔の深さも益々大きくなっているため、Ｃｕ−Ｔｉ合金を凹部に埋め込むことは、一層難しくなっている。
特開２００１−７０５０号公報
「Ｃｕ配線合金化によるバリア材自己形成」、ＬＳＩ配線における原子輸送・応力問題研究会、第１０回研究会予稿集（２００４年、Ｐ．２８〜２９）
本発明は、この様な状況に鑑みてなされたものであり、その目的は、絶縁膜に設けられた凹部の最小幅が狭く、深い場合でも、バリア層としてＴｉ濃化層を形成することができ、しかも配線材料として純Ｃｕを凹部の隅々に亘って埋め込むことができる半導体配線の製造方法を提供することにある。
本発明者らは、絶縁膜に設けられた凹部の最小幅が狭く、深い場合に、凹部の形状に沿ってバリア層を形成することができ、しかも配線材料を凹部の隅々に亘って埋め込むことができる方法について、鋭意検討を重ねてきた。その結果、Ｔｉを含有するＣｕ合金を専らバリア層形成材料として用い、上記凹部の表面にこのＣｕ−Ｔｉ合金を極めて薄く形成すれば、凹部の最小幅が狭く、深い場合でも、その後の加熱によってバリア層を形成できること、また純Ｃｕを配線材料として用いれば、凹部の最小幅が狭く、深い場合でも、純Ｃｕを凹部の隅々に亘って埋め込むことができることを見出し、本発明を完成した。
即ち、上記課題を解決することができた本発明に係る半導体配線の製造方法とは、半導体基板上の絶縁膜に最小幅が０．１５μｍ以下、該最小幅に対する深さの比（深さ／最小幅）が１以上の凹部を形成し、この絶縁膜の凹部に、Ｔｉを０．５〜１０原子％含有するＣｕ合金薄膜を凹部形状に沿って１０〜５０ｎｍの厚さで形成した後、Ｃｕ合金薄膜付き凹部に純Ｃｕ薄膜を形成し、３５０℃以上に加熱して絶縁膜とＣｕ合金薄膜との間にＴｉを析出させる点に要旨を有する。前記Ｃｕ合金薄膜は、例えば、スパッタリング法で形成すればよい。前記純Ｃｕ薄膜をスパッタリング法で形成した場合には、押圧して純Ｃｕ薄膜をＣｕ合金薄膜付き凹部に押し込むのがよい。前記押圧は、例えば、５０ＭＰａ以上で行なえばよい。
本発明によれば、Ｔｉを含有するＣｕ合金を専らバリア層形成材料として用い、しかもこのＣｕ−Ｔｉ合金膜の膜厚を極めて薄く凹部に沿って形成しているため、前記凹部の最小幅が狭く、深い場合でも、この凹部に沿ってＴｉ含有合金薄膜を形成でき、ひいてはＴｉ濃化層を形成することができる。また、配線材料として純Ｃｕを用いているため、絶縁膜に設けられた凹部の最小幅が狭く、深い場合であっても、凹部内に配線材料を容易に埋め込むことができる。
本発明の半導体配線を製造する方法の概略を、図１を用いて説明する。本発明の半導体配線は、半導体基板１上の絶縁膜２に凹部３を形成し［図１の（ａ）参照］、この絶縁膜２の凹部３に、Ｔｉを含有するＣｕ合金薄膜４を例えばスパッタリング法で凹部形状に沿って形成する［図１の（ｂ）参照］。次いで、Ｃｕ合金薄膜４付き凹部に、純Ｃｕ薄膜５を例えば電解メッキ法で形成し［図１の（ｃ）参照］、これを加熱することによって半導体配線を形成できる［図１の（ｄ）参照］。本発明では、加熱時に、Ｃｕ合金薄膜４に含まれるＴｉがＣｕ合金薄膜４と絶縁膜２との間に拡散し、濃化することで、Ｔｉ濃化層６を形成する。このＴｉ濃化層６は、Ｃｕが絶縁膜２へ拡散するのを防止するバリア層として作用する。
上記Ｔｉ濃化層６とは、Ｔｉと絶縁膜２を構成する元素との化合物である。従って絶縁膜２が酸化物系の絶縁膜の場合は（例えば、ＳｉＯ2系絶縁膜）、主にＴｉＯXがＴｉ濃化層６として生成する。
半導体配線を形成したときに生成しているＴｉ濃化層６の膜厚は特に限定されないが、バリア性を確保するには１ｎｍ以上であるのがよい。より好ましくは２ｎｍ以上、更に好ましくは３ｎｍ以上である。しかしＴｉ濃化層６が厚くなり過ぎると、Ｃｕ系配線の電気抵抗率が高くなるため、膜厚は１７ｎｍ程度以下であるのがよい。より好ましくは１６ｎｍ以下であり、更に好ましくは１５ｎｍ以下である。
このように加熱時にＴｉ濃化層６を形成させるには、バリア層形成材料としてＴｉを０．５〜１０原子％含有するＣｕ合金薄膜４を、絶縁膜の凹部形状に沿って形成することが重要である。Ｔｉが０．５原子％未満では、絶縁膜２とＣｕ合金薄膜４との間に濃化するＴｉ量が不足し、Ｔｉ濃化層６の膜厚が薄くなり過ぎてバリア性を確保できない。また、Ｔｉ濃化量が不足すると、Ｔｉ濃化層６が非連続に生成し、バリア性が低下する。従ってＣｕ−Ｔｉ中のＴｉは０．５原子％以上であり、好ましくは１原子％以上である。しかしＴｉを過剰に含有させても、絶縁膜２とＣｕ合金薄膜４との間に生成するＴｉ濃化層６の膜厚はある程度限られるため、Ｔｉ濃化層６を形成しない過剰なＴｉはＣｕ合金薄膜４内に固溶するか、Ｃｕ合金薄膜４内に析出物を形成する。こうした固溶ＴｉやＴｉ析出物は、Ｃｕ系配線の電気抵抗率を高める原因となる。従ってＴｉは１０原子％以下であり、好ましくは９原子％以下、より好ましくは８原子％以下である。なお、Ｃｕ合金薄膜４に含まれるＴｉの一部は、Ｃｕ合金薄膜４と純Ｃｕ薄膜５との間にも拡散するが、Ｔｉが上記範囲であれば、Ｃｕ系配線の電気抵抗率を高めることはない。
凹部形状に沿ってＣｕ合金薄膜を形成するためには、上記Ｃｕ合金薄膜４の膜厚を１０〜５０ｎｍにすることが重要である。バリア層形成材料として設けるＣｕ合金薄膜４の膜厚を薄くすることで、絶縁膜に設けられた凹部の最小幅が狭く、深い場合でも、凹部の開口部を覆うようにＣｕ合金薄膜のブリッジを形成することがなく、Ｃｕ合金薄膜４を凹部形状に沿って形成することができるからである。但し、膜厚が１０ｎｍ未満では、加熱しても充分な厚さのＴｉ濃化層６が生成せず、バリア性が低下する。従ってＣｕ合金薄膜４の膜厚は１０ｎｍ以上とし、好ましくは１５ｎｍ以上、より好ましくは２０ｎｍ以上とする。しかしＣｕ合金薄膜４の膜厚が５０ｎｍを超えると、Ｃｕ合金薄膜４がある程度絶縁膜２の凹部形状に沿って形成するものの、過剰なＣｕ合金薄膜４が凹部の開口部を覆うようにブリッジングを起こし、凹部内に空隙を形成してしまい、Ｃｕ系配線の品質が著しく劣化する。従ってＣｕ合金薄膜４の膜厚は５０ｎｍ以下とし、好ましくは４５ｎｍ以下、より好ましくは４０ｎｍ以下とする。
上記Ｃｕ合金薄膜４の膜厚とは、絶縁膜２の凹部形状が露出するように切断した断面を観察し、凹部の内部（凹部の側壁または底面）に沿って形成されたＣｕ合金薄膜４の膜厚を測定したときに、膜厚が最も小さい位置における膜厚を意味する。凹部の底面には、Ｃｕ合金薄膜４が形成され易いが、凹部の側壁にはＣｕ合金薄膜４が形成され難いため、凹部の側壁に形成されたＣｕ合金薄膜４の膜厚は小さくなる傾向がある。Ｃｕ合金薄膜４の膜厚は、例えば後記する実施例の欄に記載する方法で測定することができる。
上記Ｃｕ合金薄膜４を絶縁膜２の凹部形状に沿って形成する方法は特に限定されないが、例えば、スパッタリング法を採用すればよい。スパッタリング法を採用すれば、Ｃｕ合金薄膜４を凹部形状に沿って極めて薄く形成することができる。スパッタリング法は、例えば、ロングスロースパッタリング法であってもよい。
Ｔｉを含有するＣｕ合金薄膜４をスパッタリング法で形成するには、スパッタリングターゲットして、Ｔｉを含有するＣｕ合金ターゲットを用いるか、純Ｃｕターゲットの表面にＴｉ片を貼付したチップオンターゲットを用い、不活性ガス雰囲気下でスパッタリングすればよい。
上記不活性ガスとしては、例えば、ヘリウムやネオン、アルゴン、クリプトン、キセノン、ラドンなどを用いることができる。好ましくはアルゴンやキセノンを用いるのがよく、特にアルゴンは比較的安価であり、好適に用いることができる。その他のスパッタリング条件（例えば、到達真空度、スパッタガス圧、放電パワー密度、基板温度、極間距離など）は、特に限定されず、通常の範囲で調整すればよい。
Ｔｉを含有するＣｕ合金薄膜４を絶縁膜２の凹部形状に沿って形成した後は、このＣｕ合金薄膜４付き凹部に、配線材料として純Ｃｕ薄膜５を形成する。配線材料として純Ｃｕ薄膜５を用いることで、凹部の最小幅や狭く、深い場合でも、純ＣｕをＣｕ合金薄膜４付き凹部の隅々に亘って埋め込むことができる。
Ｃｕ合金薄膜４付き凹部に設ける純Ｃｕ薄膜５の膜厚は、凹部の深さに応じて変更すればよく、少なくとも凹部の深さと等しい膜厚の純Ｃｕ薄膜５を形成すればよい。なお、純Ｃｕ薄膜５の膜厚の上限は、例えば２μｍである。膜厚が大きくなり過ぎると、純Ｃｕ薄膜５の強度が大きくなるため、後述するように加圧しても純Ｃｕを凹部に埋め込むことが難くなる。
上記純Ｃｕ薄膜５を形成する方法は特に限定されないが、例えば、電解メッキ法や化学気相成長法（ＣＶＤ法）、（アーク）イオンプレーティング法、スパッタリング法などを採用できる。特に電解メッキ法を採用すれば、純Ｃｕ薄膜５を凹部の底から徐々に埋め込みながら充填することができるため、凹部の最小幅が狭く、深い場合でも純Ｃｕを凹部の隅々に亘って埋め込むことができる。
これに対し、純Ｃｕ薄膜５をスパッタリング法で形成した場合は、押圧して純Ｃｕ薄膜５をＣｕ合金薄膜４付き凹部に押し込むのがよい。Ｃｕ合金薄膜４付き凹部に純Ｃｕ薄膜５をスパッタリング法で形成しようとすると、純Ｃｕ薄膜５が該凹部の開口部を覆うようにブリッジングし、Ｃｕ系配線内に空隙を発生するが、純Ｃｕはリフロー性が良いため、純Ｃｕ薄膜５を押圧することでＣｕ合金薄膜４付き凹部に純Ｃｕ薄膜５を押し込むことができる。
純Ｃｕ薄膜５をスパッタリング法で形成する場合は、純Ｃｕ薄膜５のリフロー性をさらに高めるために、スパッタリングガスとして上記不活性ガスとＨ2との混合ガスを用いてもよい。
純Ｃｕ薄膜５を押圧するときの条件は特に限定されないが、例えば５０ＭＰａ以上とすればよい。好ましくは１００ＭＰａ以上、より好ましくは１５０ＭＰａ以上とする。圧力はできるだけ高くすることが好ましいが、２００ＭＰａを超えると圧力が高すぎて実用的ではないため、上限は２００ＭＰａ程度である。好ましくは１５０ＭＰａ以下である。
上記Ｃｕ合金薄膜４付き凹部に純Ｃｕ薄膜５を形成した後は、３５０℃以上に加熱する。加熱温度が３５０℃未満では、ＴｉがＣｕ合金薄膜４と絶縁膜２との間へ充分に拡散しないため、Ｃｕ系配線の電気抵抗率が高くなる。従って加熱温度は３５０℃以上とする。加熱温度はできるだけ高くするのがよく、好ましくは４００℃以上、より好ましくは４５０℃以上、更に好ましくは５００℃以上である。なお、加熱温度の上限は７００℃程度である。７００℃を超えて加熱する装置は現実的に難しく、また温度を高くし過ぎると、Ｃｕ系配線の電気抵抗率が大きくなる傾向がある。また半導体基板に変形を生じることもある。好ましい上限は６５０℃、より好ましい上限は６００℃である。なお、加熱するときの雰囲気は特に限定されないが、例えば、上記した不活性ガス雰囲気であればよい。
以上のように本発明では配線材料として純Ｃｕを絶縁膜２の凹部に埋め込むが、この凹部は、最小幅が０．１５μｍ以下、該最小幅に対する深さの比（以下、深さ／最小幅ということがある）が１以上である。配線溝の最小幅や層間接続孔の最小幅（直径）が０．１５μｍを超える場合や、深さが浅く、深さ／最小幅が１未満の場合には、Ｃｕ系配線の電気抵抗率を小さくするために、バリア層を薄く、且つ均一に形成する必要がないからである。従って本発明は、最小幅が０．１５μｍ以下、深さ／最小幅が１以上の凹部（配線溝や層間接続孔）に配線材料として純Ｃｕを埋め込む際に採用すればよい。
上記絶縁膜２の種類は特に限定されず、例えば、酸化シリコンや窒化シリコン、ＢＳＧ（Boro-Silicate Glass）、ＰＳＧ（Phospho-Silicate Glass）、ＢＰＳＧ（Boro-Phospho-SilicateGlass）、ＴＥＯＳ（ＳｉＯＦ）等を用いることができる。
以下、本発明を実施例によって更に詳細に説明するが、下記実施例は本発明を限定する性質のものではなく、前・後記の趣旨に適合し得る範囲で適当に変更して実施することも可能であり、それらはいずれも本発明の技術的範囲に含まれる。
実験例１
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、純Ｃｕ薄膜または下記表１に示す量のＴｉを含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜をＤＣマグネトロンスパッタリング法で膜厚が７００ｎｍとなるように成膜した。
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、純Ｃｕ薄膜または下記表１に示す量のＴｉを含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜をＤＣマグネトロンスパッタリング法で膜厚が７００ｎｍとなるように成膜した。
スパッタリング装置としては、島津製作所社製のＨＳＭ−５５２型スパッタ装置を用い、純Ｃｕターゲットまたはチップオンターゲットを用いてスパッタリングした。チップオンターゲットは、ベースとなる純Ｃｕターゲット（１００ｍｍφ）の表面に、５ｍｍ角Ｔｉチップを３〜６枚エロージョン位置付近に貼り付けたものを用い、Ｔｉチップの枚数や貼付位置を変化させることで、Ｃｕ合金薄膜の組成を変えた。
スパッタリング条件は、到達真空度を１３３×１０-6Ｐａ以下（１×１０-6Ｔｏｒｒ以下）、スパッタリング時の雰囲気ガスをＡｒガス、スパッタガス圧を２６７×１０-3Ｐａ（２×１０-3Ｔｏｒｒ）、放電パワー密度を３．２Ｗ／ｃｍ2（ＤＣ）、基板温度を室温（２０℃）、極間距離を５５ｍｍ、とした。
スパッタリングして成膜したＣｕ合金薄膜の成分（ＴｉとＣｕ）を定量分析した。ＴｉとＣｕは島津製作所製のＩＣＰ発光分光分析装置「ＩＣＰ−８０００型」を用いてＩＣＰ発光分光法で定量した。
成膜後、加熱加圧処理した。加熱加圧処理は、Ａｒガス雰囲気下で、圧力１５０ＭＰａに加圧し、室温から５００℃まで昇温速度２０℃／分で加熱し、５００℃で１２０分間保持した後、室温まで降温速度２０℃／分で冷却して行なった。
処理後の試料について、膜の積層状態が観察できる断面を透過型電子顕微鏡（ＴＥＭ）で５０万倍で観察した。その結果、絶縁膜とＣｕ合金薄膜の間に、Ｔｉ濃化層としてＴｉ酸化物層が生成していた。このＴｉ酸化物層は、熱力学的観点から、ＴｉＯ2層であると考えられる。Ｔｉ酸化物層の厚みを測定し、結果を下記表１に示す。
また、Ｔｉ酸化物層を長手方向に２０００ｎｍに亘って観察し、途切れている部分（欠陥）が無いか確認し、Ｔｉ酸化物層の完全性を評価した。評価基準は、Ｔｉ酸化物層が途切れていない場合を合格（○）、Ｔｉ酸化物層が途切れている場合を不合格（×）とし、評価結果を下記表１に示す。
また、絶縁膜と純Ｃｕ薄膜（またはＣｕ合金薄膜）の間（界面）を界面に沿って２０００ｎｍに亘って観察し、絶縁膜にＣｕが拡散しているかどうかを確認した。Ｃｕが拡散しているかどうかの確認は、絶縁膜とＣｕ配線の間部分（界面部分）をＴＥＭで観察し、ＥＤＳでＣｕの有無を分析することにより行なった。絶縁膜にＣｕが拡散していない場合をＴｉ酸化物層によるバリア性が良好（合格：○）とし、絶縁膜にＣｕが拡散している場合をＴｉ酸化物層によるバリア性が悪い（不合格：×）と評価した。評価結果を下記表１に示す。
表１から明らかなように、スパッタリングして成膜したＣｕ合金薄膜に含まれるＴｉ量が多くなるほど、加熱加圧して生成するＴｉ酸化物層の膜厚が大きくなることが分かる。特にＴｉを０．５原子％以上含有していれば、Ｔｉ酸化物層の膜厚は約１ｎｍ以上となり、このＴｉ酸化物層はＣｕが絶縁膜へ拡散するのを防止するバリア層として作用することが分かる。
実験例２
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、純Ｃｕ薄膜または下記表２に示す量のＴｉを含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜を電解メッキ法で膜厚が７００ｎｍとなるように成膜した。
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、純Ｃｕ薄膜または下記表２に示す量のＴｉを含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜を電解メッキ法で膜厚が７００ｎｍとなるように成膜した。
スパッタリングは、上記実験例１と同じ条件で行った。電解メッキは、メッキ浴として田中貴金属製「ミクロファブＣＵ−１００：基本液（商品名）」（硫酸銅と硫酸を主成分とする水溶液に、塩素イオン、メッキ促進剤、レベリング剤、および光沢剤が添加されている）を用い、電流密度を５ｍＡ／ｃｍ2として直流定電流電解法で行った。
スパッタリングして成膜したＣｕ合金薄膜の成分（ＴｉとＣｕ）を、上記実験例１と同様に定量分析した。
成膜後、加熱処理した。加熱処理は、Ａｒガス雰囲気下で、室温から５００℃まで昇温速度２０℃／分で加熱し、５００℃で１２０分間保持した後、室温まで降温速度２０℃／分で冷却して行なった。
処理後の試料について、膜の積層状態が観察できる断面を上記実験例１と同様に観察した。その結果、絶縁膜とＣｕ合金薄膜の間に、Ｔｉ濃化層としてＴｉ酸化物層が生成していた。このＴｉ酸化物層は、熱力学的観点から、ＴｉＯ2層であると考えられる。Ｔｉ酸化物層の厚みを測定し、結果を下記表２に示す。
また、Ｔｉ濃化層を上記実験例１と同様に観察し、途切れている部分（欠陥）が無いか確認し、Ｔｉ濃化層の完全性を評価した。評価結果を下記表２に示す。
また、絶縁膜と純Ｃｕ薄膜（またはＣｕ合金薄膜）の間（界面）を上記実験例１と同様に観察し、絶縁膜にＣｕが拡散しているかどうかを確認した。評価結果を下記表２に示す。
表２から明らかなように、加熱するだけで、Ｔｉ濃化層が生成することが分かる。また、スパッタリングして成膜したＣｕ合金薄膜に含まれるＴｉ量が多くなるほど、加熱して生成するＴｉ濃化層の膜厚が大きくなることが分かる。特にＴｉを０．５原子％以上含有していれば、Ｔｉ濃化層の膜厚は約１ｎｍ以上となり、このＴｉ濃化層はＣｕが絶縁膜へ拡散するのを防止するバリア層として作用することが分かる。
実験例３
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、Ｔｉを７．０原子％含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜をＤＣマグネトロンスパッタリング法で膜厚が７００ｎｍとなるように成膜した。スパッタリングは、上記実験例１と同じ条件で行った。
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、Ｔｉを７．０原子％含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜をＤＣマグネトロンスパッタリング法で膜厚が７００ｎｍとなるように成膜した。スパッタリングは、上記実験例１と同じ条件で行った。
成膜後、加熱加圧処理した。加熱加圧処理は、Ａｒガス雰囲気下で、圧力１５０ＭＰａに加圧し、室温から下記表３に示す温度まで昇温速度２０℃／分で加熱し、この温度で１２０分間保持した後、室温まで降温速度２０℃／分で冷却して行なった。なお、下記表３のＮｏ．２１は、成膜後、加熱加圧処理しない例である。
処理後の試料について、膜の積層状態が観察できる断面を上記実験例１と同様に観察した。その結果、加熱加圧処理した例では、絶縁膜とＣｕ合金薄膜の間に、Ｔｉ濃化層としてＴｉ酸化物層が生成していた。このＴｉ酸化物層は、熱力学的観点から、ＴｉＯ2層であると考えられる。Ｔｉ酸化物層の厚みを測定し、結果を下記表３に示す。
また、Ｔｉ濃化層を上記実験例１と同様に観察し、途切れている部分（欠陥）が無いか確認し、Ｔｉ濃化層の完全性を評価した。評価結果を下記表３に示す。
また、絶縁膜と純Ｃｕ薄膜（またはＣｕ合金薄膜）の間（界面）を上記実験例１と同様に観察し、絶縁膜にＣｕが拡散しているかどうかを確認した。評価結果を下記表３に示す。
表３から明らかなように、加熱加圧処理することで、Ｔｉ濃化層が生成することが分かる。特に加熱温度を３５０℃以上にすることにより、Ｔｉ濃化層の膜厚を急激に増大させることができることが分かる。このＴｉ濃化層はＣｕが絶縁膜へ拡散するのを防止するバリア層として作用することが分かる。
実験例４
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、幅０．１３μｍ（１３０ｎｍ）、深さ０．３μｍ（３００ｎｍ）、長さ２．０ｍｍの配線パターン（ストライプパターン）を設けた評価素子（ＴＥＧ）を用いた。このＴＥＧの表面に、Ｔｉを７．０原子％含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜をＤＣマグネトロンスパッタリング法で膜厚が７００ｎｍとなるように成膜し、配線パターン部分を薄膜で覆った。スパッタリングは、上記実験例１と同じ条件で行った。
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、幅０．１３μｍ（１３０ｎｍ）、深さ０．３μｍ（３００ｎｍ）、長さ２．０ｍｍの配線パターン（ストライプパターン）を設けた評価素子（ＴＥＧ）を用いた。このＴＥＧの表面に、Ｔｉを７．０原子％含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜をＤＣマグネトロンスパッタリング法で膜厚が７００ｎｍとなるように成膜し、配線パターン部分を薄膜で覆った。スパッタリングは、上記実験例１と同じ条件で行った。
成膜後、加熱加圧処理した。加熱加圧処理は、Ａｒガス雰囲気下で、圧力１５０ＭＰａに加圧し、室温から下記表４に示す温度まで昇温速度２０℃／分で加熱し、この温度で１２０分間保持した後、室温まで降温速度２０℃／分で冷却して行なった。なお、下記表４のＮｏ．３１は、成膜後、加熱加圧処理しない例である。
加熱加圧処理後のＴＥＧに対して、配線断面が露出する様に集束イオンビーム装置（ＦＩＢ装置）で加工し、該断面をＦＩＢ装置のＳＩＭ像で観察し、配線溝部への純Ｃｕの埋め込み状態（埋込特性）を調べた。
埋込特性は、配線パターン断面のＳＩＭ像を画像解析し、下記（１）式で算出される埋め込み率で評価した。配線パターンは３個分について観察し、夫々の配線パターンについて埋め込み率を算出し、これを平均した。埋め込み率を下記表４に示す。
埋め込み率（％）＝［（配線パターンに埋め込まれている純Ｃｕの断面積）／（配線パターンの断面積）］×１００ ・・・（１）
埋め込み率（％）＝［（配線パターンに埋め込まれている純Ｃｕの断面積）／（配線パターンの断面積）］×１００ ・・・（１）
表４から明らかなように、加熱加圧処理を３５０℃以上で行うと、スパッタリング法で形成した純Ｃｕ薄膜を配線パターンにほぼ完全に埋め込むことができることが分かる。
実験例５
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、幅０．１３μｍ（１３０ｎｍ）、深さ０．３μｍ（３００ｎｍ）、長さ２．０ｍｍの配線パターン（ストライプパターン）を設けた評価素子（ＴＥＧ）を用いた。このＴＥＧの表面に、Ｔｉを７．０原子％含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜を電解メッキ法で膜厚が７００ｎｍとなるように成膜し、配線パターン部分を薄膜で覆った。スパッタリングは、上記実験例１と同じ条件で行い、電解メッキは、上記実験例２と同じ条件で行った。
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、幅０．１３μｍ（１３０ｎｍ）、深さ０．３μｍ（３００ｎｍ）、長さ２．０ｍｍの配線パターン（ストライプパターン）を設けた評価素子（ＴＥＧ）を用いた。このＴＥＧの表面に、Ｔｉを７．０原子％含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜を電解メッキ法で膜厚が７００ｎｍとなるように成膜し、配線パターン部分を薄膜で覆った。スパッタリングは、上記実験例１と同じ条件で行い、電解メッキは、上記実験例２と同じ条件で行った。
成膜後、加熱処理した。加熱処理は、Ａｒガス雰囲気下で、室温から下記表５に示す温度まで昇温速度２０℃／分で加熱し、この温度で１２０分間保持した後、室温まで降温速度２０℃／分で冷却して行なった。なお、下記表５のＮｏ．４１は、成膜後、加熱加圧処理しない例である。
加熱加圧処理後のＴＥＧに対して、上記実験例４と同様に、配線溝部への純Ｃｕの埋め込み状態（埋込特性）を調べた。埋め込み率を下記表５に示す。
表５から明らかなように、電解メッキ法で形成した純Ｃｕ薄膜は、加熱処理しなくても配線パターンに埋め込むことができることが分かる。
実験例６
下記試験片Ａと試験片Ｂについて、成膜したＣｕ薄膜をフォトリソグラフィーおよびウェットエッチングにより電気抵抗率測定用パターンに加工し、長さ１０ｍｍの配線抵抗を４探針法により測定した。配線抵抗（電気抵抗率）は、まず室温で測定し、次に、Ａｒ雰囲気下、常圧で、所定温度（２００℃、３００℃、３５０℃、４００℃、５００℃、６００℃、７００℃）で各２時間ずつ保持する熱処理を行い、各温度で配線抵抗（電気抵抗率）の測定を行った。
下記試験片Ａと試験片Ｂについて、成膜したＣｕ薄膜をフォトリソグラフィーおよびウェットエッチングにより電気抵抗率測定用パターンに加工し、長さ１０ｍｍの配線抵抗を４探針法により測定した。配線抵抗（電気抵抗率）は、まず室温で測定し、次に、Ａｒ雰囲気下、常圧で、所定温度（２００℃、３００℃、３５０℃、４００℃、５００℃、６００℃、７００℃）で各２時間ずつ保持する熱処理を行い、各温度で配線抵抗（電気抵抗率）の測定を行った。
［試験片Ａ］
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、Ｔｉを７．０原子％含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜をＤＣマグネトロンスパッタリング法で膜厚が７００ｎｍとなるように成膜した。スパッタリングは、上記実験例１と同じ条件で行った。
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、Ｔｉを７．０原子％含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜をＤＣマグネトロンスパッタリング法で膜厚が７００ｎｍとなるように成膜した。スパッタリングは、上記実験例１と同じ条件で行った。
［試験片Ｂ］
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、Ｔｉを７．０原子％含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜を電解メッキ法で膜厚が７００ｎｍとなるように成膜した。スパッタリングは、上記実験例１と同じ条件で行い、電解メッキは、上記実験例２と同じ条件で行った。
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、Ｔｉを７．０原子％含有するＣｕ合金薄膜をＤＣマグネトロンスパッタリング法で膜厚が５０ｎｍとなるように成膜し、次いで純Ｃｕ薄膜を電解メッキ法で膜厚が７００ｎｍとなるように成膜した。スパッタリングは、上記実験例１と同じ条件で行い、電解メッキは、上記実験例２と同じ条件で行った。
上記試験片Ａと試験片Ｂについて、加熱温度と電気抵抗率の関係を図２に示す。図２では、試験片Ａの結果を○で、試験片Ｂの結果を●で夫々示した。
図２から明らかなように、加熱前の状態の電気抵抗率は高いが、加熱することで電気抵抗率は低下することが分かる。何れの試験片の場合でも、電気抵抗率が最小値を示すのは、５００℃に加熱したときであり、このときの電気抵抗率は、１．９１μΩｃｍであった。この値はＬＳＩ用配線として充分に低い配線抵抗といえる。
１：半導体基板
２：絶縁膜
３：凹部
４：Ｔｉを含有するＣｕ合金薄膜
５：純Ｃｕ薄膜
６：Ｔｉ濃化層
２：絶縁膜
３：凹部
４：Ｔｉを含有するＣｕ合金薄膜
５：純Ｃｕ薄膜
６：Ｔｉ濃化層
Claims (4)
- 半導体基板上の絶縁膜に最小幅が０．１５μｍ以下、該最小幅に対する深さの比（深さ／最小幅）が１以上の凹部を形成し、この絶縁膜の凹部に、Ｔｉを０．５〜１０原子％含有するＣｕ合金薄膜を凹部形状に沿って１０〜５０ｎｍの厚さで形成した後、Ｃｕ合金薄膜付き凹部に純Ｃｕ薄膜を形成し、３５０℃以上に加熱して絶縁膜とＣｕ合金薄膜との間にＴｉを析出させることを特徴とする半導体配線の製造方法。
- 前記Ｃｕ合金薄膜をスパッタリング法で形成する請求項１に記載の製造方法。
- 前記純Ｃｕ薄膜をスパッタリング法で形成し、押圧して純Ｃｕ薄膜をＣｕ合金薄膜付き凹部に押し込む請求項１または２に記載の製造方法。
- 前記押圧を５０ＭＰａ以上で行なう請求項３に記載の製造方法。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010084844A1 (ja) * | 2009-01-20 | 2010-07-29 | 株式会社神戸製鋼所 | 半導体配線の製造方法 |
| WO2012117853A1 (ja) | 2011-03-01 | 2012-09-07 | Jx日鉱日石金属株式会社 | 銅チタン合金製スパッタリングターゲット、同スパッタリングターゲットを用いて形成した半導体配線並びに同半導体配線を備えた半導体素子及びデバイス |
| WO2013058234A1 (ja) * | 2011-10-17 | 2013-04-25 | 東京エレクトロン株式会社 | 半導体装置の製造方法および半導体装置 |
| JP2013105753A (ja) * | 2011-11-10 | 2013-05-30 | Toshiba Corp | 半導体装置の製造方法 |
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|---|---|---|---|---|
| JP2010021490A (ja) * | 2008-07-14 | 2010-01-28 | Kobe Steel Ltd | 半導体配線 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1154458A (ja) * | 1997-05-08 | 1999-02-26 | Applied Materials Inc | メタライゼーション構造体 |
| JP2001007049A (ja) * | 1999-06-25 | 2001-01-12 | Hitachi Ltd | 半導体集積回路装置の製造方法およびその製造装置 |
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|---|---|---|---|---|
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| US6451177B1 (en) * | 2000-01-21 | 2002-09-17 | Applied Materials, Inc. | Vault shaped target and magnetron operable in two sputtering modes |
| JP3449960B2 (ja) * | 2000-02-25 | 2003-09-22 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| KR100550505B1 (ko) * | 2001-03-01 | 2006-02-13 | 가부시끼가이샤 도시바 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US6727177B1 (en) | 2001-10-18 | 2004-04-27 | Lsi Logic Corporation | Multi-step process for forming a barrier film for use in copper layer formation |
| US6664185B1 (en) | 2002-04-25 | 2003-12-16 | Advanced Micro Devices, Inc. | Self-aligned barrier formed with an alloy having at least two dopant elements for minimized resistance of interconnect |
| US6716753B1 (en) * | 2002-07-29 | 2004-04-06 | Taiwan Semiconductor Manufacturing Company | Method for forming a self-passivated copper interconnect structure |
| KR20040077421A (ko) * | 2003-02-28 | 2004-09-04 | 삼성전자주식회사 | 반도체 장치의 금속배선 형성 방법 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1154458A (ja) * | 1997-05-08 | 1999-02-26 | Applied Materials Inc | メタライゼーション構造体 |
| JP2001007049A (ja) * | 1999-06-25 | 2001-01-12 | Hitachi Ltd | 半導体集積回路装置の製造方法およびその製造装置 |
| JP2004071960A (ja) * | 2002-08-08 | 2004-03-04 | Kobe Steel Ltd | 配線膜の形成方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010084844A1 (ja) * | 2009-01-20 | 2010-07-29 | 株式会社神戸製鋼所 | 半導体配線の製造方法 |
| JP2010171063A (ja) * | 2009-01-20 | 2010-08-05 | Kobe Steel Ltd | 半導体配線の製造方法 |
| WO2012117853A1 (ja) | 2011-03-01 | 2012-09-07 | Jx日鉱日石金属株式会社 | 銅チタン合金製スパッタリングターゲット、同スパッタリングターゲットを用いて形成した半導体配線並びに同半導体配線を備えた半導体素子及びデバイス |
| WO2013058234A1 (ja) * | 2011-10-17 | 2013-04-25 | 東京エレクトロン株式会社 | 半導体装置の製造方法および半導体装置 |
| JP2013105753A (ja) * | 2011-11-10 | 2013-05-30 | Toshiba Corp | 半導体装置の製造方法 |
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