JP2008010463A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】互いに隣接する第1、第2電界効果トランジスタを持つ不揮発性メモリのモジュール内のしきい値バラツキを低減する。
【解決手段】まず、基板1の主面上に堆積したポリシリコン膜をパターニングすることによって第1ゲート12を形成する。次いで、第1ゲート12を覆うように堆積した酸化シリコン膜をエッチバックすることによって第1ゲート12の側壁にスペーサ14を形成すると共に、基板1の表面を露出する。次いで、露出した基板1の表面に対してラジカル酸化をする。次いで、第1ゲート12を覆うように堆積したポリシリコン膜をパターニングすることによって第1ゲート12上に一部が乗り上げるように第2ゲート23を形成する。
【選択図】図11
【解決手段】まず、基板1の主面上に堆積したポリシリコン膜をパターニングすることによって第1ゲート12を形成する。次いで、第1ゲート12を覆うように堆積した酸化シリコン膜をエッチバックすることによって第1ゲート12の側壁にスペーサ14を形成すると共に、基板1の表面を露出する。次いで、露出した基板1の表面に対してラジカル酸化をする。次いで、第1ゲート12を覆うように堆積したポリシリコン膜をパターニングすることによって第1ゲート12上に一部が乗り上げるように第2ゲート23を形成する。
【選択図】図11
Description
本発明は、半導体装置の製造技術に関し、特に、互いに隣接する第1、第2電界効果トランジスタを持つ不揮発性メモリの製造に適用して有効な技術に関するものである。
EEPROM(Electrically Erasable Programmable Read Only Memory)やフラッシュメモリ等のような電気的に書き換え可能な不揮発性メモリは、オンボードでプログラムの書き換えができることから、開発期間の短縮、開発効率の向上が可能になるほか、少量多品種生産への対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な用途に応用が広がっている。特に、近年では、MPU(Micro Processing Unit)とEEPROM(またはフラッシュメモリ)とを内蔵したマイコンへのニーズが大きい。
このような不揮発性メモリでは、電荷を蓄積する層(電荷蓄積層)の電荷の有無によって情報が記憶され、その構造として窒化膜(Si3N4等)を電荷蓄積層とするMNOS(Metal Nitride Oxide Semiconductor)構造またはMONOS(Metal Oxide Nitride Oxide Semiconductor)構造が挙げられる。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
メモリセルの構成としては、単一トランジスタ構造のメモリセルが提案されている。書込/消去方式としては、半導体基板からの全面FN(Fowler Nordheim)トンネリング注入による書き込み、半導体基板へのFNトンネリング電流による消去を行う方式の他、ホットエレクトロン注入による書き込み、半導体基板もしくはソース、ドレイン領域へのFNトンネリング電流による消去を行う方式が提案されている。一方、単一トランジスタセル構造ではEEPROMセル構造と比べてディスターブの影響を受け易いので、コントロールゲート電極を設けた2トランジスタ構成のスプリットゲート型メモリセル構造も提案されている。
特開2004−303918号公報(特許文献1)には、スプリットゲート型メモリセル構造の1つとして、互いに隣接する第1、第2電界効果トランジスタを持ち、第1電界効果トランジスタの第1ゲート電極上に第2電界効果トランジスタの第2ゲート電極の一部が乗り上げている構造が開示されている。
特開2004−303918号公報
本発明者らは、上記特許文献1で開示されたような互いに隣接する第1、第2電界効果トランジスタを持ち、第1電界効果トランジスタの第1ゲート電極上に第2電界効果トランジスタの第2ゲート電極の一部が乗り上げている構造の不揮発性メモリを備えた半導体装置の製造技術について検討している。
図14に、本発明者らが検討しているメモリセルMCxを示す。また、図15に、図14のメモリゲートMGxの断面を示す。メモリゲートMGxを有するMOSFETと、コントロールゲートCGxを有するMOSFETとが互いに隣接しており、メモリゲートMGx上にコントロールゲートCGxの一部が乗り上げている。このメモリセルMCxの製造方法を概略する。
まず、基板1の表面から深い領域に第1n型半導体領域6a、第2n型半導体領域6bを形成した後、p型ウエル7を形成する。次いで、熱酸化によって、基板1の主面上に酸化シリコン膜8、窒化シリコン膜9aと酸窒化シリコン膜9bからなる電荷蓄積層9を形成し、導電性を有するポリシリコン膜10および絶縁膜11を形成した後、パターニングによってメモリゲートMGxを形成する。
次いで、メモリゲートMGxを覆うように半導体基板1の全面に酸化シリコン膜を堆積した後、これを異方性のドライエッチングによりエッチバックすることによって、メモリゲートMGxの両側壁にスペーサ14を形成し、その他では半導体基板1の表面を露出する。次いで、メモリゲートMGxの片側に低濃度n型半導体領域13を形成する。
次いで、ドライエッチングによって受けたダメージを回復するために、露出した基板1の表面に対して犠牲酸化を行い、図15(a)に示すように、例えば6nm程度の酸化シリコン膜15を形成する。この犠牲酸化として本発明者らは、ウエット酸化を行う。具体的には、850℃程度、20分間程度で酸化を行う。
次いで、酸化シリコン膜15を除去した後、半導体基板1上にゲート絶縁膜20を形成し、メモリゲートMGxを覆うように導電性を有するポリシリコン膜21を形成してパターニングすることによって、一部がメモリゲートMGxに乗り上げたコントロールゲートCGxを形成する。
次いで、コントロールゲートCGxの片側に低濃度n型半導体領域24を形成し、半導体基板1の全面に酸化シリコン膜を堆積した後、これを異方性のドライエッチングによりエッチバックすることによって、コントロールゲートCGxの両側壁にスペーサ29を形成し、その他では半導体基板1の表面を露出する。次いで、メモリゲートMGxおよびコントロールゲートCGxのそれぞれの片側に高濃度n型半導体領域30を形成し、シリサイド層35を形成することによって、メモリセルMCxが完成する。
しかしながら、このメモリセルMCxにおいて、例えば誤書き込み・誤消去などのメモリセル特性において、マージン不良が発生した。そこで、本発明者らは、メモリセルMCxの断面観察を行ったところ、図15(a)(b)に示すように、スペーサ14形成のエッチバックによる基板1ダメージ除去のために行っている犠牲酸化において、スペーサ14およびメモリゲートMGの端部下ではバーズビークである酸化シリコン膜15aが形成され、また、ポリシリコン膜10の側面には酸化シリコン膜15bが形成されていた。このことから、本発明者らは、スペーサ14形成のエッチバックによる基板1ダメージ除去のために行っている犠牲酸化の膜厚に依存してメモリゲートMGx端のバーズビークとなる酸化シリコン膜15a量が変動すること、および酸化シリコン膜15b量によってメモリゲートMGxの形状が変化することによってメモリセル特性に影響を与えてしまうことを見出した。これにより、メモリモジュール(メモリアレイ)内の消去特性バラツキにより、消去後のモジュール内のしきい値分布(バラツキ)が多くなり、マージン性不良の一因となることが考えられる。
本発明の目的は、互いに隣接する第1、第2電界効果トランジスタを持つ不揮発性メモリのモジュール内のしきい値バラツキを低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置の製造技術は、まず、半導体基板の主面上に堆積した第1電極材料膜をパターニングすることによって第1電界効果トランジスタの第1ゲートを形成する。次いで、前記第1ゲートを覆うように堆積した第1絶縁膜をエッチバックすることによって前記第1ゲートの側壁に第1スペーサを形成すると共に、前記半導体基板の表面を露出する。次いで、露出した前記半導体基板の表面に対してラジカル酸化をする。次いで、前記第1ゲートを覆うように堆積した電極材料膜をパターニングすることによって前記第1ゲート上に一部が乗り上げるように第2電界効果トランジスタの第2ゲートを形成するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明の半導体装置の製造技術によれば、不揮発性メモリのモジュール内のしきい値バラツキを低減することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
本発明の実施の形態1で示す半導体装置は、互いに隣接する第1、第2電界効果トランジスタ(例えば、MOSFET:Metal Oxide Semiconductor Field Effect Transistor)を持ち、第1電界効果トランジスタの第1ゲート電極上に第2電界効果トランジスタの第2ゲート電極の一部が乗り上げている構造の不揮発性メモリを備えたものである。このような不揮発性メモリを備えた半導体装置は、例えばIC(Integrated Circuit)カード(メモリカード)に使用される。
本発明の実施の形態1で示す半導体装置は、互いに隣接する第1、第2電界効果トランジスタ(例えば、MOSFET:Metal Oxide Semiconductor Field Effect Transistor)を持ち、第1電界効果トランジスタの第1ゲート電極上に第2電界効果トランジスタの第2ゲート電極の一部が乗り上げている構造の不揮発性メモリを備えたものである。このような不揮発性メモリを備えた半導体装置は、例えばIC(Integrated Circuit)カード(メモリカード)に使用される。
図1〜図11には、本発明の実施の形態による製造工程中の半導体装置の要部が示されており、その要部としてメモリセル部、低圧系MOS部、高圧系MOS部および容量部が示されている。例えば図11に示すように、メモリセル部には上記不揮発性メモリのメモリセルMC1、MC2が形成され、低圧系MOS部には低耐圧のpチャネル型MOSFET(Q1)およびnチャネル型MOSFET(Q2)が形成され、高圧系MOS部には高耐圧のpチャネル型MOSFET(Q3)およびnチャネル型MOSFET(Q4)が形成され、容量部には容量素子MIMが形成される。
まず、図1に示すように、例えばp型のシリコン(Si)単結晶からなる半導体基板(以下、「基板」と略する)1の主面(素子形成面)上に表面酸化膜2、窒化シリコン膜3を形成した後、フォトリソグラフィ技術およびエッチング技術によって素子分離形成領域の窒化シリコン膜3および表面酸化膜2を除去し、さらにエッチング技術によって素子分離形成領域の基板1に溝4を形成する。
続いて、溝4が形成されることによって露出した基板1の表面に酸化処理を施した後、溝4を埋め込むように基板1上に酸化シリコン膜を堆積し、表面研磨することによって、図2に示すように、その酸化シリコン膜からなる素子分離5を形成する。なお、素子分離溝5が形成された後、窒化シリコン膜3および表面酸化膜2が除去されている。
続いて、図3に示すように、イオン注入技術によって基板1の表面から深い領域に第1n型半導体領域6a、第2n型半導体領域6bを形成した後、イオン注入技術によって所定の領域にp型ウエル7を形成する。次いで、熱酸化によって、基板1の主面上に酸化シリコン膜8を形成し、CVD技術によって、その酸化シリコン膜8上に窒化シリコン膜と酸窒化シリコン膜からなる電荷蓄積層9を形成する。次いで、CVD技術によって電荷蓄積層9上に電極材料膜であるポリシリコン膜10し、このポリシリコン膜10の内部へイオン注入技術によってn型不純物(例えば、リン)を注入してポリシリコン膜10の導電性を確保した後、ポリシリコン膜10上に絶縁膜11を堆積する。なお、ここでは、ポリシリコン膜10を形成した後にイオン注入技術を用いてn型不純物をポリシリコン膜10に注入したが、ポリシリコン膜10を形成する際に、n型不純物を添加しても良い。
続いて、フォトリソグラフィ技術およびエッチング技術によって、後述する第1ゲートを形成する領域の絶縁膜11を残し、その絶縁膜11をマスクとしてポリシリコン膜10をパターニングし、さらに電荷蓄積層9および酸化シリコン膜8を除去して、図4に示すように、第1ゲート12を形成する。ここでメモリセル部の第1ゲート12は、メモリゲートMGとなる。次いで、フォトリソグラフィ技術およびイオン注入技術によって、メモリセル部の基板1であって、メモリゲートMGの片側に低濃度n型半導体領域13を形成する。
続いて、メモリゲートMGを覆うように基板1の全面に絶縁膜である酸化シリコン膜を堆積した後、これを異方性のドライエッチングによりエッチバックすることによって、図5に示すように、第1ゲート12の両側壁にスペーサ14を形成する。すなわち、第1ゲートの両側壁には酸化シリコン膜を残存させ、その他では基板1の表面を露出することとなる。
次いで、ドライエッチングによって受けたダメージを回復するために、露出した基板1の表面に対して犠牲酸化を行い、図12(a)に示すように、例えば6nm程度の酸化シリコン膜15を形成する。この犠牲酸化として本実施の形態では、ラジカル酸化を行う。具体的には、大気圧より減圧しながら基板1を加熱した状態で、950℃程度、1分程度、水素ガスと酸素ガスとを露出した基板1上で酸化、すなわちISSG(In-Situ Steam Generation)酸化を行う。なお、犠牲酸化によって形成された酸化シリコン膜15は、高圧系MOS部のゲート絶縁膜形成前の洗浄において除去する。
このように本実施の形態1では、犠牲酸化としてISSG酸化を用いることによって、図12(b)に示すように、スペーサ14およびメモリゲートMGの端部下ではバーズビークである酸化シリコン膜15aの形成を抑制することができる。図15を参照して説明したように、メモリゲートMGの端部における酸化シリコン膜15aのウエット酸化による形成は、誤書き込み・誤消去の原因となる。このようにウエット酸化でのプロセスでは、スペーサ14を介して酸化材がメモリゲートMG端へ到達して酸化を進行させていたのに対し、ラジカル酸化のプロセスでは酸化材がメモリゲートMG端へ到達できないため酸化されずに、酸化シリコン膜15aの形状を少なくすることができる。すなわち、ISSG酸化によってスペーサ14およびメモリゲートMGの端部下の酸化シリコン膜15aの形成を抑制することで、不揮発性メモリの誤書き込み・誤消去の発生を防止することができる。
また、犠牲酸化としてISSG酸化を用いることによって、図12(b)に示すように、ポリシリコン膜10の側面に酸化シリコン膜15bの形成を抑制することができる。図15を参照して説明したように、ポリシリコン膜10の側面に酸化シリコン膜15bの形成は、メモリゲートMGの形状ばらつきの原因となる。このようにウエット酸化でのプロセスでは、スペーサ14を介して酸化材がメモリゲートMG側壁へ到達して酸化を進行させていたのに対し、ラジカル酸化のプロセスでは酸化材がメモリゲートMG側壁へ到達できないため酸化されずに、酸化シリコン膜15bの形状を少なくすることができる。すなわち、ISSG酸化によってポリシリコン膜10の側面に酸化シリコン膜15bの形成を抑制することで、微細化されたメモリゲートMGであっても、その形状ばらつきの発生を防止することができる。
続いて、図6に示すように、フォトリソグラフィ技術およびイオン注入技術によって高圧系MOS部の所定の領域にn型ウエル16、低圧系MOS部の所定の領域にn型ウエル17およびp型ウエル18を形成した後、フォトリソグラフィ技術および熱酸化によって高耐圧系MOS部の基板1上にゲート絶縁膜19を形成する。なお、このゲート絶縁膜19を形成する前の洗浄によって酸化シリコン膜15aは除去されている。
続いて、図7に示すように、フォトリソグラフィ技術および熱酸化によってメモリセル部および低圧系MOS部の基板1上にゲート絶縁膜20を形成した後、CVD技術によって第1ゲート12を覆うように基板1上に電極材料膜であるポリシリコン膜21を堆積する。次いで、フォトリソグラフィ技術およびイオン注入技術によって、低圧系MOS部の所定の領域(n型ウエル17の領域)を除いた領域では、ポリシリコン膜21の内部へn型不純物を注入してポリシリコン膜21の導電性を確保し、低圧系MOS部の所定の領域では、ポリシリコン膜21の内部へp型不純物を注入してポリシリコン膜21の導電性を確保した後、ポリシリコン膜21上に絶縁膜22を堆積する。
続いて、フォトリソグラフィ技術およびエッチング技術によって、後述する第2ゲートを形成する領域の絶縁膜22を残し、その絶縁膜22をマスクとしてポリシリコン膜21をパターニングし、さらにゲート絶縁膜19、20を除去して、図8に示すように、第2ゲート23を形成する。ここでメモリセル部の第2ゲート23は、コントロールゲートCGとなる。なお、本実施の形態で示す製造工程中において、最初に形成されるゲート電極を第1ゲートとし、次に形成されるゲート電極を第2ゲートとしている。
続いて、図9に示すように、フォトリソグラフィ技術およびイオン注入技術によって、メモリセル部のp型ウエル7に低濃度n型半導体領域24、低圧系MOS部のp型ウエル18に低濃度n型半導体領域25および高圧系MOS部のp型ウエル7に低濃度n型半導体領域26を形成する。次いで、フォトリソグラフィ技術およびイオン注入技術によって、高圧系MOS部のn型ウエル16に低濃度p型半導体領域27および低圧系MOS部のn型ウエル17に低濃度p型半導体領域28を形成する。
次いで、第1ゲート12および第2ゲート23を覆うように基板1の全面に絶縁膜である酸化シリコン膜を堆積した後、異方性のドライエッチングによりエッチバックすることによって、第2ゲート23の両側壁にスペーサ29を形成する。
続いて、図10に示すように、フォトリソグラフィ技術およびイオン注入技術によって、メモリセル部では高濃度n型半導体領域30を形成し、また低圧系MOS部では高濃度n型半導体領域31および高濃度p型半導体領域33を形成し、また高圧系MOS部では高濃度n型半導体領域32および高濃度p型半導体領域34を形成する。これらは第1ゲート12、スペーサ14、第2ゲート23およびスペーサ29をマスクとして自己整合的に形成される。次いで、サリサイド(Salicide:Self Align silicide)技術によって、基板1の表面、第1ゲート12および第2ゲート23上に、例えばコバルトシリサイド(CoSix)などのようなシリサイド層35を形成する。
このようにしてメモリセル部ではメモリセルMC1、MC2を形成し、また低圧系MOS部では低耐圧pチャネル型MOSFET(Q1)および低耐圧nチャネル型MOSFET(Q2)を形成し、また高圧系MOS部では高耐圧pチャネル型MOSFET(Q3)および高耐圧nチャネル型MOSFET(Q4)、また容量部では容量素子MIMを形成する。
続いて、図11に示すように、メモリセルMC1、MC2、低耐圧pチャネル型MOSFET(Q1)、低耐圧nチャネル型MOSFET(Q2)、高耐圧pチャネル型MOSFET(Q3)および高耐圧nチャネル型MOSFET(Q4)を覆うように絶縁膜36を形成した後、CVD技術によって基板1上に層間絶縁膜37を形成し、層間絶縁膜37にコンタクトホール38を形成する。次いで、コンタクトホール38内にプラグ39を形成する。プラグ39は、例えばチタン(Ti)および窒化チタン(TiN)の積層膜からなる薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステン(W)またはアルミニウム(Al)等からなる相対的厚い導体膜とを有している。その後、層間絶縁膜37上に、例えばタングステンまたはアルミニウム(Al)等からなる第1層配線M1を形成する。これ以降は、通常の半導体装置の製造工程を経て不揮発性メモリを有する半導体装置を製造する。
ここで、本実施の形態に係るメモリセルMC1を選択メモリセルとした場合の書き込み、消去および読み出しの各動作について説明する。ここでは、電荷蓄積層9に電子を注入することを「書き込み」、ホールを注入することを「消去」とそれぞれ定義する。本実施の形態で示すメモリセルでは、基板1から電荷蓄積層9へ電子を注入して書き込み動作を行い、電荷蓄積層9からメモリゲートMG(ポリシリコン膜10)へ電子を引き抜いて消去動作を行うものである。
まず、データの読み出し動作に際しては、選択したメモリセルMC1のドレイン領域(高濃度n型半導体領域30)に、例えば1V程度、コントロールゲートCGに、例えば1.5V程度、選択したメモリセルMC1のソース領域(高濃度n型半導体領域30)、メモリゲートMGおよび基板1に、例えば0(零)Vを印加して、コントロールゲートCGを有する選択用MOSFETをオンする。この時、メモリゲートMGを有するメモリ用MOSFETの電荷蓄積層9中の電子の有無によりメモリ用MOSFETのしきい値電圧が変化し、ドレイン領域とソース領域との間に電流が流れたり、流れなかったりするので、これにより、記憶データを読み出す。
また、データの消去動作に際しては、選択したメモリセルMC1のドレイン領域、ソース領域および基板1に、例えば0(零)V、コントロールゲートCGに、例えば1.5V程度、メモリゲートMGに、例えば14V程度を印加する。これにより、電荷蓄積層9中の電子をトンネル放出によりメモリゲートMG側に逃がし、データを消去する。
さらに、データの書き込みは、ソースサイド・ホットエレクトロン注入方式を採用している。データの書き込み動作に際しては、選択したメモリセルMC1のドレイン領域および基板1に、例えば0(零)V、コントロールゲートCGに、例えば1.5V程度、メモリゲートMGに、例えば12V程度、選択したメモリセルMCのソース領域に、例えば6V程度を印加する。これにより、メモリセルMC1のチャネルで発生したホットエレクトロンを電荷蓄積層9に注入し、データを書き込む。
図13には、本発明の実施の形態1におけるメモリセルMC1および本発明者らが検討したメモリセルMCxの消去後のメモリモジュール(メモリアレイ)内のしきい値バラツキ比を示す。なお、メモリセルMCxの消去後モジュール内のしきい値バラツキを100%として、メモリセルMC1の消去後モジュール内のしきい値バラツキ比を示している。このしきい値バラツキ比において、メモリセルMC1は、メモリセルMCxに対して、消去後のしきい値バラツキが約7.5%低減していることがわかる。すなわち、前述したように、本実施の形態1では犠牲酸化としてラジカル酸化を用いることによって、消去後のしきい値バラツキを低減することができる。
(実施の形態2)
前記実施の形態1では、犠牲酸化としてラジカル酸化を用いた場合について説明したが、本発明の実施の形態2では、犠牲酸化にドライ酸化を用いた場合について説明する。なお、犠牲酸化以外、例えば不揮発性メモリの構造などは前記実施の形態1と同様である。
前記実施の形態1では、犠牲酸化としてラジカル酸化を用いた場合について説明したが、本発明の実施の形態2では、犠牲酸化にドライ酸化を用いた場合について説明する。なお、犠牲酸化以外、例えば不揮発性メモリの構造などは前記実施の形態1と同様である。
図12(a)に示すように、ドライエッチングによって受けたダメージを回復するために、露出した基板1の表面に対して犠牲酸化を行い、例えば6nm程度の酸化シリコン膜15を形成する。この犠牲酸化として本実施の形態2では、ドライ酸化を行う。具体的には、1000℃程度、60秒の急速熱酸化(RTO:Rapid Thermal Oxidation)を行う。なお、犠牲酸化によって形成された酸化シリコン膜15は、高圧系MOS部のゲート絶縁膜形成前の洗浄において除去する。
このように本実施の形態2では、犠牲酸化として急速熱酸化を用いることによって、図12(b)に示すように、スペーサ14およびメモリゲートMGの端部下では酸化シリコン膜15aの形成を抑制することができる。図15を参照して説明したように、メモリゲートMGの端部における酸化シリコン膜15aの形成は、誤書き込み・誤消去の原因となる。すなわち、ISSG酸化によってスペーサ14およびメモリゲートMGの端部下の酸化シリコン膜15aの形成を抑制することで、不揮発性メモリの誤書き込み・誤消去の発生を防止することができる。
また、犠牲酸化として急速熱酸化を用いることによって、図12(b)に示すように、ポリシリコン膜10の側面に酸化シリコン膜15bの形成を抑制することができる。図15を参照して説明したように、ポリシリコン膜10の側面に酸化シリコン膜15bの形成は、メモリゲートMGの形状ばらつきの原因となる。すなわち、急速熱酸化によってポリシリコン膜10の側面に酸化シリコン膜15bの形成を抑制することで、微細化されたメモリゲートMGであっても、その形状ばらつきの発生を防止することができる。
さらに、犠牲酸化として急速熱酸化を用いることによって、消去後のしきい値バラツキを低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、電荷蓄積層として窒化シリコンを適用した場合について説明したが、アルミナ(Al2O3)などのように絶縁性のトラップ準位を形成できるような材料を適用しても良い。
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
1 半導体基板(基板)
2 表面酸化膜
3 窒化シリコン膜
4 溝
5 素子分離
6a 第1n型半導体領域
6b 第2n型半導体領域
7 p型ウエル
8 酸化シリコン膜
9 電荷蓄積層
9a 窒化シリコン膜
9b 酸窒化シリコン膜
10 ポリシリコン膜
11 絶縁膜
12 第1ゲート
13 低濃度n型半導体領域
14 スペーサ
15、15a、15b 酸化シリコン膜
16、17 n型ウエル
18 p型ウエル
19、20 ゲート絶縁膜
21 ポリシリコン膜
22 絶縁膜
23 第2ゲート
24、25、26 低濃度n型半導体領域
27、28 低濃度p型半導体領域
29 スペーサ
30、31、32 高濃度n型半導体領域
33、34 高濃度p型半導体領域
35 シリサイド層
36 絶縁膜
37 層間絶縁膜
38 コンタクトホール
39 プラグ
CG、CGx コントロールゲート
M1 第1層配線
MC1、MC2、MCx メモリセル
MG、MGx メモリゲート
MIM 容量素子
Q1 低耐圧pチャネル型MOSFET
Q2 低耐圧nチャネル型MOSFET
Q3 高耐圧pチャネル型MOSFET
Q4 高耐圧nチャネル型MOSFET
2 表面酸化膜
3 窒化シリコン膜
4 溝
5 素子分離
6a 第1n型半導体領域
6b 第2n型半導体領域
7 p型ウエル
8 酸化シリコン膜
9 電荷蓄積層
9a 窒化シリコン膜
9b 酸窒化シリコン膜
10 ポリシリコン膜
11 絶縁膜
12 第1ゲート
13 低濃度n型半導体領域
14 スペーサ
15、15a、15b 酸化シリコン膜
16、17 n型ウエル
18 p型ウエル
19、20 ゲート絶縁膜
21 ポリシリコン膜
22 絶縁膜
23 第2ゲート
24、25、26 低濃度n型半導体領域
27、28 低濃度p型半導体領域
29 スペーサ
30、31、32 高濃度n型半導体領域
33、34 高濃度p型半導体領域
35 シリサイド層
36 絶縁膜
37 層間絶縁膜
38 コンタクトホール
39 プラグ
CG、CGx コントロールゲート
M1 第1層配線
MC1、MC2、MCx メモリセル
MG、MGx メモリゲート
MIM 容量素子
Q1 低耐圧pチャネル型MOSFET
Q2 低耐圧nチャネル型MOSFET
Q3 高耐圧pチャネル型MOSFET
Q4 高耐圧nチャネル型MOSFET
Claims (4)
- (a)半導体基板の主面上に堆積した第1電極材料膜をパターニングすることによって第1電界効果トランジスタの第1ゲートを形成する工程、
(b)前記第1ゲートを覆うように堆積した第1絶縁膜をエッチバックすることによって前記第1ゲートの側壁に第1スペーサを形成すると共に、前記半導体基板の表面を露出する工程、
(c)前記第1ゲートを覆うように堆積した電極材料膜をパターニングすることによって前記第1ゲート上に一部が乗り上げるように第2電界効果トランジスタの第2ゲートを形成する工程、
を含む半導体装置の製造方法であって、
前記工程(c)の前に、前記工程(b)で露出した前記半導体基板の表面に対してラジカル酸化をすることを特徴とする半導体装置の製造方法。 - 前記ラジカル酸化は、ISSG酸化であることを特徴とする請求項1記載の半導体装置の製造方法。
- (a)半導体基板の主面上に堆積した第1電極材料膜をパターニングすることによって第1電界効果トランジスタの第1ゲートを形成する工程、
(b)前記第1ゲートを覆うように堆積した第1絶縁膜をエッチバックすることによって前記第1ゲートの側壁に第1スペーサを形成すると共に、前記半導体基板の表面を露出する工程、
(c)前記第1ゲートを覆うように堆積した電極材料膜をパターニングすることによって前記第1ゲート上に一部が乗り上げるように第2電界効果トランジスタの第2ゲートを形成する工程、
を含む半導体装置の製造方法であって、
前記工程(c)の前に、前記工程(b)で露出した前記半導体基板の表面に対してドライ酸化をすることを特徴とする半導体装置の製造方法。 - 前記ドライ酸化は、急速熱酸化であることを特徴とする請求項3記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006176350A JP2008010463A (ja) | 2006-06-27 | 2006-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006176350A JP2008010463A (ja) | 2006-06-27 | 2006-06-27 | 半導体装置の製造方法 |
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JP2008010463A true JP2008010463A (ja) | 2008-01-17 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2015039029A (ja) * | 2009-01-15 | 2015-02-26 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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2006
- 2006-06-27 JP JP2006176350A patent/JP2008010463A/ja active Pending
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