JP2008010447A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】良品のチップを用いずにウェハの位置決めを正確に行うことができる半導体装置の製造方法を提供する。
【解決手段】複数のチップ15a〜15dが形成されたウェハ11の外周部に存在するチップ15b〜15dを選択し、その選択したチップ15b〜15d内の複数の箇所について欠け状態を認識し、この認識結果を設定値と比較することでウェハ11の位置決めを行う工程と、ウェハ11の位置決めを行った後に、ウェハ11上のチップをピックアップする工程とを有する。
【選択図】図12
【解決手段】複数のチップ15a〜15dが形成されたウェハ11の外周部に存在するチップ15b〜15dを選択し、その選択したチップ15b〜15d内の複数の箇所について欠け状態を認識し、この認識結果を設定値と比較することでウェハ11の位置決めを行う工程と、ウェハ11の位置決めを行った後に、ウェハ11上のチップをピックアップする工程とを有する。
【選択図】図12
Description
本発明は、ウェハの位置決めを行った後に、ウェハ上のチップをピックアップする半導体装置の製造方法に関し、特に、良品のチップを用いずにウェハの位置決めを正確に行うことができる半導体装置の製造方法に関するものである。
半導体装置の製造工程において、ウェハをダイシングしてチップごとに分離し、チップごとに検査を行う。これにより、ウェハ上に形成された複数のチップについて良品か不良品かを識別したマップを作成する。そして、マップとウェハ上のチップとを整合させるために、ウェハの位置決めを行った後に、ウェハ上のチップをピックアップする。
ここで、ウェハ位置決め方法として、ウェハの表面に認識マークを付す技術が提案されている(例えば、特許文献1参照)。この認識マークとしては、インクマークやマスクパターンを変更したものがある。しかし、インクマークはウェハ表面から盛り上がるため、ウェハを厚みが150μm以下になるまでバックグラインドする場合、インクマークを起点としてウェハが割れるという問題があった。また、マスクパターンを変更すると、コストが増大するという問題があった。
このため、チップの極薄化が進むにつれて、インクレス・マップシステムによるウェハ位置決め方法が標準となってきた。このような従来のウェハ位置決め方法を図19を参照しながら説明する。
この方法では、ウェハ1上に形成された複数のチップ2を、外形が欠けていないチップを認識OKのチップとし、外形の一部が欠けているチップを認識NGのチップとして、2通りに分ける。そして、中心チップのテーブル座標と、中心チップから+ロウ、−ロウ、+カラム、−カラムの4方向に存在する認識OKのチップの数をパラメータ設定しておく。なお、認識OKか認識NGかを判断するために、チップ内の4つのコーナーについて欠け状態を認識する方法が提案されている(例えば、特許文献2参照)。
そして、ウェハの位置決めを行う際に、まず、中心チップ2aを検出する。次に、中心チップから+ロウ方向にピッチ送りでチップを認識していき、認識OKのチップ2bから認識NGのチップ2cに変わるところを検出し、中心チップ2aからチップ2bまでのチップ数を数える。このチップ数が設定値と合わない場合は、ウェハの位置決めをエラー停止する。他の3方向についても同様の処理を行う。そして、4方向ともチップ数が設定値と合った場合は、ウェハが正しい位置にあると判断し、ウェハの位置決めを完了する。
上記のように、従来のウェハ位置決め方法は、ウェハ1上に形成された複数のチップ2を、認識OKと認識NGの2通りに分けていた。しかし、認識OKのチップ2bと認識NGのチップ2cなどの検出対象となるチップの近傍に、同様な認識OKチップと認識NGチップの組み合わせが存在するため、誤検出が発生し、ウェハの位置決めを正確に行うことができないという問題があった。
また、ウェハ上に形成された複数チップをそれぞれ検査して、良品か不良品かを識別するだけでなく、それぞれの特性に基づいて品質の高いものと低いものでグレード分けする場合がある。この場合、検査により作成したマップ情報と照らし合わせて、グレードごとにチップをピックアップする。そして、その前提として、グレードごとにウェハを位置決めする必要がある。しかし、別のグレードのチップが抜けた状態でウェハを位置決めしなければならないため、従来のように良品のチップを用いてウェハの位置決めを行う方法は適用することができなかった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、良品のチップを用いずにウェハの位置決めを正確に行うことができる半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、複数のチップが形成されたウェハの外周部に存在するチップを選択し、その選択したチップ内の複数の箇所について欠け状態を認識し、この認識結果を設定値と比較することでウェハの位置決めを行う工程と、ウェハの位置決めを行った後に、ウェハ上のチップをピックアップする工程とを有する。本発明のその他の特徴は以下に明らかにする。
本発明により、良品のチップを用いずにウェハの位置決めを正確に行うことができる。
実施の形態1.
本発明の実施の形態1に係る半導体装置の製造方法について図面を参照しながら説明する。
本発明の実施の形態1に係る半導体装置の製造方法について図面を参照しながら説明する。
まず、図1に示すように、ウェハ11上に複数の半導体素子を形成し、またチップ15毎に電気特性検査を行い、ウェハ11上に形成された複数のチップ15について良品か不良品かを識別したマップ情報をデータベース上に作成する。さらに、ウェハ11を厚みが150μm以下になるまでバックグラインドする。そして、ウェハ11をダイシングシート12に貼りつけて台13の上に載置する。
次に、図2に示すように、ダイシングブレード14により、ダイシングシート12ごとウェハ11をダイシングしてチップ15ごとに分離する。そして、図3に示すように、UV照射を行う。
次に、図4に示すように、ツール16を用いて、接着層17としてダイボンドフィルムを基板18上に貼り付けていく。なお、接着層17として樹脂ペーストを基板18上に塗布してもよい。
次に、マップとウェハ11上のチップ15とを整合させるためにウェハ11の位置決めを行う。ここで、本実施の形態1は、ウェハ11の位置決め方法に特徴があるが、詳細については後述する。そして、ウェハ11の位置決めを行った後に、図5に示すように、ツール16を用いてウェハ11上のチップ15をピックアップして、接着層17上にチップ15を搭載する。以上の工程を繰り返して任意の数のチップ15を積層する。
ここで、図6は、複数のチップ15を積層した基板18を示す上面図である。また、図7は、チップの積層構造を示す断面図であり、図8はその平面図である。このように、チップ15をワイヤ19により基板18に接続する。
次に、図9に模式的に示すように、基板18を金型21で挟んだ状態で、キャビティ22内に、カル23からカル側ランナー24を介して樹脂25を充填して複数のチップ15を一括して封止する。この際に、キャビティ22内の樹脂25を基板18の外側に設けられたオーバーフローキャビティ26にオーバーフローキャビティランナー27を介してオーバーフローさせる。これにより、キャビティ22内で発生した表面ボイドを除去することができる。
次に、図10に示すように、基板18の裏面上の端子に半田ボール28を取り付けた後に、基板18及び樹脂25をチップ15ごとに切断し、個別の半導体装置を得る。
ここで、本実施の形態1に係るウェハ位置決め方法について図11に示すフローチャートを参照しながら説明する。まず、中心チップのテーブル座標と、位置決めに用いるチップのテーブル座標と、そのチップ内の4つのコーナーについての欠け状態と、ウェハテーブルの回転中心の座標とをパラメータ設定しておく(ステップS1)。ただし、位置決めに用いるチップとして、ウェハの外周部に存在する外形の一部が欠けた不良品のチップを選択する。
次に、ウェハテーブル上にウェハをセットする(ステップS2)。そして、離れた2つのチップのずれを修正することで、ウェハのθ補正を行う(ステップS3)。
次に、図12に示すように、カメラ(不図示)により中心チップ15aを検出する(ステップS4)。そして、中心チップ15aから、位置決めに用いるために選択したチップ15bまでカメラを移動させる。この際、カメラの軌道上にあるチップを検出して位置補正をかけながらカメラを移動させる。カメラの移動経路としては、カラム方向に所定ピッチ移動後にロウ方向に所定ピッチ移動する場合を開示したが、これに限る物ではなく、チップの対角線方向に所定ピッチ移動する経路を適宜利用することも可能である。
次に、チップ15b内の4つのコーナーについて欠け状態を認識し、この認識結果を設定値と比較する(ステップS5)。そして、認識結果が設定値と合った場合は、ウェハ11が正しい位置にあると判断し、ウェハ11の位置決めを完了する。
ここで、チップ内のコーナーについて欠け状態を認識する方法について説明する。例えば、図13に示すように、選択したチップ15bの4つのコーナーにある点線で囲った任意の領域、例えば本実施の形態においては1mm角の領域について欠け状態を認識する。そして、チップ15bの右下のコーナーについて欠け状態を認識する場合は、チップ15bの右下部分をカメラで撮影する。この際、図14に示すように、コーナー部分が中央になるようにチップ15bを動かして画像を取り込む。なお、カメラ画像には、目標位置を示す縦・横のラインを合成して表示する。
次に、図14に示すカメラ画像上に図15に示す良品チップの画像から切り出した基準画像を重ねながらその位置を移動させていくと、基準画像がカメラ画像の点線で囲った領域に位置したとき双方のパターンの一致が得られる。このときの重なり具合が完全であれば相関度は100%となり、欠けた部分があれば、その分だけ相関度が低下する。このようにしてカメラ画像と基準画像との相関度が演算され、相関度が50〜70%以上であれば、コーナーの欠け無しと判定する。
なお、4つのコーナーの各々の基準画像を教示するとき、チップの対角コーナーを教示することで、4つのコーナーの位置を算出し、4つのカメラ画像を自動撮影することで、操作を軽減することができる。また、チップの1つのコーナー位置とチップサイズを教示することで、4つのコーナーの位置を算出し、4つのカメラ画像を自動撮影してもよい。そして、エッジ検出によってチップ内のコーナーについて欠け状態を認識することもできる。
以上説明したように、本実施の形態では、チップ内の4つのコーナーについて欠け状態を認識することにより、チップを16通りの認識状態に分ける。このようにチップ内の複数の箇所について欠け状態を認識することで、従来のようにチップを認識OKと認識NGの2通りの認識状態に分ける方法に比べて、認識状態の分別数が多くなる。従って、同じ欠け状態のチップが近傍に存在しないようなチップを選択することで、誤検出を防ぐことができる。これにより、ウェハの位置決めを正確に行うことができる。また、4つのコーナーについて欠け状態を認識する場合、実際のチップにおいて、生じる可能性のある欠け状態の場合の数は14通りに限定される。すなわち、チップサイズとウェハ直径の関係上、対角線上の2つのコーナーが欠け、別の対角線上の2つのコーナーが欠けない場合は、実際には起こりえない。本実施の形態においては、便宜上、これらの場合も含めてデータ上区別する手段を用いる場合について説明したが、これに限る物ではない。すなわち、例えば、チップ欠け状態として、起こりえない2通りの場合が4コーナーの認識結果として出力された場合ついては、チップ認識エラーとして判定、もしくはデータ格納する方法を採用するとすることも可能である。
図12において、チップ15b内の欠け状態は、左上OK、右上OK、左下NG、右下NGである。そして、チップ15bの上側にあるチップ15cの欠け状態は、左上NG、右上OK、左下NG、右下OKであり、チップ15bの下側にあるチップ15dの欠け状態は、左上NG、右上OK、左下NG、右下NGである。従って、チップ15bは、その近傍に存在するチップ15c,15dとは欠け状態が異なるため、誤検出が発生しない。チップ15bの認識箇所としては、4つのコーナーの全てを認識せずに、隣接するチップ15cおよび15dと区別する上で有効な箇所のみを認識するようにして、隣接するチップと区別する上で有効でない認識箇所については、認識を省略することも可能である。例えば、チップ15bにおいては、左上コーナーと、右下コーナーの2カ所を判定することによって、隣接チップ15cおよび15dとは明確に区別することができる。そこで、隣接チップとの状態の相違を判定する上で有効でない左下コーナーおよび右上コーナーについては、認識を省略することができる。このように、隣接するチップ15cおよび15dと区別する上で有効な箇所を適宜選択し、それ以外の部分の認識を省略することにより、判定作業を更に効率化することができる。
また、本実施の形態1では、ウェハの外周部に存在する不良品のチップを用いてウェハの位置決めを行うため、良品のチップを用いずにウェハの位置決めを行うことができる。このため、本実施の形態は、複数のチップをそれぞれの特性に基づいてグレード分けし、グレードごとにウェハを位置決めしてチップをピックアップする場合にも適用することができる。即ち、本実施の形態は、どのグレードでもピックアップされないウェハ外周部分の欠けチップを用いてウェハの位置決めを行うため、別のグレードのチップが抜けた状態でも適用することができる。
また、本実施の形態1により、ウェハ表面に認識マークを付すことなくウェハの位置決めを行うことができるため、ウェハを厚みが150μm以下になるまでバックグラインドしても、認識マークを起点としてウェハが割れるという問題は生じない。
なお、互いに隣接する複数のチップを選択し、その選択したチップ内の複数の箇所についてそれぞれ欠け状態を認識し、それぞれの認識結果を設定値と比較することで、ウェハの位置決めを行うようにしてもよい。この場合、同じ欠け状態のチップの組み合わせが近傍に存在しないようなチップの組み合わせを選択することで、誤検出を防ぐことができる。これにより、ウェハの位置決めを正確に行うことができる。
例えば、図12において、チップ15b,15c,15d内の欠け状態の組み合わせは、近傍には存在しない。これに対し、従来のようにチップを認識OKと認識NGの2通りの認識状態に分ける方法では、同一の認識状態の組み合わせが近傍に存在する可能性が高く、誤検出が発生しやすい。
また、上記の例では、ウェハの位置決めを行う際に、選択したチップ内の4つのコーナーについて欠け状態を認識したが、これに限らず、選択したチップ内の3つのコーナーについて欠け状態を認識することや、図16に示すように選択したチップ内の8箇所について欠け状態を認識することでもよい。すなわち、チップ内の2以上の自然数N箇所の画像を認識することで、チップ全体の欠け状態として、3種類以上のパターンに区別する方法を含む。2以上の自然数N箇所の画像を認識する場合、区別するデータの種類として、全ての組み合わせを含む2のN乗の場合を区別する手段を用いる事が可能である。また、チップの欠け状態として起こりえる場合のみ区別し、チップの欠け状態としては実際には起こりえない場合が認識結果のデータとして出力された場合については、認識エラー発生として判定、もしくはデータ格納する手段を用いても良い。例えば、チップ上のN箇所を認識する場合、欠けが発生する可能性があるのは、N箇所の中の連続する部分のみであり、不連続な2カ所以上の欠けが発生することは、半導体チップの大きさと、ウェハの直径との関係上あり得ない。そこで、欠けがない場合、および、欠けが発生する箇所が連続している場合、すなわち{N×(N−1)+2}種類の場合のみ区別し、欠けが不連続に発生している場合、すなわち、[2N−{N×(N−1)+2}]種類の認識結果がデータとして出力された場合については、認識エラー発生として判定、もしくはデータ格納する手段を用いても良い。また、チップ上のN箇所の欠けの有無を判定する場合に、N箇所全ての画像を認識する場合を開示したが、これに限る物ではない。例えば、ウェハ外形が概略円形である場合、認識箇所の欠けは、ウェハ中心から遠い箇所から順番に発生する。従って、N箇所の認識箇所のうち、任意の箇所を認識し、そこに欠けが発生していなかった場合、認識箇所よりもチップ中心に近い箇所については、欠けが発生していないことが予想できる。従って、これらチップ中心により近い認識箇所については、画像認識作業を省略して、欠け発生が無いと予想した結果に基づくデータを格納する手段を用いることが可能である。また、任意の認識箇所に欠けが発生していることが判定された場合、ウェハの中心からより遠い認識箇所については、欠けが発生していることを予想したデータを格納することも同様に可能である。このように、一部の認識結果に基づいて、ウェハの欠け状態を予想して画像認識作業を適宜省略することにより、判定作業を更に効率化することが可能である。
また、ウェハのサイズが大きいと、ウェハテーブルのXY方向の可動範囲がウェハの全域に満たない場合がある。この場合、図17に示すように、中心チップ15aを基点として、ウェハを4つのエリアに分割し、90度毎に回転させて本実施の形態を適用する。
実施の形態2.
本発明の実施の形態2に係る半導体装置の製造方法について図18を参照しながら説明する。まず、複数のチップ15が形成されたウェハ11内の右下の領域において、少なくとも1つのコーナーが残っていて、かつ、少なくとも1つのコーナーが欠けているチップ15eを検出する。そして、右下の領域とは離れた左下の領域及び左上の領域において、同様に、少なくとも1つのコーナーが残っていて、かつ、少なくとも1つのコーナーが欠けているチップ15f,15gをそれぞれ検出する。
本発明の実施の形態2に係る半導体装置の製造方法について図18を参照しながら説明する。まず、複数のチップ15が形成されたウェハ11内の右下の領域において、少なくとも1つのコーナーが残っていて、かつ、少なくとも1つのコーナーが欠けているチップ15eを検出する。そして、右下の領域とは離れた左下の領域及び左上の領域において、同様に、少なくとも1つのコーナーが残っていて、かつ、少なくとも1つのコーナーが欠けているチップ15f,15gをそれぞれ検出する。
この検出した3つのチップ15e,15f,15gをウェハ11の外周部にあるチップとみなしてウェハ11の外周を示す円を算出する。この算出結果を設定値と比較することで、ウェハが正しい位置にあるか否かを判断することができる。その他の工程は実施の形態1と同様である。
本実施の形態2により、実施の形態1と同様に、良品のチップを用いずにウェハの位置決めを正確に行うことができる。また、本実施の形態2は、実施の形態1と同様に、複数のチップをそれぞれの特性に基づいてグレード分けし、グレードごとにウェハを位置決めしてチップをピックアップする場合にも適用することができる。また、本実施の形態2により、ウェハ表面に認識マークを付すことなくウェハの位置決めを行うことができるため、ウェハを厚みが150μm以下になるまでバックグラインドしても、認識マークを起点としてウェハが割れるという問題は生じない。
11 ウェハ
15 チップ
15a 中心チップ
15b,15c,15d,15e,15f,15g ウェハの外周部に存在するチップ
15 チップ
15a 中心チップ
15b,15c,15d,15e,15f,15g ウェハの外周部に存在するチップ
Claims (7)
- 複数のチップが形成されたウェハの外周部に存在するチップを選択し、その選択したチップ内の複数の箇所について欠け状態を認識し、この認識結果を設定値と比較することで前記ウェハの位置決めを行う工程と、
前記ウェハの位置決めを行った後に、前記ウェハ上の前記チップをピックアップする工程とを有することを特徴とする半導体装置の製造方法。 - 前記ウェハの位置決めを行う際に、前記選択したチップ内の4つのコーナーについて欠け状態を認識することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ウェハの位置決めを行う際に、前記選択したチップ内の3つのコーナーについて欠け状態を認識することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ウェハの位置決めを行う際に、前記選択したチップ内の8箇所について欠け状態を認識することを特徴とする請求項1に記載の半導体装置の製造方法。
- 複数のチップが形成されたウェハ内において、少なくとも1つのコーナーが残っていて、かつ、少なくとも1つのコーナーが欠けているチップを互いに離れた3つの領域でそれぞれ検出し、この検出したチップを前記ウェハの外周部に存在するチップとみなして前記ウェハの外周を算出し、この算出結果を設定値と比較することで前記ウェハの位置決めを行う工程と、
前記ウェハの位置決めを行った後に、前記ウェハ上の前記チップをピックアップする工程とを有することを特徴とする半導体装置の製造方法。 - 前記複数のチップをそれぞれの特性に基づいてグレード分けし、
グレードごとに前記ウェハを位置決めして前記チップをピックアップすることを特徴とする請求項1〜5の何れか1項に記載の半導体装置の製造方法。 - 前記ウェハを厚みが150μm以下になるまでバックグラインドする工程を更に有し、
前記ウェハの表面に認識マークを付すことなく前記ウェハの位置決めを行うことを特徴とする請求項1〜6の何れか1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006176165A JP2008010447A (ja) | 2006-06-27 | 2006-06-27 | 半導体装置の製造方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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JP2008010447A true JP2008010447A (ja) | 2008-01-17 |
Family
ID=39068428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2006176165A Pending JP2008010447A (ja) | 2006-06-27 | 2006-06-27 | 半導体装置の製造方法 |
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JP (1) | JP2008010447A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015032762A (ja) * | 2013-08-06 | 2015-02-16 | Juki株式会社 | チップ検出装置及びチップ検出方法 |
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2006
- 2006-06-27 JP JP2006176165A patent/JP2008010447A/ja active Pending
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