JP2007531446A - シンボル間干渉を減少する方法、この方法を実行するシグマ・デルタコンバータ及びこの方法によって発生した情報を具える記憶媒体 - Google Patents
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Abstract
Description
図1の1ビットシグマ・デルタコンバータは、アナログ信号入力部I及びアナログ信号出力部Oを有するシグマ・デルタ変調器SDを具える。入力部Iのアナログ信号SIは、加算器P1を通じてアナログローパスフィルタFに供給され、フィルタ処理された信号SFは、加算器P2を通じて、この場合には簡単なクロック制御型コンパレータとすることができる1ビットクロック制御型量子化器Qに供給される。クロックパルス中に量子化器に対する入力信号が予め決定された基準レベル(“0”)を超える度に、量子化器は+1パルスを発生し、この信号が上記予め決定された基準レベルより下のままであるときには、量子化器は−1パルスを発生する。量子化器Qからの1ビットデジタル出力パルスSOは、DAコンバータHにおいてアナログパルスに変換され、加算器P1においてアナログ入力信号SIから減算される。このシグマ・デルタ形態の周知の結果は、入力信号SIが正の最大値であるときに出力信号SOに多量の+パルスが存在し、入力信号SIが負の最大値であるときに出力信号SOに多量の−パルスが存在し、入力信号SIが零又は零付近であるときに出力信号SOに+パルス及び−パルスが交互に存在する。シグマ・デルタ変調器が適切に設計される場合、量子化器によって発生した量子化ノイズは、入力信号の周波数帯域とクロック周波数の半分との間の周波数帯域に整形される。量子化ノイズに対して十分なスペースを有するために、クロック周波数を十分高く選択する必要がある。
コンバータの出力信号がクロック周期の20%でエッジを有するように基準電圧VPを設定すると仮定する。この場合、この信号は、10クロック周期の以下のサイクルを有することができる。
a.コンバータに対する入力信号が正の最大値であるとき、+1,−1,+1,+1となる。このサイクルは、4クロック周期中に2個のエッジを有し、その結果、エッジを有するクロック周期の数は50%となる。出力信号の値は、3*1+1*−1=2すなわち2/4=50%となり、その結果、最大入力信号レベルは、全スケールの50%まで減少する。
Claims (7)
- 1ビットデジタル信号ストリームのデジタル−アナログ変換の際に生じるシンボル間干渉を減少する方法であって、前記1ビットデジタル信号ストリームの発生が、ローパスフィルタのシグマ・デルタ形態によって入力信号を前記1ビットデジタル信号ストリームに変換するステップを具え、前記ローパスフィルタが、量子化器の入力部に結合された出力部を有し、前記量子化器の出力が前記ローパスフィルタの入力部にフィードバックされる方法において、前記1ビットデジタル信号ストリームのエッジ密度を表す制御信号を前記量子化器の出力部に発生するステップと、前記制御信号を前記1ビットデジタル信号ストリームに乗算するステップと、乗算結果を、前記ローパスフィルタの出力とともに前記量子化器の入力部に供給するステップとを更に具えることを特徴とする方法。
- 入力信号を1ビットデジタル信号ストリームに変換する1ビットシグマ・デルタコンバータであって、前記コンバータが、入力部及び出力部を有する量子化器と、出力部を前記量子化器の入力部に結合するとともに入力部を前記量子化器の出力部に結合して前記量子化器とともにフィードバック配置を構成するローパスフィルタと、前記入力信号を前記フィードバック配置に供給する手段と、前記1ビットデジタル信号ストリームを前記量子化器の出力部から取得する手段とを具える1ビットシグマ・デルタコンバータにおいて、前記量子化器の出力部に接続され、前記1ビットデジタル信号ストリームのエッジの密度を表す制御信号を発生するエッジ密度コントローラと、前記制御信号を前記量子化器の1ビットデジタル信号ストリームに乗算する乗算器と、前記乗算器の出力を前記量子化器の入力部に供給する手段とを更に具えることを特徴とする1ビットシグマ・デルタコンバータ。
- 前記エッジ密度コントローラが、前記量子化器の1ビットデジタル信号ストリームを受信するように接続されたエッジ抽出器と、前記エッジ抽出器の出力信号を受信するとともに前記制御信号を発生する第2のローパスフィルタとを具えることを特徴とする請求項2記載の1ビットシグマ・デルタコンバータ。
- 前記第2のローパスフィルタに接続され、前記制御信号のレベルの基準を設定する基準信号源を更に具えることを特徴とする請求項3記載の1ビットシグマ・デルタコンバータ。
- 前記第2のローパスフィルタを積分器とし、基準信号が前記エッジ抽出器のパルスの極と逆の極で前記積分器の入力部に供給されることを特徴とする請求項3記載の1ビットシグマ・デルタコンバータ。
- 入力信号を多ビットデジタル信号に変換する多ビットシグマ・デルタコンバータであって、前記コンバータが、相互接続された複数の量子化手段の一つを有するフィードバック配置のローパスフィルタをそれぞれ有する相互接続された複数の1ビットシグマ・デルタコンバータと、入力信号を前記複数の量子化手段に供給する手段と、前記多ビットデジタル信号を前記複数の量子化手段の出力部から取得する手段とを具える多ビットシグマ・デルタコンバータにおいて、前記複数の量子化手段の出力部の各々が、1ビットデジタルストリームのエッジを表す制御信号を前記出力部で発生するエッジ密度コントローラと、前記制御信号を前記出力部の1ビットデジタルストリームに乗算する乗算器と、乗算の結果を前記量子化手段の各入力部に供給する手段とに接続されたことを特徴とする多ビットシグマ・デルタコンバータ。
- 少なくとも一つの信号トラックを1ビットデジタルストリームフォーマットで記憶する記憶媒体において、前記信号トラックの1ビットデジタルストリームにエッジを具えるクロック周期数を、前記信号トラックの1ビットデジタルストリームのクロック周期の総数の40%未満としたことを特徴とする記憶媒体。
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