JP2007531446A - シンボル間干渉を減少する方法、この方法を実行するシグマ・デルタコンバータ及びこの方法によって発生した情報を具える記憶媒体 - Google Patents

Abstract

１ビットデジタル信号のデジタル−アナログ変換の際に生じるシンボル間干渉を減少する方法及び装置を提供する。シグマ・デルタコンバータに１ビットデジタル信号が生じる間、デジタル信号のエッジ密度が測定され、測定の結果がデジタル信号に乗算され、乗算の結果が、デジタル信号を発生する量子化器の入力部に加算される。本発明は、本発明によって生じた１ビットデジタル信号を具える記憶媒体もカバーする。

Description

本発明は、１ビットデジタル信号ストリームのデジタル−アナログ変換の際に生じるシンボル間干渉を減少する方法に関する。

１ビットＤＡコンバータを用いると、ＤＡコンバータによって歪みを生じるシンボル間干渉（ＩＳＩ）のない場合には、良好な線形性のデジタル−アナログ変換を行うことができる。シンボル間干渉は、ＤＡコンバータの実際のアナログ出力が実際のデジタル入力コードだけでなく以前のデジタル入力コードにも依存するときに生じる。この「メモリ」効果の結果、デジタル入力コードに存在しない成分がＤＡコンバータのアナログ出力に生じる。

シンボル間干渉は、例えば、ＤＡコンバータの切り替えられた基準（例えば、電流源）の寄生容量及び切り替えられた基準が供給される演算増幅器の直流オフセットによって生じることがあり、その結果、ＤＡコンバータが切り替わる度に、回避することができない余分な電荷パケットによって出力が減衰される。デジタル信号が１ビットデジタル信号ストリームであるとき、信号をアナログ形態に戻すＤＡコンバータは、信号の零交差中に多くの切替動作を行い、信号ピークにおいて切替動作が少なくなる。正弦波の１周期が二つの零交差を有するとともに二つのピークを有するので、余分な電荷パケットは、偶数（２）次の歪みを表す。

一部のケースにおいて、ＤＡコンバータはその基準をロードし、その結果、基準それ自体が偶数（２）次の成分を含む。ＤＡ基準のこのような２次の信号は、入力コードに乗算され、その結果、ＤＡコンバータの出力部に奇数（３）次の高調波歪みが生じる。

シンボル間干渉を減少する従来の方法は、ＤＡ基準をクロック周期のある部分の間にオンにするとともにクロック周期の他の部分の間にオフにするように切替を行う。この場合、余分な電荷パケットが各クロック周期中に存在し、ＤＡコンバータの出力部の直流信号への寄与を行う。この方法の欠点は、ＤＡコンバータの出力信号が小さくなり、その結果、同一の出力レベルを得るために出力信号を増大する必要があり、切替によって電力を要し、その結果、追加の切替は追加の電力を意味し、かつ、ＤＡコンバータに続く回路が「変わりやすい」(choppy)入力信号を処理できるようにする必要があることである。また、タイミングジッタの影響を受けやすくなる。

本発明は、これらの欠点を示さない方法を提供し、本発明によるシンボル間干渉を減少する方法は、前記１ビットデジタル信号ストリームの発生が、ローパスフィルタのシグマ・デルタ形態によって入力信号を前記１ビットデジタル信号ストリームに変換するステップを具え、前記ローパスフィルタが、量子化器の入力部に結合された出力部を有し、前記量子化器の出力が前記ローパスフィルタの入力部にフィードバックされる方法において、前記１ビットデジタル信号ストリームのエッジ密度を表す制御信号を前記量子化器の出力部に発生するステップと、前記制御信号を前記１ビットデジタル信号ストリームに乗算するステップと、乗算結果を、前記ローパスフィルタの出力とともに前記量子化器の入力部に供給するステップとを更に具えることを特徴とする。本発明は、信号の零交差中に１ビットデジタル信号ストリームのエッジを十分に減少する方法を提供し、これによって、エッジを更に均等に分布させ、したがって、シンボル間干渉の信号成分を減少する。上記従来の方法において、シンボル間干渉の減少がＤＡ変換中すなわち１ビットデジタル信号ストリームの発生後に行われ、既に説明した全ての欠点を伴う。それに対して、本発明によれば、１ビットデジタルストリームの発生それ自体を制御することによって、シンボル間干渉を減少する。

米国特許第６，３５１，２２９号は、信号依存性擬似的ランダムシーケンスを量子化器の入力部に付加するシグマ・デルタコンバータを示す。この方法は、コンバータによって発生したビットストリームの規則的なキャラクタに起因して生じる干渉トーンを回避しようとするものであり、このシーケンス中のエッジの密度を十分に減少しない。

Ｄ級電力増幅器に供給するようにしたパルス幅変調信号のエッジを減少することも知られている。Ｄ級増幅器において、各エッジが所定の量のエネルギーを消失するので、エッジ数をできるだけ少なくすることが重要である。しかしながら、この既知の方法によって相当なオーディオ歪みが生じ又は複雑なデジタル回路を必要とする。

本発明による方法及び装置は、十分小さいオーディオ歪みを生じ、及び／又は、実現が容易である。さらに、本発明による方法及び装置は、デジタルトラジェクトリー(digital traject)の開始時すなわち信号のアナログ−デジタル変換中にエッジを減少するのに特に有用である。これらのエッジが減少した信号を、単一のビットデジタルフォーマットで記憶媒体上に簡単に記録することができる。

さらに、本発明は、入力信号を１ビットデジタル信号ストリームに変換する１ビットシグマ・デルタコンバータであって、前記コンバータが、入力部及び出力部を有する量子化器と、出力部を前記量子化器の入力部に結合するとともに入力部を前記量子化器の出力部に結合して前記量子化器とともにフィードバック配置を構成するローパスフィルタと、前記入力信号を前記フィードバック配置に供給する手段と、前記１ビットデジタル信号ストリームを前記量子化器の出力部から取得する手段とを具える１ビットシグマ・デルタコンバータにおいて、前記量子化器の出力部に接続され、前記１ビットデジタル信号ストリームのエッジの密度を表す制御信号を発生するエッジ密度コントローラと、前記制御信号を前記量子化器の１ビットデジタル信号ストリームに乗算する乗算器と、前記乗算器の出力を前記量子化器の入力部に供給する手段とを更に具えることを特徴とする１ビットシグマ・デルタコンバータを提供する。

さらに、本発明による１ビットシグマ・デルタコンバータは、前記エッジ密度コントローラが、前記量子化器の１ビットデジタル信号ストリームを受信するように接続されたエッジ抽出器と、前記エッジ抽出器の出力信号を受信するとともに前記制御信号を発生する第２のローパスフィルタとを具えることを特徴とする。シグマ・デルタ変調器の通常のローパスフィルタが関心のある周波数帯域の量子化ノイズを抑制するとともにこのノイズを更に高い周波数に整形するように、第２のローパスフィルタは、関心のある周波数帯域のシンボル間干渉を抑制するとともに、この干渉を更に高い周波数に整形する。シグマ・デルタ変調器のローパスフィルタの場合、第２のローパスフィルタは、フィルタの次数が高い場合には干渉を更に抑制する。

さらに、本発明による１ビットシグマ・デルタコンバータは、前記第２のローパスフィルタに接続され、前記制御信号のレベルの基準を設定する基準信号源を更に具えることを特徴とする。基準信号によって、達成されるシンボル間干渉の減少を制御することができる。基準信号を、正又は負の値の直流値とすることができる。基準信号は、時間依存性成分を含むこともできる。基準信号を、第２のローパスフィルタの入力部、出力部又は入力部と出力部との間の所定の場所に付加することができる。

本発明による１ビットシグマ・デルタコンバータの簡単な実現は、前記第２のローパスフィルタを積分器とし、基準信号が前記エッジ抽出器のパルスの極と逆の極で前記積分器の入力部に供給されることを特徴とする。この形態において、量子化器のデジタルビットストリームのエッジによって制御信号が増大し、エッジが存在しないことによって制御信号が減少する。最終的には、エッジ抽出器パルスの振幅と基準信号の振幅との間の比が、コンバータに対する入力信号がピーク値であるか零交差であるかに依存して、エッジのないクロック周期とエッジのあるクロック周期との間の比を決定する。

好適には、エッジ抽出器は、デジタルビットストリームの全てのエッジを抽出する。しかしながら、抽出器は、エッジの一部のみ、例えば、立ち上がりエッジ又は立ち下りエッジのみを抽出することもできる。この場合、基準信号をそれに応じて適合させることができる。

既に説明したように、本発明の主な利点は、デジタル出力信号のクロック周期に亘ってエッジが更に均等に分布されることである。この結果、関心のある周波数帯域のシンボル間干渉を大幅に減少する。考慮される必要がある観点は、これによって生じたコンバータの最大入力信号レベルの固有の減少である。信号の極値の間でエッジがデジタル信号に付加されるので、全スケールに対する最大入力信号レベルが減少される。このような最大入力信号レベルの減少を制限するために、好適には、エッジを含むクロック周期の平均数が４０％未満となるように、本発明によるコンバータ、特に、上記基準信号を設定する。従来のシグマ・デルタコンバータによって生じた１ビットデジタル信号は、通常、クロック周期の約６５％にエッジを含み、それに対して、本発明によって生じたデジタル出力信号は、好適には、クロック周期の約２０％にエッジを有する。本発明は、少なくとも一つの信号トラックを１ビットデジタルストリームフォーマットで記憶する記憶媒体において、前記信号トラックの１ビットデジタルストリームにエッジを具えるクロック周期数を、前記信号トラックの１ビットデジタルストリームのクロック周期の総数の４０％未満としたことを特徴とする記憶媒体もカバーする。この用途において、用語「信号トラック」は、少なくとも１分の持続時間のオーディオ又はビデオ信号を意味する。プログラムがこの記憶媒体から読み出されると、１ビットデジタルストリームのデジタル−アナログ変換中に生じるシンボル間干渉は、従来の記憶媒体からの１ビットデジタルストリームのデジタル−アナログ変換中に生じるシンボル間干渉より著しく小さい。

１ビットデジタルストリームは、信号を書込みステップに良好に適合するために、記憶媒体への書込み前に符号化ステップを課す。対応する復号化は、記憶媒体が読み出される間で信号のＤＡ変換の前に行われる。この場合、本発明の利点を維持することができる。その理由は、記憶媒体のエッジではなくＤＡコンバータに供給されるエッジがシンボル間干渉の原因となるからである。さらに、上記符号化ステップが、記憶媒体に記憶された信号を圧縮するのに役立つ場合、圧縮それ自体は、圧縮すべき信号のエッジを減少することによって向上される。

１ビットデジタル信号は、最も望ましい線形性の利点を有する。その理由は、一つの基準（電流源）のみがそのような信号のＤＡ変換に伴うからである。しかしながら、１ビットデジタル信号の主な不都合は、信号の発生に伴う大量の量子化ノイズである。量子化ノイズの量は、多ビットデジタル信号が用いられる場合に十分に低減される。多ビットデジタル信号の問題は、ＤＡ変換に複数の基準を必要とするとともにこれら基準間の不均一によってアナログ信号の非線形的な歪みが生じることである。

信号の値の各々のＤＡ変換に対して複数の基準の各々を用いる既知のアルゴリズムであるダイナミックエレメントマッチングによって、非線形的な歪みが十分に減少される。そのようなアルゴリズムの実現の際に、入力信号を多ビットデジタル信号に変換する多ビットシグマ・デルタコンバータであって、前記コンバータが、相互接続された複数の量子化手段の一つを有するフィードバック配置のローパスフィルタをそれぞれ有する相互接続された複数の１ビットシグマ・デルタコンバータと、入力信号を前記複数の量子化手段に供給する手段と、前記多ビットデジタル信号を前記複数の量子化手段の出力部から取得する手段とを具える多ビットシグマ・デルタコンバータを用いることができることが、Norsworthy S.R. and Schreier R. and Temes G.C. Detlta-Sigma Converters, Theory, Design and Simulation. IEEE Press, New York, 1997 pp 260-264から知られている。本発明の他の態様によれば、そのような多ビットシグマ・デルタコンバータは、前記複数の量子化手段の出力部の各々が、１ビットデジタルストリームのエッジを表す制御信号を前記出力部で発生するエッジ密度コントローラと、前記制御信号を前記出力部の１ビットデジタルストリームに乗算する乗算器と、乗算の結果を前記量子化手段の各入力部に供給する手段とに接続されたことを特徴とする。

本発明を、添付図面を参照して説明する。
図１の１ビットシグマ・デルタコンバータは、アナログ信号入力部Ｉ及びアナログ信号出力部Ｏを有するシグマ・デルタ変調器ＳＤを具える。入力部Ｉのアナログ信号Ｓ_Ｉは、加算器Ｐ_１を通じてアナログローパスフィルタＦに供給され、フィルタ処理された信号Ｓ_Ｆは、加算器Ｐ_２を通じて、この場合には簡単なクロック制御型コンパレータとすることができる１ビットクロック制御型量子化器Ｑに供給される。クロックパルス中に量子化器に対する入力信号が予め決定された基準レベル（“０”）を超える度に、量子化器は＋１パルスを発生し、この信号が上記予め決定された基準レベルより下のままであるときには、量子化器は−１パルスを発生する。量子化器Ｑからの１ビットデジタル出力パルスＳ_Ｏは、ＤＡコンバータＨにおいてアナログパルスに変換され、加算器Ｐ_１においてアナログ入力信号Ｓ_Ｉから減算される。このシグマ・デルタ形態の周知の結果は、入力信号Ｓ_Ｉが正の最大値であるときに出力信号Ｓ_Ｏに多量の＋パルスが存在し、入力信号Ｓ_Ｉが負の最大値であるときに出力信号Ｓ_Ｏに多量の−パルスが存在し、入力信号Ｓ_Ｉが零又は零付近であるときに出力信号Ｓ_Ｏに＋パルス及び−パルスが交互に存在する。シグマ・デルタ変調器が適切に設計される場合、量子化器によって発生した量子化ノイズは、入力信号の周波数帯域とクロック周波数の半分との間の周波数帯域に整形される。量子化ノイズに対して十分なスペースを有するために、クロック周波数を十分高く選択する必要がある。

特に、入力信号の零交差中における出力信号Ｓ_Ｏの多量のエッジは、シグマ・デルタ変調器のフィードバック経路のＤＡコンバータＨだけでなくデジタル出力信号Ｓ_Ｏをアナログフォーマットに戻すＤＡコンバータにおいて、シンボル間干渉の重大な原因となる。特に、入力信号の零交差中に多量のエッジを減少するために、図１の配置は、入力部がシグマ・デルタ変調器の出力信号Ｓ_Ｏを受信するエッジ抽出器Ｅを具える。エッジ抽出器は、以前のクロック周期中に信号Ｓ_Ｏが変化したときには「ハイ」になるとともに以前のクロック周期中に信号Ｓ_Ｏが変化しないときには「ロー」になる信号Ｓ_Ｅを１クロック周期の間に生成する。エッジ抽出器Ｅは、例えば、二つの入力部を有するＸＯＲゲートを具え、その一方が、信号Ｓ_Ｏを直接受信し、他方は、クロック制御型Ｄフリップ−フロップを通じて信号Ｓ_Ｏを受信する。その後、アナログ信号として取り扱うことができる例えば「ハイ」＝１Ｖ及び「ロー」＝０Ｖの信号Ｓ_Ｅは、加算器Ｐ_３に加算され、この場合、例えば０．２Ｖの基準電圧Ｖ_Ｐが信号Ｓ_Ｅから減算される。減算Ｓ_Ｅ−Ｖ_Ｐの結果は、以前のクロック周期中にエッジが生じたときには０．８Ｖとなり、以前のクロック周期中にエッジが生じないときには−０．２Ｖとなる。すなわち、信号Ｓ_Ｅ−Ｖ_Ｐの平均値は、クロック周期の２０％でエッジが生じるときには零となり、クロック周期の２０％を超えてエッジが生じるときには正となり、クロック周期の２０％未満でエッジが生じるときには負となる。

積分器Ｎは、信号Ｓ_Ｅ−Ｖ_Ｐを受信し、クロック周期の２０％を超えて出力信号Ｓ_Ｏにエッジが生じるときに値が上昇するとともにクロック周期の２０％未満で出力信号Ｓ_Ｏにエッジが生じるときに値が下降する制御信号Ｓ_Ｃを生成する。制御信号Ｓ_Ｃは、乗算器Ｍにおいて、シグマ・デルタ変調器からの１ビット信号Ｓ_Ｏに乗算され、乗算器の出力信号Ｓ_Ｏ×Ｓ_Ｃが、第２の加算器Ｐ_２においてフィルタＦの出力に加算される。

量子化器Ｑ、乗算器Ｍ及び加算器Ｐ_２の組合せの動作を、図２のグラフを参照して説明する。このグラフは、垂直軸上に量子化器の出力値Ｓ_Ｏ（＋１又は−１）を示し、水平軸上にローパスフィルタＦの出力信号Ｓ_Ｆの値を示す。以下に与える値は、例示であり、出力パルスの値に対応する。

制御信号Ｓ_Ｃが零である場合、乗算器Ｍの出力も零となり、量子化器出力Ｓ_Ｏは、フィルタ出力信号ＳＦの小さい変動の制御下で図２の点Ａと点Ｃとの間で切り替わる。これを、図２において太線で示す。

しかしながら、ここでは、エッジ密度コントローラＧが値０．３の制御信号Ｓ_Ｃを発生すると仮定する。

ａ．量子化器出力信号Ｓ_Ｏ＝−１である（とともにフィルタ出力信号Ｓ_Ｆがほぼ零である）とき、乗算器Ｍは、信号Ｓ_Ｏ×Ｓ_Ｃ＝−０．３を量子化器に供給し、（図２の点Ａにおいて）量子化器状態は変わらないままである。フィルタ出力信号Ｓ_Ｆが少量だけ変化するときでも、−０．３の乗算器出力はＰ_２の出力を負に保持し、その結果、量子化器の状態は変化しないままである。

ｂ．フィルタ信号Ｓ_ＦがＳ_Ｆ＝＋０．３まで増大したときのみ、加算器Ｐ_２の出力が０まで増大し、量子化器出力が＋１に切り替わる。乗算器出力はＳ_Ｏ×Ｓ_Ｃ＝０．３となり、Ｐ_２の出力は、Ｓ_Ｆ＋Ｓ_Ｏ×Ｓ_Ｃ＝０．３＋０．３＝０．６まで増大する（点Ｂ）。

ｃ．この量子化器状態は、フィルタ信号Ｓ_Ｆが例えば零（図２のポイントＣ）まで減少するとき又はフィルタ信号が−０．２５まで減少するときでさえも維持される。

ｄ．フィルタ信号Ｓ_Ｆが−０．３まで減少するときのみ、加算器Ｐ_２の出力が０まで減少するとともに量子化器ＱがＳ_Ｏ＝−１まで切り替わり、乗算器出力がＳ_Ｏ×Ｓ_Ｃ＝−０．３となり、Ｐ_２の出力は０．６まで更に減少する（点Ｄ）。

既に説明したように、量子化器の切替動作は、ヒステリシスに支配されるとともに制御信号Ｓ_Ｃの正の値によって大幅に減少する。フィルタ信号Ｓ_Ｆの値が値０．３より上又は値−０．３より下になるときのみ、量子化器は切替動作を行い、エッジが量子化器の出力に生じる。制御信号Ｓ_Ｃの値が大きくなるに従って、量子化器の切替動作を行うためにフィルタ信号Ｓ_Ｆの値を大きくする必要がある。

それに対して、制御信号Ｓ_Ｃが負である場合、量子化器Ｑは、フィルタ信号Ｓ_Ｆが零のときでさえもクロック周波数の半分で容易に切替を行うことができる。この場合、量子化器Ｑ、乗算器Ｍ及び加算器Ｐ_２は、協働して発振器を構成し、その発振器は、各クロックパルスでエッジを生じる。しかしながら、このような多量のエッジによって正の値の制御信号Ｓ_Ｃをすぐに構成し、その結果、上記機構によってエッジ数が大幅に減少される。

エッジ密度コントローラＧ及び乗算器Ｍを有する制御回路は、デジタル出力信号Ｓ_Ｏのエッジ数を所定の平均値に制限する。図１の配置において、この平均値を容易に見つけることができる。その理由は、積分器Ｎに対する入力信号の平均値を零にする必要があるからである（そうでない場合、積分器の出力信号Ｓ_Ｃが段々上昇し又は降下する。）。例えば、信号Ｓ_Ｅの値が、エッジがある場合に１になるとともにエッジがない場合に０になり、基準電圧Ｖ_Ｐの値が０，２であるとき、積分器Ｎに対する信号Ｓ_Ｅ−Ｖ_Ｐが必然的に零の直流成分を有するので、信号Ｓ_Ｅは、Ｓ_Ｅ＝１のクロック周期を２０％有し、Ｓ_Ｅ＝０のクロック周期を８０％有する。その結果、制御回路はエッジ数を減少して、エッジがクロック周期の２０％のみで生じる。更に多いエッジに対して、基準電圧Ｖ_Ｐを増大する必要があり、更に少ないエッジに対して、この電圧を低くなるように選択する必要がある。

コンバータの最大入力信号レベルへの制御回路の影響を、以下説明する。
コンバータの出力信号がクロック周期の２０％でエッジを有するように基準電圧Ｖ_Ｐを設定すると仮定する。この場合、この信号は、１０クロック周期の以下のサイクルを有することができる。

ａ．コンバータに対する入力信号が正の最大値であるとき、＋１，＋１，＋１，−１，＋１，＋１，＋１，＋１，＋１，＋１となる。このサイクルは、１０クロック周期中に２個のエッジを有し、その結果、エッジを有するクロック周期の数は２０％となる。出力信号の値は、９^＊＋１＋１^＊−１＝８すなわち最大の８／１０＝８０％となり、その結果、最大入力信号レベルは、全スケールの８０％まで減少する。

ｂ．コンパレータに対する入力信号が零のとき、−１，−１，＋１，＋１，＋１，＋１，＋１，−１，−１，−１となる。このサイクルも、１０クロック周期中に２個のエッジを有し、その結果、エッジを有するクロック周期の数は２０％となる。出力は、５^＊＋１＋５^＊−１＝０となる。

ｃ．入力信号が負の最大値であるとき、−１，−１，＋１，−１，−１，−１，−１，−１，−１，−１となる。このサイクルも、１０クロック周期中に２個のエッジを有し、その結果、エッジを有するクロック周期の数は２０％となる。出力信号の値は９^＊−１＋１^＊＋１＝−８、したがって、負の最大値の８０％となり、その結果、最大入力信号レベルは、全スケールの８０％まで減少する。

比較として、エッジがクロック周期の５０％で生じるようにコンバータを設定すると仮定する。この場合、以下のサイクルが生じる。
ａ．コンバータに対する入力信号が正の最大値であるとき、＋１，−１，＋１，＋１となる。このサイクルは、４クロック周期中に２個のエッジを有し、その結果、エッジを有するクロック周期の数は５０％となる。出力信号の値は、３^＊１＋１^＊−１＝２すなわち２／４＝５０％となり、その結果、最大入力信号レベルは、全スケールの５０％まで減少する。

ｂ．コンパレータに対する入力信号が零のとき、−１，＋１，＋１，−１となる。このサイクルも、４クロック周期中に２個のエッジを有し、その結果、エッジを有するクロック周期の数は５０％となる。出力は、２^＊＋１＋２^＊−１＝０となる。

ｃ．入力信号が負の最大値であるとき、−１，−１，＋１，−１となる。このサイクルも、４クロック周期中に２個のエッジを有し、その結果、エッジを有するクロック周期の割合は５０％となる。出力信号の値は３^＊−１＋１^＊＋１＝−２、したがって、負の最大値の５０％となり、その結果、最大入力信号レベルは、全スケールの５０％まで減少する。

これらの例は、エッジが減少した結果、出力信号に含まれる最大信号レベルが増大することを明確に示す。このような減少によって、信号のデジタル−アナログ変換中に発生したシンボル間干渉も更に減少する。

エッジが減少したデジタル信号ストリームＳ_Ｏは、コンパクトディスクＪによって図１に示した記憶媒体のような任意の適切なデジタルプロセッサに供給される。この記憶媒体から読み出されたデジタル信号は、デジタル−アナログコンバータＫに供給される。ＤＡコンバータＫに生じるあらゆるシンボル間干渉は、デジタル信号のエッジを更に均等に分布させることによって、関心のある周波数帯域の外側に十分にシフトされ、この信号の平均エッジ数を減少することによって相当減少される。

エッジ密度コントローラＧの構成の多数の変形を、本発明の範囲を逸脱することなく行うことができる。例えば、エッジ抽出器Ｅから供給されたパルスが零より下であり、かつ、エッジが生じないとき、基準電源Ｖ_Ｐを時々省略することができる。さらに、ループフィルタＮは積分器を有する必要がない。２次のローパスフィルタを試みると、１次のローパスフィルタより優れたＩＳＩ抑制パフォーマンスで機能することが確認された。１次又は２次のローパスフィルタの場合、基準信号Ｖ_Ｐを、ローパスフィルタの入力信号の代わりにローパスフィルタの出力信号から減算することができる。基準信号Ｖ_Ｐを直流値のみとする必要がない。この基準信号に時間依存成分を加算することによって、素子Ｑ，Ｍ，Ｐ_２及びＧによって構成された発振器のスベクトル出力成分を増減することができる。

図１において、本発明を、アナログシグマ・デルタ変調器及びアナログ制御回路によって説明した。本発明を、デジタルシグマ・デルタ変調器及び／又はデジタル制御回路に適用することもできる。その場合、加算や、乗算や、ローパスフィルタ処理や、エッジ抽出のような動作を、適切なデジタルコードを用いて行うことができる。

図３の多ビットシグマ・デルタコンバータにおいて、図１の素子に対応する素子に同一符号を付す。図３のコンバータは、複数の１ビットＤＡコンバータを直接駆動するためのものである。ＤＡコンバータ（図示せず）は、多ビットコンバータの出力部Ｏ_１，Ｏ_２，Ｏ_３の１ビット出力信号によって切り替えられる。コンバータに対する入力Ｓ_Ｉは、あり得る四つの値０，１，２，３を有する２ビットデジタル信号となる。これらの値を、三つの１ビットＤＡコンバータによりアナログフォーマットで復元することができる。これらＤＡコンバータの基準（電流源）が通常互いに正確に等しくないので、非線形的な歪みがデジタル−アナログ変換中に生じる。これらのエラーを、「ダイナミックエレメントマッチング」として知られている方法によって減少することができる。この方法によって、アナログ基準の各々は、アナログ値の各々を構成する動作に交互に切り替えられる。

このために、図３の多ビットコンバータは、三つの１ビットシグマ・デルタコンバータを具え、その各々は、ローパスフィルタＦと、ローパスフィルタを有するフィードバック配置の量子化器とを有する。三つの量子化器が組み合わされてベクトル量子化器ＶＱとなる。ベクトル量子化器は、入力信号Ｓ_Ｉによって駆動されるとともに所望のＤＥＭアルゴリズムに従って量子化器の各々を制御するコントローラを具える。

本発明によれば、ベクトル量子化器に対する１ビット入力部の各々は、図１を参照して説明したように接続した加算器Ｐ_２、エッジ抽出器Ｅ、基準値Ｖ_Ｐに対する加算器Ｐ_３、積分器Ｎ及び乗算器Ｍを具える。このようにして、ＤＡコンバータの等しくない基準に対処するために「ダイナミックエレメントマッチング」を実行するだけでなくこれらＤＡコンバータに固有のメモリ効果によって生じたシンボル間干渉を減少する多ビットコンバータが提供される。

図３の多ビットコンバータを、２ビット入力信号及び３ビット出力信号を有する簡単化した例によってのみ与える。通常、入力信号及び出力信号のビット数は、相互接続した１ビットシグマ・デルタコンバータの数が増大するに従って大きくなる。

本発明による１ビットシグマ・デルタコンバータである。 本発明による１ビットシグマ・デルタコンバータの動作を説明するグラフである。 本発明によるマルチビットシグマ・デルタコンバータである。

Claims (7)

1. １ビットデジタル信号ストリームのデジタル−アナログ変換の際に生じるシンボル間干渉を減少する方法であって、前記１ビットデジタル信号ストリームの発生が、ローパスフィルタのシグマ・デルタ形態によって入力信号を前記１ビットデジタル信号ストリームに変換するステップを具え、前記ローパスフィルタが、量子化器の入力部に結合された出力部を有し、前記量子化器の出力が前記ローパスフィルタの入力部にフィードバックされる方法において、前記１ビットデジタル信号ストリームのエッジ密度を表す制御信号を前記量子化器の出力部に発生するステップと、前記制御信号を前記１ビットデジタル信号ストリームに乗算するステップと、乗算結果を、前記ローパスフィルタの出力とともに前記量子化器の入力部に供給するステップとを更に具えることを特徴とする方法。
2. 入力信号を１ビットデジタル信号ストリームに変換する１ビットシグマ・デルタコンバータであって、前記コンバータが、入力部及び出力部を有する量子化器と、出力部を前記量子化器の入力部に結合するとともに入力部を前記量子化器の出力部に結合して前記量子化器とともにフィードバック配置を構成するローパスフィルタと、前記入力信号を前記フィードバック配置に供給する手段と、前記１ビットデジタル信号ストリームを前記量子化器の出力部から取得する手段とを具える１ビットシグマ・デルタコンバータにおいて、前記量子化器の出力部に接続され、前記１ビットデジタル信号ストリームのエッジの密度を表す制御信号を発生するエッジ密度コントローラと、前記制御信号を前記量子化器の１ビットデジタル信号ストリームに乗算する乗算器と、前記乗算器の出力を前記量子化器の入力部に供給する手段とを更に具えることを特徴とする１ビットシグマ・デルタコンバータ。
3. 前記エッジ密度コントローラが、前記量子化器の１ビットデジタル信号ストリームを受信するように接続されたエッジ抽出器と、前記エッジ抽出器の出力信号を受信するとともに前記制御信号を発生する第２のローパスフィルタとを具えることを特徴とする請求項２記載の１ビットシグマ・デルタコンバータ。
4. 前記第２のローパスフィルタに接続され、前記制御信号のレベルの基準を設定する基準信号源を更に具えることを特徴とする請求項３記載の１ビットシグマ・デルタコンバータ。
5. 前記第２のローパスフィルタを積分器とし、基準信号が前記エッジ抽出器のパルスの極と逆の極で前記積分器の入力部に供給されることを特徴とする請求項３記載の１ビットシグマ・デルタコンバータ。
6. 入力信号を多ビットデジタル信号に変換する多ビットシグマ・デルタコンバータであって、前記コンバータが、相互接続された複数の量子化手段の一つを有するフィードバック配置のローパスフィルタをそれぞれ有する相互接続された複数の１ビットシグマ・デルタコンバータと、入力信号を前記複数の量子化手段に供給する手段と、前記多ビットデジタル信号を前記複数の量子化手段の出力部から取得する手段とを具える多ビットシグマ・デルタコンバータにおいて、前記複数の量子化手段の出力部の各々が、１ビットデジタルストリームのエッジを表す制御信号を前記出力部で発生するエッジ密度コントローラと、前記制御信号を前記出力部の１ビットデジタルストリームに乗算する乗算器と、乗算の結果を前記量子化手段の各入力部に供給する手段とに接続されたことを特徴とする多ビットシグマ・デルタコンバータ。
7. 少なくとも一つの信号トラックを１ビットデジタルストリームフォーマットで記憶する記憶媒体において、前記信号トラックの１ビットデジタルストリームにエッジを具えるクロック周期数を、前記信号トラックの１ビットデジタルストリームのクロック周期の総数の４０％未満としたことを特徴とする記憶媒体。

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