JP2007518273A - シャロウトレンチ分離プロセスおよび構造 - Google Patents
シャロウトレンチ分離プロセスおよび構造 Download PDFInfo
- Publication number
- JP2007518273A JP2007518273A JP2006549313A JP2006549313A JP2007518273A JP 2007518273 A JP2007518273 A JP 2007518273A JP 2006549313 A JP2006549313 A JP 2006549313A JP 2006549313 A JP2006549313 A JP 2006549313A JP 2007518273 A JP2007518273 A JP 2007518273A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- trench
- semiconductor layer
- silicon
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 107
- 238000002955 isolation Methods 0.000 title claims abstract description 32
- 230000008569 process Effects 0.000 title abstract description 86
- 239000004065 semiconductor Substances 0.000 claims abstract description 49
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 41
- 239000010703 silicon Substances 0.000 claims abstract description 40
- 150000001875 compounds Chemical class 0.000 claims abstract description 25
- 239000000463 material Substances 0.000 claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 claims abstract description 5
- 239000011810 insulating material Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 23
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 15
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 40
- 229910052732 germanium Inorganic materials 0.000 description 12
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- 229910000077 silane Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000010943 off-gassing Methods 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000002411 adverse Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910000078 germane Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- LCSCXSMXSUPMKD-UHFFFAOYSA-K [Si+4].P(=O)([O-])([O-])[O-].[B+3] Chemical compound [Si+4].P(=O)([O-])([O-])[O-].[B+3] LCSCXSMXSUPMKD-UHFFFAOYSA-K 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011002 quantification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
- H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/933—Germanium or silicon or Ge-Si on III-V
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
まず、シリコン基板上にシリコン窒化物層を熱成長させる。従来のLOCOSプロセスは一般に、層間剥離およびその他の処理に関する問題を回避すべく、高品質の熱成長したシリコン窒化物層を必要とする。
次に、リソグラフィとエッチングプロセスを使用して窒化物層を選択的に除去し、トランジスタのソース/ドレイン領域が配置されるべきパターンを生成する。ソース/ドレイン領域をパターン化した後、酸化物領域を成長させる。窒化物層がまだ残っているところでの酸化物の成長は抑制されるので、ソース/ドレインのパターニングステップの間、酸化物は露出したシリコン基板上にのみ成長する。
最後に、酸化物の成長が終了した後、窒化物層の残りの部分を除去し、露出したシリコン基板上に酸化したソース/ドレイン領域のみを残す。
ソース/ドレイン領域をパターン化した後、基板をエッチングしてトレンチを形成する。トレンチを形成した後、このトレンチの露出した表面上にライナー(liner)を熱成長させる。一般的にこのライナーを、塩化水素(HCl)酸環境中で、非常に高い温度で形成する。
トレンチ内の窒化物層およびライナー酸化物上の全面に、二酸化ケイ素(SiO2)のような絶縁材料をたい積する。この絶縁材料を研磨し、表面をプレーナ化する。続いて窒化物層を除去し、トレンチ内の酸化物構造を除去する。
量子効果の結果、より低いエネルギーバンドを電子が通り抜ける際、その重さが事実上30パーセント以下に減少する(weigh 30 percent less)。
このように、より低いエネルギーバンドは電子の流れに与える抵抗がより少ない。
さらに、シリコン原子の核から電子が受ける振動エネルギーはより少ない。このことは、500回から1000回の割合で(この割合は緩和シリコン中におけるよりも少ない。)、電子を分散させる。
その結果、歪みシリコン中のキャリア移動度は、緩和シリコンと比較して劇的に上昇し、電子について80%以上、正孔(hole)について20%以上の移動度を潜在的に上昇させる。1.5メガボルト/センチメートルの電界まで、移動度の上昇が続くことが分かっている。
これらの要因は、デバイスサイズをさらに縮小することなく、デバイス速度を35%増加させることができ、または性能を低下させることなく、電力消費を25%減少させることができると考えられる。
さらに、従来のSMOSのSTIトレンチは、STI側壁においてリーク電流が生じる可能性がある。
さらにまた、歪み材料に関連する問題による悪い影響を受けない、高い適合性(コンパティビリティ)を備えた高品質の酸化物を形成するプロセスが必要とされる。
さらにまた、シリコン・オーバーハングによる悪い影響を受けない、改善されたSMOSトレンチ形成プロセスが必要とされる。
また、ゲルマニウムのガス放出による悪い影響を受けにくい、ライナー形成プロセスが必要とされる。
さらに、歪みシリコン消費(strained silicon consummation)、STI側壁のリーク電流、およびシリコン・オーバーハングのうちの少なくとも1つによる悪い影響を受けにくい、STIプロセスが必要とされる。
この方法は、トレンチ分離領域の位置に関連するアパーチャを形成すべく、第1層を選択的にエッチングするステップと、第1層上に歪み半導体材料を形成するステップとを含む。この方法はさらに、トレンチ分離領域を形成すべく、アパーチャ中に絶縁材料を形成するステップを含む。
この方法は、ハードマスク層をストリッピングするステップと、化合物半導体層上に歪み半導体層を形成するステップと、シャロートレンチ分離構造を形成すべく、トレンチ中に絶縁材料を形成するステップと、をさらに含んでいる。
このように、STIの端部におけるシリコン・オーバーハングに関連する問題、STI構造の形成における歪みシリコンの消費、およびSTI構造の側壁におけるリーク電流が減少する。
基層中にトレンチを形成した後、歪み材料は様々なプロセスによって提供することができる。
ライナー酸化物層は比較的低温で形成可能であるという利点を有し、さらに、適合性の高い高品質の酸化物を提供でき、好ましい。
低温プロセスは、約750℃未満の温度(例えば700℃以下)で実行されるプロセスを指す。
部分12は、基板15上に形成される酸化層18を含む。基板15は、基層13および埋込酸化膜(BOX)層14上に提供される化合物半導体層16(例えばシリコンゲルマニウム)を含んでいる。基板15は、層16を含んだSOI(semiconductor-on-insulator)であることが好ましい。
基板15の基層13は、同一の材料または層16と異なる材料であり得る。ある実施形態においては、基層13は、その上に層14を成長または二酸化シリコン層としてたい積されたシリコン基板のような、半導体基板である。
層16は、層14上に物理的に成長させられるか、たい積される。層16は、必ずしも層14上に直接たい積されない。他の例として、基板15は、ウェーハ・サプライヤから購入することができる。
シリコンゲルマニウム材料の成長は、これらの定量を使用して開始してもよいし、代わりに、ゲルマニウムの分圧を低い圧力または圧力0から徐々に増加するようにしてシリコンゲルマニウム材料を成長させ、傾斜的な組成を形成してもよい。
他の例では、層16を形成すべく、ゲルマニウムでイオン注入することによってシリコン層をドープしてもよいし、他のプロセスを利用してもよい。
層16は、約2ミクロンよりも薄い(また、好ましくは約0.5ミクロンから2ミクロンの間の)厚みまで、エピタキシャル成長によって成長させることが好ましい。
層18は、バッファ層としての役割を果たし、酸素を含む雰囲気中で約1000℃まで熱することにより、従来の高温プロセスで熱成長させることができる。
(例えば600℃以上の)高温における二塩化シラン(SiH2CI2)、アンモニア(NH3)および窒素(N2)の混合物を使用する従来の熱窒化プロセスを使用することができる。
窒化物をたい積するPECVDプロセスは、400℃で電力約550から650ワットの範囲で、シラン(SiH4)、窒素(N2)およびアンモニア(NH3)を使用する。
従来のCVDまたは成長プロセスに関連づけられたN2/NH3/SiCl2H2とは対照的に、マスク層22を形成するのにアンモニア(NH3)シラン(SiH4/N2)混合プラズマを使用することができる。
図1、図2は、プロセス100のステップ102(図10)に従って、マスクまたはレチクル28を使用するフォトリソグラフィ・プロセスによってフォトレジスト層24を選択的に除去し、アパーチャ34が残される様子を示す。
層18はドライエッチングプロセスでエッチングすることができる。他の実施形態においては、層18の選択された部分を除去するために他のエッチング技術を利用することができる。酸化層18をエッチングする前または後に、フォトレジスト層24(図1)を除去することができる。層22もまた、層18をエッチングした後に、除去することができる。
アパーチャ34は、STI構造に適した任意の幅を有することができる。ある実施形態においては、アパーチャ34は、技術により、約150nmから300nmの幅であることが好ましい。
プロセス100(図10)のステップ104に従ってシャロウトレンチ分離構造のトレンチを形成するように、層16は、アパーチャ34を通じてエッチングされる。
トレンチは、アパーチャ34に対応する幅を有していることが好ましい。このトレンチは、約500Åおよび300Åの間の深さ(層16の厚みによる)と、150nmから300nmの幅を有することが好ましい。
トレンチは、底面部分がより狭くなっている台形の断面形状を有することができる。他の実施形態は、より矩形の断面形状を有するトレンチを含んでいる。
ある実施形態の一例においては、トレンチのアパーチャは、層14内まで形成されるようになっている。他の実施形態においては、層16の厚みによって、アパーチャ34に関連するトレンチの底部が層14まで達していなくてもよい。
図7は、プロセス100(図10)のステップ106に従って、層16上に歪み半導体材料36が提供される状態を示している。
層36の厚さは、100Åから200Åであることが好ましく、この層は引張り歪みシリコン層である。
層36は、500℃から650℃の温度で、シラン、ジシランまたは二塩化シランを使用する化学蒸着法CVDによって、あるいは分子線エピタキシー(MBE)(molecular beam epitaxy)によって形成することができる。
ライナーは、低温プロセスで形成された酸化物(例えば、酸化シリコンまたは二酸化シリコン)材料であることが好ましい。
ある実施形態の一例においては、ライナーは約50Åから200Åの間の厚みを有しており、トレンチの底面および側壁上に提供される。
たい積プロセスではNH3を使用せず、その代わりに700℃未満の温度におけるシランを使用することが好ましい。
絶縁材料42には、CVDプロセスでたい積した二酸化シリコンであることが好ましい。絶縁材料42は、テトラエトキシシラン(TEOS)(tetraethylorthosilicate)プロセスでたい積することが好ましい。
他の実施形態においては、ホウ素燐ケイ酸ガラス(BPSG)(boron phosphate silicon glass)プロセスを利用することができる。
絶縁材料42は、約2000Åから8000Åの範囲の厚みであることが好ましい。
ゲート構造48は、酸化ゲート構造上の金属または酸化ゲート構造上のポリシリコンのような従来のMOSFETゲート構造であり得る。
層46は、ニッケルを使用して、従来のゲルマノシリサイド化(germano-silicidation)プロセスによって形成することができる。
プロセス200は、図1ないし図5について記載したプロセス100に関連するステップと基本的に同じステップによる。
プロセス200では、ステップ202において化合物半導体層16上にフォトレジスト層24をパターン化する。また、ステップ204においてトレンチを形成すべく化合物半導体層をエッチングする(図1ないし図5を参照)。
アパーチャ134は約150から300nmの間の幅を有しており、上述したアパーチャ34の深さと同じ深さを有している。
マスク層118(例えば、上述した層18および層22について記載したような酸化物または窒化物のマスク層)を、層16上に提供する。このマスク層118は、続いて形成される歪み材料136(図13)の厚みと実質的に同様の厚みを有する。
絶縁材料142は、図8において記載された、絶縁材料42に類似するものとすることができる。
アパーチャ134に関連するトレンチは、アパーチャ34に関連するトレンチを充てんすることについて記載した上述のプロセスを含む様々なプロセスで、充てんすることができる。絶縁材料は、マスク層118の上面までトレンチを充てんする。
例示的な実施形態の一例によれば、この絶縁材料はまた、マスク層118の表面上に形成され、マスク層118の表面まで研磨またはエッチバックされる。
層118および層136の厚みが実質的に同様であるので、絶縁材料142は、歪み材料136の上面まで広がる。
図1ないし図10について上述したプロセス100の実施形態と異なり、材料136はトレンチに関連する側壁上に提供されない。
Claims (10)
- 第1層(16)を含んだ基板(15)中にトレンチ分離領域を有している集積回路を製造する方法であって、
トレンチ分離領域の位置に関連するアパーチャ(34)を形成すべく、前記第1層(16)を選択的にエッチングするステップと、
前記第1層(16)上に歪み半導体材料(36)を形成するステップと、
トレンチ分離領域を形成すべく、前記アパーチャ(34)中に絶縁材料(42)を形成するステップと、
を含む、方法。 - 前記歪み半導体材料(36)は、前記アパーチャ(34)の側壁上に形成される、請求項1記載の方法。
- 前記歪み半導体材料(36)はシリコンであり、前記第1層(16)はシリコンゲルマニウムである、請求項1記載の方法。
- 前記第1層(16)はBOX層(14)上にある、請求項1記載の方法。
- 埋込酸化膜(BOX)層(14)上の化合物半導体層(15)中にシャロートレンチ分離構造を形成する方法であって、
前記化合物半導体層(15)上にハードマスク層(22)を形成するステップと、
所定の位置において前記ハードマスク層(22)を除去するステップと、
前記所定の位置の下の前記化合物半導体層(15)中にトレンチ(34)を形成するステップと、
前記ハードマスク層(22)をストリッピングするステップと、
前記化合物半導体層(15)上に歪み半導体層(36)を形成するステップと、
シャロートレンチ分離構造を形成すべく、前記トレンチ(34)中に絶縁材料(42)を形成するステップと、
を含む、方法。 - 前記歪み半導体層(36)上にシリサイド層(46)を形成するステップをさらに含む、請求項5記載の方法。
- 750℃未満の低温で、前記トレンチ(34)中にライナーを形成するステップをさらに含む、請求項5記載の方法。
- 化合物半導体層(15)と、
前記化合物半導体層(15)の下の埋込酸化膜(BOX)層(14)と、
前記化合物半導体層(15)上の歪み半導体層(36)と、
前記化合物半導体層(15)中に配置される、分離トレンチ(34)と、を含んでおり、
前記分離トレンチ(34)は、絶縁材料(42)および側壁を含んでおり、
前記分離トレンチ(34)の側壁は、少なくともその一部が前記歪み半導体層(36)によって被覆されている、
集積回路。 - 前記分離トレンチ(34)間のゲート構造(48)をさらに含む、請求項8記載の集積回路。
- 前記歪み半導体材料(36)はシリコンを含んでおり、化合物半導体層はシリコンゲルマニウムを含んでおり、前記トレンチ(34)は、前記歪み半導体層(15)の上面から埋込酸化膜層(14)の底面まで広がる、請求項8記載の集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/755,602 US7462549B2 (en) | 2004-01-12 | 2004-01-12 | Shallow trench isolation process and structure with minimized strained silicon consumption |
PCT/US2004/043107 WO2005071738A2 (en) | 2004-01-12 | 2004-12-21 | Shallow trench isolation process and structure |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007518273A true JP2007518273A (ja) | 2007-07-05 |
Family
ID=34739605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006549313A Pending JP2007518273A (ja) | 2004-01-12 | 2004-12-21 | シャロウトレンチ分離プロセスおよび構造 |
Country Status (8)
Country | Link |
---|---|
US (2) | US7462549B2 (ja) |
JP (1) | JP2007518273A (ja) |
KR (1) | KR101183271B1 (ja) |
CN (1) | CN100477153C (ja) |
DE (1) | DE112004002634B4 (ja) |
GB (1) | GB2425889B (ja) |
TW (1) | TWI361459B (ja) |
WO (1) | WO2005071738A2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7462549B2 (en) * | 2004-01-12 | 2008-12-09 | Advanced Micro Devices, Inc. | Shallow trench isolation process and structure with minimized strained silicon consumption |
US20060094171A1 (en) * | 2004-11-04 | 2006-05-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Isolation trench thermal annealing method for non-bulk silicon semiconductor substrate |
FR2888665B1 (fr) * | 2005-07-18 | 2007-10-19 | St Microelectronics Crolles 2 | Procede de realisation d'un transistor mos et circuit integre correspondant |
US7803690B2 (en) | 2006-06-23 | 2010-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Epitaxy silicon on insulator (ESOI) |
US20100019322A1 (en) * | 2008-07-23 | 2010-01-28 | International Business Machines Corporation | Semiconductor device and method of manufacturing |
US8916950B2 (en) | 2011-10-18 | 2014-12-23 | International Business Machines Corporation | Shallow trench isolation structure having a nitride plug |
US9601385B1 (en) | 2016-01-27 | 2017-03-21 | International Business Machines Corporation | Method of making a dual strained channel semiconductor device |
US10529738B2 (en) * | 2016-04-28 | 2020-01-07 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with selectively strained device regions and methods for fabricating same |
TWI700778B (zh) * | 2019-06-19 | 2020-08-01 | 台灣茂矽電子股份有限公司 | 半導體基板邊緣處理方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05275526A (ja) * | 1992-01-24 | 1993-10-22 | Internatl Business Mach Corp <Ibm> | 半導体デバイスおよびその作製方法 |
JP2004039831A (ja) * | 2002-07-03 | 2004-02-05 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2004079874A (ja) * | 2002-08-21 | 2004-03-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2004088015A (ja) * | 2002-08-29 | 2004-03-18 | Nec Corp | 半導体装置およびその製造方法。 |
Family Cites Families (59)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4666556A (en) | 1986-05-12 | 1987-05-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
KR920020676A (ko) | 1991-04-09 | 1992-11-21 | 김광호 | 반도체 장치의 소자분리 방법 |
US5254873A (en) * | 1991-12-09 | 1993-10-19 | Motorola, Inc. | Trench structure having a germanium silicate region |
US5648261A (en) * | 1991-12-17 | 1997-07-15 | Gist-Brocades, N.V. | Strains of Phaffia rhodozyma containing high levels of astaxanthin and low levels of 3-hydroxy-3',4'-didehydro-β, Ψ-caroten-4-one (HDCO) |
DE59409300D1 (de) * | 1993-06-23 | 2000-05-31 | Siemens Ag | Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien |
US5406111A (en) * | 1994-03-04 | 1995-04-11 | Motorola Inc. | Protection device for an intergrated circuit and method of formation |
JP3271453B2 (ja) * | 1994-12-28 | 2002-04-02 | 三菱電機株式会社 | 半導体装置における素子分離領域の形成方法 |
US5455194A (en) * | 1995-03-06 | 1995-10-03 | Motorola Inc. | Encapsulation method for localized oxidation of silicon with trench isolation |
US5719085A (en) * | 1995-09-29 | 1998-02-17 | Intel Corporation | Shallow trench isolation technique |
US5793090A (en) * | 1997-01-10 | 1998-08-11 | Advanced Micro Devices, Inc. | Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance |
US5837612A (en) * | 1997-08-01 | 1998-11-17 | Motorola, Inc. | Silicon chemical mechanical polish etch (CMP) stop for reduced trench fill erosion and method for formation |
US6136664A (en) * | 1997-08-07 | 2000-10-24 | International Business Machines Corporation | Filling of high aspect ratio trench isolation |
US6306722B1 (en) * | 1999-05-03 | 2001-10-23 | United Microelectronics Corp. | Method for fabricating shallow trench isolation structure |
US6013937A (en) * | 1997-09-26 | 2000-01-11 | Siemens Aktiengesellshaft | Buffer layer for improving control of layer thickness |
US5882983A (en) * | 1997-12-19 | 1999-03-16 | Advanced Micro Devices, Inc. | Trench isolation structure partially bound between a pair of low K dielectric structures |
KR100248888B1 (ko) * | 1998-01-07 | 2000-03-15 | 윤종용 | 트랜치 격리의 형성 방법 |
KR100275908B1 (ko) * | 1998-03-02 | 2000-12-15 | 윤종용 | 집적 회로에 트렌치 아이솔레이션을 형성하는방법 |
US6080618A (en) * | 1998-03-31 | 2000-06-27 | Siemens Aktiengesellschaft | Controllability of a buried device layer |
US6214696B1 (en) * | 1998-04-22 | 2001-04-10 | Texas Instruments - Acer Incorporated | Method of fabricating deep-shallow trench isolation |
US6168961B1 (en) * | 1998-05-21 | 2001-01-02 | Memc Electronic Materials, Inc. | Process for the preparation of epitaxial wafers for resistivity measurements |
US6146970A (en) * | 1998-05-26 | 2000-11-14 | Motorola Inc. | Capped shallow trench isolation and method of formation |
US6265282B1 (en) * | 1998-08-17 | 2001-07-24 | Micron Technology, Inc. | Process for making an isolation structure |
US6074931A (en) * | 1998-11-05 | 2000-06-13 | Vanguard International Semiconductor Corporation | Process for recess-free planarization of shallow trench isolation |
US6080637A (en) * | 1998-12-07 | 2000-06-27 | Taiwan Semiconductor Manufacturing Company | Shallow trench isolation technology to eliminate a kink effect |
US6548261B1 (en) | 1998-12-30 | 2003-04-15 | Case Western Reserve University | Alzheimer model for drug screening |
US6037238A (en) * | 1999-01-04 | 2000-03-14 | Vanguard International Semiconductor Corporation | Process to reduce defect formation occurring during shallow trench isolation formation |
US6271143B1 (en) * | 1999-05-06 | 2001-08-07 | Motorola, Inc. | Method for preventing trench fill erosion |
TW413887B (en) * | 1999-06-09 | 2000-12-01 | Mosel Vitelic Inc | Method for forming trench-type power metal oxide semiconductor field effect transistor |
US6207531B1 (en) * | 1999-07-02 | 2001-03-27 | Promos Technologies, Inc. | Shallow trench isolation using UV/O3 passivation prior to trench fill |
US6524931B1 (en) * | 1999-07-20 | 2003-02-25 | Motorola, Inc. | Method for forming a trench isolation structure in an integrated circuit |
US6150212A (en) * | 1999-07-22 | 2000-11-21 | International Business Machines Corporation | Shallow trench isolation method utilizing combination of spacer and fill |
US6426278B1 (en) * | 1999-10-07 | 2002-07-30 | International Business Machines Corporation | Projection gas immersion laser dopant process (PGILD) fabrication of diffusion halos |
US6399512B1 (en) * | 2000-06-15 | 2002-06-04 | Cypress Semiconductor Corporation | Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer |
US6365446B1 (en) * | 2000-07-03 | 2002-04-02 | Chartered Semiconductor Manufacturing Ltd. | Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process |
US6468853B1 (en) * | 2000-08-18 | 2002-10-22 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating a shallow trench isolation structure with reduced local oxide recess near corner |
US6943078B1 (en) * | 2000-08-31 | 2005-09-13 | Micron Technology, Inc. | Method and structure for reducing leakage current in capacitors |
US6391731B1 (en) * | 2001-02-15 | 2002-05-21 | Chartered Semiconductor Manufacturing Ltd. | Activating source and drain junctions and extensions using a single laser anneal |
US6646322B2 (en) * | 2001-03-02 | 2003-11-11 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
US6456370B1 (en) * | 2001-03-29 | 2002-09-24 | Fitel Usa Corp. | Method of measuring bending loss with an optical time domain reflectometer |
US6498383B2 (en) * | 2001-05-23 | 2002-12-24 | International Business Machines Corporation | Oxynitride shallow trench isolation and method of formation |
EP1397832A2 (en) | 2001-06-08 | 2004-03-17 | Amberwave Systems Corporation | Method for isolating semiconductor devices |
US6548399B1 (en) * | 2001-11-20 | 2003-04-15 | Intel Corporation | Method of forming a semiconductor device using a carbon doped oxide layer to control the chemical mechanical polishing of a dielectric layer |
US6656749B1 (en) * | 2001-12-13 | 2003-12-02 | Advanced Micro Devices, Inc. | In-situ monitoring during laser thermal annealing |
US6566228B1 (en) * | 2002-02-26 | 2003-05-20 | International Business Machines Corporation | Trench isolation processes using polysilicon-assisted fill |
US6613646B1 (en) * | 2002-03-25 | 2003-09-02 | Advanced Micro Devices, Inc. | Methods for reduced trench isolation step height |
GB0209737D0 (en) | 2002-04-29 | 2002-06-05 | Univ Newcastle | Method of isolating adjacent components of a semiconductor device |
US6548361B1 (en) * | 2002-05-15 | 2003-04-15 | Advanced Micro Devices, Inc. | SOI MOSFET and method of fabrication |
US6759702B2 (en) * | 2002-09-30 | 2004-07-06 | International Business Machines Corporation | Memory cell with vertical transistor and trench capacitor with reduced burried strap |
US6706581B1 (en) * | 2002-10-29 | 2004-03-16 | Taiwan Semiconductor Manufacturing Company | Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices |
US6888214B2 (en) * | 2002-11-12 | 2005-05-03 | Micron Technology, Inc. | Isolation techniques for reducing dark current in CMOS image sensors |
US6730576B1 (en) | 2002-12-31 | 2004-05-04 | Advanced Micro Devices, Inc. | Method of forming a thick strained silicon layer and semiconductor structures incorporating a thick strained silicon layer |
US6878611B2 (en) * | 2003-01-02 | 2005-04-12 | International Business Machines Corporation | Patterned strained silicon for high performance circuits |
US7648886B2 (en) * | 2003-01-14 | 2010-01-19 | Globalfoundries Inc. | Shallow trench isolation process |
US6673696B1 (en) * | 2003-01-14 | 2004-01-06 | Advanced Micro Devices, Inc. | Post trench fill oxidation process for strained silicon processes |
US6962857B1 (en) * | 2003-02-05 | 2005-11-08 | Advanced Micro Devices, Inc. | Shallow trench isolation process using oxide deposition and anneal |
US7422961B2 (en) * | 2003-03-14 | 2008-09-09 | Advanced Micro Devices, Inc. | Method of forming isolation regions for integrated circuits |
US6903384B2 (en) * | 2003-01-15 | 2005-06-07 | Sharp Laboratories Of America, Inc. | System and method for isolating silicon germanium dislocation regions in strained-silicon CMOS applications |
US6825086B2 (en) * | 2003-01-17 | 2004-11-30 | Sharp Laboratories Of America, Inc. | Strained-silicon channel CMOS with sacrificial shallow trench isolation oxide liner |
US7462549B2 (en) * | 2004-01-12 | 2008-12-09 | Advanced Micro Devices, Inc. | Shallow trench isolation process and structure with minimized strained silicon consumption |
-
2004
- 2004-01-12 US US10/755,602 patent/US7462549B2/en not_active Expired - Lifetime
- 2004-12-21 CN CNB2004800403045A patent/CN100477153C/zh active Active
- 2004-12-21 DE DE112004002634T patent/DE112004002634B4/de active Active
- 2004-12-21 KR KR1020067014049A patent/KR101183271B1/ko not_active IP Right Cessation
- 2004-12-21 GB GB0615267A patent/GB2425889B/en not_active Expired - Fee Related
- 2004-12-21 JP JP2006549313A patent/JP2007518273A/ja active Pending
- 2004-12-21 WO PCT/US2004/043107 patent/WO2005071738A2/en active Application Filing
-
2005
- 2005-01-07 TW TW094100447A patent/TWI361459B/zh active
-
2008
- 2008-05-05 US US12/115,473 patent/US7732336B2/en not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05275526A (ja) * | 1992-01-24 | 1993-10-22 | Internatl Business Mach Corp <Ibm> | 半導体デバイスおよびその作製方法 |
JP2004039831A (ja) * | 2002-07-03 | 2004-02-05 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2004079874A (ja) * | 2002-08-21 | 2004-03-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2004088015A (ja) * | 2002-08-29 | 2004-03-18 | Nec Corp | 半導体装置およびその製造方法。 |
Also Published As
Publication number | Publication date |
---|---|
US20080213952A1 (en) | 2008-09-04 |
GB0615267D0 (en) | 2006-09-06 |
CN100477153C (zh) | 2009-04-08 |
WO2005071738A2 (en) | 2005-08-04 |
GB2425889A (en) | 2006-11-08 |
TW200529318A (en) | 2005-09-01 |
KR20070011262A (ko) | 2007-01-24 |
WO2005071738A3 (en) | 2005-12-08 |
TWI361459B (en) | 2012-04-01 |
US7732336B2 (en) | 2010-06-08 |
US20050151222A1 (en) | 2005-07-14 |
US7462549B2 (en) | 2008-12-09 |
CN1902748A (zh) | 2007-01-24 |
DE112004002634B4 (de) | 2008-08-14 |
KR101183271B1 (ko) | 2012-09-14 |
DE112004002634T5 (de) | 2006-12-28 |
GB2425889B (en) | 2007-12-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9209243B2 (en) | Method of forming a shallow trench isolation structure | |
JP5039557B2 (ja) | シリコン−オン−インシュレータの半導体デバイスを形成する方法 | |
US7713834B2 (en) | Method of forming isolation regions for integrated circuits | |
US7732336B2 (en) | Shallow trench isolation process and structure with minimized strained silicon consumption | |
US20070040235A1 (en) | Dual trench isolation for CMOS with hybrid orientations | |
US7238588B2 (en) | Silicon buffered shallow trench isolation | |
CN104934472A (zh) | Finfet结构及其制造方法 | |
CN101828260A (zh) | 在体半导体晶片中制造局域化绝缘体上半导体(soi)结构的方法 | |
US7834425B2 (en) | Hybrid orientation SOI substrates, and method for forming the same | |
US7033869B1 (en) | Strained silicon semiconductor on insulator MOSFET | |
US8017472B2 (en) | CMOS devices having stress-altering material lining the isolation trenches and methods of manufacturing thereof | |
US20230326787A1 (en) | Multilayer isolation structure for high voltage silicon-on-insulator device | |
US6673696B1 (en) | Post trench fill oxidation process for strained silicon processes | |
US20110306170A1 (en) | Novel Method to Improve Performance by Enhancing Poly Gate Doping Concentration in an Embedded SiGe PMOS Process | |
US20070004212A1 (en) | Method for manufacturing a semiconductor substrate and method for manufacturing a semiconductor device | |
US20070066023A1 (en) | Method to form a device on a soi substrate | |
US7648886B2 (en) | Shallow trench isolation process | |
US6962857B1 (en) | Shallow trench isolation process using oxide deposition and anneal |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071205 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100421 |
|
RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20100902 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110928 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111005 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120314 |