JP2007509399A - プロセッサユニットにおけるオペランド処理方法および装置 - Google Patents
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- 238000003672 processing method Methods 0.000 title claims abstract description 6
- 238000000034 method Methods 0.000 claims description 30
- 230000008569 process Effects 0.000 claims description 18
- 238000004364 calculation method Methods 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002085 persistent effect Effects 0.000 description 1
- 238000013215 result calculation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/383—Operand prefetching
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Abstract
Description
本発明は、請求項1、請求項11および請求項23の上位概念に記載された、少なくとも2つの実行ユニットおよび少なくとも2つの動作モード間の切り換えを有するプロセッサユニットにおけるオペランド処理方法および装置と、相応するプロセッサユニットとを出発点とする。
1つにはこのアーキテクチャによって性能向上、すなわちパフォーマンスの向上を達成することができ、これは2つの実行ユニットまたはコアを1半導体素子上の2つの計算ユニットと見なして操作することによって達成されるのである。この構成において2つの実行ユニットまたはコアは、相異なるプログラムないしはタスクを処理する。これによって性能向上を達成することが可能である。このためにこの構成は性能モードまたはパフォーマンスモードと称される。
一方では安全上の理由から、オペランドの冗長な処理ないしはプログラムまたはタスクの冗長な実行、すなわち、タスクプログラム、プログラム部分、コードブロックまたは個々の命令の冗長な実行も所望されるのであるが、他方ではコスト上の理由から、安全上クリティカルでない機能の実行に際して、まったく冗長なハードウェアを用意しておくことも得策ではない。このような矛盾する目標は、本発明により、プロセッサユニットにおいて少なくとも2つの動作モードの間で最適に切り換えを行うことによって解決される。
以下では図面に示して図に基づいて本発明を詳しく説明する。
図面の図1,2,3および5において、同じおよび/または機能的に同じ要素には特に断らない限り同じ参照符号が付されている。
比較ユニット14Cまたは24Cにおける結果データの比較によって違いが発生した場合、ALUユニット1,2内のエラーを推定することができる。
Claims (24)
- あらかじめ設定可能なクロックで作動可能な少なくとも2つの実行ユニットを有するプロセッサユニットにおけるオペランド処理方法であって、
前記実行ユニットは、制御信号によって駆動制御されてオペランドを処理し、また第1動作モードと第2動作モードとの間で切り換えを行うことができる形式の、オペランド処理方法において、
第1動作モードでは2つの実行ユニットに同じオペランドを供給し、
第2動作モードでは2つの実行ユニットに別個のオペランドを供給し、
第1動作モードでは2つの実行ユニットを同じ制御信号によって駆動制御して前記オペランドを処理し、
第2動作モードでは2つの実行ユニットを相異なる制御信号によって駆動制御して前記ペランドを処理することを特徴とする
オペランド処理方法。 - フルクロックであるクロックに依存して実行ユニットにオペランドを供給して実行ユニットのオペランドを処理し、
第2動作モードでは前記フルクロックよりも一層高速な第2クロックでオペランドを供給して当該オペランドを処理する、
請求項1に記載の方法。 - 前記の第1動作モードでは、フルクロックである実行ユニットのクロックでオペランドを供給する、
請求項2に記載の方法。 - 前記の一層高速な第2クロックを、前記のフルクロックと比較して2倍に高速なハーフクロックとして構成する、
請求項2に記載の方法。 - 前記の2つの動作モードでオペランドを動作ユニットによって同期して処理する、
請求項1に記載の方法。 - 前記のオペランドを第1動作モードでは同期処理し、第2動作モードでは非同期処理する、
請求項1に記載の方法。 - 前記のオペランドまたは当該オペランドから導出したデータが一致するか否かを比較し、異なっている場合にはエラーと識別する、
請求項1に記載の方法。 - オペランドを処理した際に発生した状態または結果(ResultA,ResultB)が一致するか否かを比較し、異なっている場合にはエラーと識別し、ここで当該比較を都度の動作モードに依存して行う、
請求項1に記載の方法。 - 前記の動作モードおよび前記の比較に依存し、リリース信号によって前記の状態または結果をリリースする、
請求項8に記載の方法。 - 前記の動作モードに依存し、リリース信号によって前記の状態または結果を、同時または順次にリリースする、
請求項9に記載の方法。 - あらかじめ設定可能なクロックで作動可能な少なくとも2つの実行ユニットを有するプロセッサユニットにおけるオペランド処理装置であって、
ここでは制御装置が含まれており、
該制御装置により、制御信号によって前記実行ユニットが駆動制御されてオペランドが処理され、また第1動作モードと第2動作モードとの間で切り換えが行われる形式の、オペランド処理装置において、
前記の制御装置は、実行ユニットおよび別の供給ユニットに接続されており、
また前記の制御装置は供給ユニットと協働して、第1動作モードでは2つ実行ユニットに同じオペランドが供給され、第2動作モードでは2つの実行ユニットに別個のオペランドが供給されるようにし、
ここで前記制御装置を構成して、第1動作モードでは同じ制御信号によって2つの実行ユニットが駆動制御されて前記オペランドが処理され、また第2動作モードでは相異なる制御信号によって2つの実行ユニットが駆動制御されて前記オペランドが処理されようにしたことを特徴とする
オペランド処理装置。 - 前記の制御装置および供給装置を構成して、第1動作モードでは、フルクロックである実行ユニットのクロックに依存して実行ユニットにオペランドが供給され、また第2動作モードでは、フルクロックよりも一層高速な第2クロックでオペランドが供給されて処理されるようにした、
請求項11に記載の装置。 - 前記の少なくとも2つの実行ユニットは演算装置(ALUA,ALUB)として構成されている、
請求項11に記載の装置。 - 前記の供給ユニットおよび実行ユニットを構成して、当該の供給ユニットおよび実行ユニットが第1動作モードにおいて同期して同じクロックで動作するないしは作動されるようにした、
請求項11に記載の装置。 - 前記供給ユニットをレジスタ装置として構成して、少なくとも1つのオペランドレジスタが設けられており、またオペランドレジスタおよび各実行ユニット間に少なくとも1つの中間レジスタが設けられているようにした、
請求項11に記載の装置。 - 前記の供給ユニットおよび実行ユニットを構成して、当該の供給ユニットおよび実行ユニットが第2動作モードで別個のクロックで動作するか、または作動されるようにした、
請求項11に記載の装置。 - 前記の供給ユニットを構成して、当該供給ユニットが第2動作モードにて実行ユニットの2倍のクロックで動作するか、または作動されるようにした、
請求項11に記載の装置。 - 切換条件が識別するデコーダが設けられており、ここで該デコーダは供給ユニットと同じクロックで動作するか作動される、
請求項11に記載の装置。 - 比較手段が設けられており、
該比較手段を構成して、前記のオペランドまたは当該オペランドから導出したデータが一致するか否かが比較され、異なる場合にはエラーと識別されるようにした、
請求項11に記載の装置。 - 比較手段が設けられており、
該比較手段を構成して、前記のオペランドを処理した際に発生した状態または結果(ResultA,ResultB)が一致するか否かが比較され、異なる場合にはエラーと識別されるようにした、
請求項11に記載の装置。 - 第1の切換手段が設けられており、
当該の第1の切換手段を構成するかないしは作動させて、当該の第1の切換手段により、供給ユニットからのオペランドが、第1または第2動作モードに依存して切り換えられて接続されるようにした、
請求項11に記載の装置。 - 第2の切換手段が設けられており、
当該の第2の切換手段を構成するかないしは作動させて、当該の第2の切換手段により、前記実行ユニットが第1または第2動作モードに依存して作動されるようにした、
請求項11に記載の装置。 - あらかじめ設定可能なクロックで作動可能な少なくとも2つの実行ユニットを有し、オペランド処理装置を有するプロセッサユニットであって、
ここでは制御装置が含まれており、
該制御装置により、制御信号によって前記実行ユニットが駆動制御されてオペランドが処理され、また第1動作モードと第2動作モードとの間で切り換えが行われる形式の、オペランド処理装置を有するプロセッサユニットにおいて、
前記の制御装置は、実行ユニットおよび別の供給ユニットに接続されており、
また前記制御装置は当該供給ユニットと協働して、第1動作モードでは2つ実行ユニットに同じオペランドが供給され、第2動作モードでは2つの実行ユニットに別個のオペランドが供給されるようにし、
ここで前記制御装置を構成して、第1動作モードでは同じ制御信号によって2つの実行ユニットが駆動制御されて前記オペランドが処理され、また第2動作モードでは相異なる制御信号によって2つの実行ユニットが駆動制御されて前記オペランドが処理されようにしたことを特徴とする、
オペランド処理装置を有するプロセッサユニット。 - 請求項12から22までのいずれか1項に記載の装置を有する、
請求項23に記載のプロセッサユニット。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10349580A DE10349580A1 (de) | 2003-10-24 | 2003-10-24 | Verfahren und Vorrichtung zur Operandenverarbeitung in einer Prozessoreinheit |
PCT/DE2004/001779 WO2005045665A1 (de) | 2003-10-24 | 2004-08-07 | Verfahren und vorrichtung zur operandenverarbeitung in einer prozessoreinheit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007509399A true JP2007509399A (ja) | 2007-04-12 |
JP4443569B2 JP4443569B2 (ja) | 2010-03-31 |
Family
ID=34484988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006535934A Expired - Fee Related JP4443569B2 (ja) | 2003-10-24 | 2004-08-07 | プロセッサユニットにおけるオペランド処理方法および装置 |
Country Status (9)
Country | Link |
---|---|
US (1) | US20080052494A1 (ja) |
EP (2) | EP1895405A1 (ja) |
JP (1) | JP4443569B2 (ja) |
KR (1) | KR20060098372A (ja) |
CN (1) | CN1871582A (ja) |
AT (1) | ATE384993T1 (ja) |
DE (2) | DE10349580A1 (ja) |
RU (1) | RU2360280C2 (ja) |
WO (1) | WO2005045665A1 (ja) |
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JP2009505187A (ja) * | 2005-08-08 | 2009-02-05 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 少なくとも2つの命令実行部を備えたコンピュータシステムにおいてレジスタセットの切り替えにより初期状態を設定する方法および装置 |
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2003
- 2003-10-24 DE DE10349580A patent/DE10349580A1/de not_active Withdrawn
-
2004
- 2004-08-07 EP EP07121633A patent/EP1895405A1/de not_active Withdrawn
- 2004-08-07 EP EP04762624A patent/EP1680737B1/de not_active Not-in-force
- 2004-08-07 DE DE502004006070T patent/DE502004006070D1/de active Active
- 2004-08-07 KR KR1020067007885A patent/KR20060098372A/ko not_active Application Discontinuation
- 2004-08-07 AT AT04762624T patent/ATE384993T1/de not_active IP Right Cessation
- 2004-08-07 RU RU2006117642/09A patent/RU2360280C2/ru not_active IP Right Cessation
- 2004-08-07 JP JP2006535934A patent/JP4443569B2/ja not_active Expired - Fee Related
- 2004-08-07 US US10/577,022 patent/US20080052494A1/en not_active Abandoned
- 2004-08-07 CN CNA200480031253XA patent/CN1871582A/zh active Pending
- 2004-08-07 WO PCT/DE2004/001779 patent/WO2005045665A1/de active IP Right Grant
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Publication number | Publication date |
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RU2006117642A (ru) | 2007-12-10 |
WO2005045665A1 (de) | 2005-05-19 |
RU2360280C2 (ru) | 2009-06-27 |
JP4443569B2 (ja) | 2010-03-31 |
KR20060098372A (ko) | 2006-09-18 |
DE502004006070D1 (de) | 2008-03-13 |
EP1895405A1 (de) | 2008-03-05 |
ATE384993T1 (de) | 2008-02-15 |
US20080052494A1 (en) | 2008-02-28 |
CN1871582A (zh) | 2006-11-29 |
EP1680737A1 (de) | 2006-07-19 |
EP1680737B1 (de) | 2008-01-23 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080812 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080919 |
|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091211 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100112 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130122 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140122 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |