JP2007324472A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To integrate a TLPM and a protective element and to manufacture the protective element, together with the TLPM. <P>SOLUTION: The surface layer of an n-type well region 2a on a p-type semiconductor substrate 1 is divided into a first mesa region 33, a second mesa region 34, and a third mesa region 35 by a plurality of trenches 5. An n-type source region 7, an n-type drain region 6, and a p-type collector region 4b are provided in the first mesa region 33, the second mesa region 34, and the third mesa region 35, respectively. In the n-type well region 2a, n-type extended drain regions 3a and 3b are provided on the bottom of the trenches 5. A p-type channel region 4a is provided between the n-type source region 7 and the n-type extended drain region 3b. In such the structure, a protective element having pnpn thyristor structure is provided between a collector electrode 9b and a source electrode 10, comprising a p-type collector region 4b, the n-type well region 2a and the n-type extended drain region 3b, the p-type channel region 4a, and the n-type source region 7. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、半導体装置およびその製造方法に関し、特にスイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣまたはフラットパネルディスプレー駆動用ＩＣなど、高耐圧で大電流を制御するＩＣに用いられる低オン抵抗のパワーＭＯＳＦＥＴ（金属−酸化膜−半導体よりなる絶縁ゲート構造を有する電界効果トランジスタ）に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and in particular, a low on-resistance power used for an IC that controls a large current with a high withstand voltage, such as a switching power supply IC, an automotive power system driving IC, or a flat panel display driving IC The present invention relates to a MOSFET (field effect transistor having an insulated gate structure made of metal-oxide film-semiconductor).

近時、携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴを制御回路に集積したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対し、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。そこで、ＣＭＯＳ回路よりなる制御駆動回路と横型パワーＭＯＳＦＥＴとを同一半導体基板上に集積するため、ＣＭＯＳプロセスをベースにした高性能な横型パワーＭＯＳＦＥＴの開発が活発に行われている。   Recently, with the rapid spread of portable devices and the advancement of communication technology, the importance of power ICs incorporating power MOSFETs is increasing. Power ICs that integrate horizontal power MOSFETs in control circuits are expected to achieve downsizing, low power consumption, high reliability, and low cost compared to the conventional combination of power MOSFETs and control drive circuits. Is done. Therefore, in order to integrate a control drive circuit made of a CMOS circuit and a lateral power MOSFET on the same semiconductor substrate, development of a high-performance lateral power MOSFET based on a CMOS process has been actively conducted.

パワーＩＣに搭載される高耐圧パワーＭＯＳＦＥＴの性能を表す重要な指標の１つに、単位面積あたりのオン抵抗がある。最近、このオン抵抗を低減するため、基板にトレンチを形成する技術が導入されている。図１３は、従来のトレンチ構造を適用した横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）の構成を示す断面図である。   One of the important indexes representing the performance of a high voltage power MOSFET mounted on a power IC is the on-resistance per unit area. Recently, in order to reduce this on-resistance, a technique for forming a trench in a substrate has been introduced. FIG. 13 is a cross-sectional view showing a configuration of a lateral power MOSFET (hereinafter referred to as TLPM) to which a conventional trench structure is applied.

図１３に示すように、ｐ型半導体基板５１の表面領域にｎ型ウェル領域５２が形成されており、その表面領域にｐ型オフセット領域５４が形成されている。基板表面からはトレンチ５５がｐ型オフセット領域５４を貫通してｎ型拡張ドレイン領域５３に達するように形成されている。トレンチ５５の底部は、ドリフト領域となるｎ型拡張ドレイン領域５３により囲まれている。   As shown in FIG. 13, an n-type well region 52 is formed in a surface region of a p-type semiconductor substrate 51, and a p-type offset region 54 is formed in the surface region. A trench 55 is formed so as to penetrate the p-type offset region 54 and reach the n-type extended drain region 53 from the substrate surface. The bottom of the trench 55 is surrounded by an n-type extended drain region 53 that becomes a drift region.

トレンチ５５の内側には、その側壁に沿ってゲート酸化膜６３が設けられている。ゲート酸化膜６３の内側には、ゲートポリシリコン電極６１が設けられている。トレンチ５５の、ゲートポリシリコン電極６１の内側領域は、第１の層間絶縁膜６５により埋められている。この第１の層間絶縁膜６５の中央部には、基板表面の第２の層間絶縁膜６６と第１の層間絶縁膜６５を貫通してｎ＋プラグ領域６８に達するタングステンプラグ６９が設けられている。 A gate oxide film 63 is provided along the side wall of the trench 55. A gate polysilicon electrode 61 is provided inside the gate oxide film 63. An inner region of the gate polysilicon electrode 61 in the trench 55 is filled with a first interlayer insulating film 65. A central portion of the first interlayer insulating film 65 is provided with a second interlayer insulating film 66 on the substrate surface and a tungsten plug 69 that reaches the n + plug region 68 through the first interlayer insulating film 65. Yes.

タングステンプラグ６９は、バリアメタル７１により囲まれている。タングステンプラグ６９およびバリアメタル７１は、ｎ型拡張ドレイン領域５３内に設けられたｎ＋プラグ領域６８と基板表面に設けられたドレイン電極５９を電気的に接続する。ｐ型オフセット領域５４において、トレンチ５５の外側には、ｎ型ソース領域５７とｐ型ソース領域５８が設けられている。ｎ型ソース領域５７およびｐ型ソース領域５８は、第２の層間絶縁膜６６を貫通するタングステンプラグ７０とこれを囲むバリアメタル７２を介して、ソース電極６０に電気的に接続されている。 The tungsten plug 69 is surrounded by the barrier metal 71. Tungsten plug 69 and barrier metal 71 electrically connect n + plug region 68 provided in n-type extended drain region 53 and drain electrode 59 provided on the substrate surface. In the p-type offset region 54, an n-type source region 57 and a p-type source region 58 are provided outside the trench 55. The n-type source region 57 and the p-type source region 58 are electrically connected to the source electrode 60 through a tungsten plug 70 penetrating the second interlayer insulating film 66 and a barrier metal 72 surrounding the tungsten plug 70.

ところで、プレーナ型のＭＯＳＦＥＴにおいて、静電破壊（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）対策として、保護用サイリスタを同一基板上に形成したものが公知である（例えば、特許文献１参照。）。また、ツェナーダイオードと高利得のサイリスタを組み合わせ、静電気の印加後にツェナーダイオードをブレークダウンさせ、サイリスタにて静電気を放電させるようにした静電気保護回路を内蔵する半導体装置が公知である（例えば、特許文献２参照。）。   By the way, in a planar type MOSFET, a protection thyristor formed on the same substrate is known as a measure against electrostatic breakdown (ESD) (for example, see Patent Document 1). Also known is a semiconductor device that incorporates an electrostatic protection circuit in which a Zener diode and a high-gain thyristor are combined, the Zener diode is broken down after static electricity is applied, and the static electricity is discharged by the thyristor (for example, Patent Documents). 2).

特開２００５−１８３４９９号公報JP 2005-183499 A 特開２００１−３５１９８６号公報JP 2001-351986 A

静電破壊に対する高い信頼性を確保するには、上記特許文献１または２に開示されているように、静電破壊対策を行うのが好ましい。これは、図１３に示すようなＴＬＰＭにおいても同様である。静電破壊対策を行わない場合には、静電気によりドレインがグランドに対して正電位になったときに、活性領域に直接大電流が流れ、それによってＴＬＰＭが破壊される危険性がある。   In order to ensure high reliability against electrostatic breakdown, it is preferable to take countermeasures against electrostatic breakdown as disclosed in Patent Document 1 or 2. The same applies to TLPM as shown in FIG. In the case where no countermeasure against electrostatic breakdown is taken, there is a risk that a large current flows directly to the active region when the drain becomes a positive potential with respect to the ground due to static electricity, thereby destroying the TLPM.

そこで、ＴＬＰＭを有するパワーＩＣにおいては、ダイオードなどの保護素子を外付けにすることが考えられる。しかし、その場合には、部品点数が増えるため、コスト増、歩留まりの低下および信頼性の低下を招くおそれがある。一方、上記特許文献１または２に開示されているような保護素子を設けることが考えられるが、それらの文献に開示されている保護素子をそのまま適用できるわけではない。ＴＬＰＭとともに集積される保護素子には、ＴＬＰＭと集積するのに適した構成であることと、ＴＬＰＭの製造プロセスでＴＬＰＭとともに作製できることが求められる。   Therefore, in a power IC having a TLPM, it is conceivable to externally attach a protective element such as a diode. However, in that case, the number of parts increases, which may lead to an increase in cost, a decrease in yield, and a decrease in reliability. On the other hand, it is conceivable to provide a protective element as disclosed in Patent Document 1 or 2, but the protective elements disclosed in those documents cannot be applied as they are. The protection element integrated with TLPM is required to have a configuration suitable for integration with TLPM and to be manufactured with TLPM in the TLPM manufacturing process.

この発明は、上述した従来技術による問題点を解消するため、ＴＬＰＭとの集積に適した構成の保護素子を備えた半導体装置を提供することを目的とする。また、この発明は、ＴＬＰＭの製造プロセスでＴＬＰＭとともに作製できる保護素子を備えた半導体装置の製造方法を提供することを目的とする。   An object of the present invention is to provide a semiconductor device including a protection element having a configuration suitable for integration with a TLPM in order to solve the above-described problems caused by the prior art. Another object of the present invention is to provide a method for manufacturing a semiconductor device including a protective element that can be manufactured together with TLPM in the TLPM manufacturing process.

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、半導体基板上に設けられた第１導電型のウェル領域と、前記ウェル領域を、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、前記ゲート酸化膜に沿って設けられたゲート電極と、前記第１メサ領域の表面に設けられた第１導電型のソース領域と、前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、前記第２メサ領域の表面に設けられた第１導電型の第１ドレイン領域と、前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、前記ソース領域に電気的に接続するソース電極と、前記第１ドレイン領域に電気的に接続するドレイン電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。   In order to solve the above-described problems and achieve the object, a semiconductor device according to a first aspect of the present invention includes a well region of a first conductivity type provided on a semiconductor substrate and the well region alternately in an active region. A trench that is divided into a first mesa region and a second mesa region that are arranged, and a third mesa region that is arranged in a protective element region outside the active region, and of the sidewalls of the trench, the first mesa region A gate oxide film provided along a side wall in contact therewith, a gate electrode provided along the gate oxide film, a source region of a first conductivity type provided on a surface of the first mesa region, and the source region And a second conductivity type channel region provided between the extended drain region, a first conductivity type first drain region provided on the surface of the second mesa region, and a surface of the third mesa region. Established A second conductivity type collector region; a source electrode electrically connected to the source region; a drain electrode electrically connected to the first drain region; and a collector electrode electrically connected to the collector region; It is characterized by providing.

請求項２の発明にかかる半導体装置は、第１導電型の半導体基板と、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、前記ゲート酸化膜に沿って設けられたゲート電極と、前記第１メサ領域の表面に設けられた第１導電型のソース領域と、前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、前記第２メサ領域の表面に設けられた第１導電型の第１ドレイン領域と、前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、前記ソース領域に電気的に接続するソース電極と、前記第１ドレイン領域に電気的に接続するドレイン電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。   A semiconductor device according to a second aspect of the present invention is arranged in a first conductive type semiconductor substrate, first mesa regions and second mesa regions alternately arranged in an active region, and a protective element region outside the active region. A trench that is divided into a third mesa region, a gate oxide film that is provided along a side wall of the trench that is in contact with the first mesa region, and a gate electrode that is provided along the gate oxide film A first conductivity type source region provided on a surface of the first mesa region, a second conductivity type channel region provided between the source region and the extended drain region, and the second mesa region A first conductivity type first drain region provided on the surface of the first mesa region, a second conductivity type collector region provided on the surface of the third mesa region, a source electrode electrically connected to the source region, Said A drain electrode electrically connected to the drain region, characterized in that it comprises a collector electrode electrically connected to the collector region.

請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域を備えることを特徴とする。   A semiconductor device according to a third aspect of the present invention is the semiconductor device according to the first or second aspect, further comprising an extended drain region of a first conductivity type provided on a bottom surface of the trench.

請求項４の発明にかかる半導体装置は、請求項請求項１または２に記載の発明において、前記第１ドレイン領域と前記拡張ドレイン領域の間に、第１導電型の第２ドレイン領域をさらに備えることを特徴とする。   A semiconductor device according to a fourth aspect of the present invention is the semiconductor device according to the first or second aspect, further comprising a second drain region of a first conductivity type between the first drain region and the extended drain region. It is characterized by that.

請求項５の発明にかかる半導体装置は、半導体基板上に設けられた第２導電型のウェル領域と、前記ウェル領域を、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域と、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、前記ゲート酸化膜に沿って設けられたゲート電極と、前記第１メサ領域の表面に設けられた第１導電型のソース領域と、前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、前記第２メサ領域の表面に設けられ、前記拡張ドレイン領域と接触された第１導電型の第１ドレイン領域と、前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、前記ソース領域に電気的に接続するソース電極と、前記第１ドレイン領域に電気的に接続するドレイン電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。   According to a fifth aspect of the present invention, there is provided a semiconductor device comprising: a second conductivity type well region provided on a semiconductor substrate; and a first mesa region and a second mesa region in which the well region is alternately arranged in an active region; And a trench that divides into a third mesa region disposed in a protection element region outside the active region, a first conductivity type extended drain region provided on a bottom surface of the trench, and the sidewall of the trench, A gate oxide film provided along a side wall in contact with the first mesa region; a gate electrode provided along the gate oxide film; and a first conductivity type source region provided on a surface of the first mesa region. A second conductivity type channel region provided between the source region and the extended drain region, and a first conductivity type provided on the surface of the second mesa region and in contact with the extended drain region A first drain region, a second conductivity type collector region provided on the surface of the third mesa region, a source electrode electrically connected to the source region, and an electrical connection to the first drain region A drain electrode and a collector electrode electrically connected to the collector region are provided.

請求項６の発明にかかる半導体装置は、第２導電型の半導体基板と、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域と、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、前記ゲート酸化膜に沿って設けられたゲート電極と、前記第１メサ領域の表面に設けられた第１導電型のソース領域と、前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、前記第２メサ領域の表面に設けられ、前記拡張ドレイン領域と接触された第１導電型の第１ドレイン領域と、前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、前記ソース領域に電気的に接続するソース電極と、前記第１ドレイン領域に電気的に接続するドレイン電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。   A semiconductor device according to a sixth aspect of the present invention is disposed in a second conductivity type semiconductor substrate, first mesa regions and second mesa regions alternately disposed in the active region, and a protection element region outside the active region. A trench that is divided into the third mesa region formed, a first conductivity type extended drain region provided on a bottom surface of the trench, and a sidewall of the trench that is in contact with the first mesa region. Gate oxide film, a gate electrode provided along the gate oxide film, a first conductivity type source region provided on the surface of the first mesa region, and between the source region and the extended drain region A channel region of the second conductivity type provided on the surface, a first drain region of the first conductivity type provided on the surface of the second mesa region and in contact with the extended drain region, and a table of the third mesa region A collector region of a second conductivity type provided in the source region, a source electrode electrically connected to the source region, a drain electrode electrically connected to the first drain region, and an electrical connection to the collector region And a collector electrode.

請求項７の発明にかかる半導体装置は、請求項５または６に記載の発明において、前記第１ドレイン領域の下に第１導電型第２ドレイン領域をさらに備え、前記拡張ドレイン領域は前記第２ドレイン領域と接触されたことを特徴とする。   A semiconductor device according to a seventh aspect of the present invention is the semiconductor device according to the fifth or sixth aspect, further comprising a first conductivity type second drain region under the first drain region, wherein the extended drain region is the second drain region. It is characterized by being in contact with the drain region.

請求項８の発明にかかる半導体装置は、請求項３〜７のいずれか一つに記載の発明において、前記コレクタ領域と前記拡張ドレイン領域の間に、第１導電型の第３ドレイン領域をさらに備えることを特徴とする。   The semiconductor device according to an eighth aspect of the present invention is the semiconductor device according to any one of the third to seventh aspects, further comprising a third drain region of the first conductivity type between the collector region and the extended drain region. It is characterized by providing.

請求項９の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、前記トレンチの側壁のうち、前記第２メサ領域に接する側壁に沿って設けられた第１フィールド酸化膜と、前記第１フィールド酸化膜に沿って設けられた第１フィールドプレート電極と、前記トレンチの側壁のうち、前記第３メサ領域に接する側壁に沿って設けられた第２フィールド酸化膜と、前記第２フィールド酸化膜に沿って設けられた第２フィールドプレート電極と、を備えることを特徴とする。   A semiconductor device according to a ninth aspect of the present invention is the semiconductor device according to any one of the first to eighth aspects, wherein the first side wall is provided along a side wall of the trench that contacts the second mesa region. A field oxide film; a first field plate electrode provided along the first field oxide film; and a second field oxide film provided along a side wall of the trench contacting the third mesa region And a second field plate electrode provided along the second field oxide film.

請求項１０の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、前記活性領域の最外周に前記第２メサ領域が配置されていることを特徴とする。   A semiconductor device according to a tenth aspect of the present invention is the semiconductor device according to any one of the first to ninth aspects, wherein the second mesa region is disposed on the outermost periphery of the active region.

請求項１１の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、前記活性領域の最外周に前記第２メサ領域が配置されていることを特徴とする。   According to an eleventh aspect of the present invention, in the semiconductor device according to any one of the first to ninth aspects, the second mesa region is disposed on the outermost periphery of the active region.

請求項１２の発明にかかる半導体装置の製造方法は、半導体基板の表面層にウェル領域を形成する工程と、前記ウェル領域の表面層に第２導電型のチャネル領域を形成する工程と、前記ウェル領域にトレンチを形成して、前記ウェル領域を、活性領域において交互に配置される第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置される第３メサ領域に分割する工程と、前記ウェル領域内で前記トレンチの底面に第１導電型の拡張ドレイン領域を形成する工程と、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿ってゲート酸化膜を形成し、前記第２メサ領域に接する側壁に沿って第１フィールド酸化膜を形成し、前記第３メサ領域に接する側壁に沿って第２フィールド酸化膜を形成する工程と、前記ゲート酸化膜に沿ってゲート電極を形成し、前記第１フィールド酸化膜に沿って第１フィールドプレート電極を形成し、前記第２フィールド酸化膜に沿って第２フィールドプレート電極を形成する工程と、前記第１メサ領域にあるチャネル領域の表面層に第１導電型のソース領域を形成し、前記第２メサ領域の表面層に第１導電型の第１ドレイン領域を形成する工程と、前記第３メサ領域の表面層に第２導電型のコレクタ領域を形成する工程と、前記トレンチの内部、並びに前記第１メサ領域、前記第２メサ領域および前記第３メサ領域の上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを開口する工程と、前記コンタクトホールを介して、前記ソース領域に電気的に接続するソース電極を形成し、前記第１ドレイン領域に電気的に接続するドレイン電極を形成し、前記コレクタ領域に電気的に接続するコレクタ電極を形成する工程と、を含むことを特徴とする。   According to a twelfth aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a well region in a surface layer of a semiconductor substrate; forming a second conductivity type channel region in the surface layer of the well region; A trench is formed in the region, and the well region is formed into a first mesa region and a second mesa region that are alternately arranged in the active region, and a third mesa region that is arranged in the protection element region outside the active region. A step of dividing, a step of forming an extended drain region of the first conductivity type on the bottom surface of the trench in the well region, and a gate oxide film along a side wall of the trench contacting the first mesa region Forming a first field oxide film along the side wall in contact with the second mesa region, and forming a second field oxide film along the side wall in contact with the third mesa region; Forming a gate electrode along the gate oxide film, forming a first field plate electrode along the first field oxide film, and forming a second field plate electrode along the second field oxide film; Forming a first conductivity type source region in the surface layer of the channel region in the first mesa region, and forming a first conductivity type first drain region in the surface layer of the second mesa region; Forming a second conductivity type collector region in a surface layer of the third mesa region; and an interlayer insulating film on the inside of the trench and on the first mesa region, the second mesa region, and the third mesa region Forming a contact hole in the interlayer insulating film; forming a source electrode electrically connected to the source region through the contact hole; and forming a source electrode in the first drain region. Forming a drain electrode that gas connected, characterized in that it comprises a step of forming a collector electrode electrically connected to the collector region.

請求項１３の発明にかかる半導体装置の製造方法は、半導体基板の表面層にウェル領域を形成する工程と、前記ウェル領域の、活性領域の表面層に第２導電型のチャネル領域を形成し、前記活性領域の外側の保護素子領域の表面層に第２導電型のコレクタ領域を形成する工程と、前記ウェル領域にトレンチを形成して、前記ウェル領域を、前記活性領域において交互に配置される第１メサ領域および第２メサ領域、並びに前記保護素子領域に配置される第３メサ領域に分割する工程と、前記ウェル領域内で前記トレンチの底面に第１導電型の拡張ドレイン領域を形成する工程と、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿ってゲート酸化膜を形成し、前記第２メサ領域に接する側壁に沿って第１フィールド酸化膜を形成し、前記第３メサ領域に接する側壁に沿って第２フィールド酸化膜を形成する工程と、前記ゲート酸化膜に沿ってゲート電極を形成し、前記第１フィールド酸化膜に沿って第１フィールドプレート電極を形成し、前記第２フィールド酸化膜に沿って第２フィールドプレート電極を形成する工程と、前記第１メサ領域にあるチャネル領域の表面層に第１導電型のソース領域を形成し、前記第２メサ領域の表面層に第１導電型の第１ドレイン領域を形成する工程と、前記トレンチの内部、並びに前記第１メサ領域、前記第２メサ領域および前記第３メサ領域の上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを開口する工程と、前記コンタクトホールを介して、前記ソース領域に電気的に接続するソース電極を形成し、前記第１ドレイン領域に電気的に接続するドレイン電極を形成し、前記コレクタ領域に電気的に接続するコレクタ電極を形成する工程と、を含むことを特徴とする。   According to a thirteenth aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a well region in a surface layer of a semiconductor substrate; forming a second conductivity type channel region in a surface layer of the active region of the well region; Forming a second conductivity type collector region in the surface layer of the protective element region outside the active region; forming a trench in the well region; and arranging the well regions alternately in the active region A step of dividing the first mesa region and the second mesa region, and a third mesa region disposed in the protection element region, and forming an extended drain region of the first conductivity type on the bottom surface of the trench in the well region; Forming a gate oxide film along the sidewall in contact with the first mesa region, and forming a first field oxide film along the sidewall in contact with the second mesa region. Forming a second field oxide film along the side wall in contact with the third mesa region, forming a gate electrode along the gate oxide film, and forming a first field plate electrode along the first field oxide film Forming a second field plate electrode along the second field oxide film, forming a first conductivity type source region in a surface layer of the channel region in the first mesa region, and Forming a first conductivity type first drain region in a surface layer of the two mesa region, and interlayer insulation inside the trench and on the first mesa region, the second mesa region, and the third mesa region Forming a film and opening a contact hole in the interlayer insulating film; forming a source electrode electrically connected to the source region through the contact hole; and Forming a drain electrode electrically connected to the region, characterized in that it comprises a step of forming a collector electrode electrically connected to the collector region.

請求項１４の発明にかかる半導体装置の製造方法は、請求項１３に記載の発明において、前記チャネル領域と前記コレクタ領域を、同一マスクを用いてイオン注入を行うことにより同時に形成することを特徴とする。   According to a fourteenth aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the thirteenth aspect, wherein the channel region and the collector region are simultaneously formed by performing ion implantation using the same mask. To do.

請求項１５の発明にかかる半導体装置の製造方法は、請求項１２〜１４のいずれか一つに記載の発明において、前記チャネル領域を形成する際に、前記ウェル領域の、前記活性領域の表面層に選択的に第１導電型の第２ドレイン領域を形成し、前記第１ドレイン領域を形成する際に、前記第２ドレイン領域の表面層に前記第１ドレイン領域を形成することを特徴とする。   According to a fifteenth aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to any one of the twelfth to fourteenth aspects, wherein the surface region of the active region of the well region is formed when the channel region is formed. A second drain region of a first conductivity type is selectively formed, and the first drain region is formed in a surface layer of the second drain region when the first drain region is formed. .

請求項１６の発明にかかる半導体装置の製造方法は、請求項１２〜１５のいずれか一つに記載の発明において、前記チャネル領域を形成する際に、前記ウェル領域の、前記保護素子領域の表面層に選択的に第１導電型の第３ドレイン領域を形成し、前記コレクタ領域を形成する際に、前記第３ドレイン領域の表面層に前記コレクタ領域を形成することを特徴とする。   A method of manufacturing a semiconductor device according to a sixteenth aspect of the present invention is the method according to any one of the twelfth to fifteenth aspects, wherein the surface of the protection element region of the well region is formed when the channel region is formed. A third drain region of a first conductivity type is selectively formed in a layer, and the collector region is formed in a surface layer of the third drain region when the collector region is formed.

請求項１７の発明にかかる半導体装置の製造方法は、請求項１６に記載の発明において、前記第２ドレイン領域と前記第３ドレイン領域を、同一マスクを用いてイオン注入を行うことにより同時に形成することを特徴とする。   According to a seventeenth aspect of the present invention, in the semiconductor device manufacturing method according to the sixteenth aspect, the second drain region and the third drain region are simultaneously formed by performing ion implantation using the same mask. It is characterized by that.

請求項１８の発明にかかる半導体装置の製造方法は、請求項１２〜１７のいずれか一つに記載の発明において、前記ゲート酸化膜と前記第１フィールドプレート酸化膜と前記第２フィールドプレート酸化膜を同時に形成することを特徴とする。   A method of manufacturing a semiconductor device according to an invention of claim 18 is the invention according to any one of claims 12 to 17, wherein the gate oxide film, the first field plate oxide film, and the second field plate oxide film are provided. Are formed simultaneously.

請求項１９の発明にかかる半導体装置の製造方法は、請求項１２〜１８のいずれか一つに記載の発明において、前記ゲート電極と前記第１フィールドプレート電極と前記第２フィールドプレート電極を同時に形成することを特徴とする。   A semiconductor device manufacturing method according to a nineteenth aspect of the present invention is the method according to any one of the twelfth to eighteenth aspects, wherein the gate electrode, the first field plate electrode, and the second field plate electrode are formed simultaneously. It is characterized by doing.

上記請求項１〜１１の発明によれば、コレクタ電極とソース電極の間に、ウェル領域が第１導電型である場合には、第２導電型のコレクタ領域と、第１導電型のウェル領域および第１導電型の拡張ドレイン領域と、第２導電型のチャネル領域と、第１導電型のソース領域により、また、ウェル領域が第２導電型である場合には、第２導電型のコレクタ領域および第２導電型のウェル領域と、第１導電型の拡張ドレイン領域と、第２導電型のチャネル領域と、第１導電型のソース領域により、それぞれ保護素子としてＰＮＰＮサイリスタ構造ができる。それによって、静電気でドレインが正電位になった場合に、活性領域においてドレイン電極とソース電極の間で静電破壊が起こる前に、このサイリスタがラッチアップし、静電気を逃がすことができる。   According to the first to eleventh aspects of the present invention, when the well region is of the first conductivity type between the collector electrode and the source electrode, the second conductivity type collector region and the first conductivity type well region are provided. And a first conductivity type extended drain region, a second conductivity type channel region, a first conductivity type source region, and, if the well region is of the second conductivity type, a second conductivity type collector. The region, the second conductivity type well region, the first conductivity type extended drain region, the second conductivity type channel region, and the first conductivity type source region can each form a PNPN thyristor structure as a protection element. As a result, when the drain becomes a positive potential due to static electricity, the thyristor can be latched up and the static electricity can be released before electrostatic breakdown occurs between the drain electrode and the source electrode in the active region.

また、上記請求項１２によれば、保護素子となるＰＮＰＮサイリスタ構造を構成する拡張ドレイン領域およびコレクタ電極を、それぞれＴＬＰＭを構成する拡張ドレイン領域およびソース電極と一緒に形成することができる。また、上記請求項１７〜３７の発明によれば、保護素子となるＰＮＰＮサイリスタ構造を構成する拡張ドレイン領域、コレクタ領域およびコレクタ電極を、それぞれＴＬＰＭを構成する拡張ドレイン領域、チャネル領域およびソース電極と一緒に形成することができる。従って、ＴＬＰＭの製造プロセスで、ＴＬＰＭとともに保護素子を作製することができる。   According to the twelfth aspect, the extended drain region and the collector electrode constituting the PNPN thyristor structure serving as the protection element can be formed together with the extended drain region and the source electrode constituting the TLPM, respectively. According to the invention of claims 17 to 37, the extended drain region, collector region, and collector electrode constituting the PNPN thyristor structure serving as a protection element are respectively connected to the extended drain region, channel region, and source electrode constituting the TLPM. Can be formed together. Therefore, a protection element can be manufactured together with TLPM in the TLPM manufacturing process.

本発明にかかる半導体装置によれば、ＴＬＰＭとの集積に適した構成の保護素子を備えた半導体装置が得られる。また、本発明にかかる半導体装置の製造方法によれば、ＴＬＰＭの製造プロセスでＴＬＰＭとともに作製できる保護素子を備えた半導体装置を製造することができる。   According to the semiconductor device of the present invention, a semiconductor device including a protection element having a configuration suitable for integration with TLPM can be obtained. Further, according to the method for manufacturing a semiconductor device according to the present invention, it is possible to manufacture a semiconductor device including a protection element that can be manufactured together with TLPM in a TLPM manufacturing process.

以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。図中の破線は、拡散領域を示す。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。   Exemplary embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be explained below in detail with reference to the accompanying drawings. A broken line in the figure indicates a diffusion region. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.

実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、活性領域３１を囲むように保護素子領域３２が設けられている。ｐ型半導体基板１の表面領域には、ｎ型ウェル領域２ａが設けられている。ｎ型ウェル領域２ａにおいて、４本以上、図示例では４本のトレンチ５が基板表面から形成されている。ｎ型ウェル領域２ａは、これらのトレンチ５により、第１メサ領域３３と第２メサ領域３４と第３メサ領域３５に分割されている。 Embodiment 1 FIG.
FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment of the present invention. As shown in FIG. 1, a protection element region 32 is provided so as to surround the active region 31. An n-type well region 2 a is provided in the surface region of the p-type semiconductor substrate 1. In the n-type well region 2a, four or more trenches 5 in the illustrated example are formed from the substrate surface. The n-type well region 2 a is divided into a first mesa region 33, a second mesa region 34, and a third mesa region 35 by these trenches 5.

第１メサ領域３３と第２メサ領域３４は、活性領域３１において交互に配置されており、活性領域３１における最も外側には、第１メサ領域３３が配置されている。第３メサ領域３５は、保護素子領域３２に配置されている。ｎ型ウェル領域２ａにおいて、第１メサ領域３３と第２メサ領域３４の間のトレンチ５の底部には、ドリフト領域となるｎ型拡張ドレイン領域３ａがそのトレンチ底部を囲むように形成されている。また、ｎ型ウェル領域２ａにおいて、第１メサ領域３３と第３メサ領域３５の間のトレンチ５の底部には、ドリフト領域となるｎ型拡張ドレイン領域３ｂがそのトレンチ底部を囲むように形成されている。図では、ｎ型拡張ドレイン領域３ａ，３ｂは拡散領域を示す。   The first mesa region 33 and the second mesa region 34 are alternately arranged in the active region 31, and the first mesa region 33 is arranged on the outermost side in the active region 31. The third mesa region 35 is disposed in the protection element region 32. In the n-type well region 2a, an n-type extended drain region 3a serving as a drift region is formed at the bottom of the trench 5 between the first mesa region 33 and the second mesa region 34 so as to surround the bottom of the trench. . In the n-type well region 2a, an n-type extended drain region 3b serving as a drift region is formed at the bottom of the trench 5 between the first mesa region 33 and the third mesa region 35 so as to surround the bottom of the trench. ing. In the figure, n-type extended drain regions 3a and 3b indicate diffusion regions.

第２メサ領域３４の表面層には、高不純物濃度のｎ型第１ドレイン領域６が設けられている。第１メサ領域３３の表面層には、高不純物濃度のｎ型ソース領域７がトレンチ５に接して設けられている。また、第１メサ領域３３の表面層には、高不純物濃度のｐ型ソース領域８がｎ型ソース領域７に接して設けられている。これらｎ型およびｐ型のソース領域７，８とｎ型ウェル領域２ａおよびｎ型拡張ドレイン領域３ａ，３ｂの間には、ｐ型チャネル領域４ａがｎ型拡張ドレイン領域３ａ，３ｂに接して設けられている。なお、ｎ型ソース領域７とｐ型ソース領域８がトレンチ５の奥行き方向（図面に垂直な方向）に交互に並んで配置されていてもよい。また、ｎ型拡張ドレイン領域３ａ，３ｂは形成しなくてもよい場合もある。第３メサ領域３５の表面層には、ｐ型コレクタ領域４ｂが設けられている。   A high impurity concentration n-type first drain region 6 is provided in the surface layer of the second mesa region 34. A high impurity concentration n-type source region 7 is provided in contact with the trench 5 in the surface layer of the first mesa region 33. A high impurity concentration p-type source region 8 is provided in contact with the n-type source region 7 in the surface layer of the first mesa region 33. Between these n-type and p-type source regions 7, 8 and the n-type well region 2a and n-type extended drain regions 3a, 3b, a p-type channel region 4a is provided in contact with the n-type extended drain regions 3a, 3b. It has been. Note that the n-type source region 7 and the p-type source region 8 may be arranged alternately in the depth direction of the trench 5 (direction perpendicular to the drawing). The n-type extended drain regions 3a and 3b may not be formed. A p-type collector region 4 b is provided on the surface layer of the third mesa region 35.

各トレンチ５において、第１メサ領域３３に接する側の側壁には、ゲート酸化膜１３とゲート電極１１が設けられている。また、各トレンチ５において、第２メサ領域３４に接する側の側壁には、第１フィールドプレート酸化膜１４ａと第１フィールドプレート電極１２ａが設けられている。各トレンチ５において、第３メサ領域３５に接する側の側壁には、第２フィールドプレート酸化膜１４ｂと第２フィールドプレート電極１２ｂが設けられている。各トレンチ５の、ゲート電極１１と第１フィールドプレート電極１２ａの間、およびゲート電極１１と第２フィールドプレート電極１２ｂの間は、第１層間絶縁膜１５で埋められている。   In each trench 5, the gate oxide film 13 and the gate electrode 11 are provided on the side wall in contact with the first mesa region 33. In each trench 5, a first field plate oxide film 14 a and a first field plate electrode 12 a are provided on the side wall in contact with the second mesa region 34. In each trench 5, a second field plate oxide film 14 b and a second field plate electrode 12 b are provided on the side wall in contact with the third mesa region 35. Each trench 5 is filled with a first interlayer insulating film 15 between the gate electrode 11 and the first field plate electrode 12a and between the gate electrode 11 and the second field plate electrode 12b.

ｎ型ソース領域７、ｐ型ソース領域８、ｎ型第１ドレイン領域６およびｐ型コレクタ領域４ｂのそれぞれの一部を除いて、基板表面は第２層間絶縁膜１６で覆われている。ドレイン電極９ａは、バリアメタル２１ａで覆われたタングステンプラグ１９ａを介して、ｎ型第１ドレイン領域６に電気的に接続している。ソース電極１０は、バリアメタル２２で覆われたタングステンプラグ２０を介して、ｎ型ソース領域７およびｐ型ソース領域８に電気的に接続している。従って、活性領域３１に形成されたＴＬＰＭは、第２メサ領域３４の表面からドレイン電流を引き出し、第１メサ領域３３の表面からソース電流を引き出す構成となっている。   The substrate surface is covered with a second interlayer insulating film 16 except for a part of each of the n-type source region 7, the p-type source region 8, the n-type first drain region 6 and the p-type collector region 4b. The drain electrode 9a is electrically connected to the n-type first drain region 6 through a tungsten plug 19a covered with a barrier metal 21a. The source electrode 10 is electrically connected to the n-type source region 7 and the p-type source region 8 via a tungsten plug 20 covered with a barrier metal 22. Therefore, the TLPM formed in the active region 31 is configured to draw a drain current from the surface of the second mesa region 34 and draw a source current from the surface of the first mesa region 33.

また、コレクタ電極９ｂは、バリアメタル２１ｂで覆われたタングステンプラグ１９ｂを介して、ｐ型コレクタ領域４ｂに電気的に接続している。コレクタ電極９ｂとソース電極１０の間には、ｐ型コレクタ領域４ｂと、ｎ型ウェル領域２ａおよびｎ型拡張ドレイン領域３ｂと、ｐ型チャネル領域４ａと、ｎ型ソース領域７により、保護素子となるＰＮＰＮサイリスタ構造ができている。この保護素子は、第１メサ領域３３および第３メサ領域３５からの電流を引き出す構成となっている。これらドレイン電極９ａ、コレクタ電極９ｂ、第１フィールドプレート電極１２ａおよび第２フィールドプレート電極１２ｂは、配線により短絡されて同電位となる。   The collector electrode 9b is electrically connected to the p-type collector region 4b via a tungsten plug 19b covered with a barrier metal 21b. Between the collector electrode 9 b and the source electrode 10, the p-type collector region 4 b, the n-type well region 2 a and the n-type extended drain region 3 b, the p-type channel region 4 a, and the n-type source region 7 provide protection elements. A PNPN thyristor structure is formed. This protection element is configured to draw current from the first mesa region 33 and the third mesa region 35. The drain electrode 9a, the collector electrode 9b, the first field plate electrode 12a, and the second field plate electrode 12b are short-circuited by wiring and have the same potential.

ここで、第１メサ領域３３と第２メサ領域３４の間のトレンチ底面に設けられたｎ型拡張ドレイン領域３ａ（便宜上、第１拡張ドレイン領域３ａとする）の不純物濃度は、第１メサ領域３３と第３メサ領域３５の間のトレンチ底面に設けられたｎ型拡張ドレイン領域３ｂ（便宜上、第２拡張ドレイン領域３ｂとする）の不純物濃度に等しくてもよい。あるいは、第１拡張ドレイン領域３ａの不純物濃度が第２拡張ドレイン領域３ｂの不純物濃度よりも低くてもよいし、高くてもよい。ただし、第２拡張ドレイン領域３ｂが第１拡張ドレイン領域３ａよりも高不純物濃度であるのが望ましい。その理由は、保護素子領域３２の耐圧が活性領域３１の耐圧よりも低くなり、保護素子領域３２を活性領域３１よりも早くブレークダウンさせてラッチアップさせることができるので、保護素子として期待した性能が得られるからである。   Here, the impurity concentration of the n-type extended drain region 3a (referred to as the first extended drain region 3a for convenience) provided on the bottom of the trench between the first mesa region 33 and the second mesa region 34 is the first mesa region. It may be equal to the impurity concentration of the n-type extended drain region 3b (referred to as the second extended drain region 3b for the sake of convenience) provided on the bottom surface of the trench between 33 and the third mesa region 35. Alternatively, the impurity concentration of the first extended drain region 3a may be lower or higher than the impurity concentration of the second extended drain region 3b. However, it is desirable that the second extended drain region 3b has a higher impurity concentration than the first extended drain region 3a. The reason is that the breakdown voltage of the protection element region 32 is lower than the breakdown voltage of the active region 31, and the protection element region 32 can be broken down and latched up earlier than the active region 31. This is because

次に、図１に示す半導体装置の製造プロセスについて図２〜図５を参照しながら説明する。まず、ｐ型半導体基板１の表面領域にｎ型ウェル領域２ａを形成する。続いて、ｎ型ウェル領域２ａの表面領域にｐ型領域を形成する。続いて、酸化膜２３をマスクとしてトレンチ５を形成し、ｐ型領域を、活性領域３１のｐ型チャネル領域４ａと保護素子領域３２のｐ型コレクタ領域４ｂに分割する。そして、バッファ酸化膜３０を形成した後、各トレンチ５の底面に例えばリン（Ｐ３１）を垂直または斜めにイオン注入する（図２）。 Next, a manufacturing process of the semiconductor device shown in FIG. 1 will be described with reference to FIGS. First, an n-type well region 2 a is formed in the surface region of the p-type semiconductor substrate 1. Subsequently, a p-type region is formed in the surface region of the n-type well region 2a. Subsequently, the trench 5 is formed using the oxide film 23 as a mask, and the p-type region is divided into a p-type channel region 4 a in the active region 31 and a p-type collector region 4 b in the protection element region 32. Then, after the buffer oxide film 30 is formed, for example, phosphorus (P 31 ) is ion-implanted vertically or obliquely into the bottom surface of each trench 5 (FIG. 2).

ここで、ウェル領域２の導電型がｐ型ではなくｎ型であるのは、ウェル領域２がｎ型拡張ドレイン領域３ａ，３ｂとつながることによって第２メサ領域３４の表面からドレイン電流を引き出すことができるようにするためである。なお、トレンチ５を形成した後に、ｎ型ウェル領域２ａと、ｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂを形成してもよい。また、上述したように、ｐ型領域をトレンチ５で分割することにより、ｐ型チャネル領域４ａとｐ型コレクタ領域４ｂを同時に形成してもよいし、別々に形成してもよい。同時に形成する場合には、同一のマスクを用いてイオン注入を行うと、マスクの枚数を少なくでき、コストを低減することができるので、好ましい。   Here, the conductivity type of the well region 2 is not p-type but n-type because the drain current is drawn from the surface of the second mesa region 34 by connecting the well region 2 to the n-type extended drain regions 3a and 3b. This is to make it possible. Note that the n-type well region 2a, the p-type channel region 4a, and the p-type collector region 4b may be formed after the trench 5 is formed. Further, as described above, by dividing the p-type region by the trench 5, the p-type channel region 4a and the p-type collector region 4b may be formed simultaneously or separately. In the case of simultaneous formation, ion implantation is preferably performed using the same mask because the number of masks can be reduced and the cost can be reduced.

次いで、酸化膜２３を除去し、熱拡散を行って拡張ドレイン領域３ａ，３ｂを形成する。また、トレンチ５の内壁にゲート酸化膜１３と第１フィールドプレート酸化膜１４ａと第２フィールドプレート酸化膜１４ｂを形成し、さらにゲート電極１１と第１フィールドプレート電極１２ａと第２フィールドプレート電極１２ｂを形成する。続いて、基板表面に、ｎ型第１ドレイン領域６とｎ型ソース領域７を形成するためのレジストマスク２４を形成し、第１メサ領域３３のトレンチ脇の部分と第２メサ領域３４に同時に例えば砒素（Ａｓ７５）をイオン注入する（図３）。 Next, the oxide film 23 is removed and thermal diffusion is performed to form extended drain regions 3a and 3b. A gate oxide film 13, a first field plate oxide film 14a, and a second field plate oxide film 14b are formed on the inner wall of the trench 5, and a gate electrode 11, a first field plate electrode 12a, and a second field plate electrode 12b are formed. Form. Subsequently, a resist mask 24 for forming the n-type first drain region 6 and the n-type source region 7 is formed on the substrate surface, and the first mesa region 33 at the side of the trench and the second mesa region 34 are simultaneously formed. For example, arsenic (As 75 ) is ion-implanted (FIG. 3).

なお、ゲート酸化膜１３と第１フィールドプレート酸化膜１４ａと第２フィールドプレート酸化膜１４ｂを同時に形成してもよいし、別々に形成してもよい。また、ゲート電極１１と第１フィールドプレート電極１２ａと第２フィールドプレート電極１２ｂを同時に形成してもよいし、別々に形成してもよい。それらを同時に形成する場合には、上述したように、コストの点で、同一のマスクを用いて形成するのが好ましい。   Note that the gate oxide film 13, the first field plate oxide film 14a, and the second field plate oxide film 14b may be formed simultaneously or separately. Further, the gate electrode 11, the first field plate electrode 12a, and the second field plate electrode 12b may be formed simultaneously or separately. When forming them simultaneously, as described above, it is preferable to form them using the same mask in terms of cost.

レジストマスク２４を除去した後、基板表面に、ｐ型ソース領域８を形成するためのレジストマスク２５を形成し、例えばホウ素（Ｂ１１）をイオン注入する（図４）。なお、ホウ素のイオン注入（図４）を行った後に砒素のイオン注入（図３）を行ってもよい。レジストマスク２５を除去した後、熱拡散を行ってｎ型第１ドレイン領域６、ｎ型ソース領域７およびｐ型ソース領域８を形成する。さらに、絶縁膜を堆積し、トレンチ５の、ゲート電極１１と第１フィールドプレート電極１２ａの間、およびゲート電極１１と第２フィールドプレート電極１２ｂの間の部分をそれぞれ第１層間絶縁膜１５で埋めるとともに、基板表面に第２層間絶縁膜１６を堆積する。 After removing the resist mask 24, a resist mask 25 for forming the p-type source region 8 is formed on the substrate surface, and, for example, boron (B 11 ) is ion-implanted (FIG. 4). Arsenic ion implantation (FIG. 3) may be performed after boron ion implantation (FIG. 4). After removing the resist mask 25, thermal diffusion is performed to form the n-type first drain region 6, the n-type source region 7, and the p-type source region 8. Further, an insulating film is deposited, and portions of the trench 5 between the gate electrode 11 and the first field plate electrode 12a and between the gate electrode 11 and the second field plate electrode 12b are filled with the first interlayer insulating film 15, respectively. At the same time, a second interlayer insulating film 16 is deposited on the substrate surface.

その後、第２層間絶縁膜１６の表面を例えばＣＭＰ（化学機械研磨）などにより平坦化する。そして、第２層間絶縁膜１６の上に所望のパターンのレジストマスク２６を形成し、ドレイン用のタングステンプラグ１９ａとソース用のタングステンプラグ２０とコレクタ用のタングステンプラグ１９ｂを埋めるためのコンタクトホール２７を開口する（図５）。レジストマスク２６を除去し、バリアメタル２１ａ，２１ｂ，２２、タングステンプラグ１９ａ，１９ｂ，２０、およびドレイン電極９ａとコレクタ電極９ｂとソース電極１０となる配線を形成すると、図１に示す半導体装置が完成する。コンタクトホール２７を形成する際、また各電極９ａ，９ｂ，１０を形成する際には、上述したように、コストの点で、それぞれ同一のマスクを用いて形成するのが好ましい。   Thereafter, the surface of the second interlayer insulating film 16 is planarized by, for example, CMP (chemical mechanical polishing). Then, a resist mask 26 having a desired pattern is formed on the second interlayer insulating film 16, and contact holes 27 for filling the drain tungsten plug 19a, the source tungsten plug 20 and the collector tungsten plug 19b are formed. Open (FIG. 5). The resist mask 26 is removed, and barrier metals 21a, 21b, and 22, tungsten plugs 19a, 19b, and 20, and wirings that become the drain electrode 9a, the collector electrode 9b, and the source electrode 10 are formed. Thus, the semiconductor device shown in FIG. To do. When the contact hole 27 is formed and when the electrodes 9a, 9b, and 10 are formed, as described above, it is preferable to use the same mask for cost reasons.

実施の形態１によれば、保護素子領域３２にＰＮＰＮサイリスタ構造の保護素子が形成されるので、静電気でドレインが正電位になった場合に、活性領域３１においてドレイン電極９ａとソース電極１０の間で静電破壊が起こる前に、サイリスタがラッチアップし、静電気を逃がすことができる。従って、ＴＬＰＭとの集積に適した構成の保護素子を備えた半導体装置が得られる。また、同一のマスクを用いて保護素子の各部とＴＬＰＭの各部を同時に形成することができるので、ＴＬＰＭの製造プロセスでＴＬＰＭとともに作製できる保護素子を備えた半導体装置を製造することができる。   According to the first embodiment, since the protective element having the PNPN thyristor structure is formed in the protective element region 32, when the drain becomes positive potential due to static electricity, the active region 31 has a gap between the drain electrode 9a and the source electrode 10. Before electrostatic breakdown occurs, the thyristor latches up and can discharge static electricity. Therefore, a semiconductor device including a protection element having a configuration suitable for integration with TLPM can be obtained. In addition, since each part of the protection element and each part of the TLPM can be formed at the same time using the same mask, it is possible to manufacture a semiconductor device including a protection element that can be manufactured together with TLPM in the TLPM manufacturing process.

実施の形態２．
図６は、本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。図６に示すように、実施の形態２の半導体装置は、実施の形態１において、活性領域３１の最も外側に第２メサ領域３４を配置したものである。従って、実施の形態２では、ＴＬＰＭのソース側とドレイン側の配置が実施の形態１とは逆になっている。その他の構成は、実施の形態１と同じである。 Embodiment 2. FIG.
FIG. 6 is a sectional view showing the configuration of the semiconductor device according to the second embodiment of the present invention. As shown in FIG. 6, the semiconductor device of the second embodiment is obtained by disposing the second mesa region 34 on the outermost side of the active region 31 in the first embodiment. Therefore, in the second embodiment, the arrangement of the source side and the drain side of the TLPM is opposite to that in the first embodiment. Other configurations are the same as those of the first embodiment.

ただし、実施の形態１の説明において、第１拡張ドレイン領域３ａと第２拡張ドレイン領域３ｂの不純物濃度の関係については、第２メサ領域３４と第３メサ領域３５の間のトレンチ底面に設けられたｎ型拡張ドレイン領域３ｂを第２拡張ドレイン領域３ｂとする。また、実施の形態２の半導体装置の製造方法については、活性領域３１においてソース形成領域とドレイン形成領域の配置が実施例１とは逆になっているだけで、その他は実施の形態１と同じである。実施の形態２によれば、実施の形態１と同様の効果が得られる。   However, in the description of the first embodiment, the relationship between the impurity concentration of the first extended drain region 3a and the second extended drain region 3b is provided on the bottom surface of the trench between the second mesa region 34 and the third mesa region 35. The n-type extended drain region 3b is referred to as a second extended drain region 3b. In addition, in the method of manufacturing the semiconductor device according to the second embodiment, the arrangement of the source formation region and the drain formation region in the active region 31 is just opposite to that of the first embodiment, and the rest is the same as the first embodiment. It is. According to the second embodiment, the same effect as in the first embodiment can be obtained.

実施の形態３．
図７は、本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。図７に示すように、実施の形態３の半導体装置は、実施の形態１において、ｎ型第１ドレイン領域６と第１拡張ドレイン領域３ａの間にｎ型第２ドレイン領域１７ａを設けたものである。ｎ型第２ドレイン領域１７ａは、第１拡張ドレイン領域３ａよりも高不純物濃度であるのが望ましい。その理由は、ドレイン電流を引き出す部分の拡散抵抗を減らすことによって、全体のオン抵抗を低減させることができるからである。その他の構成は、実施の形態１と同じである。 Embodiment 3 FIG.
FIG. 7 is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment of the present invention. As shown in FIG. 7, in the semiconductor device of the third embodiment, an n-type second drain region 17a is provided between the n-type first drain region 6 and the first extended drain region 3a in the first embodiment. It is. The n-type second drain region 17a preferably has a higher impurity concentration than the first extended drain region 3a. The reason is that the overall on-resistance can be reduced by reducing the diffusion resistance of the portion from which the drain current is drawn. Other configurations are the same as those of the first embodiment.

また、実施の形態３の半導体装置の製造方法については、実施の形態１の製造方法に、マスク１枚でｎ型第２ドレイン領域１７ａを形成する工程を追加すればよい。例えば、ｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂを形成するためのイオン注入を行う際に、これらのｐ型領域４ａ，４ｂを形成するためのイオン注入を行う際のマスクとは別のマスクを用いてｎ型不純物をイオン注入し、同一の不純物拡散処理によってｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂとともにｎ型第２ドレイン領域１７ａを形成するようにしてもよい。実施の形態３によれば、実施の形態１と同様の効果が得られる。また、実施の形態１よりもオン抵抗の低減を図ることができる。   In addition, with respect to the manufacturing method of the semiconductor device of the third embodiment, the step of forming the n-type second drain region 17a with one mask may be added to the manufacturing method of the first embodiment. For example, when performing ion implantation for forming the p-type channel region 4a and the p-type collector region 4b, a mask different from the mask for performing ion implantation for forming the p-type regions 4a and 4b. The n-type impurity may be ion-implanted using n to form the n-type second drain region 17a together with the p-type channel region 4a and the p-type collector region 4b by the same impurity diffusion treatment. According to the third embodiment, the same effect as in the first embodiment can be obtained. In addition, the on-resistance can be reduced more than in the first embodiment.

実施の形態４．
図８は、本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。図８に示すように、実施の形態４の半導体装置は、実施の形態２において、ｎ型第１ドレイン領域６と第１拡張ドレイン領域３ａの間にｎ型第２ドレイン領域１７ａを設けたものである。実施の形態４においても、実施の形態３と同様の理由により、ｎ型第２ドレイン領域１７ａは、第１拡張ドレイン領域３ａよりも高不純物濃度であるのが望ましい。その他の構成は、実施の形態２と同じである。また、実施の形態４の半導体装置の製造方法については、実施の形態３で説明した通りである。実施の形態４によれば、実施の形態１と同様の効果が得られる。また、実施の形態２よりもオン抵抗の低減を図ることができる。 Embodiment 4 FIG.
FIG. 8 is a cross-sectional view showing the configuration of the semiconductor device according to the fourth embodiment of the present invention. As shown in FIG. 8, in the semiconductor device of the fourth embodiment, an n-type second drain region 17a is provided between the n-type first drain region 6 and the first extended drain region 3a in the second embodiment. It is. Also in the fourth embodiment, for the same reason as in the third embodiment, it is desirable that the n-type second drain region 17a has a higher impurity concentration than the first extended drain region 3a. Other configurations are the same as those of the second embodiment. The method for manufacturing the semiconductor device according to the fourth embodiment is as described in the third embodiment. According to the fourth embodiment, the same effect as in the first embodiment can be obtained. Further, the on-resistance can be reduced as compared with the second embodiment.

実施の形態５．
図９は、本発明の実施の形態５にかかる半導体装置の構成を示す断面図である。図９に示すように、実施の形態５の半導体装置は、実施の形態１において、ｎ型ウェル領域２ａの代わりにｐ型ウェル領域２ｂを設けたものである。この場合には、ｐ型コレクタ領域４ｂと第２拡張ドレイン領域３ｂの間に、ｎ型第３ドレイン領域１７ｂが第２拡張ドレイン領域３ｂにつながるように設けられているのが望ましい。その理由は、ｎ型第３ドレイン領域１７ｂによってｐ型コレクタ領域４ｂとｐ型ウェル領域２ｂを接合分離することによって、ｐ型コレクタ領域４ｂとｐ型ウェル領域２ｂの間のリーチスルーによる耐圧低下を防ぐことができるからである。また、第１拡散ドレイン領域３ａは、必ず形成し、ｎ型第１ドレイン領域とつながるように設けられているのが望ましい。その理由は、メサ領域３４でドレイン電流を引き出せるようにするためである。半導体基板１がｐ型の場合は、ｐ型ウェル領域２ｂを形成しなくてもよい場合がある。その他の構成は、実施の形態１と同じである。 Embodiment 5 FIG.
FIG. 9 is a cross-sectional view showing the configuration of the semiconductor device according to the fifth embodiment of the present invention. As shown in FIG. 9, the semiconductor device of the fifth embodiment is such that a p-type well region 2b is provided in place of the n-type well region 2a in the first embodiment. In this case, it is desirable that the n-type third drain region 17b is provided between the p-type collector region 4b and the second extended drain region 3b so as to be connected to the second extended drain region 3b. The reason is that the p-type collector region 4b and the p-type well region 2b are separated by the n-type third drain region 17b, thereby reducing the breakdown voltage due to reach-through between the p-type collector region 4b and the p-type well region 2b. This is because it can be prevented. The first diffusion drain region 3a is preferably formed and provided so as to be connected to the n-type first drain region. This is because the drain current can be drawn in the mesa region 34. When the semiconductor substrate 1 is p-type, the p-type well region 2b may not be formed. Other configurations are the same as those of the first embodiment.

また、実施の形態５の半導体装置を製造する際には、実施の形態１の製造方法において、まずｐ型半導体基板１の表面領域にｐ型ウェル領域２ｂを形成する。また、例えば、ｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂを形成するためのイオン注入を行う際に、これらのｐ型領域４ａ，４ｂを形成するためのイオン注入を行う際のマスクとは別のマスクを用いてｎ型不純物をイオン注入し、同一の不純物拡散処理によってｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂとともにｎ型第３ドレイン領域１７ｂを形成すればよい。実施の形態５によれば、実施の形態１と同様の効果が得られる。また、実施の形態１よりも大幅な高耐圧化を実現できるので、オン抵抗と耐圧のトレードオフ関係を改善することができる。   When manufacturing the semiconductor device of the fifth embodiment, the p-type well region 2 b is first formed in the surface region of the p-type semiconductor substrate 1 in the manufacturing method of the first embodiment. Further, for example, when performing ion implantation for forming the p-type channel region 4a and the p-type collector region 4b, it is different from the mask for performing ion implantation for forming these p-type regions 4a and 4b. The n-type impurity may be ion-implanted using this mask, and the n-type third drain region 17b may be formed together with the p-type channel region 4a and the p-type collector region 4b by the same impurity diffusion treatment. According to the fifth embodiment, the same effect as in the first embodiment can be obtained. In addition, since a significantly higher breakdown voltage than that in Embodiment 1 can be realized, the trade-off relationship between the on-resistance and the breakdown voltage can be improved.

実施の形態６．
図１０は、本発明の実施の形態６にかかる半導体装置の構成を示す断面図である。図１０に示すように、実施の形態６の半導体装置は、実施の形態２において、ｎ型ウェル領域２ａの代わりにｐ型ウェル領域２ｂを設けたものである。実施の形態６においても、実施の形態５と同様の理由により、ｎ型第３ドレイン領域１７ｂが設けられているのが望ましく、また、拡張ドレイン領域３ａ、３ｂは、必ず形成し、ｎ型第１ドレイン領域とつながるように設けられているのが望ましい。半導体基板１がｐ型の場合は、ｐ型ウェル領域２ｂを形成しなくてもよい場合がある。その他の構成は、実施の形態２と同じである。また、実施の形態６の半導体装置の製造方法については、実施の形態２および実施の形態５で説明した通りである。実施の形態６によれば、実施の形態２と同様の効果が得られる。また、実施の形態２よりも大幅な高耐圧化を実現できるので、オン抵抗と耐圧のトレードオフ関係を改善することができる。 Embodiment 6 FIG.
FIG. 10 is a cross-sectional view showing the configuration of the semiconductor device according to the sixth embodiment of the present invention. As shown in FIG. 10, the semiconductor device of the sixth embodiment is such that a p-type well region 2b is provided in place of the n-type well region 2a in the second embodiment. Also in the sixth embodiment, for the same reason as in the fifth embodiment, it is desirable that the n-type third drain region 17b is provided, and the extended drain regions 3a and 3b are always formed and the n-type third drain region 17b is formed. It is desirable to be provided so as to be connected to one drain region. When the semiconductor substrate 1 is p-type, the p-type well region 2b may not be formed. Other configurations are the same as those of the second embodiment. The method for manufacturing the semiconductor device according to the sixth embodiment is as described in the second and fifth embodiments. According to the sixth embodiment, the same effect as in the second embodiment can be obtained. In addition, since the breakdown voltage can be significantly increased as compared with the second embodiment, the trade-off relationship between on-resistance and breakdown voltage can be improved.

実施の形態７．
図１１は、本発明の実施の形態７にかかる半導体装置の構成を示す断面図である。図１１に示すように、実施の形態７の半導体装置は、実施の形態３において、ｎ型ウェル領域２ａの代わりにｐ型ウェル領域２ｂを設けたものである。実施の形態７においても、実施の形態５と同様の理由により、ｎ型第３ドレイン領域１７ｂが設けられているのが望ましい。また、拡張ドレイン領域３ａ、３ｂは、必ず形成し、ｎ型第２ドレイン領域とつながるように設けられているのが望ましい。半導体基板１がｐ型の場合は、ｐ型ウェル領域２ｂを形成しなくてもよい場合がある。その他の構成は、実施の形態３と同じである。また、実施の形態７の半導体装置の製造方法については、実施の形態３および実施の形態５で説明した通りである。 Embodiment 7 FIG.
FIG. 11 is a cross-sectional view showing the configuration of the semiconductor device according to the seventh embodiment of the present invention. As shown in FIG. 11, the semiconductor device of the seventh embodiment is such that a p-type well region 2b is provided in place of the n-type well region 2a in the third embodiment. In the seventh embodiment also, it is desirable that the n-type third drain region 17b is provided for the same reason as in the fifth embodiment. It is desirable that the extended drain regions 3a and 3b are always formed and connected to the n-type second drain region. When the semiconductor substrate 1 is p-type, the p-type well region 2b may not be formed. Other configurations are the same as those of the third embodiment. The method for manufacturing the semiconductor device according to the seventh embodiment is as described in the third and fifth embodiments.

なお、ｎ型第２ドレイン領域１７ａとｎ型第３ドレイン領域１７ｂを形成するにあたって、同一マスクを用いてｎ型不純物のイオン注入を行い、同一の不純物拡散処理により、ｎ型第２ドレイン領域１７ａとｎ型第３ドレイン領域１７ｂを同時に形成するようにしてもよい。実施の形態７によれば、実施の形態３と同様の効果が得られる。また、実施の形態３よりも大幅な高耐圧化を実現できるので、オン抵抗と耐圧のトレードオフ関係を改善することができる。   In forming the n-type second drain region 17a and the n-type third drain region 17b, n-type impurity ions are implanted using the same mask, and the n-type second drain region 17a is formed by the same impurity diffusion treatment. And the n-type third drain region 17b may be formed simultaneously. According to the seventh embodiment, the same effect as in the third embodiment can be obtained. In addition, since it is possible to achieve a significantly higher breakdown voltage than in the third embodiment, the trade-off relationship between on-resistance and breakdown voltage can be improved.

実施の形態８．
図１２は、本発明の実施の形態８にかかる半導体装置の構成を示す断面図である。図１２に示すように、実施の形態８の半導体装置は、実施の形態４において、ｎ型ウェル領域２ａの代わりにｐ型ウェル領域２ｂを設けたものである。実施の形態８においても、実施の形態５と同様の理由により、ｎ型第３ドレイン領域１７ｂが設けられているのが望ましい。また、拡張ドレイン領域３ａ、３ｂは、必ず形成し、ｎ型第２ドレイン領域とつながるように設けられているのが望ましい。半導体基板１がｐ型の場合は、ｐ型ウェル領域２ｂを形成しなくてもよい場合がある。その他の構成は、実施の形態４と同じである。また、実施の形態８の半導体装置の製造方法については、実施の形態４および実施の形態５で説明した通りである。 Embodiment 8 FIG.
FIG. 12 is a cross-sectional view showing the configuration of the semiconductor device according to the eighth embodiment of the present invention. As shown in FIG. 12, the semiconductor device of the eighth embodiment is such that a p-type well region 2b is provided in place of the n-type well region 2a in the fourth embodiment. In the eighth embodiment, it is desirable that the n-type third drain region 17b is provided for the same reason as in the fifth embodiment. It is desirable that the extended drain regions 3a and 3b are always formed and connected to the n-type second drain region. When the semiconductor substrate 1 is p-type, the p-type well region 2b may not be formed. Other configurations are the same as those in the fourth embodiment. The method for manufacturing the semiconductor device according to the eighth embodiment is as described in the fourth and fifth embodiments.

なお、実施の形態７において説明したように、ｎ型第２ドレイン領域１７ａとｎ型第３ドレイン領域１７ｂを同一のマスクを用い、同一の不純物拡散処理を行うことによって、同時に形成するようにしてもよい。実施の形態８によれば、実施の形態４と同様の効果が得られる。また、実施の形態４よりも大幅な高耐圧化を実現できるので、オン抵抗と耐圧のトレードオフ関係を改善することができる。   As described in the seventh embodiment, the n-type second drain region 17a and the n-type third drain region 17b are formed simultaneously by performing the same impurity diffusion treatment using the same mask. Also good. According to the eighth embodiment, the same effect as in the fourth embodiment can be obtained. In addition, since the breakdown voltage can be significantly increased as compared with the fourth embodiment, the trade-off relationship between the on-resistance and the breakdown voltage can be improved.

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、ｐ型半導体基板１に代えてｎ型の半導体基板を用いてもよい。また、活性領域３１において第１メサ領域３３と第２メサ領域３４が上記各実施の形態よりも多く設けられていてもよい。さらに、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としてもよい。さらに、第１フィールドプレート電極１２ａ，１２ｂおよび第２フィールドプレート電極１４ａ、１４ｂを備えない半導体装置においても同様の効果を奏することができる。   As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made. For example, an n-type semiconductor substrate may be used instead of the p-type semiconductor substrate 1. Further, the first mesa region 33 and the second mesa region 34 may be provided more in the active region 31 than in the above embodiments. Furthermore, in each embodiment, the first conductivity type is n-type and the second conductivity type is p-type. However, in the present invention, the first conductivity type may be p-type and the second conductivity type may be n-type. Further, the same effect can be obtained in a semiconductor device that does not include the first field plate electrodes 12a and 12b and the second field plate electrodes 14a and 14b.

以上のように、本発明にかかる半導体装置およびその製造方法は、高耐圧で大電流を制御する集積回路に適する低オン抵抗のパワーＭＯＳＦＥＴに有用であり、特に、スイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなどに集積されるパワーＭＯＳＦＥＴに適している。   As described above, the semiconductor device and the manufacturing method thereof according to the present invention are useful for a low on-resistance power MOSFET suitable for an integrated circuit that controls a large current with a high breakdown voltage, and in particular, an IC for a switching power supply, an automobile power system Suitable for power MOSFETs integrated in driving ICs, flat panel display driving ICs, and the like.

本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 1 of this invention. 図１に示す半導体装置の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor device shown in FIG. 図１に示す半導体装置の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor device shown in FIG. 図１に示す半導体装置の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor device shown in FIG. 図１に示す半導体装置の製造途中の構成を示す断面図である。It is sectional drawing which shows the structure in the middle of manufacture of the semiconductor device shown in FIG. 本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 2 of this invention. 本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 3 of this invention. 本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 4 of this invention. 本発明の実施の形態５にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 5 of this invention. 本発明の実施の形態６にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 6 of this invention. 本発明の実施の形態７にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 7 of this invention. 本発明の実施の形態８にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 8 of this invention. ＴＬＰＭの構成を示す断面図である。It is sectional drawing which shows the structure of TLPM.

符号の説明Explanation of symbols

１ 半導体基板
２ａ，２ｂ ウェル領域
３ａ，３ｂ 拡張ドレイン領域
４ａ チャネル領域
４ｂ コレクタ領域
５ トレンチ
６ 第１ドレイン領域
７ ソース領域
９ａ ドレイン電極
９ｂ コレクタ電極
１０ ソース電極
１１ ゲート電極
１２ａ 第１フィールドプレート電極
１２ｂ 第２フィールドプレート電極
１３ ゲート酸化膜
１４ａ 第１フィールドプレート酸化膜
１４ｂ 第２フィールドプレート酸化膜
１５，１６ 層間絶縁膜
１７ａ 第２ドレイン領域
１７ｂ 第３ドレイン領域
２７ コンタクトホール
３１ 活性領域
３２ 保護素子領域
３３ 第１メサ領域
３４ 第２メサ領域
３５ 第３メサ領域


DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2a, 2b Well area | region 3a, 3b Extended drain area | region 4a Channel area | region 4b Collector area | region 5 Trench 6 1st drain area | region 7 Source area | region 9a Drain electrode 9b Collector electrode 10 Source electrode 11 Gate electrode 12a 1st field plate electrode 12b 1st 2 field plate electrode 13 gate oxide film 14a first field plate oxide film 14b second field plate oxide film 15, 16 interlayer insulating film 17a second drain region 17b third drain region 27 contact hole 31 active region 32 protection element region 33 first 1 mesa area 34 2nd mesa area 35 3rd mesa area


Claims (19)

半導体基板上に設けられた第１導電型のウェル領域と、
前記ウェル領域を、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、
前記ゲート酸化膜に沿って設けられたゲート電極と、
前記第１メサ領域の表面に設けられた第１導電型のソース領域と、
前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、
前記第２メサ領域の表面に設けられた第１導電型の第１ドレイン領域と、
前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第１ドレイン領域に電気的に接続するドレイン電極と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする半導体装置。 A first conductivity type well region provided on a semiconductor substrate;
A trench that divides the well region into a first mesa region and a second mesa region that are alternately arranged in the active region, and a third mesa region that is arranged in a protective element region outside the active region;
A gate oxide film provided along a side wall of the trench that is in contact with the first mesa region;
A gate electrode provided along the gate oxide film;
A source region of a first conductivity type provided on a surface of the first mesa region;
A channel region of a second conductivity type provided between the source region and the extended drain region;
A first drain region of a first conductivity type provided on a surface of the second mesa region;
A second conductivity type collector region provided on the surface of the third mesa region;
A source electrode electrically connected to the source region;
A drain electrode electrically connected to the first drain region;
A collector electrode electrically connected to the collector region;
A semiconductor device comprising: 第１導電型の半導体基板と、
活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、
前記ゲート酸化膜に沿って設けられたゲート電極と、
前記第１メサ領域の表面に設けられた第１導電型のソース領域と、
前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、
前記第２メサ領域の表面に設けられた第１導電型の第１ドレイン領域と、
前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第１ドレイン領域に電気的に接続するドレイン電極と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする半導体装置。 A first conductivity type semiconductor substrate;
A first mesa region and a second mesa region that are alternately arranged in the active region, and a trench that is divided into a third mesa region that is arranged in a protective element region outside the active region;
A gate oxide film provided along a side wall of the trench that is in contact with the first mesa region;
A gate electrode provided along the gate oxide film;
A source region of a first conductivity type provided on a surface of the first mesa region;
A channel region of a second conductivity type provided between the source region and the extended drain region;
A first drain region of a first conductivity type provided on a surface of the second mesa region;
A second conductivity type collector region provided on the surface of the third mesa region;
A source electrode electrically connected to the source region;
A drain electrode electrically connected to the first drain region;
A collector electrode electrically connected to the collector region;
A semiconductor device comprising: 前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域を備えることを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, further comprising an extended drain region of a first conductivity type provided on a bottom surface of the trench. 前記第１ドレイン領域の下に、第１導電型の第２ドレイン領域をさらに備えることを特徴とする請求項１または２に記載の半導体装置。   3. The semiconductor device according to claim 1, further comprising a second drain region of a first conductivity type under the first drain region. 半導体基板上に設けられた第２導電型のウェル領域と、
前記ウェル領域を、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、
前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域と、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、
前記ゲート酸化膜に沿って設けられたゲート電極と、
前記第１メサ領域の表面に設けられた第１導電型のソース領域と、
前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、
前記第２メサ領域の表面に設けられ、前記拡張ドレイン領域と接触された第１導電型の第１ドレイン領域と、
前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第１ドレイン領域に電気的に接続するドレイン電極と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする半導体装置。 A second conductivity type well region provided on the semiconductor substrate;
A trench that divides the well region into a first mesa region and a second mesa region that are alternately arranged in the active region, and a third mesa region that is arranged in a protective element region outside the active region;
An extended drain region of a first conductivity type provided on the bottom surface of the trench;
A gate oxide film provided along a side wall of the trench that is in contact with the first mesa region;
A gate electrode provided along the gate oxide film;
A source region of a first conductivity type provided on a surface of the first mesa region;
A channel region of a second conductivity type provided between the source region and the extended drain region;
A first drain region of a first conductivity type provided on a surface of the second mesa region and in contact with the extended drain region;
A second conductivity type collector region provided on the surface of the third mesa region;
A source electrode electrically connected to the source region;
A drain electrode electrically connected to the first drain region;
A collector electrode electrically connected to the collector region;
A semiconductor device comprising: 第２導電型の半導体基板と、
活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、
前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域と、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、
前記ゲート酸化膜に沿って設けられたゲート電極と、
前記第１メサ領域の表面に設けられた第１導電型のソース領域と、
前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、
前記第２メサ領域の表面に設けられ、前記拡張ドレイン領域と接触された第１導電型の第１ドレイン領域と、
前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第１ドレイン領域に電気的に接続するドレイン電極と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする半導体装置。 A second conductivity type semiconductor substrate;
A first mesa region and a second mesa region that are alternately arranged in the active region, and a trench that is divided into a third mesa region that is arranged in a protective element region outside the active region;
An extended drain region of a first conductivity type provided on the bottom surface of the trench;
A gate oxide film provided along a side wall of the trench that is in contact with the first mesa region;
A gate electrode provided along the gate oxide film;
A source region of a first conductivity type provided on a surface of the first mesa region;
A channel region of a second conductivity type provided between the source region and the extended drain region;
A first drain region of a first conductivity type provided on a surface of the second mesa region and in contact with the extended drain region;
A second conductivity type collector region provided on the surface of the third mesa region;
A source electrode electrically connected to the source region;
A drain electrode electrically connected to the first drain region;
A collector electrode electrically connected to the collector region;
A semiconductor device comprising: 前記第１ドレイン領域の下に第１導電型第２ドレイン領域をさらに備え、前記拡張ドレイン領域は前記第２ドレイン領域と接触されたことを特徴とする請求項５または６に記載の半導体装置。   The semiconductor device according to claim 5, further comprising a first conductivity type second drain region under the first drain region, wherein the extended drain region is in contact with the second drain region. 前記コレクタ領域と前記拡張ドレイン領域の間に、第１導電型の第３ドレイン領域をさらに備えることを特徴とする請求項３〜７のいずれか一つに記載の半導体装置。   The semiconductor device according to claim 3, further comprising a third drain region of a first conductivity type between the collector region and the extended drain region. 前記トレンチの側壁のうち、前記第２メサ領域に接する側壁に沿って設けられた第１フィールド酸化膜と、
前記第１フィールド酸化膜に沿って設けられた第１フィールドプレート電極と、
前記トレンチの側壁のうち、前記第３メサ領域に接する側壁に沿って設けられた第２フィールド酸化膜と、
前記第２フィールド酸化膜に沿って設けられた第２フィールドプレート電極と、
を備えることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。 A first field oxide film provided along a side wall of the trench that is in contact with the second mesa region;
A first field plate electrode provided along the first field oxide film;
A second field oxide film provided along a side wall of the trench that is in contact with the third mesa region;
A second field plate electrode provided along the second field oxide film;
The semiconductor device according to claim 1, further comprising: 前記活性領域の最外周に前記第１メサ領域が配置されていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。   The semiconductor device according to claim 1, wherein the first mesa region is disposed on an outermost periphery of the active region. 前記活性領域の最外周に前記第２メサ領域が配置されていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。   The semiconductor device according to claim 1, wherein the second mesa region is disposed on an outermost periphery of the active region. 半導体基板の表面層にウェル領域を形成する工程と、
前記ウェル領域の表面層に第２導電型のチャネル領域を形成する工程と、
前記ウェル領域にトレンチを形成して、前記ウェル領域を、活性領域において交互に配置される第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置される第３メサ領域に分割する工程と、
前記ウェル領域内で前記トレンチの底面に第１導電型の拡張ドレイン領域を形成する工程と、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿ってゲート酸化膜を形成し、前記第２メサ領域に接する側壁に沿って第１フィールド酸化膜を形成し、前記第３メサ領域に接する側壁に沿って第２フィールド酸化膜を形成する工程と、
前記ゲート酸化膜に沿ってゲート電極を形成し、前記第１フィールド酸化膜に沿って第１フィールドプレート電極を形成し、前記第２フィールド酸化膜に沿って第２フィールドプレート電極を形成する工程と、
前記第１メサ領域にあるチャネル領域の表面層に第１導電型のソース領域を形成し、前記第２メサ領域の表面層に第１導電型の第１ドレイン領域を形成する工程と、
前記第３メサ領域の表面層に第２導電型のコレクタ領域を形成する工程と、
前記トレンチの内部、並びに前記第１メサ領域、前記第２メサ領域および前記第３メサ領域の上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを開口する工程と、
前記コンタクトホールを介して、前記ソース領域に電気的に接続するソース電極を形成し、前記第１ドレイン領域に電気的に接続するドレイン電極を形成し、前記コレクタ領域に電気的に接続するコレクタ電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a well region in a surface layer of a semiconductor substrate;
Forming a second conductivity type channel region in a surface layer of the well region;
A trench is formed in the well region, and the well region is arranged in a first mesa region and a second mesa region alternately arranged in the active region, and in a third mesa arranged in the protective element region outside the active region. Dividing into regions,
Forming an extended drain region of a first conductivity type at the bottom of the trench in the well region;
A gate oxide film is formed along a side wall of the trench that is in contact with the first mesa region, a first field oxide film is formed along a side wall of the trench that is in contact with the second mesa region, and the third mesa region is formed. Forming a second field oxide film along the side wall in contact with
Forming a gate electrode along the gate oxide film, forming a first field plate electrode along the first field oxide film, and forming a second field plate electrode along the second field oxide film; ,
Forming a first conductivity type source region in the surface layer of the channel region in the first mesa region, and forming a first conductivity type first drain region in the surface layer of the second mesa region;
Forming a second conductivity type collector region in a surface layer of the third mesa region;
Forming an interlayer insulating film in the trench and on the first mesa region, the second mesa region, and the third mesa region, and opening a contact hole in the interlayer insulating film;
A collector electrode electrically connected to the source region is formed through the contact hole, a drain electrode electrically connected to the first drain region is formed, and a collector electrode electrically connected to the collector region is formed. Forming a step;
A method for manufacturing a semiconductor device, comprising: 半導体基板の表面層にウェル領域を形成する工程と、
前記ウェル領域の、活性領域の表面層に第２導電型のチャネル領域を形成し、前記活性領域の外側の保護素子領域の表面層に第２導電型のコレクタ領域を形成する工程と、
前記ウェル領域にトレンチを形成して、前記ウェル領域を、前記活性領域において交互に配置される第１メサ領域および第２メサ領域、並びに前記保護素子領域に配置される第３メサ領域に分割する工程と、
前記ウェル領域内で前記トレンチの底面に第１導電型の拡張ドレイン領域を形成する工程と、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿ってゲート酸化膜を形成し、前記第２メサ領域に接する側壁に沿って第１フィールド酸化膜を形成し、前記第３メサ領域に接する側壁に沿って第２フィールド酸化膜を形成する工程と、
前記ゲート酸化膜に沿ってゲート電極を形成し、前記第１フィールド酸化膜に沿って第１フィールドプレート電極を形成し、前記第２フィールド酸化膜に沿って第２フィールドプレート電極を形成する工程と、
前記第１メサ領域にあるチャネル領域の表面層に第１導電型のソース領域を形成し、前記第２メサ領域の表面層に第１導電型の第１ドレイン領域を形成する工程と、
前記トレンチの内部、並びに前記第１メサ領域、前記第２メサ領域および前記第３メサ領域の上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを開口する工程と、
前記コンタクトホールを介して、前記ソース領域に電気的に接続するソース電極を形成し、前記第１ドレイン領域に電気的に接続するドレイン電極を形成し、前記コレクタ領域に電気的に接続するコレクタ電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a well region in a surface layer of a semiconductor substrate;
Forming a second conductivity type channel region in a surface layer of the active region of the well region, and forming a second conductivity type collector region in a surface layer of the protection element region outside the active region;
A trench is formed in the well region, and the well region is divided into a first mesa region and a second mesa region that are alternately arranged in the active region, and a third mesa region that is arranged in the protection element region. Process,
Forming an extended drain region of a first conductivity type at the bottom of the trench in the well region;
A gate oxide film is formed along a side wall of the trench that is in contact with the first mesa region, a first field oxide film is formed along a side wall of the trench that is in contact with the second mesa region, and the third mesa region is formed. Forming a second field oxide film along the side wall in contact with
Forming a gate electrode along the gate oxide film, forming a first field plate electrode along the first field oxide film, and forming a second field plate electrode along the second field oxide film; ,
Forming a first conductivity type source region in the surface layer of the channel region in the first mesa region, and forming a first conductivity type first drain region in the surface layer of the second mesa region;
Forming an interlayer insulating film in the trench and on the first mesa region, the second mesa region, and the third mesa region, and opening a contact hole in the interlayer insulating film;
A collector electrode electrically connected to the source region is formed through the contact hole, a drain electrode electrically connected to the first drain region is formed, and a collector electrode electrically connected to the collector region is formed. Forming a step;
A method for manufacturing a semiconductor device, comprising: 前記チャネル領域と前記コレクタ領域を、同一マスクを用いてイオン注入を行うことにより同時に形成することを特徴とする請求項１３に記載の半導体装置の製造方法。   14. The method of manufacturing a semiconductor device according to claim 13, wherein the channel region and the collector region are simultaneously formed by performing ion implantation using the same mask. 前記チャネル領域を形成する際に、前記ウェル領域の、前記活性領域の表面層に選択的に第１導電型の第２ドレイン領域を形成し、前記第１ドレイン領域を形成する際に、前記第２ドレイン領域の表面層に前記第１ドレイン領域を形成することを特徴とする請求項１２〜１４のいずれか一つに記載の半導体装置の製造方法。   When forming the channel region, a second drain region of the first conductivity type is selectively formed in a surface layer of the active region of the well region, and when forming the first drain region, the first drain region is formed. 15. The method for manufacturing a semiconductor device according to claim 12, wherein the first drain region is formed in a surface layer of the two drain regions. 前記チャネル領域を形成する際に、前記ウェル領域の、前記保護素子領域の表面層に選択的に第１導電型の第３ドレイン領域を形成し、前記コレクタ領域を形成する際に、前記第３ドレイン領域の表面層に前記コレクタ領域を形成することを特徴とする請求項１２〜１５のいずれか一つに記載の半導体装置の製造方法。   When the channel region is formed, a third drain region of the first conductivity type is selectively formed in the surface layer of the protection element region of the well region, and the third region is formed when the collector region is formed. The method for manufacturing a semiconductor device according to claim 12, wherein the collector region is formed in a surface layer of the drain region. 前記第２ドレイン領域と前記第３ドレイン領域を、同一マスクを用いてイオン注入を行うことにより同時に形成することを特徴とする請求項１６に記載の半導体装置の製造方法。   17. The method of manufacturing a semiconductor device according to claim 16, wherein the second drain region and the third drain region are simultaneously formed by performing ion implantation using the same mask. 前記ゲート酸化膜と前記第１フィールドプレート酸化膜と前記第２フィールドプレート酸化膜を同時に形成することを特徴とする請求項１２〜１７のいずれか一つに記載の半導体装置の製造方法。   18. The method of manufacturing a semiconductor device according to claim 12, wherein the gate oxide film, the first field plate oxide film, and the second field plate oxide film are formed simultaneously. 前記ゲート電極と前記第１フィールドプレート電極と前記第２フィールドプレート電極を同時に形成することを特徴とする請求項１２〜１８のいずれか一つに記載の半導体装置の製造方法。

19. The method of manufacturing a semiconductor device according to claim 12, wherein the gate electrode, the first field plate electrode, and the second field plate electrode are formed simultaneously.

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