JP2007312373A - 半導体装置の製造方法およびこれを用いた半導体装置 - Google Patents

Abstract

【課題】高精度のエッチング制御を必要とすることなく、パターン精度の高い電極を形成する。
【解決手段】突出構造部に絶縁膜と導電性膜を成膜して、突出構造部の高さより薄くレジストを塗布することにより突出構造部の頂点を露出され、レジストの露光と現像により導電性膜のマスクパターンが形成され、パターンした導電性膜と露出した頂点のエッチングを同一の工程で行い、絶縁膜を除去することによってギャップの形成と突出構造部の開放とを同時に実施しうるようにし、高精度で信頼性の高いＭＥＭＳデバイスの中空構造を提供する。
【選択図】図１

Description

本発明は、半導体装置の製造方法およびこれを用いた半導体装置に係り、ＭＥＭＳ(Micro Electro Mechanical Systems) 技術を用いて作製するマイクロデバイス、およびその製造方法に関し、特に電極とギャップを有するＲＦ−ＭＥＭＳ共振器、およびＲＦ−ＭＥＭＳフィルタの突出構造部の形成に関する。

現在のＭＥＭＳデバイスにおいて、微小構造体にギャップを挟んで電極を形成する構造体は、容量結合を有するセンサー、アクチュエータ、スイッチ、共振器、フィルタなど、幅広いデバイス分野で応用されている。このようなデバイスの中で１つの突出構造部に、２つ以上の電極配置を行う場合、基板に対して電極が平面に配置される平行電極構造と、基板に対して垂直な面あるいは傾斜した面に電極を配置する側面電極構造の２種類に大きく分類される。又、２つの突出構造部の製造方法は異なり、平行電極構造の場合、最低でも２回の成膜工程を必要とするが、側面電極構造では１回の成膜工程で多数の電極を同時形成することが可能となるため、製造方法も簡易であるという利点を有する。

しかし、側面電極構造の場合、１回の工程で成膜した導電性膜（電極膜）を、２つにパターン分離し、電極を形成する製造方法が必要となる。例えば、橋口・原が提案した電子銃の製造方法では、エッチバック工程により導電性膜をパターン分離し、２つの電極の形成を実現した(特許文献１)。この方法では、傾斜面を有する構造の上に堆積された導電性膜を覆うレジストの上部をエッチングし、このレジストをマスクとして、導電性膜の所望の領域を、上部からエッチングすることにより、上端部で導電性膜を分離することができる。この場合、他端部など他の領域をパターニングするには、必要な部分だけエッチングする必要がある。このためには、エッチングする領域以外の領域をマスクで保護する必要がある。

そこで、表面全体にレジストを塗布してレジストエッチバックを行い、エッチングすべき部分をレジストから露呈せしめた後に、その領域の電極膜をエッチングして電極を形成する方法を用いている。この製造方法を図６に示す。

この方法では、図６（ａ）に示すように、シリコンの異方性エッチングを用いて（１１１）面で囲まれた断面三角形のパターンを形成し、このシリコン基板１００の表面を熱酸化し、酸化シリコン膜からなる絶縁膜１０１を成膜する。
そして、図６（ｂ）に示すように、その上層にタングステン膜などの金属膜１０２をさらに堆積する。その後、シリコン基板１００の断面三角形の凸部の高さより、膜厚が厚くなるようにレジストＲ１を塗布する(図６（ｃ）)。
そして図６（ｄ）に示すように、このレジストＲ１を上からエッチバックし、酸化シリコン膜からなる絶縁膜１０２で被覆されたシリコン基板１００の突出部を露呈せしめる。

この状態で、このレジストＲ１をマスクとして、金属膜１０２を図６（ｅ）に示すように、エッチングすることにより、突出部上の金属膜１０２は第１回目のエッチングにより上端部で分離され、電極が分離して形成される。

そしてさらに、図６（ｆ）に示すように、その後のフォトリソグラフィで電極マスクのパターニングを行い、レジストパターンＲ２を形成し、図６（ｇ）に示すように第２回目の金属膜のエッチングにより、他端部が規定され、電極が形成される。最後に、図６（ｈ）に示すように、絶縁膜１０１を局所的に除去して、電子銃放出部の先端を露出することにより、側面電極パターンを備えたＭＯＳデバイス構造部が完成する。
特開平６-３１００２９号公報

しかしながら、これら従来の電極を形成する製造方法でレジストなどの犠牲層をエッチバックする工程は、高精度のエッチング制御技術が必要となり、十分なパターン精度を得ることができないという問題があった。例えば傾斜を有する突出構造部に、頂点を露出して犠牲層マスクを形成するのは極めて困難である。レジストエッチバック法では、エッチングレートの制御で頂点のパターニングを行うため、精密な時間管理や、装置にエッチングのエンドポイント検出機能などの特殊な機能が搭載されていることが必要となる。

又、従来のエッチバック工程を利用した製造方法では、最低でも頂点と電極とをパターニングする２回のエッチング工程を必要とするため、製造工程が増加し、コストの高騰にもつながることになる。
本発明は、前記実情に鑑みてなされたもので、精密な時間管理や特殊な装置を用いることなく、高精度で信頼性の高いパターン形成を実現することを目的とする。

上記課題を解決するため、本発明は、半導体基板表面に突出構造部を形成する工程と、前記突出構造部を含む前記半導体基板の表面に薄膜を成膜する工程と、前記薄膜の形成された表面に、前記突出構造部の前記薄膜の少なくとも頂部が露呈するように、レジストを塗布する工程と、レジストから露呈せしめられた前記突出構造部の頂部の前記薄膜をエッチングすることにより、前記薄膜をパターン分離する工程と、前記レジストを除去する工程とを含む。
この構成によれば、レジストの塗布厚（高さ）を調整するのみで突出構造部の頂部を露呈することができ、容易に形成可能である。

すなわち、本発明は、ギャップを挟んで傾斜面に電極を形成するＭＥＭＳデバイスなどの半導体装置の製造方法において、従来用いていたようなエッチバックの終点を高精度に検出する必要があるエッチバック工程を必要とせず、同時に突出構造部の頂点と電極とのマスクパターンを形成することを可能とし、簡易な工程で高精度の電極を形成できることにより、低コストの製造方法を実現することができる。

すなわち、本発明の方法は、半導体基板表面に傾斜面をもつ突出構造部を形成する工程と、前記突出構造部の表面に絶縁膜を成膜する工程と、前記絶縁膜の上面に導電性膜を成膜する工程と、前記導電性膜の形成された表面に前記突出構造部の少なくとも頂部が露呈するように、レジストを塗布する工程と、レジストから露呈せしめられた前記突出構造部の頂部の導電性膜をエッチングすることにより、前記導電性膜を電気的に分離する工程と、前記レジストを除去する工程とを含む。
この構成により、凹凸のある表面にレジストを塗布し、凸部の一部を露呈した状態で、エッチングすることにより、導電性膜を分離しているため、凸部の底部が一致していれば導電性膜の高さは一致することになる。

また本発明は、上記半導体装置の製造方法において、前記分離する工程は、フォトリソグラフィにより上記レジストをパターニングする工程と、上記パターニング工程で、レジストから露出せしめられた領域および前記突出構造部の頂部の導電性膜をエッチングする工程とを含む。
この構成により、導電性膜の効率よいパターニングが一時に実現可能となる。

また本発明は、上記半導体装置の製造方法において、前記半導体基板は表面に単結晶シリコン層を有するＳＯＩ基板であり、前記突出構造部を形成する工程は、異方性エッチングにより、（１１１）面を傾斜面として残すように形成する工程を含む。
この構成によれば、（１１１）面のエッチング速度が遅くなるような異方性エッチングを用いることにより、（１１１）面におけるエッチング選択性を利用して、再現性よく高効率のパターニングを行うことが可能となる。

また本発明は、上記半導体装置の製造方法において、前記突出構造部の形成に先立ち、埋め込み絶縁膜（ＢＯＸ層）を形成する工程を含み、前記導電性膜をエッチングする工程後、前記レジストを除去する工程と、前記電極および前記突出構造部の間の絶縁膜と前記突出構造部の下部に形成された前記埋め込み絶縁膜とを除去する工程を含む。
この構成により、埋め込み絶縁膜を除去することによって、極めて効率よく中空構造を実現することが可能となる。

また本発明は、上記半導体装置の製造方法において、前記埋め込み絶縁膜を形成する工程は、前記半導体基板の裏面から深溝を掘る工程と、前記電極と前記突出構造部の間に位置する前記絶縁膜である第１の絶縁膜と前記突出構造部の下部に成膜された絶縁膜であると第２の絶縁膜を除去する工程を含む。
この構成により、第１および第２の絶縁膜を除去することによって、極めて効率よく中空構造を実現することが可能となる。また前記第１及び第２の絶縁膜を同一材料で形成することにより、これら第１及び第２の絶縁膜を同時にエッチングすることができる。また前記第１及び第２の絶縁膜は同一材料でなくても、同一のエッチング条件でエッチングできる材料であればよい。

また本発明は、上記半導体装置の製造方法において、前記突出構造部の形成に先立ち、前記突出構造部形成領域の下層で段差を有して高くなるように形成された埋め込み絶縁膜（ＢＯＸ層）を形成する工程を含む。
この構成により、突出構造部頂点を突出させるためのレジストを厚くすることが可能となり、均一性、選択性を改善することが可能となる。

また本発明は、上記半導体装置の製造方法において、前記突出構造部を形成する工程は、前記突出構造部の頂面に、凹部を形成する工程を含む。
この構成によれば、凹部にレジストを充填することで不連続部を形成することができ、パターン分離が可能となる。

また本発明は、上記半導体装置の製造方法において、前記突出構造部を形成する工程は、前記突出構造部の頂面が平坦となるように形成する工程を含む。
この構成によれば、平坦部間でパターン分離された構造を制御性よく形成することができる。

また本発明は、上記半導体装置の製造方法において、前記絶縁膜を形成する工程が、前記半導体基板の酸化により酸化膜を形成する工程であるものを含む。
この構成により、効率よく高精度の膜厚を有する酸化膜を形成することが可能となる。

また本発明は、上記半導体装置の製造方法において、前記絶縁膜を形成する工程は、ＲＣＡやＳＰＭ洗浄により、前記半導体基板表面を化学反応させて膜厚数nmの酸化膜を形成する工程である。
この構成により、洗浄工程で得られた酸化膜を絶縁膜として用いることにより、容易に効率よく薄い酸化膜を形成することが可能となる。ＲＣＡとは、ＲＣＡ社によって開発さ
れた洗浄技術であり、パーティクル除去を目的としたアンモニア水と過酸化水素水からなるＳＣ−１洗浄（Standard Clean １）と金属不純物除去を目的とした塩酸と過酸化水
素水とからなるＳＣ−２洗浄（Standard Clean ２）とを組み合わせた洗浄技術である
。ＳＰＭ洗浄は有機物除去を目的とし、濃硫酸に過酸化水素水を添加し１００℃以上の高温で処理を行う洗浄技術である。

また本発明は、上記半導体装置の製造方法において、機械的振動可能に形成された振動子と、前記振動子に対して所定の間隔を隔てて配設された電極とを有し、電気機械変換を可能にする電気機械共振器であって、前記振動子が、前記突出構造部で構成されたＭＥＭＳ共振器を構成する。
この構成により、微細で信頼性の高い梁状の振動子を形成することが可能となる。

また本発明は、上記半導体装置の製造方法において、前記振動子は、断面三角形を有するものを含む。
この構成により、たとえば（１１１）面を１辺とする断面三角形を用いることにより、高精度のパターン形成が容易に再現性よく可能となる。

また本発明は、上記半導体装置の製造方法において、前記電極が段差を有して形成されものを含む。

また本発明は、上記半導体装置の製造方法において、前記振動子は、断面が四角形を有する。

また本発明は、上記半導体装置の製造方法において、前記振動子は、上面部に１つ以上の溝を設けて構成されたものを含む。
この構成により、上面が平坦でギャップ（分離領域）を形成しにくい場合には所定幅の溝を形成し、この溝にレジストを充填することにより、効率よく上部のギャップを形成することが可能となる。

すなわち、本発明の製造方法は、ある傾斜をもつ突出構造部に絶縁膜を成膜する工程と、前記絶縁膜の上に導電性膜を堆積する工程と、前記導電性膜に突出構造部の高さより薄くなるようにレジストを供給し、前記レジストのスピンコートにより突出構造部の頂点を露出する工程と、前記レジストの露光と現像により前記導電性膜のマスクをパターニングする工程と、前記パターニングした導電性膜と露出した頂点のエッチングを行う工程と、前記絶縁膜を除去する工程とを有することを特徴とするギャップを有した突出構造部に電極を形成する製造方法である。
この構成により、スピンコートによる膜厚の再現性を利用し、高度の寸法精度を持つギャップの形成が可能となり、高精度で信頼性の高いギャップ形成が可能となる。

本発明の方法によれば、制御が困難であるレジストのエッチバック工程を不要とし、従来では不可能だった頂点と電極との形成を、同時に１回のエッチング工程で完成させるＭＥＭＳデバイスを作製することができる。これによって簡易で精度良く、頂点と多数の電極との形成を可能とする製造方法が実現し、ギャップを介して電極を形成するさまざまなＭＥＭＳデバイスに応用が可能となる。

以下、本発明の実施の形態について、図面を参照しながら説明する。
(実施の形態１)
図１は、本発明の実施の形態１における製造方法およびそれによって形成されるＭＥＭ
Ｓデバイスの断面図である。
本発明のマイクロ突出構造部への電極形成方法は、主にＭＥＭＳ共振器の作製に適用可能である。本実施の形態の電極形成方法では、まず図１（ａ）に示すように、ＳＯＩ基板の単結晶シリコン層を異方性エッチングすることにより、三角断面梁１を形成し、その表面に熱酸化により、薄い絶縁膜１０を成膜する。ＳＯＩ基板を用いた場合、ＢＯＸ層２が酸化膜で形成されているため、この絶縁膜１０としては、同じ材料である酸化シリコン膜を用いるのが望ましい。この絶縁膜１０がＭＥＭＳ共振器の狭ギャップを形成するもので、数十ｎｍ〜数百ｎｍの膜厚を必要とし、高精度の膜厚制御が可能なＬＰＣＶＤ酸化膜や熱酸化膜を用いるのが望ましい。

このように、共振器の構造は、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液を利用した結晶異方性エッチングにより、三角断面梁１を形成することによって得られる。この時、例えばシリコン層の厚さが１．５μｍのＳＯＩ基板を使用して異方性エッチングを実施することにより、シリコンが(１１１)側面に沿ってエッチングされ、三角断面梁がシリコン表面に対して５４．７°の角度を保ってエッチングされる。これにより、梁の幅（２．１μｍ）は、製造する基板のシリコン層の厚さで決定されるため、精度良く梁型振動子を形成することが可能となる。

このようにして三角断面梁からなる梁型振動子の形成後、ギャップを形成する酸化膜を成膜する。このギャップ幅は共振器のＲＦ特性につながるため、ここで用いられる酸化膜は均一で、しかも薄い膜であることが望ましい。例えば熱酸化膜を犠牲層に用いる場合、酸化炉で三角断面梁の側面に５０ｎｍの酸化膜を成長させる。その後、ＬＰＣＶＤ法により、電極膜となるドーピングされたポリシリコン（導電性膜）を堆積する。

なお、本発明の製造方法では更なる狭ギャップの実現に向けて、図１（ｂ）の工程前に必要とする基板洗浄（ＲＣＡ，ＳＰＭ等）の処理工程により、三角断面梁１のシリコン表面が化学的反応により形成される数ｎｍの酸化膜を、前記絶縁膜１０として用いるようにしてもよい。

次に、三角断面梁の頂点を露出する工程と電極のマスクパターンを形成する工程をフォトリソグラフィ工程で実施するが、その詳細を以下に記載する。
レジストとしては商品名Ｓｈｉｐｌｅｙ１８０５（登録商標）のポジ型レジストを使用し、スピンコータで回転数４０００ｒｐｍ、時間３０秒のコーティングを実施する。その後、９０℃のホットプレートで約２分間のべーキングを行うことで、レジストが基板全体に平坦な表面をもつように、均一な厚さ（４１０ｎｍ）を保持してコーティングされる。三角断面梁の高さはＳＯＩ基板のシリコン層の厚さ（１５００ｎｍ）で決定されるため、ばらつきは少なく、これによって梁の頂点（１０９０ｎｍ）を精度良く露出することが可能となる。

すなわち、まず図１（ｂ）に示すように導電性膜１１を、ＣＶＤ法などを用いて均一に成膜し、図１（ｃ）に示すように、レジスト１２を成膜する。導電性膜１１としてはポリシリコンを使用するのが望ましい。図１（ｃ）はレジスト１２を前記導電性膜の上に塗布し、スピンコートした状態を示す。ここで導電性膜１１の頂面が露呈している。すなわち、レジストの塗布厚が三角断面梁１の高さよりも薄くなるように、スピナーの回転数およびレジストの粘度を決定し、スピンコートしてレジスト１２の膜厚を決定する。この場合、露出する領域にも依存するが、主にレジスト１２の膜厚を三角断面梁１の高さの１／３から１／４の膜厚にすると、スピンコート後に頂点１３が露出する。この後は通常の導電性膜１１のフォトリソ工程に戻り、レジストの露光と現像後を行い、電極マスクのパターニングを行う。
そして図１（ｄ）に示すように、フォトリソグラフィを実施し、導電性膜１１をパター
ニングする。

このようにして、スピンコートによる頂点の露出後、フォトマスクを用い、レジストを露光し、その後にレジストの現像を行うことにより、電極パターン形成用のマスクパターンが形成される。この工程後の状態を図２（ａ）および（ｂ）にＳＥＭ写真で示す。図２（ａ）および（ｂ）はそれぞれ長さ２０μｍ、幅２μｍの三角断面梁の全体図と拡大図を表わし、この写真から梁の頂点が精度良く露出され、しかも所望の電極パターン形成用のマスクパターンが形成されたことが確認できる。

次に、図１（ｅ）に示すように、突出した頂点１３とパターニングされた導電性膜１１を１回のエッチング工程で同時にパターニングする。ここで、エッチング工程は、主に導電性膜１１となるポリシリコン膜の、絶縁膜１０となる酸化膜に対する選択性の良好なエッチング条件を用いることが必要であるため、ここではＳＦ_６ガスを利用したドライエッチングなどが、この製造方法に適している。

このように、露出された頂点と電極をＲＩＥ装置でドライエッチングを行い、エッチングした後は基板からレジストを完全に除去する。

次に、図１（ｆ）に示すように、支持部となる部分を残して、絶縁膜１０とＢＯＸ層２を除去して三角断面梁１を開放し、狭ギャップを有する電極が突出構造部の側面に配置された空中突出構造部が完成する。

最後の工程では、ギャップの形成と三角断面梁の基板から開放とが、必要であるため、フッ酸などを利用して電極と梁の間の酸化膜と梁の下層部に存在する酸化膜を除去し、梁型共振器を作製させる。製作後の共振器を図３に示す。

図３は、長さ２０μｍ、幅２μｍの三角断面梁の両側に電極を付加した共振器の構造を有する。電極と梁の間は、５０ｎｍの狭ギャップが形成されており、シリコン梁の頂点は完全に露出されていることが、この写真から確認される。

これにより、従来のエッチバック工程を利用した電極の形成方法と比べて、少ない工程数で電極のパターンを高精度に作製することが可能となる。

(実施の形態２)
図４は、本発明の実施の形態２における製造方法およびそれによって形成されるＭＥＭＳデバイスの断面図である。本発明の製造方法は、エッチバック工程を不要とすることを特徴とするが、ＢＯＸ層に溝１７を掘り、段差を設けるとともに、突出構造部で構成される三角断面梁１５の高さが１μｍ以下であるため、所望の部分の頂点を露出するためには、後の工程で塗布するレジスト１９を極めて薄い薄膜に形成する必要がある。レジスト１９の厚さを三角断面梁１９の高さの約１／４にすると、２５０ｎｍ以下の薄膜で塗布することになり、この厚さではレジスト１９の均一性やエッチングする電極との選択性が取れなくなってしまうことが考えられる。

そこで、本発明の方法では、ＢＯＸ層に溝１７を掘り、段差を設けるようにしたことを特徴とする。これによってナノ突出構造部１５の頂点を突出させるためのレジスト１９を厚くすることが可能となり、均一性、選択性を改善することが可能となる他、特殊な薄膜レジストを利用する必要がなくなる。

本発明の電極を形成するナノ突出構造部の製造方法は、主にＭＥＭＳ共振器の作製に応用する。まず、図４（ａ）に示すＢＯＸ層２、シリコン支持基板３、裏側の保護膜４を堆
積したＳＯＩ基板１００の表面の単結晶シリコン層を、異方性エッチングによりパターニングし、幅が１μｍ以下の三角断面梁１５となるように形成し、表面熱酸化によりその上に絶縁膜（酸化シリコン膜）１６を成膜する。

次に、図４（ｂ）に示すように、このまま絶縁膜１６をマスクとして、ＢＯＸ層２をエッチングして溝１７を形成する。深さは後の工程のレジストの厚さによって調整を行うが、数百ｎｍ〜数μｍの範囲でエッチングをする。図４（ｂ）に示すように溝１７を形成した後、図４（ｃ）に示すように、導電性膜１８をＢＯＸ層２と突出構造部で構成された三角断面梁１５との上に成膜する。

そして、図４（ｄ）に示すように、レジスト１９を塗布し、頂点と電極とのマスクをパターニングする。まず、導電性膜１８の上にレジスト１９を塗布するが、厚さは溝１７の深さ以上であって、突出構造部で構成された三角断面梁１５の高さ以下となるように設定する。ここでは溝１７を形成している分、レジストの膜厚を大きくすることができる。このように、レジスト塗布後に突出構造部で構成された三角断面梁１５の頂点が突き出した状態で、電極のアライメント、露光、現像を行い、電極マスクのパターンを形成する。

次に、図４（ｅ）で表わす頂点２０の導電性膜および周辺２１の導電性膜のパターンの形成をするが、ここで１回のエッチング工程により両方のエッチングを完成させることを特徴とする。最後に、図４（ｆ）ではＢＯＸ層２と絶縁膜１６を除去し、ＢＯＸ層の開放部２２とギャップ２３の形成を行い、ＭＥＭＳ共振器の中空構造を完成する。

(実施の形態３)
図５は、本発明の実施の形態３における製造方法およびそれによって形成されるＭＥＭＳデバイスの断面図である。
本発明の電極を形成する製造方法は、断面四角形の突出構造部５１のうちの頂上に１つ以上の小さな溝２８を設けることによって頂面にレジストが流れる場所を確保し、突出構造部５１の上面部を完全に露出させるようにしたことを特徴とするものである。

本実施の形態では、まず、図５（ａ）で示す単結晶シリコン基板２５に、１μｍ以上の酸化膜２６を成膜する。次に図５（ｂ）では、可動構造を形成するためのアモルファスシリコン層からなるデバイス形成層２７を成膜し、図５（ｃ）で、デバイス形成層２７をパターニングして、四角突出構造部５０、５１を形成する。

次に、図５（ｄ）に示すようにフォトリソグラフィにより、デバイス形成層に２回目のパターニングをしてレジストパターンを形成し、レジストパターンをマスクとして、エッチングを行って、四角突出構造部５１に溝２８を形成する。この方法において、この溝２８の役目としては、例えば四角突出構造部５１のように、突出構造部の上面が、平行面での面の幅が数μｍ以上ある場合、レジストを塗布して頂点を出す工程を行うと、突出構造部５１の上面にレジストが残ってしまい、所望の上面部を露出できなくなるのを防止するためである。

これに対して、本発明の実施の形態では、溝２８を形成した後、図５（ｅ）に示すように表面を熱酸化し、薄い絶縁膜２９を成膜して、薄い絶縁膜２９の上に導電性膜３０を堆積する(図５（ｆ）)。

そしてさらに、図５（ｇ）に示すように、デバイス形成層の３回目のパターニングをしてマスクを形成するが、ここでもレジスト３１の厚さをデバイス形成層の高さよりも薄くなるようにして基板に塗布する。この時に四角突出構造部５１の上面に付着したレジストが図５（ｄ）で形成した溝２８に滞留するため、四角突出構造部５０，５１の上面部３２
が所望の領域の部分でのみ突出せしめられる。

図５（ｈ）に示すように、露出せしめられた導電性膜のエッチングを行うが、この場合、四角突出構造部５０、５１の上面部を１回の工程で同時にエッチングを行う。エッチング後は溝２８にパターン分離された電極３３が形成される。

次に、図５（ｉ）では、シリコン基板２５の裏側面からエッチングをして、深溝３４を形成する。その後、図５（ｊ）で示す突出構造部開放（構造部開放のための空隙の形成）を行う。
ここで例えばウェットエッチングを行うことで、基板２５の両面からエッチングを行うことができるため、酸化膜２６と絶縁膜２９とを同時に除去することが可能になる。又、この工程で絶縁膜２９を除去すると、溝２８に形成された電極３３が開放されるため、突出構造部５１の溝２８の間には電極が残留しないようになる。エッチング後はギャップ３５の形成と構造部開放のための溝３６とが完了し、電極を有する四角突出構造部５０、５１の中空構造が作製される。

なお以上の実施の形態では、導電性膜のパターン分離について説明したが、導電性膜のみならず、絶縁膜や他の機能膜などの薄膜のパターン分離にも適用可能である。

本発明にかかる電極を形成する製造方法は、制御が困難であるレジストエッチバック工程を不要とし、簡易で精度良く凸部頂点の分離と電極の形成を同時に行うことのできる方法であり、特にＭＥＭＳ分野のＭＥＭＳ共振器等として有用である。

本発明の実施の形態１におけるＭＥＭＳ共振器の製造工程を示す断面説明図 本発明の実施の形態１におけるＭＥＭＳ共振器の三角断面梁を示す図 本発明の実施の形態１におけるＭＥＭＳ共振器を示す図 本発明の実施の形態２におけるナノサイズのＭＥＭＳ共振器の製造工程を示す断面説明図 本発明の実施の形態３におけるＭＥＭＳデバイスの製造工程を示す断面説明図 従来のエッチバック工程で作製された電子銃の製造工程を示す断面説明図

符号の説明

１ 三角断面梁
２ ＢＯＸ層
３ 支持基板
４ 保護膜
１０、１６、２９ 絶縁膜
１１、１８、３０ 導電性膜
１２，１９、３１ レジスト
１５ 三角断面梁（単結晶シリコン層）
１３、２０ 頂点
１７ ＢＯＸ層の溝
２１ 電極パターン
２２、３６ 突出構造部の解放（部）
２３、３５ ギャップ
２５ シリコン基板
２６ 酸化膜
２７ デバイス形成層
２８ 溝
３２ 露出された上面部
３３ 溝に形成される電極
３４ 深溝

Claims (16)

1. 半導体基板表面に突出構造部を形成する工程と、
   前記突出構造部を含む前記半導体基板の表面に薄膜を成膜する工程と、
   前記薄膜の形成された表面に、前記突出構造部の前記薄膜の少なくとも頂部が露呈するように、レジストを塗布する工程と、
   レジストから露呈せしめられた前記突出構造部の頂部の前記薄膜をエッチングすることにより、前記薄膜をパターン分離する工程と、
   前記レジストを除去する工程とを含む半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法であって、
   前記半導体基板表面に傾斜面をもつ突出構造部を形成する工程と、
   前記突出構造部の表面に絶縁膜を成膜する工程と、
   前記絶縁膜の上面を覆うように導電性膜を成膜する工程と、
   前記導電性膜の形成された表面に前記突出構造部の前記導電性膜の少なくとも頂部が露呈するように、レジストを塗布する工程と、
   前記レジストから露呈せしめられた前記突出構造部の頂部の導電性膜をエッチングすることにより、前記導電性膜を電気的に分離する工程と、
   前記レジストを除去する工程とを含む半導体装置の製造方法。
3. 請求項２に記載の半導体装置の製造方法であって、
   前記分離する工程は、
   フォトリソグラフィにより上記レジストをパターニングする工程と、
   前記導電性膜のうち、前記パターニングする工程で上記レジストから露出された領域および前記突出構造部の頂部の導電性膜をエッチングする工程とを含む半導体装置の製造方法。
4. 請求項２または３に記載の半導体装置の製造方法であって、
   前記半導体基板は表面に単結晶シリコン層を有するＳＯＩ基板であり、
   前記突出構造部を形成する工程は、異方性エッチングにより、（１１１）面を傾斜面として残すように形成する工程を含む半導体装置の製造方法。
5. 請求項２乃至４のいずれかに記載の半導体装置の製造方法であって、
   前記突出構造部の形成に先立ち、埋め込み絶縁膜（ＢＯＸ層）を形成する工程を含み、
   前記レジストを除去する工程後、
   前記導電性膜および前記突出構造部の間の絶縁膜と前記突出構造部の下部に形成された前記埋め込み絶縁膜とを除去する工程を含む半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法であって、
   前記突出構造部の形成に先立ち、前記突出構造部形成領域の下層で段差を有して高くなるように形成された埋め込み絶縁膜（ＢＯＸ層）を形成する工程を含む、
   半導体装置の製造方法。
7. 請求項５に記載の半導体装置の製造方法であって、
   前記突出構造部を形成する工程は、前記突出構造部の頂面に、凹部を形成する工程を含む半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法であって、
   前記突出構造部を形成する工程は、前記突出構造部の頂面が平坦となるように形成する
   工程を含む半導体装置の製造方法。
9. 請求項５乃至８のいずれかに記載の半導体装置の製造方法であって
   前記埋め込み絶縁膜を形成する工程は、
   前記半導体基板の裏面から深溝を掘る工程と、
   前記導電性膜と前記突出構造部の間に位置する前記絶縁膜である第１の絶縁膜と前記突出構造部の下部に成膜された絶縁膜である第２の絶縁膜とを除去する工程を含む半導体装置の製造方法。
10. 請求項２乃至９のいずれかに記載の半導体装置の製造方法であって、
    前記絶縁膜を形成する工程は、前記半導体基板の酸化により酸化膜を形成する工程である半導体装置の製造方法。
11. 請求項１０に記載の半導体装置の製造方法であって、
    前記絶縁膜を形成する工程は、基板洗浄により、前記半導体基板表面を化学反応させることにより膜厚数ｎｍの酸化膜を形成する工程である半導体装置の製造方法。
12. 前記請求項２乃至１１のいずれかに記載の半導体装置の製造方法を用いて形成され、
    機械的振動可能に形成された振動子と、前記振動子に対して所定の間隔を隔てて配設された電極とを有し、
    前記振動子が、前記突出構造部で構成されたＭＥＭＳ共振器を構成する半導体装置。
13. 請求項１２に記載の半導体装置であって、
    前記振動子は、断面が三角形を有する半導体装置。
14. 請求項１２に記載の半導体装置であって、
    前記電極が段差を有して形成された半導体装置。
15. 請求項１２に記載の半導体装置であって、
    前記振動子は、断面が四角形を有する半導体装置。
16. 請求項９に記載の半導体装置であって、
    前記振動子が、上面部に１つ以上の溝を具備した半導体装置。