JP2007303986A - 直流試験装置 - Google Patents
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Abstract
【課題】待機時の無駄な電力消費を低減することができる直流試験装置を提供すること。
【解決手段】直流試験装置は、電流印加電圧測定時にDUTに対して電流を供給する電力増幅回路130を有している。この電力増幅回路130は、電流印加時に、入力電圧に対応した出力電流を生成するトランジスタ18、20、抵抗54、56と、これらのトランジスタ18、20等に流れる待機電流を、電流印加時よりもそれ以外のときに少なく設定する可変抵抗回路40とを備えている。
【選択図】図2
【解決手段】直流試験装置は、電流印加電圧測定時にDUTに対して電流を供給する電力増幅回路130を有している。この電力増幅回路130は、電流印加時に、入力電圧に対応した出力電流を生成するトランジスタ18、20、抵抗54、56と、これらのトランジスタ18、20等に流れる待機電流を、電流印加時よりもそれ以外のときに少なく設定する可変抵抗回路40とを備えている。
【選択図】図2
Description
本発明は、DUT(被測定デバイスとしての電子デバイス)に対して電圧印加電流測定および電流印加電圧測定を行う直流試験装置に関する。
従来から、半導体デバイス等のDUTに対して行われる試験として、所定の直流電圧を印加してそのときに流れる直流電流を測定する電圧印加電流測定試験や、所定の直流電流を供給してそのときに現れる直流電圧を測定する電流印加電圧測定試験が知られている(例えば、特許文献1参照。)。直流試験装置は、これらの試験を行うものであり、半導体試験装置の一部の機能として備わっている場合が多い。
特開2005−315729号公報(第3−6頁、図1−3)
ところで、特許文献1に開示された直流試験装置では、電流や電圧を印加しない待機状態においても電流生成部に待機電流を流しておく必要があり、無駄な電力を消費するという問題があった。また、DUTのピン数や同時測定可能なDUTの数に応じて複数の電流生成部が備わっており、それぞれの電流生成部における電力の消費が多くなれば、それらの発熱に伴う装置全体の温度上昇を抑える冷却機構の規模も大きくなるため、各電流生成部における発熱自体を低減することが望まれる。
本発明は、このような点に鑑みて創作されたものであり、その目的は、待機時の無駄な電力消費を低減することができる直流試験装置を提供することにある。
上述した課題を解決するために、本発明の直流試験装置は、電子デバイスに対する電流印加電圧測定時に電子デバイスに対して電流を供給する電力増幅回路を有しており、電力増幅回路は、電流印加時に、入力電圧に対応した出力電流を生成する出力電流生成手段と、出力電流生成手段に流れる待機電流を、電流印加時よりもそれ以外のときに少なく設定する待機電流切替手段とを備えている。これにより、電流印加用に備わった電力増幅回路の待機電流を電流印加時以外のときに少なくすることが可能になり、電力増幅回路における電力消費の低減やこれに伴う冷却機構の規模縮小が可能となる。
また、電流印加時以外のときに設定される待機電流は、安定的な動作が保証可能な最小値よりも多いことが望ましい。これにより、電流印加動作に移行した際に動作が不安定になることを防止することができる。
また、上述した電力増幅回路は、カレントミラー回路によって形成される入力段回路を備え、待機電流切替手段は、カレントミラー回路に含まれて正負の電源ライン間で流れる電流を可変する可変抵抗回路であることが望ましい。あるいは、上述した待機電流切替手段は、出力電流生成手段に含まれて正負の電源ライン間で流れる電流を可変する可変抵抗回路であることが望ましい。また、上述した電力増幅回路が接続される正負の電源ラインのそれぞれに印加される電源電圧を生成する電源回路をさらに備え、待機電流切替手段は、電源回路から電源ラインに印加される電源電圧を可変する手段であることが望ましい。特に、上述した電源回路は複数の電圧値を有する電源電圧を生成可能であり、待機電流切替手段は、複数の電圧値を有する電源電圧の中からいずれかを選択するスイッチであることが望ましい。これにより、出力段(出力電流生成手段)に流れる待機電流を、電流印加時以外に確実に少なくすることができる。
以下、本発明を適用した一実施形態の直流試験装置について、図面を参照しながら詳細に説明する。図1は、一実施形態の直流試験装置の全体構成を示す図である。図1に示すように、本実施形態の直流試験装置100は、抵抗110、112、114、差動増幅回路120、140、電力増幅回路130、スイッチ150、152を備えている。この直流試験装置100は、DUT300のいずれかのピンに接続されており、このピンに対して直流電圧あるいは直流電流を印加(供給)する。また、この直流試験装置100には、電圧値Vinが変更可能な直流電源200と、アナログ電圧をデジタルデータ(電圧データ)に変換するアナログ−デジタル変換器(ADC)210とが接続されている。直流電源200は、例えば、デジタル−アナログ変換器によって構成されており、図示しない制御装置(例えば、直流試験装置を備える半導体試験装置において試験動作の全体を制御するテスタプロセッサ)から入力されたデータに対応するアナログ電圧がこのデジタル−アナログ変換器から出力される。
差動増幅回路120は、反転入力端子に抵抗110を介して直流電源200が接続されており、非反転入力端子は接地されている。この差動増幅回路120の出力端子は、電力増幅回路130の入力端子に接続されている。電力増幅回路130の出力端子は、抵抗114を介してDUT300の電圧/電流の印加対象となるピンに接続されている。また、差動増幅回路140は、抵抗114の両端電圧を増幅する。
一方のスイッチ150は、接点cと接点a、bとの接続状態を切り替える。スイッチ150の接点cと接点aとが接続された状態では、抵抗110の一方端が抵抗112を介してDUT300に接続される。また、スイッチ150の接点cと接点bとが接続された状態では、抵抗110の一方端が抵抗112を介して差動増幅回路140の出力端子に接続される。
同様に、他方のスイッチ152は、接点cと接点a、bとの接続状態を切り替える。スイッチ152の接点cと接点aとが接続された状態では、差動増幅回路140の出力端子がアナログ−デジタル変換器210に接続される。また、スイッチ152の接点cと接点bとが接続された状態では、抵抗114とDUT300との接続点がアナログ−デジタル変換器210に接続される。
電圧印加電流測定試験を行う場合には、2つのスイッチ150、152の接続状態がともに接点a側に切り替えられる。すなわち、直流電源200が2つの抵抗110、112を介してDUT300に接続されるとともに、差動増幅回路140の出力端子がアナログ−デジタル変換器210に接続される。抵抗110の抵抗値をRi、抵抗112の抵抗値をRf、DUT300に印加される直流試験装置100の出力電圧をVoとすると、これらの間には以下の関係式が成り立つ。
Vo=−(Rf/Ri)×Vin …(1)
このとき、直流試験装置100からDUT300に供給される電流Ioは、抵抗114の抵抗値をRm、差動増幅回路140のゲインをG3、差動増幅回路140の出力電圧をVadとすると、以下のようになる。
このとき、直流試験装置100からDUT300に供給される電流Ioは、抵抗114の抵抗値をRm、差動増幅回路140のゲインをG3、差動増幅回路140の出力電圧をVadとすると、以下のようになる。
Io=Vad/(G3×Rm) …(2)
このようにして電圧Voを印加したピンに流れる電流Ioの測定が行われる。
このようにして電圧Voを印加したピンに流れる電流Ioの測定が行われる。
また、電流印加電圧測定試験を行う場合には、2つのスイッチ150、152の接続状態がともに接点b側に切り替えられる。すなわち、差動増幅回路140の出力端子が抵抗112の一方端に接続されるとともに、直流試験装置100とDUT300との接続点がアナログ−デジタル変換器210に接続される。このような接続状態においては、直流試験装置100からDUT300に供給される電流Ioは、以下の関係式で表すことができる。
Io=−(Rf/Ri)×Vin×(1/G3)×(1/Rm) …(3)
このとき、DUT300に印加される電圧Voは、アナログ−デジタル変換器210に直接印加されており、この電圧Voが電圧データに変換されて測定される。
このとき、DUT300に印加される電圧Voは、アナログ−デジタル変換器210に直接印加されており、この電圧Voが電圧データに変換されて測定される。
図2は、電力増幅回路130の詳細構成を示す図である。図2に示すように、電力増幅回路130は、トランジスタ10、12、14、16、18、20、抵抗30、32、34、36、50、52、54、56、可変抵抗回路40、ダイオード60、62を含んで構成されている。トランジスタ18、20、抵抗54、56が出力電流生成手段に対応する。可変抵抗回路40が待機電流切替回路に対応する。トランジスタ18、20、抵抗54、56以外の構成が入力段回路に対応する。
トランジスタ10、12とトランジスタ14、16のそれぞれによってカレントミラー回路が形成されている。トランジスタ10、14等のベース・エミッタ間電圧をVBE、ダイオード60、62の順方向電圧をVF とすると、抵抗34、トランジスタ14、可変抵抗回路40、トランジスタ10、抵抗30からなる直列回路に流れる電流I1は、
I1=(Vcc−Vee−2×VBE)/(2×R1+RX) …(4)
となる。ここで、Vccは正側の電源ラインに印加される電源電圧を、Veeは負側の電源ラインに印加される電源電圧を、R1は抵抗30、32、34、36の抵抗値を、RXは可変抵抗回路40の抵抗値をそれぞれ示している。
I1=(Vcc−Vee−2×VBE)/(2×R1+RX) …(4)
となる。ここで、Vccは正側の電源ラインに印加される電源電圧を、Veeは負側の電源ラインに印加される電源電圧を、R1は抵抗30、32、34、36の抵抗値を、RXは可変抵抗回路40の抵抗値をそれぞれ示している。
いま、入力電圧Va=0とすると、ダイオード60と抵抗50との接続点に現れる電圧V1は、
V1=I1×R2 …(5)
となる。VBE=VF と仮定すると、
V2=V1 …(6)
となる。ここで、V2はトランジスタ20と抵抗54との接続点に現れる電圧を示している。図2に示す電力増幅回路130は、回路構成がプッシュプルになっていることから、
V2=Id×R3 …(7)
となる。ここで、Idはトランジスタ20、抵抗54、56、トランジスタ18からなる直列回路に流れる電流(待機電流)を、R3は抵抗54、56の抵抗値をそれぞれ示している。
V1=I1×R2 …(5)
となる。VBE=VF と仮定すると、
V2=V1 …(6)
となる。ここで、V2はトランジスタ20と抵抗54との接続点に現れる電圧を示している。図2に示す電力増幅回路130は、回路構成がプッシュプルになっていることから、
V2=Id×R3 …(7)
となる。ここで、Idはトランジスタ20、抵抗54、56、トランジスタ18からなる直列回路に流れる電流(待機電流)を、R3は抵抗54、56の抵抗値をそれぞれ示している。
(4)式から(7)式を用いてIdを求めると、
Id=((Vcc−Vee−2×VBE)/(2×R1+RX))×R2/R3…(8)
ここで、RX>>R1とすると、
Id=((Vcc−Vee−2×VBE)/RX))×R2/R3 …(9)
となる。(9)式によると、Idは、正負の電源電圧Vcc、Veeと、トランジスタ20等のベース・エミッタ間電圧VBEと、可変抵抗回路40の抵抗値RXと、抵抗50、52と抵抗54、56の抵抗比R2/R3とにより決定されることがわかる。
Id=((Vcc−Vee−2×VBE)/(2×R1+RX))×R2/R3…(8)
ここで、RX>>R1とすると、
Id=((Vcc−Vee−2×VBE)/RX))×R2/R3 …(9)
となる。(9)式によると、Idは、正負の電源電圧Vcc、Veeと、トランジスタ20等のベース・エミッタ間電圧VBEと、可変抵抗回路40の抵抗値RXと、抵抗50、52と抵抗54、56の抵抗比R2/R3とにより決定されることがわかる。
ところで、電力増幅回路130を設計する際に、以下の(1)および(2)が要求される。
(1)高速応答性
(2)負荷安定性
高速安定性については、トランジスタのスイッチングひずみ特性が良好であることが望まれ、トランジスタの活性領域動作が必須となってくる。また、負荷安定性については、接続される負荷に影響されない安定性、すなわち出力インピーダンスが一定であることが望まれる。
(1)高速応答性
(2)負荷安定性
高速安定性については、トランジスタのスイッチングひずみ特性が良好であることが望まれ、トランジスタの活性領域動作が必須となってくる。また、負荷安定性については、接続される負荷に影響されない安定性、すなわち出力インピーダンスが一定であることが望まれる。
以上の理由により、出力電流Ioが0(A)から最大値の間で変化するときに、トランジスタの動作点が大きく変化しないことが設計目標となる。このような観点から従来は、Idを出力電流Ioの20%程度に設定していた。
これに対し、本実施形態の電力増幅回路130では、電流印加時の動作状態においては同じようにIdの値を設定するとともに、電流印加時以外(電圧印加時またはDUT300が接続されておらず電流印加も電圧印加も行っていないとき)においてはこのIdを減少させている。
上述したように、(9)式からわかるように、Idは、正負の電源電圧Vcc、Veeと、トランジスタ20等のベース・エミッタ間電圧VBEと、可変抵抗回路40の抵抗値RXと、抵抗50、52と抵抗54、56の抵抗比R2/R3とにより決定される。本実施形態の電流増幅回路130では、可変抵抗回路40を用いることによりその抵抗値RXが変更可能になっており、電流印加時以外においてこの抵抗値RXを大きくすることにより、Idを下げている。
図3は、可変抵抗回路40の具体例を示す図である。図3に示す可変抵抗回路40は、2つの抵抗42、44とスイッチ46とを備えている。スイッチ46をオフすると抵抗42のみによって可変抵抗回路40が形成され、スイッチ46をオンすると抵抗42と抵抗44との並列回路によって可変抵抗回路40が形成される。
電流印加時にはスイッチ46がオンされる。このとき、抵抗42、44による並列回路が形成されるため、可変抵抗回路40の抵抗値が低くなる。抵抗42の抵抗値をRY、抵抗44の抵抗値をRX’とすると、スイッチ46をオンしたときの可変抵抗回路40の抵抗値RXは、
RX=RX’×RY/(RX’+RY) …(10)
となる。いま、抵抗値RX’<<RYとすると、可変抵抗回路40の抵抗値RXは一方の抵抗44の抵抗値RX’とほぼ等しくなる。
RX=RX’×RY/(RX’+RY) …(10)
となる。いま、抵抗値RX’<<RYとすると、可変抵抗回路40の抵抗値RXは一方の抵抗44の抵抗値RX’とほぼ等しくなる。
また、電流印加時以外にはスイッチ46がオフされる。このとき、抵抗42のみによって可変抵抗回路40が形成される。すなわち、可変抵抗回路40の抵抗値RXは他方の抵抗42の抵抗値RYと等しくなる。
このように、電流印加時にはスイッチ46がオンされて可変抵抗回路40の抵抗値RXが一方の抵抗44の低い抵抗値RX’とほぼ等しくなるように設定されるため、電流印加時に必要な電流Idを生成することが可能になる。一方、電流印加時以外にはスイッチ46がオフされて可変抵抗回路40の抵抗値RXが他方の抵抗42の高い抵抗値RY(>>RX’)と等しくなるように設定されるため、電流Idを低減することが可能となる。これにより、電力増幅回路130による無駄な電力消費を低減することができる。また、これに伴う冷却機構の規模縮小が可能となる。
ところで、他方の抵抗42は、Idがトランジスタ18、20の安定的な動作を保証することができる最小値以上となる範囲でその抵抗値RYが決められる。これにより、電流印加動作に移行した際に動作が不安定になることを防止することができる。
図4は、可変抵抗回路40の変形例を示す図である。図4に示す可変抵抗回路40では、抵抗42と抵抗44のいずれか一方をスイッチ47を切り替えることにより選択するようになっている。電流印加時にはスイッチ47が接点e側に切り替えられ、抵抗値RX’を有する抵抗44のみが選択される。これにより、可変抵抗回路40の抵抗値RXが小さくなる。一方、電流印加時以外にはスイッチ47が接点d側に切り替えられ、抵抗値RYを有する抵抗42のみが選択される。これにより、可変抵抗回路40の抵抗値RXが大きくなる。
ところで、上述したように、(9)式で示される電流Idは、正負の電源電圧Vcc、Veeと、トランジスタ20等のベース・エミッタ間電圧VBEと、可変抵抗回路40の抵抗値RXと、抵抗50、52と抵抗54、56の抵抗比R2/R3とにより決定される。したがって、可変抵抗回路40の抵抗値RXを可変する以外に、抵抗比R2/R3を可変したり、正負の電源電圧Vcc、Veeを可変することより、電流Idの値を変更することができる。
図5は、電流印加時以外に電流Idを低減する電力増幅回路の変形例を示す図である。図5に示す電力増幅回路130Aは、図2に示した電力増幅回路130に対して、可変抵抗回路40を固定の抵抗値RX’を有する抵抗41に置き換えるとともに、抵抗50、52を抵抗値が変更可能な可変抵抗回路51、53に置き換えた構成を有している。可変抵抗回路51、53は、(9)式における抵抗比R2/R3を可変するためのものである。可変抵抗回路51、53を用いることにより、その抵抗値R2は、電流印加時には大きな値に、電流印加時以外には小さな値に設定される(図3あるいは図4に示された可変抵抗回路40とは電流印加時/非印加時における抵抗値の大小関係が反対になっている)。これにより、電流印加時に対して電流印加時以外の電流Idを低減することが可能となる。
図6は、電流印加時以外に電流Idを低減する電力増幅回路の他の変形例を示す図である。図6に示す電力増幅回路130Bは、図2に示した電力増幅回路130に対して、可変抵抗回路40を固定の抵抗値RX’を有する抵抗41に置き換えるとともに、抵抗54、56を抵抗値が変更可能な可変抵抗回路55、57に置き換えた構成を有している。可変抵抗回路55、57は、(9)式における抵抗比R2/R3を可変するためのものである。可変抵抗回路55、57を用いることにより、その抵抗値R3は、電流印加時には小さな値に、電流印加時以外には大きな値に設定される(図3あるいは図4に示された可変抵抗回路40と電流印加時/非印加時における抵抗値の大小関係が同じになっている)。これにより、電流印加時に対して電流印加時以外の電流Idを低減することが可能となる。
図7は、電流印加時以外に電流Idを低減する電力増幅回路の他の変形例を示す図である。図7に示す電力増幅回路130Cは、図2に示した電力増幅回路130に対して、可変抵抗回路40を固定の抵抗値RX’を有する抵抗41に置き換えるとともに、正負の電源ラインに印加される電源電圧を可変するスイッチ70、72を追加した構成を有している。また、電源回路400は、正側の2種類の電源電圧Vcc、Vcc’(<Vcc)を発生するとともに、負側の2種類の電源電圧Vee、Vee’(>Vee)を発生する。この電源回路400は、電力増幅回路130C内に備えるようにしてもよいし、電力増幅回路130Cの外部に備えるようにしてもよい。スイッチ70、72は、(9)式におけるVcc−Veeを可変するためのものである。スイッチ70、72を切り替えることにより、電流印加時の電源電圧差Vcc−Veeに対して、電流印加時以外の電源電圧差Vcc’−Vee’を小さくすることができる。これにより、電流印加時に対して電流印加時以外の電流Idを低減することが可能となる。
100 直流試験装置
110、112、114 抵抗
120、140 差動増幅回路
130 電力増幅回路
150、152 スイッチ
200 直流電源
210 アナログ−デジタル変換器(ADC)
300 DUT
10、12、14、16、18、20 トランジスタ
30、32、34、36、50、52、54、56 抵抗
40 可変抵抗回路
60、62 ダイオード
110、112、114 抵抗
120、140 差動増幅回路
130 電力増幅回路
150、152 スイッチ
200 直流電源
210 アナログ−デジタル変換器(ADC)
300 DUT
10、12、14、16、18、20 トランジスタ
30、32、34、36、50、52、54、56 抵抗
40 可変抵抗回路
60、62 ダイオード
Claims (6)
- 電子デバイスに対する電流印加電圧測定時に電子デバイスに対して電流を供給する電力増幅回路を有する直流試験装置において、
前記電力増幅回路は、
電流印加時に、入力電圧に対応した出力電流を生成する出力電流生成手段と、
前記出力電流生成手段に流れる待機電流を、電流印加時よりもそれ以外のときに少なく設定する待機電流切替手段と、
を備えることを特徴とする直流試験装置。 - 請求項1において、
電流印加時以外のときに設定される待機電流は、安定的な動作が保証可能な最小値よりも多いことを特徴とする直流試験装置。 - 請求項1または2において、
前記電力増幅回路は、カレントミラー回路によって形成される入力段回路を備え、
前記待機電流切替手段は、前記カレントミラー回路に含まれて正負の電源ライン間で流れる電流を可変する可変抵抗回路であることを特徴とする直流試験装置。 - 請求項1または2において、
前記待機電流切替手段は、前記出力電流生成手段に含まれて正負の電源ライン間で流れる電流を可変する可変抵抗回路であることを特徴とする直流試験装置。 - 請求項1または2において、
前記電力増幅回路が接続される正負の電源ラインのそれぞれに印加される電源電圧を生成する電源回路をさらに備え、
前記待機電流切替手段は、前記電源回路から前記電源ラインに印加される電源電圧を可変する手段であることを特徴とする直流試験装置。 - 請求項5において、
前記電源回路は複数の電圧値を有する電源電圧を生成可能であり、
前記待機電流切替手段は、前記複数の電圧値を有する電源電圧の中からいずれかを選択するスイッチであることを特徴とする直流試験装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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JP2006133480A JP2007303986A (ja) | 2006-05-12 | 2006-05-12 | 直流試験装置 |
US11/746,584 US20070262778A1 (en) | 2006-05-12 | 2007-05-09 | Dc test apparatus |
Applications Claiming Priority (1)
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Publications (1)
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JP2007303986A true JP2007303986A (ja) | 2007-11-22 |
Family
ID=38684537
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2006133480A Withdrawn JP2007303986A (ja) | 2006-05-12 | 2006-05-12 | 直流試験装置 |
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US (1) | US20070262778A1 (ja) |
JP (1) | JP2007303986A (ja) |
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